JPH0496476A - クランプ回路 - Google Patents
クランプ回路Info
- Publication number
- JPH0496476A JPH0496476A JP2212571A JP21257190A JPH0496476A JP H0496476 A JPH0496476 A JP H0496476A JP 2212571 A JP2212571 A JP 2212571A JP 21257190 A JP21257190 A JP 21257190A JP H0496476 A JPH0496476 A JP H0496476A
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- JP
- Japan
- Prior art keywords
- circuit
- clamp
- pulse
- operational amplifier
- terminal
- Prior art date
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- Pending
Links
- 238000000926 separation method Methods 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Picture Signal Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ビデオカメラ、スチルカメラなどの映像機器
に用いられるクランプ回路に関するものである。
に用いられるクランプ回路に関するものである。
従来の技術
第３図に従来のクランプ動作を示す相関二重サンプリン
グ回路（以下ＣＤＳ回路と略す）のクランプ回路のブロ
ック図を示す。この回路は、ＣＣＤＩの出力端子がバッ
ファーアンプ２を介して、クランプ容量素子３とスイッ
チ回路４と定電圧源２０で構成されたクランプ回路に接
続され、このクランプ回路の出力端子がバッファーアン
プを介して、スイッチ回路１１とサンプル・ホールド容
量素子１２とで構成されるサンプル・ホールド回路に接
続された構成である。なお、スイッチ回路４はクランプ
パルス入力端子２１から入力されるクランプパルスに・
より制御される。またスイッチ回路１１はサンプルホー
ルドパルス入力端子から入力されるサンプルホールドパ
ルスにより制御される。第４図に、従来のクランプ動作
の通常波形を示す。
グ回路（以下ＣＤＳ回路と略す）のクランプ回路のブロ
ック図を示す。この回路は、ＣＣＤＩの出力端子がバッ
ファーアンプ２を介して、クランプ容量素子３とスイッ
チ回路４と定電圧源２０で構成されたクランプ回路に接
続され、このクランプ回路の出力端子がバッファーアン
プを介して、スイッチ回路１１とサンプル・ホールド容
量素子１２とで構成されるサンプル・ホールド回路に接
続された構成である。なお、スイッチ回路４はクランプ
パルス入力端子２１から入力されるクランプパルスに・
より制御される。またスイッチ回路１１はサンプルホー
ルドパルス入力端子から入力されるサンプルホールドパ
ルスにより制御される。第４図に、従来のクランプ動作
の通常波形を示す。
次に回路動作を説明する。ＣＣＤ１より第４図（ａｌに
示すようなＣＣＤ出力信号が、バッファーアンプ２を介
し、クランプ容量素子３とスイッチ回路４により第４図
（ｂ）に示すクランプパルスの高レベル期間でスイッチ
回路４が導通し、基準電位Ｖ。
示すようなＣＣＤ出力信号が、バッファーアンプ２を介
し、クランプ容量素子３とスイッチ回路４により第４図
（ｂ）に示すクランプパルスの高レベル期間でスイッチ
回路４が導通し、基準電位Ｖ。
にクランプされ、ＣＣＤ出力信号のフィードスルーレベ
ル２３が１画素周期毎に基準電位ＶＳに保持される。こ
の出力信号は、バッファーアンプ１０を介し、スイッチ
回路１１と、サンプル・ホールド（以下Ｓ ／ Ｈと略
す）容量素子１２により、Ｓ／Ｈパルスの高レベル期間
でスイッチ回路］１が導通し、フィードスルーレベル２
３と、画素信号レベルの電位差か、有効信号電圧として
取り出され、第４図（ｄ）に示すようなＣＤＳ出力信号
となる。
ル２３が１画素周期毎に基準電位ＶＳに保持される。こ
の出力信号は、バッファーアンプ１０を介し、スイッチ
回路１１と、サンプル・ホールド（以下Ｓ ／ Ｈと略
す）容量素子１２により、Ｓ／Ｈパルスの高レベル期間
でスイッチ回路］１が導通し、フィードスルーレベル２
３と、画素信号レベルの電位差か、有効信号電圧として
取り出され、第４図（ｄ）に示すようなＣＤＳ出力信号
となる。
発明が解決しようとする課題
従来例の回路構成では、高速動作時に第５図（１））に
示すように、クランプ特性が不完全になり、クランプパ
ルスのレベル変動により、第５図ｆｄｌに示すようにＣ
ＤＳ出力信号に段差か生じ、正確な有効信号電圧が得ら
れなく、高速動作時にはあまり有効ではない問題点があ
った。
示すように、クランプ特性が不完全になり、クランプパ
ルスのレベル変動により、第５図ｆｄｌに示すようにＣ
ＤＳ出力信号に段差か生じ、正確な有効信号電圧が得ら
れなく、高速動作時にはあまり有効ではない問題点があ
った。
本発明はかかる点を改善し、安定したクランプ回路を提
供することを目的とするものである。
供することを目的とするものである。
課題を解決するだめの手段
この目的を達成するために、本発明のクランプ回路は、
信号入力端子が第１のクランプ回路を介して演算増幅器
の一方の端子とパルス分離回路に接続され、同パルス分
離回路の出力端子か前記演算増幅器の他方の端子と第２
のクランプ回路に接続され、前記演算増幅器の出力端子
がサンプル・ボールド回路に接続されたものである。
信号入力端子が第１のクランプ回路を介して演算増幅器
の一方の端子とパルス分離回路に接続され、同パルス分
離回路の出力端子か前記演算増幅器の他方の端子と第２
のクランプ回路に接続され、前記演算増幅器の出力端子
がサンプル・ボールド回路に接続されたものである。
作用
上記構成によってリセットパルスを用い、クランプ動作
を２回行なうことができる。
を２回行なうことができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。第１図は本発明のクランプ回路を示すブロック
図であり、第２図は第１−図のクランプ回路の動作を示
す波形図である。この回路は、ＣＣＤＩの出力端子がバ
ッファーアンプ２を介してクランプ容量素子３とスイッ
チ回路４および定電圧源２０で構成された第１のクラン
プ回路１３に接続され、クランプ回路１３の出力端子は
演算増幅器６の→−側大入力端子パルス分離回路５に接
続され、パルス分離回路５の出力端子は演算増幅器６の
一側入力端子七バッファーアンプ７に接続され、演算増
幅器６の出力端子がクランプ容量素子８とスイッチ回路
９および定電圧源２０て構成された第２のクランプ回路
１５に接続され、第２のクランプ回路１５の出力端子は
バッファアンプ１０を介してスイッチ回路１０とサンプ
ル・ホールド容量素子１２で構成されたサンプル・ホー
ルド回路１６に接続された構成である。
明する。第１図は本発明のクランプ回路を示すブロック
図であり、第２図は第１−図のクランプ回路の動作を示
す波形図である。この回路は、ＣＣＤＩの出力端子がバ
ッファーアンプ２を介してクランプ容量素子３とスイッ
チ回路４および定電圧源２０で構成された第１のクラン
プ回路１３に接続され、クランプ回路１３の出力端子は
演算増幅器６の→−側大入力端子パルス分離回路５に接
続され、パルス分離回路５の出力端子は演算増幅器６の
一側入力端子七バッファーアンプ７に接続され、演算増
幅器６の出力端子がクランプ容量素子８とスイッチ回路
９および定電圧源２０て構成された第２のクランプ回路
１５に接続され、第２のクランプ回路１５の出力端子は
バッファアンプ１０を介してスイッチ回路１０とサンプ
ル・ホールド容量素子１２で構成されたサンプル・ホー
ルド回路１６に接続された構成である。
なお、スイッチ回路４はクランプパルス入力端子１４か
ら入力される第１のクランプパルスにより制御される。
ら入力される第１のクランプパルスにより制御される。
また、スイッチ回路９はバッファーアンプ７から出力さ
れる第２のパルスによって制御される。スイッチ回路１
１はサンプルホールドパルス入力端子１８から入力され
るサンプルホールドパルスにより制御される。
れる第２のパルスによって制御される。スイッチ回路１
１はサンプルホールドパルス入力端子１８から入力され
るサンプルホールドパルスにより制御される。
第１図と第２図を参照して回路の動作を説明する。ＣＣ
Ｄより出力された第２図（ａｌに示すＣＣＤ出力信号は
、バッファーアンプ２で増幅され、クランプ容量素子３
とスイッチ回路４および定電圧＃２０からなる第１のク
ランプ回路により、第２図（ｂ）で示す第１のクランプ
パルスの高レベルでスイッチ回路４が導通し、基準電位
■、にクランプされる。クランプされたＣＣＤ出力信号
は、一方か演算増幅器６の＋側入力端子に入力され、他
方は、パルス分離回路５に入力される。パルス分離回路
５では、フィードスルーレベル２３でリセットパルス２
４と画素信号２５に分離され、リセットパルス２４のみ
を出力し、この信号を演算増幅器６の一側の入力端子と
バッファーアンプ７に入力する。演算増幅器６では、Ｃ
ＣＤ出力信号のりセントパルス期間と、パルス分離回路
５からの信号のリセットパルス期間が同相で入力され、
リセットパルス期間たけ差し引かれ出力されるため、画
素信号２５のみが取り出される。ここで第１のクランプ
パルスが変動しても、同じ変動量でＣＣＤ出力信号がク
ランプされるので演算増幅器の動作には影響はなく画素
信号２５が出力される。バッファーアンプ７では、リセ
ットパルス２４が波形整形されて、第２図ｔｅ＋に示す
ような第２のクランプパルスとしてスイッチ回路９に入
力される。クランプに容量素子８とスイッチ回路９およ
び定電圧源２０からなる第２のクランプ回路１５では、
第２のクランプパルスが高レベルのとき、スイッチ回路
９が導通し、画素信号２５はリセットパルス期間で、基
準電位Ｖ、にクランプされる。
Ｄより出力された第２図（ａｌに示すＣＣＤ出力信号は
、バッファーアンプ２で増幅され、クランプ容量素子３
とスイッチ回路４および定電圧＃２０からなる第１のク
ランプ回路により、第２図（ｂ）で示す第１のクランプ
パルスの高レベルでスイッチ回路４が導通し、基準電位
■、にクランプされる。クランプされたＣＣＤ出力信号
は、一方か演算増幅器６の＋側入力端子に入力され、他
方は、パルス分離回路５に入力される。パルス分離回路
５では、フィードスルーレベル２３でリセットパルス２
４と画素信号２５に分離され、リセットパルス２４のみ
を出力し、この信号を演算増幅器６の一側の入力端子と
バッファーアンプ７に入力する。演算増幅器６では、Ｃ
ＣＤ出力信号のりセントパルス期間と、パルス分離回路
５からの信号のリセットパルス期間が同相で入力され、
リセットパルス期間たけ差し引かれ出力されるため、画
素信号２５のみが取り出される。ここで第１のクランプ
パルスが変動しても、同じ変動量でＣＣＤ出力信号がク
ランプされるので演算増幅器の動作には影響はなく画素
信号２５が出力される。バッファーアンプ７では、リセ
ットパルス２４が波形整形されて、第２図ｔｅ＋に示す
ような第２のクランプパルスとしてスイッチ回路９に入
力される。クランプに容量素子８とスイッチ回路９およ
び定電圧源２０からなる第２のクランプ回路１５では、
第２のクランプパルスが高レベルのとき、スイッチ回路
９が導通し、画素信号２５はリセットパルス期間で、基
準電位Ｖ、にクランプされる。
基準電位ｖ５にクランプされた画素信号２は、バッファ
ーアンプ１０を介し、スイッチ回路１１とＳ／Ｈ容量素
子１２からなるＳ／Ｈ回路１６に入力されＳ／Ｈパルス
が高レベルの時スイッチ回路１１が導通し、基準電位ｖ
５吉、画素信号レベルの電位差が有効信号電圧として取
り出され、第２図＋ｇ＋に示すようなＣＤＳ出力信号と
して出力される。
ーアンプ１０を介し、スイッチ回路１１とＳ／Ｈ容量素
子１２からなるＳ／Ｈ回路１６に入力されＳ／Ｈパルス
が高レベルの時スイッチ回路１１が導通し、基準電位ｖ
５吉、画素信号レベルの電位差が有効信号電圧として取
り出され、第２図＋ｇ＋に示すようなＣＤＳ出力信号と
して出力される。
発明の効果
本発明のクランプ回路によれば、高速動作時に問題とな
るクランプ特性の不完全性を解消、安定したクランプ動
作を行なうことができる。
るクランプ特性の不完全性を解消、安定したクランプ動
作を行なうことができる。
第１図は本発明の実施例におけるクランプ回路を示すブ
ロック図、第２図は本発明のクランプ回路の動作波形を
示す図、第３図は従来のクランプ回路を示すブロック図
、第４図は従来のクランプ回路の通常動作を示す波形図
、第５図は従来のクランプ回路の変動動作を示す波形図
である。 １・・・・・・ＣＣＤ、２・・・・・・バッファーアン
プ、３・・・・・・クランプ容量素子、４・・・・・・
スイッチ回路、５・・・・・・パルス分離回路、６・・
・・・・演算増幅器、７・・・・・・バッファーアンプ
、８・・・・・・クランプ容量素子、９・・・・・・ス
イッチ回路、１０・・・・・・バッファーアンプ、１１
・・・・・・スイッチ回路、１２・・・・・・サンプル
・ホールド容量素子、１３・・・・・・第１のクランプ
回路、１４・・・・・・クランプパルス入力端子、１５
・・・・・・第２のクランプ回路、１６・・・・・・サ
ンプル・ホールド回路、１８・・・・・・サンプルホー
ルドパルス入力端子、２０・・・・・・定［ｉ圧源、２
３・・・・・・フィードスルーレベル、２４・・・・・
・リセットパルス、２５・・・・・・画素信号。
ロック図、第２図は本発明のクランプ回路の動作波形を
示す図、第３図は従来のクランプ回路を示すブロック図
、第４図は従来のクランプ回路の通常動作を示す波形図
、第５図は従来のクランプ回路の変動動作を示す波形図
である。 １・・・・・・ＣＣＤ、２・・・・・・バッファーアン
プ、３・・・・・・クランプ容量素子、４・・・・・・
スイッチ回路、５・・・・・・パルス分離回路、６・・
・・・・演算増幅器、７・・・・・・バッファーアンプ
、８・・・・・・クランプ容量素子、９・・・・・・ス
イッチ回路、１０・・・・・・バッファーアンプ、１１
・・・・・・スイッチ回路、１２・・・・・・サンプル
・ホールド容量素子、１３・・・・・・第１のクランプ
回路、１４・・・・・・クランプパルス入力端子、１５
・・・・・・第２のクランプ回路、１６・・・・・・サ
ンプル・ホールド回路、１８・・・・・・サンプルホー
ルドパルス入力端子、２０・・・・・・定［ｉ圧源、２
３・・・・・・フィードスルーレベル、２４・・・・・
・リセットパルス、２５・・・・・・画素信号。
Claims (1)
- 信号入力端子が第１のクランプ回路を介して演算増幅器
の一方の端子とパルス分離回路に接続され、同パルス分
離回路の出力端子が前記演算増幅器の他方の端子と第２
のクランプ回路に接続され、前記演算増幅器の出力端子
がサンプル・ホールド回路に接続されたことを特徴とす
るクランプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212571A JPH0496476A (ja) | 1990-08-09 | 1990-08-09 | クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212571A JPH0496476A (ja) | 1990-08-09 | 1990-08-09 | クランプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496476A true JPH0496476A (ja) | 1992-03-27 |
Family
ID=16624906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2212571A Pending JPH0496476A (ja) | 1990-08-09 | 1990-08-09 | クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0496476A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0651565A1 (en) * | 1993-11-02 | 1995-05-03 | Nec Corporation | Circuit for compensating the drift of the level of the direct current of a video signal |
-
1990
- 1990-08-09 JP JP2212571A patent/JPH0496476A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0651565A1 (en) * | 1993-11-02 | 1995-05-03 | Nec Corporation | Circuit for compensating the drift of the level of the direct current of a video signal |
| US5508749A (en) * | 1993-11-02 | 1996-04-16 | Nec Corporation | Sag compensation circuit for a video signal |
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