JP5462490B2 - 半導体記憶装置 - Google Patents
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Description
図4、5は、本発明の実施形態に係る不揮発性半導体記憶装置の構成を示す回路図である。図4、5はそれぞれ縦方向、さらにアレイ状に複数個配置して3次元的にメモリセルアレイを構成した場合の回路図である。
本実施の形態の相変化メモリの製造方法について図を用いて述べる。
周辺回路を含む半導体基板100上に、メモリセルの基板側のコンタクト層となる不純物拡散層101、その上に第一層間膜102、第一ポリシリコン103を順に堆積した後のメモリマトリクスの断面図を図6に、メモリマトリクスの上面図を図7に示す。
第一ポリシリコン103の材料はリン、若しくは、砒素を不純物として含むポリシリコンであり、CVD(Chemical Vapor Deposition)等の既知の技術を用いて形成する。スイッチングトランジスタの選択ゲート、すなわちワード線の役割を果たすものであり、膜厚は30nm以上100nm以下がよい。
002…選択素子、
003…コンタクトプラグ、
004…ジュール熱、
005…読み出しワード線、
006…ゲート電極、
007…ゲート絶縁膜、
008…チャネル、
009…可変抵抗素子、
100…周辺回路を含む半導体基板、
101…基板側コンタクト層不純物拡散層、
102…第一層間膜、
103…第一ポリシリコン、
104…第一金属配線、
105…第二層間膜、
106…選択ゲート第二ポリシリコン、
107…第二金属配線、
108…第三層間膜、
109…選択ゲート第三ポリシリコン、
110…第三金属配線、
111…第四層間膜、
112…選択ゲート第四ポリシリコン、
113…第四金属配線、
114…第五層間膜、
115…第五金属配線、
116…ゲート絶縁膜酸化膜、
117…High−K絶縁膜、
118…チャネルポリシリコン層、
119…ソースドレイン層、
120…チャネル層、
121…抵抗効果素子相変化材料、
122…第六金属配線、
123…第六層間膜、
124…第五ポリシリコン、
WLij…ワード線、
BLn…ビット線、
SETi…選択素子、
MCijk…メモリセル。
Claims (11)
- 周辺回路を含む回路が設けられた半導体基板と、
前記半導体基板上に柱状に設けられ、その抵抗値が可変である材料で構成されたコアと、
該コアの側面に半導体薄膜を介して設けられた絶縁体薄膜と、
該絶縁体薄膜を介して該絶縁体薄膜の表面上に選択的に設けられた導電膜とを具備してなるメモリセルと、
直列に接続された複数の前記メモリセルを1単位とするメモリセルブロックと、
前記半導体基板の表面近傍に設けられ、前記周辺回路を電気的に接続する不純物拡散層とを有し、
前記メモリセルは、前記絶縁体薄膜をゲート絶縁膜とし、前記導電膜をゲート電極とし、前記半導体薄膜領域をチャネルとするスイッチングトランジスタと、前記コア領域を抵抗とする抵抗効果素子とが電気的に並列に接続されてなり、
前記メモリセルブロックは、選択トランジスタで構成された第1ノードと、複数の前記メモリセルの各々で構成された第2から第n(≧2)ノードとを有し、
前記第1ノードの選択トランジスタはビット線に接続され、前記第2から第nノードのスイッチングトランジスタのゲートの各々はワード線に接続され、
前記抵抗値が可変である材料が前記不純物拡散層と接触して設けられ、
前記選択トランジスタは前記メモリセルの上部に配置され、
前記第2から第nノードのメモリセルが、前記不純物拡散層に電気的に接続されていることを特徴とする半導体記憶装置。 - 前記メモリセルブロックは、前記半導体基板に対して垂直方向に3次元的に設けられ、前記メモリセルブロックの垂直方向に電流を流すことでメモリ動作させることを特徴とする請求項1に記載の半導体記憶装置。
- 前記抵抗効果素子が、相変化材料で構成されていることを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記選択トランジスタ、およびスイッチングトランジスタを構成する半導体薄膜が、ポリシリコンで構成されていることを特徴とする請求項1乃至3のいずれか一つに記載の半導体記憶装置。
- 前記選択トランジスタ、およびスイッチングトランジスタが、ノーマリーオンのトランジスタで構成されていることを特徴とする請求項1乃至4のいずれか一つに記載の半導体記憶装置。
- 前記メモリセルは、前記スイッチングトランジスタの内部に前記抵抗効果素子が内包されるように構成されていることを特徴とする請求項1乃至5のいずれか一つに記載の半導体記憶装置。
- 前記メモリセルブロックを複数アレイ化、あるいは前記メモリセルブロック全体を積層構造としメモリ記憶容量を大容量化することを特徴とする請求項1乃至6のいずれか一つに記載の半導体記憶装置。
- 周辺回路を含む回路が設けられた半導体基板と、
前記半導体基板上に柱状に設けられたコアと、該コアのそれぞれの側面に半導体薄膜を介して設けられた絶縁体薄膜と、該絶縁体薄膜を介して該絶縁体薄膜の表面上に選択的に設けられた導電膜とを具備してなるトランジスタと、
前記トランジスタと前記コア領域を抵抗とする抵抗効果素子とが電気的に並列に接続されてなるメモリセルと、
直列に接続された複数の前記メモリセルを1単位とするメモリセルブロックと、を有し、
前記抵抗値が可変である材料が前記不純物拡散層と接触して設けられ、
前記メモリセルブロックは、前記メモリセルの上部に配置された選択トランジスタを有し、
前記トランジスタは、ノーマリーオンのトランジスタで構成され、
前記周辺回路は、前記半導体基板の表面近傍に設けられ、前記メモリセルブロックと電気的に接続された不純物拡散層に接続されていることを特徴とする半導体記憶装置。 - 前記メモリセルブロックは、前記半導体基板に対して垂直方向に3次元的に設けられ、前記メモリセルブロックの垂直方向に電流を流すことでメモリ動作させることを特徴とする請求項8に記載の半導体記憶装置。
- 前記抵抗効果素子が、相変化材料で構成されていることを特徴とする請求項8または9に記載の半導体記憶装置。
- 前記選択トランジスタ、およびスイッチングトランジスタを構成する半導体薄膜が、ポリシリコンで構成されていることを特徴とする請求項8乃至10のいずれか一つに記載の半導体記憶装置。
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