JP2011123951A - 半導体記憶装置、及びその検査方法 - Google Patents

Abstract

【課題】メモリセルに接続された配線の不良を検出する。
【解決手段】半導体記憶装置１０は、複数のメモリセルＭＣと、複数のメモリセルＭＣに対応して設けられた複数の配線ＢＬと、複数の配線ＢＬのうち、検査対象としての第１の配線を選択する第１のデコーダ２１と、複数の配線ＢＬのうち、基準電圧を生成するための第２の配線を選択する第２のデコーダ２３と、第１及び第２の配線を充電するドライバ２２，２４と、第１及び第２の配線を同時に放電する放電回路２２，２４と、第１の配線が放電されている間に、第１の配線の電圧と第２の配線の電圧とを比較し、第１の配線の不良を検出するセンスアンプＳＡとを含む。
【選択図】 図９

Description

本発明は、半導体記憶装置、及びその検査方法に係り、例えばメモリセルに接続された配線の不良を検出する半導体記憶装置に関する。

ビット線とワード線との交差領域にメモリセルを配置したクロスポイント型メモリが知られている。クロスポイント型メモリにおいて配線のオープン不良を検出する場合、メモリセルを介してビット線及びワード線間に電流を流すことでしかオープン不良を検出することができない。すなわち、ビット線のオープン不良を検査する段階でメモリセルにアクセスする必要がある。

この検査方法には懸念する事項が例えば２つ存在する。１つ目は、ビット線及びワード線間に電流が流れなかった場合、メモリセル、ワード線、及びビット線のどこに不良があるのかが判定できない。２つ目は、検査段階でメモリセルに不要なストレスを与えてしまう可能性がある。

また、絶縁状態のメモリセルに電圧を印加し、メモリセルを活性化するという工程、いわゆるフォーミング工程を必要とする半導体メモリがある（例えば、特許文献１）。この半導体メモリにおいて、不良配線に接続されたメモリセルにもフォーミング工程を行うと、半導体メモリ全体のフォーミング工程に時間を要する場合がある。

特開２００８−２０５１９１号公報

本発明は、メモリセルに接続された配線の不良を検出することが可能な半導体記憶装置、及びその検査方法を提供する。

本発明の一態様に係る半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルに対応して設けられた複数の配線と、前記複数の配線のうち、検査対象としての第１の配線を選択する第１のデコーダと、前記複数の配線のうち、基準電圧を生成するための第２の配線を選択する第２のデコーダと、前記第１及び第２の配線を充電するドライバと、前記第１及び第２の配線を同時に放電する放電回路と、前記第１の配線が放電されている間に、前記第１の配線の電圧と前記第２の配線の電圧とを比較し、前記第１の配線の不良を検出するセンスアンプとを具備する。

本発明の一態様に係る半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルに対応して設けられた複数の配線と、前記複数の配線のうち、検査対象としての第１の配線を選択するデコーダと、前記第１の配線を充電するドライバと、前記第１の配線を放電する放電回路と、前記第１の配線が放電されている間に、前記第１の配線の電圧と基準電圧とを比較し、前記第１の配線の不良を検出するセンスアンプとを具備する。

本発明の一態様に係る半導体記憶装置の検査方法は、複数のメモリセルに対応して設けられた複数の配線のうち第１の配線を選択する工程と、前記第１の配線を充電する工程と、前記第１の配線を放電する工程と、前記第１の配線が放電されている間に、前記第１の配線の電圧と基準電圧とを比較する工程と、前記第１の配線に不良でない場合に、前記第１の配線に接続されたメモリセルを活性化する工程とを具備する。

本発明によれば、メモリセルに接続された配線の不良を検出することが可能な半導体記憶装置、及びその検査方法を提供することができる。

配線のオープン不良を検出するための手法を説明する図。 配線のオープン不良を検出するための手法を説明する図。 第１の実施形態に係る抵抗変化メモリ１０の構成を示すブロック図。 メモリセルアレイ１１の構成を示す概念図。 可変抵抗素子１２の構成を示す断面図。 ＢＬ制御回路１５の構成を示す回路図。 ビット線ＢＬのオープン不良を検出する動作を説明するタイミングチャート。 抵抗変化メモリ１０の検査方法を示すフローチャート。 第２の実施形態に係る抵抗変化メモリ１０の構成を示すブロック図。 ＢＬ制御回路２２及び２４の構成を示す回路図。 判定回路２９の構成を示す回路図。 放電用のＮＭＯＳＦＥＴの条件を説明する図。 検査対象ビット線及びリファレンスビット線の放電特性を示すグラフ。 ビット線容量の具体例を説明する図。 検査対象ビット線及びリファレンスビット線の放電特性を示すグラフ。 抵抗変化メモリ１０の検査方法を示すフローチャート。 第３の実施形態に係る抵抗変化メモリ１０の構成を示すブロック図。

以下、本発明の実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。本発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［本発明の概要］
まず、配線のオープン不良を検出するための手法について説明する。図１に示すように、複数の配線、例えばビット線ＢＬが同じ方向に延びるように配設されており、複数のビット線ＢＬには、ビット線ドライバが接続されている。複数のビット線ＢＬは、オープン不良が発生したビット線と、オープン不良が発生していないビット線（良品のビット線）とを含んでいる。なお、オープン不良とは、１本の配線がその途中で電気的に切断されている状態、或いは１本の配線の端部とこれに接続するコンタクトや回路とが電気的に切断されていることをいう。

オープン不良が発生したビット線と良品のビット線とでは容量が異なり、具体的には、オープン不良が発生したビット線は、良品のビット線に比べ、その長さに起因して容量が小さい。容量が異なるビット線を充電した後に放電すると、放電に要する時間が異なる。よって、この放電時間の差を利用して配線のオープン不良を検出することができる。

まず、図１に示すように、ビット線ドライバを用いて、ビット線を同じ所定電圧まで充電する。続いて、図２に示すように、充電したビット線を抵抗Ｒ（例えば、トランジスタ）を介して接地する。すると、容量の大きいビット線は放電時間が長く、一方、容量の小さいビット線は放電時間が短い。よって、放電を開始してから所定時間が経過した後、ビット線の電圧と所定の基準電圧とを比較することで、検査対象のビット線にオープン不良が発生しているか否かを判定することができる。

以下に、半導体記憶装置に使用される配線のオープン不良を検出するための具体的な実施形態について説明する。

［第１の実施形態］
本実施形態の半導体記憶装置は、例えば、記憶情報に応じて抵抗値が変化するメモリセルを備えた抵抗変化メモリである。この抵抗変化メモリとしては、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：Resistive Random Access Memory）、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ：Phase-Change Random Access Memory）など様々な種類のメモリを使用することが可能である。本実施形態では、抵抗変化メモリとしてＲｅＲＡＭを一例に挙げて説明する。

図３は、本発明の第１の実施形態に係る抵抗変化メモリ１０の構成を示すブロック図である。メモリセルアレイ１１には、それぞれがロウ方向に延びる複数のワード線ＷＬ、及びそれぞれがカラム方向に延びる複数のビット線ＢＬが配設されている。ワード線ＷＬ及びビット線ＢＬの交差領域には、メモリセルＭＣが配置されている。すなわち、本実施形態の抵抗変化メモリ１０は、クロスポイント型抵抗変化メモリである。

メモリセルＭＣは、可変抵抗素子１２と選択素子１３とが直列に接続されて構成されている。選択素子１３としては、例えばダイオードが用いられる。可変抵抗素子１２の一端は、ワード線ＷＬに接続されている。可変抵抗素子１２の他端は、ダイオード１３のカソードに接続されている。ダイオード１３のアノードは、ビット線ＢＬに接続されている。ダイオード１３の接続関係は、抵抗変化メモリの周辺回路構成や、可変抵抗素子１２に含まれる抵抗変化膜の構成に応じて適宜設定される。

本実施形態のメモリセルアレイ１１は、二次元配列されたメモリセルアレイが縦方向に複数層積層された三次元構造を有している。図４は、メモリセルアレイ１１の構成を示す概念図である。

第１レベル配線層には、それぞれがロウ方向に延在する複数のワード線ＷＬ１が含まれる。第２レベル配線層には、それぞれがカラム方向に延在する複数のビット線ＢＬ１が含まれる。１本のワード線ＷＬ１と１本のビット線ＢＬ１との間には、ダイオード１３、可変抵抗素子１２の順に積層されたメモリセルＭＣが配置される。第３レベル配線層には、それぞれがロウ方向に延在する複数のワード線ＷＬ２が含まれる。１本のビット線ＢＬ１と１本のワード線ＷＬ２との間には、可変抵抗素子１２、ダイオード１３の順に積層されたメモリセルＭＣが配置される。この関係を保持したまま、ビット線ＢＬ、ワード線ＷＬ、及びメモリセルＭＣが積層されてメモリセルアレイ１１が構成される。図４には、一例として、４つのメモリセルＭＣが積層された構造を示しているが、積層数には特に制限はない。

ワード線ＷＬ１〜ＷＬ３は、ＷＬ引き出し部に電気的に接続されている。ＷＬ引き出し部は、複数レベルの配線層（Ｍ１、Ｍ２）と、これらを接続するコンタクトプラグとから構成されている。ワード線ＷＬ１〜ＷＬ３は、ＷＬ引き出し部を介してロウデコーダに接続される。

ビット線ＢＬ１〜ＢＬ２は、ＢＬ引き出し部に電気的に接続されている。ＢＬ引き出し部は、複数レベルの配線層（Ｍ１、Ｍ２）と、これらを接続するコンタクトプラグとから構成されている。ビット線ＢＬ１〜ＢＬ２は、ＢＬ引き出し部を介してカラムデコーダに接続される。なお、図４では、ビット線ＢＬは、紙面に垂直な方向に延在しているため、ＢＬ引き出し部をロウ方向に投影して図示している。

図５は、可変抵抗素子１２の構成を示す断面図である。可変抵抗素子１２は、下部電極１２Ａ、抵抗変化膜１２Ｂ、上部電極１２Ｃが順に積層されて構成されている。抵抗変化膜１２Ｂとしては、例えば、遷移金属酸化物が用いられ、具体的には、ＮｉＯ_ｘ、ＣｏＯ_ｘ、ＴｉＯ_ｘなどが挙げられる。

可変抵抗素子１２は、電圧が印加又は電流が供給されることにより、少なくとも２値の抵抗値を、室温にて双安定状態として取り得る。この２つの安定な抵抗値を書き込み及び読み出すことにより、少なくとも２値のメモリ動作を実現できる。可変抵抗素子１２に２値のメモリ動作をさせる場合、例えば、可変抵抗素子１２の低抵抗状態をデータ“１”、高抵抗状態をデータ“０”に対応付ける。

可変抵抗素子１２を活性化する（すなわち、記憶素子としての初期状態に設定する）ためには、フォーミングという操作を必要とする。フォーミングは、上部電極１２Ｃ及び下部電極１２Ａを用いて、金属酸化物からなる抵抗変化膜１２Ｂにやや高めの一定電圧を印加することを意味し、メモリセルが抵抗変化メモリとして駆動できるようにするために行う最初の操作である。フォーミングを行う前は、抵抗変化膜１２Ｂは絶縁状態であり、電流を流さない。フォーミングを行うことで、抵抗変化膜１２Ｂに電流路（フィラメント）が形成される。そして、抵抗変化膜１２Ｂが低抵抗状態時に、このフィラメントを介して下部電極１２Ａと上部電極１２Ｃとの間に電流が流れる。

図３において、複数のビット線ＢＬには、カラムデコーダ１４が接続されている。カラムデコーダ１４は、例えば制御回路１８から送られるアドレスに基づいて、複数のビット線ＢＬのいずれか１本を選択する。

ＢＬ制御回路１５は、ビット線ＢＬの放電を開始し、所定の放電時間が経過した後に、ビット線ＢＬの電圧と基準電圧Ｖｒｅｆとの比較結果を出力する。この機能を実現するために、ＢＬ制御回路１５は、ビット線ＢＬを充電するビット線ドライバ、ビット線ＢＬを放電する放電回路、ビット線ＢＬの電圧を検出するセンスアンプＳＡ、及びセンスアンプＳＡの出力を保持するラッチ回路ＬＡＴなどを備えている。ＢＬ制御回路１５から出力されたデータＤＯは、出力バッファ１９を介して外部に出力される。この他、ＢＬ制御回路１５は、データの書き込み動作、及びデータの読み出し動作を行う機能も備えている。

複数のワード線ＷＬには、ロウデコーダ１６が接続されている。ロウデコーダ１６は、例えば制御回路１８から送られるアドレスに基づいて、複数のワード線ＷＬのいずれか１本を選択する。

ＷＬ制御回路１７は、ワード線ＷＬの放電を開始し、所定の放電時間が経過した後に、ワード線ＷＬの電圧と基準電圧Ｖｒｅｆとの比較結果を出力する。この機能を実現するために、ＷＬ制御回路１７は、ワード線ＷＬを充電するワード線ドライバ、ワード線ＷＬを放電する放電回路、ワード線ＷＬの電圧を検出するセンスアンプＳＡ、及びセンスアンプＳＡの出力を保持するラッチ回路ＬＡＴなどを備えている。ＷＬ制御回路１７から出力されたデータＤＯは、出力バッファ１９を介して外部に出力される。

制御回路１８は、抵抗変化メモリ１０全体の動作を制御する。具体的には、制御回路１８は、カラムデコーダ１４、ＢＬ制御回路１５、ロウデコーダ１６、及びＷＬ制御回路１７にアドレスや制御信号を送ることで、これらの回路を制御する。

次に、ＢＬ制御回路１５の具体的な構成の一例について説明する。図６は、ＢＬ制御回路１５の構成を示す回路図である。なお、ＢＬ制御回路１５に入力される各種制御信号は、制御回路１８から供給される。

センスノードＮｓｅｎには、カレントミラー回路ＣＭが接続されている。カレントミラー回路ＣＭは、ビット線を充電するビット線ドライバとして機能する。カレントミラー回路ＣＭは、４つのＰチャネルＭＯＳＦＥＴ（Metal Semiconductor Field Effect Transistor）ＰＴ１〜ＰＴ４を備えている。

ＰＭＯＳＦＥＴ ＰＴ１のソースは、電源ＶＳＥＬに接続され、ＰＭＯＳＦＥＴ ＰＴ１のゲートには、カレントミラー回路ＣＭの活性／非活性を制御する信号ＰＣＭが入力されている。ＰＭＯＳＦＥＴ ＰＴ２のドレインは、ＰＭＯＳＦＥＴ ＰＴ１のソースに接続され、ＰＭＯＳＦＥＴ ＰＴ２のゲートとドレインとは接続され、ＰＭＯＳＦＥＴ ＰＴ２のドレインは、電流Ｉ_chargeを流す電流源（図示せず）に接続されている。ＰＭＯＳＦＥＴ ＰＴ３のソースは、電源ＶＳＥＬに接続され、ＰＭＯＳＦＥＴ ＰＴ３のゲートには、信号ＰＣＭが入力されている。ＰＭＯＳＦＥＴ ＰＴ４のドレインは、ＰＭＯＳＦＥＴ ＰＴ３のソースに接続され、ＰＭＯＳＦＥＴ ＰＴ４のゲートは、ＰＭＯＳＦＥＴ ＰＴ２のゲートに接続され、ＰＭＯＳＦＥＴ ＰＴ４のドレインは、センスノードＮｓｅｎに接続されている。

このように構成されたビット線ドライバ（カレントミラー回路ＣＭ）は、信号ＰＣＭがローレベルの場合に活性化され、センスノードＮｓｅｎに電流Ｉ_chargeを供給する。

キャパシタＣｓｅｎの一方の電極は、センスノードＮｓｅｎに接続され、キャパシタＣｓｅｎの他方の電極は、接地されている。センスノードＮｓｅｎは、トランスファーゲートＴＧを介してビット線ＢＬに接続されている。トランスファーゲートＴＧは、ビット線を充電する際、及びビット線を放電する際にオンする。トランスファーゲートＴＧは、例えば、ＮチャネルＭＯＳＦＥＴ ＮＴ２とＰＭＯＳＦＥＴ ＰＴ５とが並列に接続されて構成されている。

放電回路としてのＮＭＯＳＦＥＴ ＮＴ１のドレインは、ビット線ＢＬに接続され、ＮＭＯＳＦＥＴ ＮＴ１のゲートには、ビット線ＢＬを放電するタイミングを制御する信号ＤＣＨが入力され、ＮＭＯＳＦＥＴ ＮＴ１のソースは接地されている。信号ＤＣＨは、ビット線ＢＬを放電する際にハイレベルになる。

センスアンプＳＡの反転入力（inverting input）端子は、センスノードＮｓｅｎに接続され、センスアンプＳＡの非反転入力（non-inverting input）端子には、基準電圧Ｖｒｅｆが印加されている。この基準電圧Ｖｒｅｆは、検査対象のビット線にオープン不良が発生しているか、或いは検査対象のビット線が良品であるかを判定するためのものであり、この判定時に、両者を切り分けることができる電圧、すなわち、オープン不良が発生したビット線の電圧と、良品のビット線の電圧との間（両電圧を含まず）の電圧に設定される。センスアンプＳＡは、センスノードＮｓｅｎの電圧と基準電圧Ｖｒｅｆとの差を検知する。

ＰＭＯＳＦＥＴ ＰＴ６のソースは、ロジック回路用の電源ＶＤＤに接続され、ＰＭＯＳＦＥＴ ＰＴ６のゲートには、検査対象のビット線の電圧を判定するタイミングを制御する信号ＳＴＲＢｎが入力され、ＰＭＯＳＦＥＴ ＰＴ６のドレインは、ＰＭＯＳＦＥＴ ＰＴ７のドレインに接続されている。

センスアンプＳＡの出力端子は、レベルシフタＬＳを介して、ＰＭＯＳＦＥＴ ＰＴ７のゲートに接続されている。ＰＭＯＳＦＥＴ ＰＴ７のソースは接地されるとともに、ラッチ回路ＬＡＴの入力端子に接続されている。ラッチ回路ＬＡＴは、例えば、２つのクロックドインバータから構成され、一方のクロックドインバータの出力が他方のクロックドインバータの入力に接続されている。

ラッチ回路ＬＡＴの出力端子は、出力バッファ１９に接続されている。また、ラッチ回路ＬＡＴの出力端子は、ラッチ回路ＬＡＴのデータをリセットするためのＮＭＯＳＦＥＴ ＮＴ３のドレインに接続されている。ＮＭＯＳＦＥＴ ＮＴ３のゲートには、ラッチ回路ＬＡＴのデータをリセットするタイミングを制御する信号ＬＡＴ_ＲＳＴが入力され、ＮＭＯＳＦＥＴ ＮＴ３のソースは接地されている。信号ＬＡＴ_ＲＳＴは、ラッチ回路ＬＡＴのデータをリセットする際にハイレベルになる。

（動作）
次に、このように構成された抵抗変化メモリ１０の動作について説明する。図７は、ビット線ＢＬのオープン不良を検出する動作を説明するタイミングチャートである。

まず、カラムデコーダ１４によって、検査対象のビット線ＢＬが選択される。続いて、トランスファーゲートＴＧがオンし、ビット線ＢＬがセンスノードＮｓｅｎに接続される。続いて、信号ＰＣＭがローレベルに遷移し、カレントミラー回路ＣＭが活性化される。これにより、カレントミラー回路ＣＭによってビット線ＢＬの充電が開始される。ビット線ＢＬが所定電位に充電された後、信号ＰＣＨがハイレベルに遷移し、カレントミラー回路ＣＭが非活性化される。

続いて、信号ＤＣＨがハイレベルに遷移し、ＮＭＯＳＦＥＴ ＮＴ１がオンする。これにより、ＮＭＯＳＦＥＴ ＮＴ１を介して、ビット線ＢＬの放電が開始される。ここで、オープン不良が発生したビット線と良品のビット線とではそれらの容量が異なり、具体的には、オープン不良が発生したビット線は、良品のビット線に比べて容量が小さい。従って、図７に示すように、良品のビット線の電圧は緩やかに低下するが、一方で、オープン不良が発生したビット線の電圧は、良品のビット線に比べて、低下する割合が大きい。

センスアンプＳＡは、センスノードＮｓｅｎの電圧、すなわちビット線ＢＬの電圧と、基準電圧Ｖｒｅｆとの差を検出する。続いて、所定の放電時間が経過した後、信号ＳＴＲＢｎがローレベルに遷移し、ＰＭＯＳＦＥＴ ＰＴ６がオンする。この時、センスアンプＳＡの出力が正、すなわち、ビット線ＢＬの電圧が基準電圧Ｖｒｅｆより低い場合、ラッチ回路ＬＡＴにはデータ“１”が保持される。一方、センスアンプＳＡの出力が負、すなわち、ビット線ＢＬの電圧が基準電圧Ｖｒｅｆより高い場合、ラッチ回路ＬＡＴにはデータ“０”が保持される。これにより、ラッチ回路ＬＡＴから出力されるデータによって、検査対象のビット線ＢＬがオープン不良であるか良品であるかを判定することができる。

なお、ビット線ＢＬのオープン不良は、デバイス構造に起因して、図４のＢＬ引き出し部、すなわち、ビット線ＢＬの引き回しや、コンタクトプラグとの接続部分で発生する確率が大きい。よって、オープン不良が発生したビット線と良品のビット線とは、これらの容量の差が大きくなる。これにより、両者の放電時間の差も大きくなるため、ビット線ＢＬがオープン不良であるか良品であるかを判定することが可能である。ワード線ＷＬについても同様である。

ワード線ＷＬのオープン不良を検出する動作は、ビット線ＢＬの場合と同じである。すなわち、ロウデコーダ１６及びＷＬ制御回路１７はそれぞれ、カラムデコーダ１４及びＢＬ制御回路１５と同じ動作を実行する。また、ＷＬ制御回路１７の構成は、ビット線ＢＬがワード線ＷＬに変わる以外は、図６に示したＢＬ制御回路１５と同じである。

次に、抵抗変化メモリ１０の検査方法について説明する。図８は、抵抗変化メモリ１０の検査方法を示すフローチャートである。

まず、カラムデコーダ１４により、検査対象のビット線を選択する（ステップＳ１０１）。続いて、ＢＬ制御回路１５により、検査対象のビット線を所定電圧に充電する（ステップＳ１０２）。続いて、ＢＬ制御回路１５により、検査対象のビット線を放電する（ステップＳ１０３）。続いて、ＢＬ制御回路１５により、放電を開始してから所定時間が経過した後、検査対象のビット線の電圧と基準電圧Ｖｒｅｆとを比較する（ステップＳ１０４）。続いて、ステップＳ１０１〜Ｓ１０４の工程を、すべてのビット線に対して行う（ステップＳ１０５）。

続いて、ロウデコーダ１６により、検査対象のワード線を選択する（ステップＳ１０６）。続いて、ＷＬ制御回路１７により、検査対象のワード線を所定電圧に充電する（ステップＳ１０７）。続いて、ＷＬ制御回路１７により、検査対象のワード線を放電する（ステップＳ１０８）。続いて、ＷＬ制御回路１７により、放電を開始してから所定時間が経過した後、検査対象のワード線の電圧と基準電圧Ｖｒｅｆとを比較する（ステップＳ１０９）。続いて、ステップＳ１０６〜Ｓ１０９の工程を、すべてのワード線に対して行う（ステップＳ１１０）。

この時点で、オープン不良が発生した配線と良品の配線との選別が終了している。よって、良品のビット線及び良品のワード線に接続されたメモリセルのみ、フォーミング工程を行う（ステップＳ１１１）。すなわち、ビット線及びワード線を用いて、メモリセルＭＣ（具体的には抵抗変化膜１２Ｂ）にやや高めの一定電圧を印加する。これにより、フォーミング工程前では抵抗変化膜１２Ｂは絶縁状態であったが、フォーミング工程後には、抵抗変化膜１２Ｂは、これに印加される電圧或いは供給される電流に応じて低抵抗状態と高抵抗状態とが切り替わる膜に変化する。このフォーミング工程を、良品のビット線及び良品のワード線に接続されたすべてのメモリセルＭＣに対して行う。

続いて、フォーミング工程が終了したメモリセルに対して電流値を測定し、不良メモリセルを判別する（ステップＳ１１２）。この判別も、良品のビット線及び良品のワード線に接続されたメモリセルのみに対して行う。

（効果）
以上詳述したように第１の実施形態では、メモリセルのフォーミング工程の前に、複数のメモリセルに接続された複数の配線（ビット線及びワード線）の各々に対して、オープン不良が発生しているか否かを検査する。すなわち、検査対象の配線を充電した後、この配線を放電する。オープン不良のビット線と良品のビット線とでは、これらの容量の差に起因して、放電時間が異なる。よって、放電を開始してから所定時間が経過した後、検査対象のビット線の電圧を、良品のビット線とオープン不良のビット線とを切り分ける基準電圧と比較することで、検査対象のビット線がオープン不良であるか否かを判定する。その後、良品の配線に接続されたメモリセルのみに対してフォーミング工程を行うようにしている。

従って第１の実施形態によれば、メモリセルに電流を流すことなく、配線のオープン不良を検出することができる。これにより、配線の不良とメモリセルの不良との切り分けが可能となる。この結果、その後の検査工程を無駄なく行うことができるため、製造コストの低減が可能となる。

また、フォーミング工程前に、良品のビット線及び良品のワード線を選別している。さらに、良品のビット線及び良品のワード線に接続されたメモリセルＭＣに対してのみ、フォーミング工程を行うようにしている。これにより、フォーミング工程に要する時間を大幅に削減することができる。これにより、製造コストを大幅に削減することが可能となる。

［第２の実施形態］
第２の実施形態は、複数のビット線ＢＬの中から所定数のリファレンスビット線を選択し、これらリファレンスビット線を充電及び放電することによって基準電圧Ｖｒｅｆを生成している。そして、上記生成された基準電圧Ｖｒｅｆと、検査対象ビット線の電圧とを比較することで、検査対象ビット線にオープン不良が発生しているか否かを判定するようにしている。

図９は、本発明の第２の実施形態に係る抵抗変化メモリ１０の構成を示すブロック図である。

複数のビット線ＢＬの一端には、検査対象ビット線用のカラムデコーダ２１が接続されている。カラムデコーダ２１は、例えば制御回路１８から送られるアドレスに基づいて、複数のビット線ＢＬのうち１本の検査対象ビット線を選択する。

検査対象ビット線用のＢＬ制御回路２２は、検査対象ビット線の充電及び放電を行う。この機能を実現するために、ＢＬ制御回路２２は、ビット線を充電するビット線ドライバ、及びビット線を放電する放電回路を備えている。

複数のビット線ＢＬの他端には、リファレンスビット線用のカラムデコーダ２３が接続されている。カラムデコーダ２３は、例えば制御回路１８から送られるアドレスに基づいて、複数のビット線ＢＬのうちＮ本（Ｎは１以上の整数）のリファレンスビット線を選択する。なお、リファレンスビット線の本数は、１本でもよいが、２本以上であることが望ましい。

リファレンスビット線用のＢＬ制御回路２４は、リファレンスビット線の充電及び放電を行う。この機能を実現するために、ＢＬ制御回路２４は、リファレンスビット線を充電するビット線ドライバ、及びビット線を放電する放電回路を備えている。

複数のワード線ＷＬの一端には、検査対象ワード線用のロウデコーダ２５が接続されている。ロウデコーダ２５は、例えば制御回路１８から送られるアドレスに基づいて、複数のワード線ＷＬのうち１本の検査対象ワード線を選択する。

検査対象ワード線用のＷＬ制御回路２６は、検査対象ワード線の充電及び放電を行う。この機能を実現するために、ＷＬ制御回路２６は、ワード線を充電するワード線ドライバ、及びワード線ＷＬを放電する放電回路を備えている。

複数のワード線ＷＬの他端には、リファレンスワード線用のロウデコーダ２７が接続されている。ロウデコーダ２７は、例えば制御回路１８から送られるアドレスに基づいて、複数のワード線ＷＬのうちＮ本（Ｎは１以上の整数）のリファレンスワード線を選択する。

リファレンスワード線用のＷＬ制御回路２８は、リファレンスワード線の充電及び放電を行う。この機能を実現するために、ＷＬ制御回路２８は、リファレンスワード線を充電するワード線ドライバ、及びワード線を放電する放電回路を備えている。

ＢＬ制御回路２２の出力は、センスアンプＳＡ１の反転入力端子に接続されている。ＢＬ制御回路２４の出力は、センスアンプＳＡ１の非反転入力端子に接続されている。センスアンプＳＡ１は、ＢＬ制御回路２２の出力とＢＬ制御回路２４の出力との差を検知する。センスアンプＳＡ１の出力は、判定回路２９に接続されている。

判定回路２９は、検査対象ビット線及びリファレンスビット線の放電が開始されてから所定の放電時間が経過した時点で、センスアンプＳＡ１の出力を判定する。また、判定回路２９は、センスアンプＳＡ１の出力をデータとして保持する。判定回路２９に保持されたデータＤＯは、出力バッファ１９を介して外部に出力される。

ＷＬ制御回路２６の出力は、センスアンプＳＡ２の反転入力端子に接続されている。ＷＬ制御回路２８の出力は、センスアンプＳＡ２の非反転入力端子に接続されている。センスアンプＳＡ２は、ＷＬ制御回路２６の出力とＷＬ制御回路２８の出力との差を検知する。センスアンプＳＡ２の出力は、判定回路３０に接続されている。

判定回路３０は、検査対象ワード線及びリファレンスワード線の放電が開始されてから所定の放電時間が経過した時点で、センスアンプＳＡ２の出力を判定する。また、判定回路３０は、センスアンプＳＡ２の出力をデータとして保持する。判定回路３０に保持されたデータＤＯは、出力バッファ１９を介して外部に出力される。

図１０は、ＢＬ制御回路２２及び２４の構成を示す回路図である。ＢＬ制御回路２２は、検査対象ビット線を充電するビット線ドライバ、例えばＰＭＯＳＦＥＴ ２２Ａと、検査対象ビット線を放電する放電回路としてのＮＭＯＳＦＥＴ ２２Ｂとを備えている。

ＰＭＯＳＦＥＴ ２２Ａのソースは、電源ＶＳＥＬに接続され、ＰＭＯＳＦＥＴ ２２Ａのゲートには、ＰＭＯＳＦＥＴ ２２Ａのオン／オフを制御する信号ＰＣＭが入力され、ＰＭＯＳＦＥＴ ２２Ａのドレインは、検査対象ビット線に接続されている。信号ＰＣＭは、検査対象ビット線を充電する際にローレベル、それ以外にハイレベルに設定される。

ＮＭＯＳＦＥＴ ２２Ｂのドレインは、検査対象ビット線に接続され、ＮＭＯＳＦＥＴ ２２Ｂのゲートには、ＮＭＯＳＦＥＴ ２２Ｂのオン／オフを制御する信号ＤＣＨが入力され、ＮＭＯＳＦＥＴ ２２Ｂのソースは、接地されている。信号ＤＣＨは、検査対象ビット線を放電する際にハイレベル、それ以外にローレベルに設定される。

ＢＬ制御回路２４は、Ｎ本のリファレンスビット線を充電するビット線ドライバ、例えばＮ個のＰＭＯＳＦＥＴ ２４Ａ−１〜２４Ａ−Ｎと、Ｎ本のリファレンスビット線を放電する放電回路としてのＮ個のＮＭＯＳＦＥＴ ２４Ｂ−１〜２４Ｂ−Ｎとを備えている。

各ＰＭＯＳＦＥＴ ２４Ａのソースは、電源ＶＳＥＬに接続され、ＰＭＯＳＦＥＴ ２４Ａのゲートには、ＢＬ制御回路２２と同じ信号ＰＣＭが入力され、ＰＭＯＳＦＥＴ ２４Ａのドレインは、１本のリファレンスビット線に接続されている。Ｎ個のＰＭＯＳＦＥＴ ２４Ａ−１〜２４Ａ−Ｎは、信号ＰＣＭによって同時にオン／オフが制御される。

各ＮＭＯＳＦＥＴ ２４Ｂのドレインは、１本のリファレンスビット線に接続され、ＮＭＯＳＦＥＴ ２４Ｂのゲートには、ＢＬ制御回路２２と同じ信号ＤＣＨが入力され、ＮＭＯＳＦＥＴ ２４Ｂのソースは、接地されている。Ｎ個のＮＭＯＳＦＥＴ ２４Ｂ−１〜２４Ｂ−Ｎは、信号ＤＣＨによって同時にオン／オフが制御される。

図１１は、判定回路２９の構成を示す回路図である。この回路は、第１の実施形態の図６に示した後段の回路と同じであるため、詳しい説明は省略する。なお、ＢＬ制御回路２２及び２４に含まれるビット線ドライバ（ＰＭＯＳＦＥＴ ２２Ａ及び２４Ａ）としては、図６のカレントミラー回路ＣＭを用いてもよい。

検査対象ビット線のオープン不良を検出する動作では、図７と同じタイミングで信号ＰＣＭ、ＤＣＨ、ＳＴＲＢｎを制御する。これにより、ビット線の放電を開始してから所定の放電時間が経過した後に、検査対象ビット線の電圧と基準電圧Ｖｒｅｆ（すなわち、リファレンスビット線の電圧）とが比較される。

ＷＬ制御回路２６及び２８の構成は、ビット線がワード線に変わる以外は、図１０と同じである。また、ワード線用の判定回路３０の構成は、図１１の判定回路２９と同じである。

次に、リファレンスビット線の放電特性を設定する条件について説明する。本実施形態では、検査対象ビット線の電圧と比較する基準電圧Ｖｒｅｆを生成するために、複数のビット線ＢＬから選択されたＮ本のリファレンスビット線を使用している。Ｎ本のリファレンスビット線は、Ｎ個のＮＭＯＳＦＥＴ ２４Ｂによって放電される。すなわち、リファレンスビット線の放電特性は、ＮＭＯＳＦＥＴ ２４Ｂの電流駆動力に応じて変化する。

図１２（ａ）は、検査対象ビット線と放電用のＮＭＯＳＦＥＴ ２２Ｂとを抽出して示した図、図１２（ｂ）は、リファレンスビット線と放電用のＮＭＯＳＦＥＴ ２４Ｂとを抽出して示した図である。なお、図１０に示したＮ個のＮＭＯＳＦＥＴ ２４Ｂ−１〜２４Ｂ−Ｎは、これらのドレインが共通接続されてセンスアンプＳＡ１に接続されている。よって、図１０に示したＮ個のＮＭＯＳＦＥＴ ２４Ｂ−１〜２４Ｂ−Ｎは、図１２（ｂ）に示すように、これら合計の電流駆動力を有する１個のＮＭＯＳＦＥＴ ２４Ｂに置き換えることも可能である。以下では、Ｎ本のリファレンスビット線に対して１個のＮＭＯＳＦＥＴ ２４Ｂを配置した場合における、ＮＭＯＳＦＥＴ ２４Ｂの電流駆動力（ドレイン電流の大きさ）について説明する。なお、ＭＯＳＦＥＴの電流駆動力はゲート幅Ｗに比例するため、本実施形態では、このゲート幅ＷによってＭＯＳＦＥＴの条件を規定する。

図１３は、検査対象ビット線及びリファレンスビット線の放電特性を示すグラフである。図１３に示すように、検査対象ビット線が良品である場合と、検査対象ビット線にオープン不良が発生している場合とで、それらの容量の差に応じて放電時間が変化している。基準電圧Ｖｒｅｆは、良品ビット線とオープン不良ビット線との電圧の間（両者を含まず）に設定する必要がある。

ＮＭＯＳＦＥＴ ２２Ｂのゲート幅Ｗ１、ＮＭＯＳＦＥＴ ２４Ｂのゲート幅Ｗ２とすると、Ｗ１：Ｗ２＝１：（Ｎ×α）を満たすように設定される。αは、１より大きい数値であり、例えば１．３である。換言すると、Ｎ個のＮＭＯＳＦＥＴ ２４Ｂ−１〜２４Ｂ−Ｎの各々は、ＮＭＯＳＦＥＴ ２２Ｂよりも大きな電流駆動力を有している。このような条件を満たすことで、Ｎ本のリファレンスビット線がすべて良品である場合にも、基準電圧Ｖｒｅｆを良品ビット線の電圧より低くすることができる。

また、Ｎ本のリファレンスビット線のうち良品のビット線の割合をβとする。この時、Ｎ本のリファレンスビット線の容量は、すべてが良品である場合の合計の容量をβ倍した容量になる。この場合に、基準電圧Ｖｒｅｆがオープン不良ビット線の電圧より高くなるように、αを設定する必要がある。

（具体例）
以下に、ビット線容量の具体例について説明する。図１４（ａ）は、検査対象ビット線の容量とＮＭＯＳＦＥＴ ２２Ｂの放電電流とを説明する概略図、図１４（ｂ）は、リファレンスビット線の容量とＮＭＯＳＦＥＴ ２４Ｂの放電電流とを説明する概略図である。

良品ビット線の容量Ｃ１＝１ｐＦとし、オープン不良が発生した場合に、このビット線は１０〜７０％の範囲で容量が変化するものとする。リファレンスビット線の本数は１０本、このうち３本までオープン不良が発生するケースを考える。すなわち、β＝０．７である。リファレンスビット線の合成容量Ｃ２は、その最大値Ｃ２（max）が１０ｐＦ、その最小値Ｃ２（min）が７ｐＦである。充電電圧Ｖｏ＝５Ｖ、α＝１．３とすると、検査対象ビット線が良品である場合、ＮＭＯＳＦＥＴ ２２Ｂの放電電流Ｉ１＝０．１μＡ、リファレンスビット線がすべて良品である場合、ＮＭＯＳＦＥＴ ２４Ｂの放電電流Ｉ２＝１．３μＡである。

このような条件に基づいて算出した検査対象ビット線及びリファレンスビット線の放電特性を図１５に示す。図１５には、検査対象ビット線として、（１）検査対象ビット線が良品、（２）検査対象ビット線の容量の変化が１０％、（３）検査対象ビット線の容量の変化が３０％、（４）検査対象ビット線の容量の変化が５０％、（５）検査対象ビット線の容量の変化が７０％の場合のグラフを図示している。また、図１５には、リファレンスビット線として、（１）１０本のリファレンスビット線がすべて良品、（２）１０本のリファレンスビット線のうち３本がオープン不良の場合のグラフを図示している。

図１５から分かることは、リファレンスビット線の容量の振れ幅を考慮すると、検査対象ビット線が良品とオープン不良とで容量の変化が５０％以上であることが望ましい。この場合には、検査対象ビット線のオープン不良を高い確率で検出できる。リファレンスビット線にオープン不良が含まれていても容量がほとんど変動しない場合であれば、検査対象ビット線が良品とオープン不良とで容量の変化が３０％であっても、検査対象ビット線のオープン不良を検出できる。なお、センスアンプＳＡの確実な動作を保障するためには、電位差ΔＶ＝０．３Ｖ程度であればよい。

また、図１５の概算ケースの場合、放電を開始してからオープン不良を判定するまでの時間（すなわち、信号ＳＴＲＢｎがローレベルに遷移するタイミング）は、４〜５μｓが適当である。

（検査方法）
次に、抵抗変化メモリ１０の検査方法について説明する。図１６は、抵抗変化メモリ１０の検査方法を示すフローチャートである。

まず、カラムデコーダ２１により１本の検査対象ビット線を選択し、カラムデコーダ２３によりＮ本のリファレンスビット線を選択する（ステップＳ２０１）。続いて、ＢＬ制御回路２２により検査対象ビット線を所定電圧に充電し、ＢＬ制御回路２４によりリファレンスビット線を所定電圧に充電する（ステップＳ２０２）。続いて、ＢＬ制御回路２２により検査対象ビット線を放電し、ＢＬ制御回路２４によりリファレンスビット線を放電する（ステップＳ２０３）。続いて、センスアンプＳＡ１及び判定回路２９により、放電を開始してから所定時間が経過した後、検査対象ビット線の電圧とリファレンスビット線の電圧（基準電圧Ｖｒｅｆ）とを比較する（ステップＳ２０４）。続いて、ステップＳ２０１〜Ｓ２０４の工程を、すべてのビット線に対して行う（ステップＳ２０５）。

続いて、ロウデコーダ２５により１本の検査対象ワード線を選択し、ロウデコーダ２７によりＮ本のリファレンスワード線を選択する（ステップＳ２０６）。続いて、ＷＬ制御回路２６により検査対象ワード線を所定電圧に充電し、ＷＬ制御回路２８によりリファレンスワード線を所定電圧に充電する（ステップＳ２０７）。続いて、ＷＬ制御回路２６により検査対象ワード線を放電し、ＷＬ制御回路２８によりリファレンスワード線を放電する（ステップＳ２０８）。続いて、センスアンプＳＡ２及び判定回路３０により、放電を開始してから所定時間が経過した後、検査対象ワード線の電圧とリファレンスワード線の電圧（基準電圧Ｖｒｅｆ）とを比較する（ステップＳ２０９）。続いて、ステップＳ２０６〜Ｓ２０９の工程を、すべてのワード線に対して行う（ステップＳ２１０）。

この時点で、オープン不良が発生した配線と良品の配線との選別が終了している。よって、良品のビット線及び良品のワード線に接続されたメモリセルのみ、フォーミング工程を行う（ステップＳ２１１）。続いて、フォーミング工程が終了したメモリセルに対して電流値を測定し、不良メモリセルを判別する（ステップＳ２１２）。この判別も、良品のビット線及び良品のワード線に接続されたメモリセルのみに対して行う。

（効果）
以上詳述したように第２の実施形態では、検査対象ビット線の電圧と比較するための基準電圧Ｖｒｅｆを、複数のビット線ＢＬから選択されたＮ本のリファレンスビット線を用いて生成している。具体的には、検査対象ビット線の充電及び放電と同じタイミングでリファレンスビット線の充電及び放電を行う。そして、放電を開始してから所定時間が経過した後、検査対象ビット線の電圧とリファレンスビット線の電圧とを比較することで、検査対象ビット線がオープン不良であるか否かを判定する。ワード線についても同様である。その後、良品の配線に接続されたメモリセルのみに対してフォーミング工程を行うようにしている。

従って第２の実施形態によれば、メモリセルに電流を流すことなく、配線のオープン不良を検出することができる。これにより、配線の不良とメモリセルの不良との切り分けが可能となる。この結果、その後の検査工程を無駄なく行うことができるため、製造コストの削減が可能となる。

また、ビット線をリファレンスビット線として用いているため、基準電圧Ｖｒｅｆの生成が容易となり、また、所望の基準電圧Ｖｒｅｆを生成することができる。また、リファレンスビット線は、カラムデコーダ２３によって任意に選択可能である。よって、検査対象ビット線の近くに配設されたビット線をリファレンスビット線として選択することで、基準電圧Ｖｒｅｆの精度を向上することができる。

また、複数のリファレンスビット線を用いて基準電圧Ｖｒｅｆを生成しているため、複数のリファレンスビット線のうち何本かのリファレンスビット線にオープン不良が発生していても、基準電圧Ｖｒｅｆを確実に生成することができる。その他の効果は、第１の実施形態と同じである。

［第３の実施形態］
第３の実施形態は、奇数番目のビット線を制御する第１のカラムデコーダと、奇数番目のビット線を制御する第２のカラムデコーダとを設け、第１及び第２のカラムデコーダがそれぞれ、検査対象ビット線の選択とリファレンスビット線の選択とを行うようにしている。そして、例えば第１のカラムデコーダが検査対象ビット線を選択した場合、第２のカラムデコーダが所定数のリファレンスビット線を選択し、これらリファレンスビット線を充電及び放電することによって基準電圧Ｖｒｅｆを生成するようにしている。ワード線についてもビット線の場合と同様である。

図１７は、本発明の第３の実施形態に係る抵抗変化メモリ１０の構成を示すブロック図である。

カラムデコーダ２１は、奇数番目のビット線に接続されている。カラムデコーダ２１は、例えば制御回路１８から送られるアドレスに基づいて、奇数番目のビット線ＢＬのうち１本の検査対象ビット線、或いはＮ本（Ｎは１以上の整数）のリファレンスビット線を選択する。カラムデコーダ２３は、偶数番目のビット線に接続されている。カラムデコーダ２１は、例えば制御回路１８から送られるアドレスに基づいて、偶数番目のビット線ＢＬのうち１本の検査対象ビット線、或いはＮ本のリファレンスビット線を選択する。例えば、カラムデコーダ２１が検査対象ビット線を選択した場合、カラムデコーダ２３は、リファレンスビット線を選択する。一方、カラムデコーダ２１がリファレンスビット線を選択した場合、カラムデコーダ２３は、検査対象ビット線を選択する。

ＢＬ制御回路２２は、検査対象ビット線或いはリファレンスビット線の充電及び放電を行う。この機能を実現するために、ＢＬ制御回路２２は、検査対象ビット線を充電するビット線ドライバ、及び検査対象ビット線を放電する放電回路を備えている。また、ＢＬ制御回路２２は、リファレンスビット線を充電するビット線ドライバ、及びリファレンスビット線を放電する放電回路を備えている。検査対象用のドライバ及び放電回路、及びリファレンス用のドライバ及び放電回路の構成は、図１０と同じである。検査対象用のドライバ及び放電回路と、リファレンス用のドライバ及び放電回路とは、制御回路１８の指示に従って選択的に使用される。ＢＬ制御回路２４の構成もＢＬ制御回路２２と同じである。

このように構成した場合でも、第２の実施形態と同様の効果を得ることができる。また、検査対象ビット線の近くに配置されたビット線をリファレンスとして使用することで、基準電圧Ｖｒｅｆの精度を向上することができる。なお、検査対象ビット線が偶数番目か奇数番目かによってセンスアンプＳＡ１の極性が変わってくるが、これは、例えば、検査対象ビット線が偶数番目である場合に判定回路２９の極性を変えることで調整が可能である。

また、ロウデコーダ２５は、奇数番目のワード線に接続されている。ロウデコーダ２７は、偶数番目のワード線に接続されている。ロウデコーダ２５及び２７、及びＷＬ制御回路２６及び２８の構成及び動作も、ビット線の例と同じである。

なお、上記実施形態は、抵抗変化メモリを例に挙げて説明しているが、抵抗変化メモリに限らず、メモリセルとこれに接続された配線という構成を有している半導体記憶装置であれば、種類を問わず本発明を適用することが可能である。

本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、１つの実施形態に開示される複数の構成要素の適宜な組み合わせ、若しくは異なる実施形態に開示される構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素が削除されても、発明が解決しようとする課題が解決でき、発明の効果が得られる場合には、これらの構成要素が削除された実施形態が発明として抽出されうる。

ＭＣ…メモリセル、ＳＡ…センスアンプ、ＬＡＴ…ラッチ回路、ＣＭ…カレントミラー回路、Ｃｓｅｎ…キャパシタ、ＴＧ…トランスファーゲート、ＬＳ…レベルシフタ、１０…抵抗変化メモリ、１１…メモリセルアレイ、１２…可変抵抗素子、１２Ａ…下部電極、１２Ｂ…抵抗変化膜、１２Ｃ…上部電極、１３…選択素子（ダイオード）、１４，２１，２３…カラムデコーダ、１５，２２，２４…ＢＬ制御回路、１６，２５，２７…ロウデコーダ、１７，２６，２８…ＷＬ制御回路、１８…制御回路、１９…出力バッファ、２９，３０…判定回路。

Claims (7)

1. 複数のメモリセルと、
   前記複数のメモリセルに対応して設けられた複数の配線と、
   前記複数の配線のうち、検査対象としての第１の配線を選択する第１のデコーダと、
   前記複数の配線のうち、基準電圧を生成するための第２の配線を選択する第２のデコーダと、
   前記第１及び第２の配線を充電するドライバと、
   前記第１及び第２の配線を同時に放電する放電回路と、
   前記第１の配線が放電されている間に、前記第１の配線の電圧と前記第２の配線の電圧とを比較し、前記第１の配線の不良を検出するセンスアンプと、
   を具備することを特徴とする半導体記憶装置。
2. 前記放電回路は、前記第１の配線を放電する第１の放電回路と、前記第２の配線を放電する第１の放電回路とを含み、
   前記第２の放電回路は、前記第１の放電回路より大きい電流駆動力を有することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第２のデコーダは、Ｎ本（Ｎは２以上の整数）の第２の配線を選択することを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記放電回路は、前記第１の配線を放電する第１の放電回路と、前記第２の配線を放電する第１の放電回路とを含み、
   前記第２の放電回路は、前記第１の放電回路の電流駆動力をＡとすると、Ｎ×Ａ×α（αは１より大きい）を満たす電流駆動力を有することを特徴とする請求項３に記載の半導体記憶装置。
5. 複数のメモリセルと、
   前記複数のメモリセルに対応して設けられた複数の配線と、
   前記複数の配線のうち、検査対象としての第１の配線を選択するデコーダと、
   前記第１の配線を充電するドライバと、
   前記第１の配線を放電する放電回路と、
   前記第１の配線が放電されている間に、前記第１の配線の電圧と基準電圧とを比較し、前記第１の配線の不良を検出するセンスアンプと、
   を具備することを特徴とする半導体記憶装置。
6. 前記基準電圧は、前記センスアンプの比較時に、不良がある配線と不良がない配線との放電電圧の間に設定されることを特徴とする請求項５に記載の半導体記憶装置。
7. 複数のメモリセルに対応して設けられた複数の配線のうち第１の配線を選択する工程と、
   前記第１の配線を充電する工程と、
   前記第１の配線を放電する工程と、
   前記第１の配線が放電されている間に、前記第１の配線の電圧と基準電圧とを比較する工程と、
   前記第１の配線に不良でない場合に、前記第１の配線に接続されたメモリセルを活性化する工程と、
   を具備することを特徴とする半導体記憶装置の検査方法。

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