KR20140076097A - 저항 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

저항 메모리 소자는 적층된 워드라인들; 상기 워드라인들의 상부에 형성된 적어도 하나의 제1 선택 라인; 상기 워드라인들 및 상기 제1 선택 라인을 관통하는 제1 채널막; 상기 제1 채널막 내에 형성되어 상기 워드라인들과 중첩된 제1 상변화 물질막; 및 상기 제1 채널막 내에 형성되어 상기 제1 선택 라인과 중첩된 제1 절연막을 포함한다.

Description

저항 메모리 소자 및 그 제조 방법 {RESISTIVE MEMORY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 저항 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 비휘발성 메모리 소자는 데이터 저장층의 물질에 따라 다양한 데이터 저장 방식을 갖는다. 최근에는 상변화 물질막을 데이터 저장층으로 이용한 상변화 메모리 소자가 제안되고 있다.
상변화 물질막은 결정 상태에서는 낮은 저항을 갖고 비정질 상태에서는 높은 저항을 갖는다. 일반적으로, 결정 상태는 셋 상태라 하며 데이터 "0"이 기입된다. 또한, 비정질 상태는 리셋 상태라 하며 데이터 "1"이 기입된다.
상변화 메모리 소자는 상변화 물질막에 셋 펄스 또는 리셋 펄스를 제공하고 이로 인해 발생하는 주울 열 (joule heating)을 이용하여 데이터를 기입한다. 구체적으로, 리셋 펄스를 이용하여 상변화 물질을 녹는점 이상으로 가열한 후 빠르게 냉각시켜 비정질 상태로 전이시킴으로써 데이터 "1"을 기입한다. 또한, 셋 펄스를 이용하여 상변화 물질을 결정화 온도 이상 녹는점 이하의 온도로 가열한 후 서서히 냉각시켜 결정 상태로 전이시킴으로써 데이터 "0"을 기입한다.
그러나, 종래의 상변화 메모리 소자는 실리콘 기판상에 단층으로 메모리 셀을 형성하기 때문에, 메모리 소자의 집적도를 향상시키는데 한계가 있다. 또한, 종래의 상변화 메모리 소자는 메모리 셀 단위로 데이터를 기입하기 때문에, 구동 시간이 오래 걸리는 단점이 있다.
본 발명의 실시예는 구동 속도 및 집적도를 향상시키는데 적합한 저항 메모리 소자 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 저항 메모리 소자는 적층된 워드라인들; 상기 워드라인들의 상부에 형성된 적어도 하나의 제1 선택 라인; 상기 워드라인들 및 상기 제1 선택 라인을 관통하는 제1 채널막; 상기 제1 채널막 내에 형성되어 상기 워드라인들과 중첩된 제1 상변화 물질막; 및 상기 제1 채널막 내에 형성되어 상기 제1 선택 라인과 중첩된 제1 절연막을 포함할 수 있다.
본 발명의 일 실시예에 따른 저항 메모리 소자의 제조 방법은 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 제1 및 제2 물질막들의 상부에 적어도 하나의 제3 물질막 및 적어도 하나의 제4 물질막을 교대로 형성하는 단계; 상기 제1 내지 제4 물질막들을 식각하여 홀을 형성하는 단계; 상기 홀 내에 채널막을 형성하는 단계; 상기 채널막이 형성된 상기 홀 내에 제1 상변화 물질막을 형성하는 단계; 상기 제1 상변화 물질막을 식각하여 제1 리세스 영역을 형성하는 단계; 및 상기 제1 리세스 영역 내에 제1 절연막을 형성하는 단계를 포함할 수 있다.
상변화 물질막을 포함하는 메모리 셀들을 적층시킴으로써 저항 메모리 소자의 집적도를 향상시킬 수 있다. 또한, 메모리 블록 단위로 소거 동작을 실시한 후에 메모리 셀 단위로 프로그램 동작을 실시함으로써, 구동 속도를 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 저항 메모리 소자 및 메모리 셀의 구조를 나타내는 사시도들이다.
도 2a는 본 발명의 일 실시예에 따른 저항 메모리 소자의 소거 동작 조건을 나타내는 타이밍도이고, 도 2b는 본 발명의 일 실시예에 따른 저항 메모리 소자의 프로그램 동작 조건을 나타내는 타이밍도이다.
도 3 내지 도 4b는 본 발명의 일 실시예에 따른 저항 메모리 소자의 전류 경로를 나타내는 단면도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 저항 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 저항 메모리 소자의 구조를 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 저항 메모리 소자 및 메모리 셀의 구조를 나타내는 사시도들이다.
도 1a 및 도 1b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 저항 메모리 소자는 적층된 워드라인들(WL), 워드라인들(WL)의 상부에 형성된 적어도 하나의 제1 선택 라인(SL1), 워드라인들(WL) 및 제1 선택 라인(SL1)을 관통하는 채널막(CH), 채널막(CH) 내에 형성되어 워드라인들(WL)과 중첩된 상변화 물질막(PCM), 및 채널막(CH) 내에 형성되어 제1 선택 라인(SL1)과 중첩된 제1 절연막(IL1)을 포함한다.
저항 메모리 소자는 워드라인들(WL)의 하부에 형성되고 채널막(CH)을 감싸는 적어도 하나의 제2 선택 라인(SL2), 및 채널막(CH) 내에 형성되어 제2 선택 라인(SL2)과 중첩된 제2 절연막을 더 포함할 수 있다. 또한, 저항 메모리 소자는 채널막(CH)을 감싸는 게이트 절연막(GIL)을 더 포함할 수 있다.
상변화 물질막(PCM)은 전류량에 따라 결정 상태가 변화하는 물질로, 예를 들어, Ge-Sb-Te 계의 물질을 포함할 수 있다. 상변화 물질막(PCM)은 비정질상(amorphous phase) 또는 결정질 상(crystalline phase)을 갖는다. 비정질상의 상변화 물질막(PCM)은 결정질 상의 상변화 물질막(PCM)에 비해 큰 저항을 가지며, 이러한 저항 차이를 이용하여 데이터를 저장할 수 있다.
또한, 상변화 물질막(PCM)은 중심 영역까지 완전히 채워진 필라 형태를 갖거나, 중심 영역이 오프된 튜브 형태를 가질 수 있다. 상변화 물질막(PCM)이 튜브 형태를 갖는 경우, 오픈된 중심 영역에는 절연막이 채워질 수 있다. 여기서, 상변화 물질막(PCM)은 워드라인들(WL)과 중첩되도록 형성되며, 제1 및 제2 선택 라인들(SL1, SL2)과는 중첩되지 않는다. 따라서, 상변화 물질막(PCM)에서 워드라인들(WL)과 중첩된 영역들이 각 메모리 셀들(MC)의 데이터 저장층으로서 역할을 하게 된다.
제1 및 제2 절연막들(IL1, IL2)은 산화막을 포함할 수 있다. 또한, 제1 및 제2 절연막들(IL1, IL2)은 중심 영역까지 완전히 채워진 필라 형태를 가지며, 제1 및 제2 선택 라인들(SL1, SL2)과 중첩되도록 형성된다.
채널막(CH)은 튜브 형태를 가지며, 튜브 형태의 채널막(CH) 내에 제1 및 제2 절연막들(IL1, IL2), 및 상변화물질막(PCM)이 형성된다. 또한, 채널막(CH)의 상부 및 하부는 콘택 저항을 감소시키기 위해, 필라 형태를 가질 수 있다. 예를 들어, 채널막(CH)은 필라 형태와 튜브 형태를 조합한 형태일 수 있다.
이와 같은 구조에 따르면, 각 메모리 셀들(MC)은 채널막(CH), 채널막(CH) 내에 형성된 상변화 물질막(PCM), 채널막(CH)의 전면을 감싸는 워드라인(WL) 및 채널막(CH)과 워드라인(WL) 사이에 개재된 게이트 절연막(GIL)을 포함한다. 따라서, 메모리 셀(MC)은 워드라인(WL)이 채널막(CH)의 전면을 감싸는 게이트 올 어라운드(GAA) 구조를 갖게 되며, 그에 따라, 프로그램 동작 또는 소거 동작시 구동 특성을 향상시킬 수 있다.
도 2a는 본 발명의 일 실시예에 따른 저항 메모리 소자의 소거 동작 조건을 나타내는 타이밍도이고, 도 2b는 본 발명의 일 실시예에 따른 저항 메모리 소자의 프로그램 동작 조건을 나타내는 타이밍도이다.
본 발명의 일 실시예에 따른 저항 메모리 소자는 메모리 블록 단위로 소거 동작을 실시한 후 메모리 셀 단위로 프로그램 동작을 실시한다.
소거 동작은 비정질 상태의 상변화 물질막을 결정질 상태로 상 전이시키는 셋 동작을 이용한다. 예를 들어, 선택된 메모리 블록의 모든 워드라인들(WL)에 소정의 전압을 인가하여 채널막에 어느 정도의 저항이 존재할만큼 반만 턴온시킨다. 이어서, 비트 라인(BL)에 셋 펄스를 인가한 후, 제1 및 제2 선택 라인들(SL1, SL2)에 소정 전압을 인가하여 제1 및 제2 선택 트랜지스터들을 턴온시킨다. 이를 통해, 선택된 메모리 블록의 모든 메모리 셀들을 저저항의 결정질 상태로 전이시켜, 데이터 "0"을 기입한다.
프로그램 동작은 결정질 상태의 상변화 물질막을 비정질 상태로 상 전이시키는 리셋 동작을 이용한다. 예를 들어, 선택된 워드라인(WL)에 접지 전압을 인가하여 선택된 메모리 셀을 턴 오프시키고, 비선택된 워드라인들(WL)에 소정의 전압을 인가하여 비선택된 메모리 셀들을 완전히 턴온시킨다. 이어서, 비트라인(BL)에 리셋 펄스를 인가한 후, 제1 및 제2 선택 라인들(SL1, SL2)에 소정 전압을 인가하여 제1 및 제2 선택 트랜지스터들을 턴온시킨다. 이를 통해, 선택된 메모리 셀을 고저항의 비정질 상태로 전이시켜, 데이터 "1"을 기입한다.
여기서, 소거 동작은 프로그램 동작에 비해 상대적으로 긴 시간동안 펄스를 인가한다. 따라서, 상대적으로 긴 시간이 소요되는 소거 동작을 메모리 블록 단위로 실시한 후에 상대적으로 짧은 시간이 소유되는 프로그램 동작을 메모리 셀 단위로 실시함으로써, 메모리 셀 단위로 데이터를 기입하는 경우에 비해 구동 속도를 향상시킬 수 있다.
도 3 내지 도 4b는 본 발명의 일 실시예에 따른 저항 메모리 소자의 전류 경로를 나타내는 단면도이다.
도 3에 도시된 바와 같이, 소거 동작이 실시된 후에는 모든 메모리 셀들의 상변화 물질막들(PCM)이 저저항의 결정질 상태를 갖는다. 즉, 모든 메모리 셀들에 데이터 "0"이 기입된다. 이러한 경우, 워드라인들(WL)을 접지시키면, 선택 트랜지스터의 영역에서는 채널막(CH)을 통해 전류가 흐르고, 메모리 셀 영역에서는 저저항의 상변화 물질막(PCM)을 통해 전류가 흐르게 된다. 참고로, 0V는 상변화 물질막의 상태에 따라 메모리 셀을 턴 온 또는 턴 오프시키는 레벨로, 소거 상태(데이터 "0")인 메모리 셀은 턴 온시키고, 프로그램 상태(데이터 "1")의 메모리 셀은 턴 오프시키는 레벨이다.
도 4a 및 도 4b는 소거 동작이 실시된 후 특정 메모리 셀에 프로그램 동작을 실시한 경우를 나타낸다. 여기서, 프로그램된 메모리 셀은 소거된 메모리 셀들에 비해 높은 문턱 전압을 갖게 된다. 따라서, 모든 워드라인들(WL)을 접지시키면, 프로그램된 메모리 셀이 턴 오프되어 전류가 흐르지 않게 된다(도 4a 참조). 또한, 프로그램된 메모리 셀과 연결된 워드라인(WL)은 턴 온시키고 그 외의 워드라인들(WL)은 접지시킴으로써, 채널막(CH)을 통해 전류가 흐르게 할 수 있다(도 4b 참조).
참고로, 리드 전압(Vread)은 상변화 물질막의 상태에 관계없이 메모리 셀들을 턴온시킬 수 있는 레벨이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 저항 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 5a에 도시된 바와 같이, 소스 등의 하부 구조물이 형성된 기판(10) 상에 적어도 하나의 제1 물질막(11) 및 적어도 하나의 제2 물질막(12)을 교대로 형성한다. 여기서, 제1 물질막(11)은 제2 선택 게이트를 형성하기 위한 것이고, 제2 물질막(12)은 층간절연막들을 형성하기 위한 것이다. 제1 물질막(11)과 제2 물질막(12)은 식각 선택비가 큰 물질로 형성될 수 있다.
이어서, 제3 물질막들(13) 및 제4 물질막들(14)을 교대로 형성한다. 여기서, 제3 물질막들(13)은 메모리 셀들의 콘트롤 게이트들을 형성하기 위한 것이고, 제4 물질막들(14)은 층간절연막들을 형성하기 위한 것이다. 제3 물질막(13)과 제4 물질막(14)은 식각 선택비가 큰 물질로 형성될 수 있다.
이어서, 적어도 하나의 제5 물질막(15) 및 적어도 하나의 제6 물질막(16)을 교대로 형성한다. 여기서, 제5 물질막(15)은 제1 선택 게이트를 형성하기 위한 것이고, 제6 물질막들(16)은 층간절연막들을 형성하기 위한 것이다. 제5 물질막(15)과 제6 물질막(16)은 식각 선택비가 큰 물질로 형성될 수 있다.
예를 들어, 제1, 제3 또는 제5 물질막들(11, 13, 15)은 폴리실리콘막 등의 도전막으로 형성되고, 제2, 제4 또는 제6 물질막들(12, 14, 16)은 산화막 등의 절연막으로 형성될 수 있다. 다른 예로, 제1, 제3 또는 제5 물질막들(11, 13, 15)은 도프드 폴리실리콘막, 도프드 비정질 실리콘막 등의 도전막으로 형성되고, 제2, 제4 또는 제6 물질막들(12, 14, 16)은 언도프드 폴리실리콘막, 언도프드 비정질 실리콘막 등의 희생막으로 형성될 수 있다. 또 다른 예로, 제1, 제3 또는 제5 물질막들(11, 13, 15)은 질화막 등의 희생막으로 형성되고, 제2, 제4 및 제6 물질막들(12, 14, 16)은 산화막 등의 절연막으로 형성될 수 있다.
참고로, 제1, 제3 및 제5 물질막들(11, 13, 15)은 동일한 두께로 형성되거나 상이한 두께로 형성될 수 있다. 예를 들어, 제1 및 제5 물질막들(11, 15)은 제3 물질막들(13)에 비해 두꺼운 두께로 형성될 수 있다.
또한, 제1, 제3 및 제5 물질막들(11, 13, 15)은 동일한 물질로 형성되거나 상이한 물질로 형성될 수 있다. 예를 들어, 제1 및 제5 물질막들(11, 15)은 도전막으로 형성되고, 제3 물질막들(13)은 희생막으로 형성될 수 있다. 또는, 제1, 제3 및 제5 물질막들(11, 13, 15) 모두 희생막으로 형성될 수 있다.
본 실시예에서는 제1, 제3 및 제5 물질막들(11, 13, 15)은 희생막으로 형성되고, 제2, 제4 및 제6 물질막들(12, 14, 16)은 절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 제1 내지 제6 물질막들(11~16)을 관통하는 홀을 형성한 후, 홀의 내벽에 게이트 절연막(17)을 형성한다. 예를 들어, 홀의 내면을 따라 게이트 절연막(17)을 형성한 후, 홀의 저면에 형성된 게이트 절연막(17)을 식각하여 기판(10)을 노출시킨다.
이어서, 게이트 절연막(17) 상에 채널막(18)을 형성한다. 여기서, 채널막(18)은 중심 영역이 오픈된 튜브 형태로 형성될 수 있다. 또는 홀의 내면을 따라 채널막(18)을 형성함으로써, 최하부는 필라 형태를 갖고 나머지 영역은 튜브 형태를 갖는 채널막(18)을 형성할 수 있다.
도 5b에 도시된 바와 같이, 채널막(18)이 형성된 홀의 하부에 제1 절연막(19)을 형성한다. 예를 들어, 채널막(18)이 형성된 결과물의 상부에, 홀이 채워지도록 제1 절연막(19)을 형성한 후, 제1 절연막(19)의 상부면이 제1 물질막(11)의 상부면과 최하부의 제3 물질막(13)의 하부면 사이에 위치하도록 제1 절연막(19)을 식각한다.
이어서, 제1 절연막(19)이 형성된 홀 내에 상변화 물질막(20)을 형성한다. 예를 들어, 제1 절연막(19)이 형성된 결과물의 상부에, 홀이 채워지도록 상변화 물질막(20)을 형성한 후, 상변화 물질막(20)의 상부면이 최상부의 제3 물질막(13)의 상부면과 제5 물질막(15)의 하부면 사이에 위치하도록 상변화 물질막(20)을 식각한다.
여기서, 상변화 물질막(20)은 중심 영역이 완전히 채워진 필라 형태이거나, 중심 영역이 오픈된 튜브 형태일 수 있다. 상변화 물질막(20)이 튜브 형태인 경우, 오픈된 중심 영역 내에는 절연막이 채워진다.
이어서, 홀의 상부에 제2 절연막(21)을 형성한다. 예를 들어, 상변화 물질막(20)이 형성된 결과물의 상부에, 홀이 채워지도록 제2 절연막(21)을 형성한 후, 제6 물질막(16)의 상부면이 노출될 때까지 평탄화 공정을 실시한다.
도 5c에 도시된 바와 같이, 제1 내지 제6 물질막들(11~16)을 관통하는 적어도 하나의 슬릿을 형성한 후, 슬릿 내에 노출된 제1, 제3 및 제5 물질막들(11, 13, 15)을 식각하여 리세스 영역들을 형성한다.
도 5d에 도시된 바와 같이, 리세스 영역들 내에 도전막(22)을 형성한다. 이어서, 슬릿 내에 제3 절연막(23)을 형성한다. 이때, 제3 절연막(23)의 증착 조건을 조절하여 슬릿 내에 에어 갭을 형성하는 것도 가능하다.
여기서, 최하부의 적어도 하나의 도전막(22)은 제2 선택 라인이고, 최상부의 적어도 하나의 도전막(22)은 제1 선택 라인이고, 나머지 도전막들(22)은 워드라인일 수 있다.
전술한 바와 같은 공정에 따르면, 채널막(18)을 따라 적층된 메모리 셀들을 포함하는 저항 메모리 소자를 제조할 수 있다. 따라서, 저항 메모리 소자의 집적도를 향상시킬 수 있다.
한편, 제1 내지 제6 물질막들(11~16)의 물질에 따라 앞서 설명한 제조 공정은 일부 변경될 수 있다. 특히, 슬릿을 형성한 이후의 공정이 일부 변경될 수 있다.
일 예로, 제1, 제3 또는 제5 물질막(11, 13, 15)은 도전막으로 형성되고 제2, 제4 또는 제6 물질막(12, 14, 16)은 층간절연막일 수 있다. 이러한 경우, 슬릿을 형성한 후 슬릿 내에 노출된 제1, 제3 및 제5 물질막(11, 13, 15)을 실리사이드화 한다. 이어서, 슬릿 내에 제3 절연막(23)을 형성한다.
다른 예로, 제1, 제3 또는 제5 물질막(11, 13, 15)은 도전막으로 형성되고 제2, 제4 또는 제6 물질막(12, 14, 16)은 희생막으로 형성될 수 있다. 이러한 경우, 슬릿 내에 노출된 제2, 제4 또는 제6 물질막(12, 14, 16)을 제거하여 리세스 영역들을 형성한다. 이어서, 슬릿 내에 노출된 제1, 제3 또는 제5 물질막(11, 13, 15)을 실리사이드화하고, 리세스 영역들 내에 절연막을 형성한다. 이어서, 슬릿 내에 제3 절연막(23)을 형성한다.
도 6은 본 발명의 다른 실시예에 따른 저항 메모리 소자의 구조를 나타내는 단면도이다. 이하, 앞서 설명된 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 6에 도시된 바와 같이, 저항 메모리 소자는 파이프 게이트(PG), 파이프 게이트(PG) 상에 적층된 워드라인들(WL), 워드라인들(WL)의 상부에 형성된 적어도 하나의 제1 선택 라인(SL1), 워드라인들(WL) 및 제1 선택 라인(SL1)을 관통하는 제1 채널막(CH1), 제1 채널막(CH1) 내에 형성되어 워드라인들(WL)과 중첩된 제1 상변화 물질막(PCM1), 제1 채널막(CH1) 내에 형성되어 제1 선택 라인(SL1)과 중첩된 제1 절연막(IL1)을 포함한다.
저항 메모리 소자는 워드라인들(WL)의 상부에 형성된 적어도 하나의 제2 선택 라인(SL2), 워드라인들(WL) 및 제2 선택 라인(SL2)을 관통하는 제2 채널막(CH2), 제2 채널막(CH2) 내에 형성되어 워드라인들(WL)과 중첩된 제2 상변화 물질막(PCM2), 제2 채널막(CH2) 내에 형성되어 제2 선택 라인(SL2)과 중첩된 제2 절연막(IL2), 파이프 게이트(PG) 내에 형성되어 제1 및 제2 채널막들(CH1, CH2)을 연결시키는 제3 채널막(CH3)을 포함한다.
또한, 저항 메모리 소자는 적층된 워드라인들(WL), 제1 선택 라인들(SL1) 및 제2 선택 라인들(SL2)의 사이에 개재된 층간절연막들(IIL), 채널막(CH)을 감싸는 게이트 절연막(GIL) 및 제3 채널막(CH3) 내에 형성된 제3 상변화 물질막(PCM3)을 더 포함할 수 있다.
본 실시예에 따른 반도체 장치의 제조 방법을 간단히 살펴보면 다음과 같다. 먼저, 파이프 게이트(PG)를 식각하여 트렌치를 형성한 후 트렌치 내에 희생막을 형성한다. 이어서, 파이프 게이트(PG) 상에 제1 내지 제6 물질막들을 교대로 형성한 후, 이들을 관통하는 홀들을 형성한다. 여기서, 각 트렌치에 적어도 두 개의 홀들이 연결될 수 있다. 이어서, 홀들의 저면에 노출된 희생막을 제거한 후, 트렌치 및 홀들의 내면을 따라 게이트 절연막(GIL), 채널막(CH)을 형성한다. 이어서, 트렌치 및 홀들 내에 상변화 물질막(PCM)을 형성한다. 이어서, 홀의 상부에 제1 및 제2 절연막(IL1, IL2)을 형성한다. 이어서, 제1 및 제2 절연막(IL1, IL2)을 식각한 후, 식각된 영역에 채널막(CH)을 더 형성할 수 있다. 이어서, 제1 내지 제6 물질막들을 관통하는 슬릿을 형성한다. 이어서, 제1 내지 제6 물질막들의 물질에 따라 추가 공정을 실시하여 워드라인들(WL), 제1 선택 라인(SL1) 및 제2 선택 라인(SL2)을 형성한다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 설명된 구조를 갖는다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 8을 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11~16: 제1 내지 제6 물질막
17: 게이트 절연막 18: 채널막
19: 제1 절연막 20: 상변화 물질막
21: 제2 절연막 22: 도전막
23: 제3 절연막

Claims (12)

  1. 적층된 워드라인들;
    상기 워드라인들의 상부에 형성된 적어도 하나의 제1 선택 라인;
    상기 워드라인들 및 상기 제1 선택 라인을 관통하는 제1 채널막;
    상기 제1 채널막 내에 형성되어 상기 워드라인들과 중첩된 제1 상변화 물질막; 및
    상기 제1 채널막 내에 형성되어 상기 제1 선택 라인과 중첩된 제1 절연막
    을 포함하는 저항 메모리 소자.
  2. 제1항에 있어서,
    상기 워드라인들의 하부에 형성되고, 상기 제1 채널막을 감싸는 적어도 하나의 제2 선택 라인; 및
    상기 제1 채널막 내에 형성되어 상기 제2 선택 라인과 중첩된 제2 절연막
    을 더 포함하는 저항 메모리 소자.
  3. 제1항에 있어서,
    상기 워드라인들의 상부에 형성된 제2 선택 라인;
    상기 워드라인들 및 상기 제2 선택 라인을 관통하는 제2 채널막;
    상기 제1 채널막과 상기 제2 채널막을 연결시키는 파이프 채널막;
    상기 제2 채널막 내에 형성되어 상기 워드라인들과 중첩된 제2 상변화 물질막; 및
    상기 제2 채널막 내에 형성되어 상기 제2 선택 라인과 중첩된 제2 절연막
    을 더 포함하는 저항 메모리 소자.
  4. 제1항에 있어서,
    상기 제1 상변화 물질막은 튜브 형태 또는 필라 형태를 갖는
    저항 메모리 소자.
  5. 제4항에 있어서,
    튜브 형태의 상기 제1 상변화 물질막 내에 형성된 제3 절연막
    을 더 포함하는 저항 메모리 소자.
  6. 제1항에 있어서,
    상기 제1 채널막과 상기 워드라인들 사이 및 상기 제1 채널막과 상기 제1 선택 라인 사이에 개재된 게이트 절연막
    을 더 포함하는 저항 메모리 소자.
  7. 제1항에 있어서,
    상기 저항 메모리 소자는 메모리 블록 단위로 소거 동작을 실시한 후, 메모리 셀 단위로 프로그램 동작을 실시하는
    저항 메모리 소자.
  8. 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 제1 및 제2 물질막들의 상부에 적어도 하나의 제3 물질막 및 적어도 하나의 제4 물질막을 교대로 형성하는 단계;
    상기 제1 내지 제4 물질막들을 식각하여 홀을 형성하는 단계;
    상기 홀 내에 채널막을 형성하는 단계;
    상기 채널막이 형성된 상기 홀 내에 제1 상변화 물질막을 형성하는 단계;
    상기 제1 상변화 물질막을 식각하여 리세스 영역을 형성하는 단계; 및
    상기리세스 영역 내에 제1 절연막을 형성하는 단계
    를 포함하는 저항 메모리 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 리세스 영역을 형성하는 단계는,
    상기 제1 상변화 물질막의 상부면이 상기 제3 물질막의 하부면보다 낮게 위치되도록, 상기 제1 상변화 물질막을 식각하는
    저항 메모리 소자의 제조 방법.
  10. 제8항에 있어서,
    상기 제1 및 제2 물질막들을 형성하기 전에, 상기 적어도 하나의 제3 물질막 및 상기 적어도 하나의 제4 물질막을 교대로 형성하는 단계; 및
    상기 상변화 물질막들을 형성하기 전에, 상기 홀 내에 제4 절연막을 형성하는 단계
    를 더 포함하는 저항 메모리 소자의 제조 방법.
  11. 제8항에 있어서,
    제1 및 제2 물질막들을 형성하기 전에, 도전막을 형성하는 단계;
    상기 도전막을 식각하여 상기 홀과 연결되는 위치에 트렌치를 형성하는 단계;
    상기 트렌치 내에 희생막을 형성하는 단계; 및
    상기 트렌치 내에 상기 채널막과 연결되는 파이프 채널막을 형성하는 단계
    를 더 포함하는 저항 메모리 소자의 제조 방법.
  12. 제8항에 있어서,
    상기 채널막을 형성하기 전에, 상기 홀 내에 게이트 절연막을 형성하는 단계
    를 더 포함하는 저항 메모리 소자의 제조 방법.
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