KR20200056877A - 비휘발성 메모리 장치 및 이의 동작 방법 - Google Patents

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윤정호
소이치로 미즈사키
조영진
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삼성전자주식회사
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Abstract

제어로직, 반도체 층, 저항변화 층, 게이트 산화물 층 및 서로 교차하며 적층되는 복수의 게이트와 복수의 절연체 층을 포함하는 비휘발성 메모리 장치가 개시된다.
복수의 게이트 및 복수의 절연체 층과, 반도체 층 사이에 저항변화 층이 제공된다. 또한, 복수의 게이트 및 복수의 절연체 층과, 저항변화 층 사이에서 게이트 산화물 층이 제공된다. 복수의 게이트, 복수의 절연체 층, 저항변화 층 및 게이트 산화물 층에 의해 복수의 메모리 셀을 포함하는 셀 스트링이 형성된다.

Description

비휘발성 메모리 장치 및 이의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATING METHOD OF THE SAME}
본 개시는 비휘발성 메모리 장치 및 이의 동작 방법에 관한다.
반도체 메모리 장치로서 비휘발성 메모리 장치는 전원이 끊어진 상태에서도 정보를 유지하고 있어 전원이 공급되면 다시 저장된 정보를 사용할 수 있는 다수의 메모리 셀들을 포함한다. 비휘발성 메모리 장치의 일 예로서, 비휘발성 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
최근에는 때 차세대 뉴로모픽 컴퓨팅(Neuromorphic Computing) 플랫폼 혹은 뉴럴 네트워크(Neural Network)를 형성하는 칩에 3차원(또는 수직형, Vertical) NAND(VNAND)를 사용하는 연구가 진행 중이다.
특히, 고집적 저전력 특성을 가지며, 메모리 셀에 랜덤 엑세스(random access)가 가능한 기술이 요구된다.
비휘발성 메모리 장치 및 이의 동작 방법을 제공하는데 있다. 해결하려는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 개시의 제1 측면은, 비휘발성 메모리 장치에 있어서, 제어로직; 제 1 방향으로 연장된 반도체 층(semiconducting layer); 상기 제 1 방향과 수직한 제 2 방향을 따라 연장되고, 서로 교차하며 적층된 복수의 게이트(gate) 및 복수의 절연체 층(insulating layer); 상기 복수의 게이트 및 상기 복수의 절연체 층과, 상기 반도체 층 사이에서 상기 제 1 방향을 따라 연장되는 저항변화 층(resistance switching layer); 및 상기 복수의 게이트 및 상기 복수의 절연체 층과, 상기 저항변화 층 사이에서 상기 제 1 방향을 따라 연장되는 게이트 산화물 층(gate oxide layer); 을 포함하고, 상기 복수의 게이트, 상기 복수의 절연체 층, 상기 저항변화 층 및 상기 게이트 산화물 층에 의해 셀 스트링(cell string)이 형성되는 것인, 비휘발성 메모리 장치를 제공할 수 있다.
또한, 상기 셀 스트링은 선택 메모리 셀과 비선택 메모리 셀을 포함하고, 상기 제어로직은, 상기 선택 메모리 셀에 대한 프로그램(program) 동작을 수행하기 위해, 상기 선택 메모리 셀과 연결된 스트링 선택 라인(string selection line)에 제 1 양의 전압을 인가하고, 상기 선택 메모리 셀과 연결된 비트 라인을 접지시키고, 상기 선택 메모리 셀과 연결된 워드 라인에 상기 제 1 양의 전압보다 높은 제 2 양의 전압을 인가하고, 상기 비선택 메모리 셀과 연결된 워드 라인에 상기 제 1 양의 전압을 인가하는 것인, 비휘발성 메모리 장치를 제공할 수 있다.
또한, 상기 셀 스트링은 선택 메모리 셀과 비선택 메모리 셀을 포함하고, 상기 제어로직은, 상기 선택 메모리 셀에 대한 소거(erase) 동작을 수행하기 위해, 상기 선택 메모리 셀과 연결된 스트링 선택 라인에 제 1 양의 전압을 인가하고, 상기 선택 메모리 셀과 연결된 비트 라인을 접지시키고, 상기 선택 메모리 셀과 연결된 워드 라인에 상기 제 1 양의 전압보다 절대값이 큰 음의 전압을 인가하고, 상기 비선택 메모리 셀과 연결된 워드 라인에 상기 제 1 양의 전압을 인가하는 것인, 비휘발성 메모리 장치를 제공할 수 있다.
또한, 상기 선택 메모리 셀과 연결된 비트 라인이 접지되고, 상기 비선택 메모리 셀과 연결된 워드 라인에 상기 제 1 양의 전압이 인가되며, 상기 선택 메모리 셀과 연결된 워드 라인에 상기 제 2 양의 전압이 인가됨에 따라 상기 반도체 층에 접지 채널이 형성되고, 상기 선택 메모리 셀과 연결된 워드 라인에 상기 제 2 양의 전압이 인가되어 상기 선택 메모리 셀에 대응하는 게이트와 상기 접지 채널 간에 전압차가 발생함에 따라 상기 선택 메모리 셀 내부의 산소 공공(oxygen vacancy)이 상기 반도체 층 방향으로 이동함으로써 상기 선택 메모리 셀에 대한 프로그램 동작이 수행되는 것인, 비휘발성 메모리 장치를 제공할 수 있다.
또한, 상기 선택 메모리 셀과 연결된 비트 라인이 접지되고, 상기 비선택 메모리 셀과 연결된 워드 라인에 상기 제 1 양의 전압이 인가되며, 상기 선택 메모리 셀과 연결된 워드 라인에 상기 음의 전압이 인가됨에 따라, 상기 선택 메모리 셀과 인접한 비선택 메모리 셀에 의한 프린징 필드 효과(fringing field effect)에 의해 상기 반도체 층에 접지 채널이 형성되고, 상기 선택 메모리 셀과 연결된 워드 라인에 상기 음의 전압이 인가되어 상기 선택 메모리 셀에 대응하는 게이트와 상기 접지 채널 간에 전압차가 발생함에 따라 상기 선택 메모리 셀 내부의 산소 공공이 상기 반도체 층의 반대 방향으로 이동함으로써 상기 선택 메모리 셀에 대한 소거 동작이 수행되는 것인, 비휘발성 메모리 장치를 제공할 수 있다.
또한, 상기 셀 스트링은 선택 메모리 셀과 비선택 메모리 셀을 포함하고, 상기 제어로직은, 상기 선택 메모리 셀에 대한 독출(read) 동작을 수행하기 위해, 상기 선택 메모리 셀과 연결된 스트링 선택 라인에 제 1 양의 전압을 인가하고, 상기 선택 메모리 셀과 연결된 비트 라인에 독출 전압을 인가하고, 상기 선택 메모리 셀과 연결된 워드 라인에 상기 제 1 양의 전압보다 절대값이 작은 소정의 전압을 인가하고, 상기 비선택 메모리 셀과 연결된 워드 라인에 상기 제 1 양의 전압을 인가하는 것인, 비휘발성 메모리 장치를 제공할 수 있다.
또한, 상기 선택 메모리 셀 내부의 산소 공공의 위치에 따라 상기 선택 메모리 셀의 저항상태(resistance state)가 결정되고, 상기 제어로직은, 상기 선택 메모리 셀과 연결된 비트 라인에 상기 독출 전압을 인가하고, 상기 선택 메모리 셀의 저항상태에 따라 결정되는 독출 전류에 기초하여 데이터를 독출하는 것인, 비휘발성 메모리 장치를 제공할 수 있다.
또한, 상기 선택 메모리 셀에 대해 프로그램 동작이 수행된 경우, 상기 선택 메모리 셀 내부의 산소 공공이 상기 반도체 층 방향으로 이동함에 따라 상기 선택 메모리 셀은 저저항상태(low resistance state)가 되고, 상기 선택 메모리 셀에 대해 소거 동작이 수행된 경우, 상기 선택 메모리 셀 내부의 산소 공공이 상기 반도체 층의 반대 방향으로 이동함에 따라 상기 선택 메모리 셀은 고저항상태(high resistance state)가 되는 것인, 비휘발성 메모리 장치를 제공할 수 있다.
또한, 워드 평면(word plane)은 소정의 워드 라인과 연결된 복수의 선택 메모리 셀을 포함하고, 상기 제어로직은, 상기 복수의 선택 메모리 셀에 대한 소거 동작을 수행하기 위해, 상기 복수의 선택 메모리 셀과 연결된 복수의 스트링 선택 라인에 제 1 양의 전압을 인가하고, 상기 복수의 선택 메모리 셀과 연결된 비트 라인을 접지시키고, 상기 소정의 워드 라인에 상기 제 1 양의 전압보다 절대값이 큰 음의 전압을 인가하며, 상기 소정의 워드 라인을 제외한 나머지 워드 라인에 상기 제 1 양의 전압을 인가하는 것인, 비휘발성 메모리 장치를 제공할 수 있다.
또한, 상기 게이트, 상기 반도체 층 및 상기 게이트 산화물 층은 트랜지스터(transistor)를 형성하고, 상기 제어로직이 독출 동작을 수행하는 경우, 상기 셀 스트링에 포함된 메모리 셀은 상기 형성된 트랜지스터와 상기 저항변화 층에 대응하는 저항이 병렬로 연결되는 회로에 대응하는 것인, 비휘발성 메모리 장치를 제공할 수 있다.
또한, 상기 셀 스트링은 선택 메모리 셀과 비선택 메모리 셀을 포함하고, 상기 제어로직이 독출 동작을 수행하는 경우, 상기 선택 메모리 셀과 연결된 워드 라인에 소정의 전압이 인가됨에 따라 상기 선택 메모리 셀에 대응하는 트랜지스터는 턴-오프(turn-off)되고, 상기 비선택 메모리 셀과 연결된 워드 라인에 상기 소정의 전압보다 절대값이 큰 제 2 양의 전압이 인가됨에 따라 상기 비선택 메모리 셀에 대응하는 트랜지스터는 턴-온(turn-on)되는 것인, 비휘발성 메모리 장치를 제공할 수 있다.
또한, 상기 셀 스트링은 복수의 메모리 셀을 포함하고, 상기 제어로직이 프로그램 동작 또는 소거 동작을 수행하는 경우, 상기 복수의 메모리 셀과 연결된 비트 라인이 접지되고, 상기 복수의 메모리 셀과 연결된 워드 라인에 양의 전압이 인가되어 상기 형성된 트랜지스터가 턴-온(turn-on)됨에 따라, 상기 반도체 층에 접지 채널이 형성되고 상기 복수의 메모리 셀은 상기 저항변화 층에 대응하는 저항과 상기 접지 채널이 직렬로 연결되는 회로에 대응하는 것인, 비휘발성 메모리 장치를 제공할 수 있다.
또한, 상기 제어로직은, 상기 선택 메모리 셀과 연결된 비트 라인을 제외한 나머지 비트 라인에 상기 제 2 양의 전압보다 낮은 소정의 양의 전압을 인가하는 것인, 비휘발성 메모리 장치를 제공할 수 있다.
또한, 상기 제어로직은, 상기 선택 메모리 셀과 연결된 비트 라인을 제외한 나머지 비트 라인에 상기 음의 전압보다 낮은 소정의 음의 전압을 인가하는 것인, 비휘발성 메모리 장치를 제공할 수 있다.
또한, 상기 제어로직은, 상기 선택 메모리 셀과 연결된 비트 라인을 제외한 나머지 비트 라인을 접지 또는 플로팅(floating)시키는 것인, 비휘발성 메모리 장치를 제공할 수 있다.
또한, 상기 저저항상태에서 상기 선택 메모리 셀의 저항 값은 상기 반도체 층에 형성된 접지 채널의 저항 값 보다 큰 것인, 비휘발성 메모리 장치를 제공할 수 있다.
또한, 상기 저항변화 층은 전이금속산화물 또는 질화물로 형성되는 것인, 비휘발성 메모리 장치를 제공할 수 있다.
또한, 상기 선택 메모리 셀은 저저항상태에서 오믹(ohmic) 전도 특성을 갖는 것인, 비휘발성 메모리 장치를 제공할 수 있다.
본 개시의 제 2 측면은, 비휘발성 메모리 장치를 제조하는 방법에 있어서, 기판을 제공하는 단계; 상기 기판 상에 복수의 게이트 및 복수의 절연체 층을 교대로 반복하여 적층하는 단계; 상기 복수의 게이트 및 상기 복수의 절연체 층을 식각하여 상기 기판을 노출시키는 필라(pillar)를 형성하는 단계; 상기 필라에 게이트 산화물 층을 콘포말(conformal)하게 증착하는 단계; 상기 게이트 산화물 층에 저항변화 층을 콘포말하게 증착하는 단계; 상기 저항변화 층에 반도체 층을 콘포말하게 증착하는 단계; 및 상기 반도체 층 내부를 절연체로 충진하는 단계;를 포함하는, 방법을 제공할 수 있다.
또한, 상기 저항변화 층은 ALD(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition) 방식으로 상기 게이트 산화물 층 상에 증착되는 것인, 방법을 제공할 수 있다.
본 개시에 따르면, 상변화(phase change) 물질을 이용하여 메모리 블록을 구성하는 대신 저항변화 층을 이용함으로써, 상변화 물질을 이용함에 따른 열발생, 응력(압력) 문제를 해결할 수 있다. 또한, 본 개시에 따라 메모리 블록을 구성하고, 메모리 블록을 동작시킴으로써, 메모리 블록에 포함된 메모리 셀들을 반복하여 동작시키는 경우에도 인접 메모리 셀 간의 이온(ion) 이동 및 그에 따른 누설 전류, 동작 실패를 방지할 수 있다. 또한, 본 개시에 따른 메모리 블록은 차세대 VNAND에서의 메모리 셀 간의 스케일링 이슈(scaling issue)를 해결할 수 있어 집적도(density)를 비약적으로 증가시킬 수 있다.
도 1은 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1에 따른 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 3은 도 1에 따른 메모리 셀 어레이를 보여주는 블록도이다.
도 4는 일 실시예에 따른 독출 동작이 수행될 때 메모리 블록에 대응하는 회로도를 나타내는 도면이다.
도 5는 일 실시예에 따른 메모리 블록에 대응하는 구조의 예시를 보여주는 도면이다.
도 6은 일 실시예에 따른 프로그램 또는 소거 동작이 수행될 때 도 5에 따른 메모리 블록에 대응하는 회로를 나타내는 도면이다.
도 7은 일 실시예에 따른 소거 동작이 수행될 때 도 5에 따른 메모리 블록에 대응하는 회로를 나타내는 도면이다.
도 8은 일 실시예에 따른 워드 평면에 대한 소거 동작이 수행될 때 도 5에 따른 메모리 블록에 대응하는 회로를 나타내는 도면이다.
도 9는 일 실시예에 따른 독출 동작이 수행될 때 도 5에 따른 메모리 블록에 대응하는 회로를 나타내는 도면이다.
도 10a 내지 도 10d는 일 실시예에 따른 프로그램 동작, 소거 동작 및 독출 동작 시 저항변화 층에서 산소 공공이 이동하는 것을 설명하기 위한 도면이다.
도 11a 내지 도 11e는 일 실시예에 따른 메모리 블록을 제조하는 과정을 순차적으로 나타내는 단면도들이다.
본 명세서에서 다양한 곳에 등장하는 "일부 실시예에서" 또는 "일 실시예에서" 등의 어구는 반드시 모두 동일한 실시예를 가리키는 것은 아니다.
본 개시의 일부 실시예는 기능적인 블록 구성들 및 다양한 처리 단계들로 나타내어질 수 있다. 이러한 기능 블록들의 일부 또는 전부는, 특정 기능들을 실행하는 다양한 개수의 하드웨어 및/또는 소프트웨어 구성들로 구현될 수 있다. 예를 들어, 본 개시의 기능 블록들은 하나 이상의 마이크로프로세서들에 의해 구현되거나, 소정의 기능을 위한 회로 구성들에 의해 구현될 수 있다. 또한, 예를 들어, 본 개시의 기능 블록들은 다양한 프로그래밍 또는 스크립팅 언어로 구현될 수 있다. 기능 블록들은 하나 이상의 프로세서들에서 실행되는 알고리즘으로 구현될 수 있다. 또한, 본 개시는 전자적인 환경 설정, 신호 처리, 및/또는 데이터 처리 등을 위하여 종래 기술을 채용할 수 있다. “매커니즘”, “요소”, “수단” 및 “구성”등과 같은 용어는 넓게 사용될 수 있으며, 기계적이고 물리적인 구성들로서 한정되는 것은 아니다.
또한, 도면에 도시된 구성 요소들 간의 연결 선 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것일 뿐이다. 실제 장치에서는 대체 가능하거나 추가된 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들에 의해 구성 요소들 간의 연결이 나타내어질 수 있다.
이하 첨부된 도면을 참고하여 본 개시를 상세히 설명하기로 한다.
도 1은 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 콘트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 콘트롤러(100)는 메모리 장치(200)에 대한 제어 동작을 수행하며, 일 예로서 메모리 콘트롤러(100)는 메모리 장치(200)에 어드레스(ADD) 및 커맨드(CMD)를 제공함으로써, 메모리 장치(200)에 대한 프로그램(program)(또는 기입), 독출(read) 및 소거(erase) 동작을 수행할 수 있다. 또한, 프로그램 동작을 위한 데이터와 독출된 데이터가 메모리 콘트롤러(100)와 메모리 장치(200) 사이에서 송수신될 수 있다.
메모리 장치(200)는 메모리 셀 어레이(210) 및 전압 발생부(220)를 포함할 수 있다. 메모리 셀 어레이(210)는 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 영역들에 배치되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(210)는 데이터를 비휘발성하게 저장하는 비휘발성 메모리 셀들을 포함할 수 있으며, 비휘발성 메모리 셀들로서, 메모리 셀 어레이(210)는 낸드(NAND) 플래시 메모리 셀 어레이 또는 노어(NOR) 플래시 메모리 셀 어레이 등의 플래시 메모리 셀들을 포함할 수 있다. 이하에서는, 메모리 셀 어레이(210)가 플래시 메모리 셀 어레이를 포함하고, 이에 따라 메모리 장치(200)가 비휘발성 메모리 장치임을 가정하여 본 개시의 실시예들을 상술하기로 한다.
메모리 콘트롤러(100)는 기록/독출 제어부(110), 전압 제어부(120) 및 데이터 판별부(130)를 포함할 수 있다.
기록/독출 제어부(110)는 메모리 셀 어레이(210)에 대한 프로그램/독출 및 소거 동작을 수행하기 위한 어드레스(ADD) 및 커맨드(CMD)를 생성할 수 있다. 또한, 전압 제어부(120)는 비휘발성 메모리 장치(200) 내에서 이용되는 적어도 하나의 전압 레벨을 제어하기 전압 제어신호를 생성할 수 있다. 일예로서, 전압 제어부(120)는 메모리 셀 어레이(210)로부터 데이터를 독출하거나, 메모리 셀 어레이(210)에 데이터를 프로그램하기 위한 워드 라인의 전압 레벨을 제어하기 위한 전압 제어신호를 생성할 수 있다.
한편, 데이터 판별부(130)는 메모리 장치(200)로부터 독출된 데이터에 대한 판별 동작을 수행할 수 있다. 예컨대, 하나 이상의 워드 라인에 연결된 메모리 셀들로부터 독출된 데이터를 판별하여, 상기 메모리 셀들 중 온 셀(on cell) 및/또는 오프 셀(off cell)의 개수를 판별할 수 있다. 일 동작예로서, 하나의 워드 라인에 연결된 다수의 메모리 셀들에 대해 프로그램이 수행되면, 소정의 독출 전압을 이용하여 상기 메모리 셀들의 데이터의 상태를 판별함으로써, 모든 셀들에 대해 정상적으로 프로그램이 완료되었는지가 판별될 수 있다.
한편, 메모리 장치(200)는 메모리 셀 어레이(210), 전압 발생부(220) 및 전압 레벨 검출부(230)를 포함할 수 있다. 전술한 바와 같이 메모리 셀 어레이(210)는 비휘발성 메모리 셀들을 포함할 수 있으며, 일예로서 메모리 셀 어레이(210)는 플래시 메모리 셀들을 포함할 수 있다. 또한, 플래시 메모리 셀들은 다양한 형태로 구현될 수 있으며, 예컨대 메모리 셀 어레이(210)는 3차원(또는 수직형, Vertical) NAND(VNAND) 메모리 셀들을 포함할 수 있다.
도 2는 도 1에 따른 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 2에 도시된 바와 같이, 메모리 장치(200)는 메모리 셀 어레이(210), 전압 발생부(220) 및 전압 레벨 검출부(230)를 포함할 수 있다. 또한, 메모리 장치(200)는 로우 디코더(240), 입출력 회로(250) 및 제어로직(260)을 더 포함할 수 있다.
메모리 셀 어레이(210)는 하나 이상의 스트링 선택 라인들(SSLs), 복수 개의 워드 라인들(WL1~WLm, 노멀 워드 라인 및 더미 워드 라인을 포함) 및 하나 이상의 접지 선택 라인들(GSLs)에 연결될 수 있으며, 또한 복수 개의 비트 라인들(BL1~BLn)에 연결될 수 있다. 전압 발생부(220)는 하나 이상의 워드 라인 전압들(V1~Vi)을 발생시킬 수 있으며, 상기 워드 라인 전압들(V1~Vi)은 로우 디코더(240)로 제공될 수 있다. 또한, 프로그램될 데이터는 입출력 회로(250)를 통해 메모리 셀 어레이(210)로 제공될 수 있으며, 또한 독출된 데이터는 입출력 회로(250)를 통해 외부로 제공될 수 있다. 제어로직(260)은 메모리 동작과 관련된 각종 제어신호들을 로우 디코더(240), 전압 발생부(220) 및 전압 레벨 검출부(230)로 제공할 수 있다.
전압 레벨 검출부(230)는 각종 워드 라인 전압 전달 경로에 전기적으로 연결될 수 있다. 전압 레벨 검출 대상의 워드 라인들은 노멀 워드 라인 및 더미 워드 라인을 포함함과 함께, 스트링 선택 라인 및 접지 선택 라인을 포함하는 개념으로 정의될 수 있다. 이에 따라, 이하 본 개시의 실시예들을 설명함에 있어서, 전압 레벨 검출의 대상이 되는 워드 라인들은 상기 스트링 선택 라인, 노멀 및 더미 워드 라인 및 접지 선택 라인을 포함하는 개념으로 정의된다. 또는, 스트링 선택 라인과 접지 선택 라인과 구분되는 개념으로서, 워드 라인은 노멀 워드 라인과 더미 워드 라인을 포함하는 개념으로도 정의될 수 있다. 또한, 도 2에서는 전압 레벨 검출부(230)가 전압 발생부(220)의 출력단에 전기적으로 연결된 것으로 도시되었으나 본 개시의 실시예는 이에 국한될 필요가 없다. 예컨대 전압 레벨 검출부(230)는 메모리 셀 어레이(210)에 포함되는 각종 워드 라인들(SSLs, WL1~WLm, GSLs)에 전기적으로 연결되어 워드 라인 불량을 검출할 수 있다.
로우 디코더(240)의 디코딩 동작에 따라, 워드 라인 전압들(V1~Vi)은 각종 워드 라인들(SSLs, WL1~WLm, GSLs)에 제공될 수 있다. 예컨대, 워드 라인 전압들(V1~Vi)은 스트링 선택 전압, 워드 라인 전압 및 접지 선택 전압들을 포함할 수 있으며, 스트링 선택 전압은 하나 이상의 스트링 선택 라인(SSLs)에 제공되고, 워드 라인 전압은 하나 이상의 워드 라인(더미 및 노멀 워드 라인 포함, WL1~WLm)에 제공되며, 접지 선택 전압은 하나 이상의 접지 선택 라인(GSLs)에 제공될 수 있다. 메모리 장치(200)의 워드 라인들에는 진행성 불량이 발생될 수 있으며, 전압 레벨 검출부(230)는 워드 라인 전압들(V1~Vi)의 레벨을 검출함으로써 워드 라인 불량을 나타내는 패스/페일 신호(P/F)를 발생할 수 있다.
도 3은 도 1에 따른 메모리 셀 어레이를 보여주는 블록도이다.
도 3을 참조하면, 메모리 셀 어레이(210)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 연장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 2 방향을 따라 연장된 복수의 낸드 스트링들(NS)을 포함한다. 예를 들면, 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다.
각 낸드 스트링(NS)은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK1~BLKz)은 도 4를 참조하여 더 상세하게 설명된다.
도 4는 일 실시예에 따른 독출 동작이 수행될 때 메모리 블록에 대응하는 회로도를 나타내는 도면이다.
예시적으로, 도 3의 메모리 셀 어레이(210)의 메모리 블록들(BLK1~BLKz) 중 하나가 도 4에 도시된다.
도 3 및 도 4를 참조하면, 메모리 블록(BLKi)은 복수의 셀 스트링들(CS11~CS41, CS12~CS42)을 포함한다. 복수의 셀 스트링들(CS11~CS41, CS12~CS42)은 행 방향 및 열 방향을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
각 셀 스트링은 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터(SST)를 포함한다. 각 셀 스트링의 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터(SST)는 기판과 수직인 높이 방향으로 적층될 수 있다.
복수의 셀 스트링들(CS11~CS41, CS12~CS42)의 행들은 서로 다른 스트링 선택 라인들(SSL1~SSL4)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL1)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL2)에 공통으로 연결된다. 셀 스트링들(CS31, CS32)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL3)에 공통으로 연결된다. 셀 스트링들(CS41, CS42)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL4)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS41, CS12~CS42)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11~CS41)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL1)에 공통으로 연결된다. 셀 스트링들(CS12~CS42)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS41, CS12~CS42)의 행들은 서로 다른 접지 선택 라인들(GSL1~GSL4)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL1)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL2)에 공통으로 연결된다. 셀 스트링들(CS31, CS32)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL3)에 공통으로 연결된다. 셀 스트링들(CS41, CS42)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL4)에 공통으로 연결된다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이에 위치한 메모리 셀들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
셀 스트링들(CS11~CS41, CS12~CS42)의 접지 선택 트랜지스터들(GST)은 공통 소스 라인(CSL)에 공통으로 연결된다.
메모리 블록(BLKi)에 대해 독출 동작이 수행되는 경우, 도 4에 도시된 바와 같이 메모리 셀들(MC1~MC6) 각각은 트랜지스터와 저항이 병렬로 연결된 회로에 대응될 수 있다.
한편, 도 4에 도시되지는 않았으나, 메모리 블록(BLKi)에 대해 프로그램 동작 또는 소거 동작이 수행되는 경우, 메모리 셀들(MC1~MC6) 각각은 저항에 대응될 수 있다.
도 4에 도시된 메모리 블록(BLKi)은 예시적인 것이다. 본 개시의 기술적 사상은 도 4에 도시된 메모리 블록(BLKi)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 접지 선택 라인들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 메모리 셀들의 수는 증가 또는 감소될 수 있다. 셀 스트링들 각각에 적층되는 메모리 셀들의 수가 변경됨에 따라, 워드 라인들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수는 증가될 수 있다. 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 접지 선택 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 증가하면, 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들은 메모리 셀들(MC1~MC6)과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 읽기는 셀 스트링들(CS11~CS41, CS12~CS42)의 행의 단위로 수행될 수 있다. 접지 선택 라인들(GSL1~GSL4)에 의해 셀 스트링들(CS11~CS41, CS12~CS42)이 하나의 행들의 단위로 선택되고, 스트링 선택 라인들(SSL1~SSL4)에 의해 셀 스트링들(CS11~CS41, CS12~CS42)이 하나의 행 단위로 선택될 수 있다. 또한, 접지 선택 라인들(GSL1~GSL4)은 적어도 두 개의 접지 선택 라인들(GSL1~GSL2 또는 GSL3~GSL4)을 하나의 단위로 전압이 인가될 수 있다. 접지 선택 라인들(GSL1~GSL4)은 전체를 하나의 단위로 전압이 인가될 수 있다.
셀 스트링들(CS11~CS41, CS12~CS42)의 선택된 행에서, 쓰기 및 읽기는 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드 라인에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CS11~CS41, CS12~CS42)의 선택된 행에서, 메모리 셀들은 워드 라인들(WL1~WL6)에 의해 페이지의 단위로 선택될 수 있다.
도 5는 일 실시예에 따른 메모리 블록에 대응하는 구조의 예시를 보여주는 도면이다.
우선, 기판(501)이 제공된다. 예시적으로, 기판(501)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(501)은 p 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(501)은 p 타입 웰(예를 들면, 포켓 p 웰)일 것이다. 이하에서, 기판(501)은 p 타입 실리콘인 것으로 가정한다. 그러나 기판(501)은 p 타입 실리콘으로 한정되지 않는다.
기판(501) 상에 복수의 도핑 영역들(511~513)이 제공된다. 예를 들면, 복수의 도핑 영역들(511~513)은 기판(501)과 상이한 제 2 타입을 가질 것이다. 예를 들면, 복수의 도핑 영역들(511~513)은 n-타입을 가질 것이다. 이하에서, 제 1 내지 제 3 도핑 영역들(511~513)은 n-타입인 것으로 가정한다. 그러나 제 1 내지 제 3 도핑 영역들(511~513)은 n-타입인 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(511, 512) 사이에 대응하는 기판(501) 상의 영역에서, 수평방향을 따라 연장되는 복수의 게이트(531)들 및 복수의 절연체(532)들이 서로 교차하며 형성될 수 있다. 즉, 복수의 게이트(531)들 및 복수의 절연체(532)들은 수평방향과 수직인 수직방향을 따라 서로 교차하며 적층될 수 있다. 예를 들어, 게이트(531)는 금속 물질 (예를 들어, 구리, 은 등)을 포함하고, 복수의 절연체(532)들은 실리콘 산화물을 포함할 수 있으나, 이에 제한되지 않는다.
제 1 및 제 2 도핑 영역들(511, 512) 사이에 대응하는 기판(501) 상의 영역에서, 적층된 복수의 게이트(531)들 및 복수의 절연체(532)들을 수직방향으로 관통하는 필라(520)가 제공된다.
필라(520)는 복수의 층으로 구성될 수 있다. 일 실시예에서, 필라(520)의 최외각층은 게이트 산화물 층(521)일 수 있다. 예를 들어, 게이트 산화물 층(521)은 실리콘 산화물(Silicon Oxide)을 포함할 수 있다. 게이트 산화물 층(521)은 필라(520)에 콘포말하게 증착될 수 있다.
또한, 게이트 산화물 층(521)의 내부 면을 따라 저항변화 층(522)이 콘포말하게 증착될 수 있다. 일 실시예에서 저항변화 층(522)은 전이금속산화물 또는 질화물을 포함할 수 있다. 예를 들어, 저항변화 층(522)은 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al), 니켈(Ni), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 크롬(Cr), 스트론튬(Sr), 란탄(La), 망간(Mn), 칼슘(Ca), 프라세오디뮴(Praseodymium, Pr) 및 실리콘(Si)을 포함하는 그룹에서 선택되는 적어도 하나의 원소의 산화물을 포함할 수 있다. 또한, 저항변화 층(522)은 실리콘 질화물 및 알루미늄 질화물을 포함할 수 있다.
또한, 저항변화 층(522)의 내부 면을 따라 반도체 층(523)이 콘포말하게 증착될 수 있다. 일 실시예에서 반도체 층(523)은 제 1 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 반도체 층(523)은 기판(501)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 수 있으며, 예를 들어, 기판(501)이 p-타입으로 도핑된 실리콘 물질을 포함하는 경우, 반도체 층(523) 역시 p-타입으로 도핑된 실리콘 물질을 포함할 수 있다.
또한, 반도체 층(523) 내부에는 절연체 층(524)이 충진될 수 있다. 예를 들면, 절연체 층(524)은 실리콘 산화물(Silicon Oxide)을 포함할 수 있다.
제 2 및 제 3 도핑 영역들(512, 513) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(511, 512) 상의 구조물과 동일한 구조물이 제공될 수 있다.
필라(520) 상에 드레인(540)이 제공될 수 있다. 드레인(540)은 제 2 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 드레인(540)은 n 타입으로 도핑된 실리콘 물질을 포함할 수 있다.
드레인(540) 상에, 도전 물질(550)이 제공될 수 있다. 드레인(540) 및 도전 물질(550)은 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 도전 물질(550)은 금속 물질을 포함할 수 있으며, 예를 들어, 도전 물질(550)은 폴리 실리콘을 포함할 수 있다.
한편, 도 4와 비교하여 설명하면, 복수의 게이트(531)들, 복수의 절연체(532)들, 게이트 산화물 층(521), 저항변화 층(522) 및 반도체 층(523)에 의해 셀 스트링들(CS11~CS41, CS12~CS42)이 형성될 수 있다. 셀 스트링은 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다.
셀 스트링에 포함된 메모리 셀들(MC1~MC6)은 메모리 블록의 동작 종류에 따라 상이한 회로에 대응될 수 있다. 일 실시예에서, 메모리 블록에 프로그램 동작 또는 소거 동작이 수행되는 경우, 반도체 층(523)에는 접지 채널이 형성될 수 있으며, 복수의 게이트(531)들 각각은 저항변화 층(522) 및 접지 채널과 직렬로 연결될 수 있다. 다시 말해, 메모리 블록에 프로그램 동작 또는 소거 동작이 수행되는 경우, 복수의 게이트(531)들과 반도체 층(523) 사이에서 형성되는 셀 스트링에 포함되는 메모리 셀들(MC1~MC6) 각각은 저항에 대응될 수 있다. 프로그램 동작 또는 소거 동작이 수행될 때 메모리 블록에 대응하는 회로는 도 6 내지 도 7에서 자세하게 후술하기로 한다.
일 실시예에서, 메모리 블록에 독출 동작이 수행되는 경우, 게이트(531), 반도체 층(523) 및 게이트 산화물 층(521)은 트랜지스터(transistor)에 대응할 수 있고, 복수의 게이트(531)들 각각에 대응하는 트랜지스터와 저항변화 층(522)은 병렬로 연결될 수 있다. 다시 말해, 메모리 블록에 독출 동작이 수행되는 경우, 복수의 게이트(531)들과 반도체 층(523) 사이에 형성되는 셀 스트링에 포함되는 메모리 셀들(MC1~MC6) 각각은 트랜지스터와 저항이 병렬로 연결된 회로에 대응될 수 있다. 독출 동작이 수행될 때 메모리 블록에 대응하는 회로는 도 7에서 자세하게 후술하기로 한다.
본 개시에 따르면, 상변화(phase change) 물질을 이용하여 메모리 블록을 구성하는 대신 저항변화 층(522)을 이용하여 메모리 블록을 구성함으로써, 상변화 물질을 이용함에 따른 열발생, 응력(압력) 문제를 해결할 수 있다. 또한, 상술한 바와 같이 메모리 블록을 구성하고, 메모리 블록을 동작시킴으로써, 메모리 블록에 포함된 메모리 셀들을 반복하여 동작시키는 경우에도 인접 메모리 셀 간의 이온(ion) 이동 및 그에 따른 누설 전류, 동작 실패를 방지할 수 있다. 또한, 본 개시에 따른 메모리 블록은 차세대 VNAND에서의 메모리 셀 간의 스케일링 이슈(scaling issue)를 해결할 수 있어 집적도(density)를 비약적으로 증가시킬 수 있다.
한편, 본 개시에 따른 메모리 블록은 chip 형태로 구현되어 뉴로모픽 컴퓨팅 (Neuromorphic Computing) 플랫폼으로 사용될 수 있다. 또한, 본 개시에 따른 블록은 chip 형태로 구현되어 뉴럴 네트워크(Neural Network)를 구성하는데 이용될 수 있다.
도 6은 일 실시예에 따른 프로그램 또는 소거 동작이 수행될 때 도 5에 따른 메모리 블록에 대응하는 회로를 나타내는 도면이다.
도 6에는, 프로그램 동작 시 메모리 블록(600)에 대응하는 회로가 도시된다. 도 5를 참조하면, 셀 스트링(640)에 포함된 복수의 메모리 셀(651 내지 654)은 게이트(531), 게이트 산화물 층(521), 저항변화 층(522) 및 반도체 층(523)으로부터 형성될 수 있다.
메모리 블록(600)의 셀 스트링(640)은 선택 메모리 셀(651)과 비선택 메모리 셀(652 내지 654)들을 포함할 수 있다. 이하에서, 선택 메모리 셀(651)은 프로그램 동작의 대상이 되는 메모리 셀에 해당하는 것으로 한다.
일 실시예에서, 메모리 블록(600)을 제어하는 제어로직은 셀 스트링(640)에 포함된 선택 메모리 셀(651)에 대한 프로그램 동작을 수행할 수 있다. 제어로직은 복수의 스트링 선택 라인(610) 중에서, 선택 메모리 셀(651)과 연결된 스트링 선택 라인(611)에 제 1 양의 전압(Von)을 인가할 수 있다. 또한, 제어로직은 복수의 비트 라인(621, 622) 중에서 선택 메모리 셀(651)에 연결된 선택 비트 라인(621)을 접지(ground, GND)시키고, 복수의 워드 라인(631, 632) 중에서 선택 메모리 셀(651)과 연결된 선택 워드 라인(631)에 제 1 양의 전압(Von)보다 높은 제 2 양의 전압(이하, Vprogram)을 인가할 수 있다. 또한, 제어로직은 비선택 메모리 셀(652 내지 654)들과 연결된 워드 라인(632)에 제 1 양의 전압(이하, Von)을 인가할 수 있다. 이로써 제어로직은 선택 메모리 셀(651)에 대한 프로그램 동작을 수행할 수 있다.
도 5에서 상술한 바와 같이 프로그램 동작 시, 셀 스트링(640)에 포함된 복수의 메모리 셀들(651 내지 654) 각각은 저항에 대응될 수 있다.
구체적으로, 도 5를 참조하여 설명하면, 셀 스트링(640)에 포함된 복수의 메모리 셀(651 내지 654)은 게이트(531), 게이트 산화물 층(521), 저항변화 층(522) 및 반도체 층(523)으로부터 형성될 수 있다.
게이트(531), 반도체 층(523) 및 게이트 산화물 층(521)은 트랜지스터를 형성할 수 있다. 프로그램(또는 소거) 동작 과정에서 저항변화 층(522)에 산소 공공(oxygen vacancy)에 의한 전류 전도 경로(path)가 형성되어 누설전류가 발생하는 것을 억제하기 위해, 게이트(531)와 저항변화 층(522) 사이에 게이트 산화물 층(521)이 위치한다. 상기와 같은 게이트 산화물 층(521)의 역할로 인해, 게이트(531), 반도체 층(523) 및 게이트 산화물 층(521)은 트랜지스터를 형성할 수 있다.
또한, 저항변화 층(522)은 저항에 대응될 수 있다.
즉, 복수의 메모리 셀(651 내지 654) 각각에는 트랜지스터 및 저항이 포함될 수 있다.
제어로직은 복수의 메모리 셀(651 내지 654)에 포함된 트랜지스터를 턴-온(turn-on)시키기에 충분한 전압(즉, Von 및 Vprogram)을 복수의 메모리 셀(651 내지 654)과 연결된 워드 라인(631, 632)에 인가할 수 있다. 복수의 메모리 셀(651 내지 654)에 포함된 트랜지스터를 턴-온(turn-on)됨에 따라, 반도체 층(523)에는 접지 채널이 형성될 수 있다.
즉, 제어로직이 프로그램 동작을 수행하는 경우, 선택 메모리 셀(651)과 연결된 비트 라인(621)이 접지되고, 비선택 메모리 셀(652 내지 654)과 연결된 워드 라인(632)에 Von이 인가되며, 선택 메모리 셀(651)에 Vprogram이 인가됨에 따라 반도체 층에 접지 채널이 형성될 수 있다.
한편, 반도체 층(523)에 접지 채널이 형성된 상태에서, 비선택 메모리 셀(652 내지 654)과 연결된 워드 라인(632)에 Von이 인가되고, 선택 메모리 셀(651)과 연결된 워드 라인(631)에 Vprogram이 인가됨에 따라, 복수의 메모리 셀(651 내지 654) 각각을 형성하는 게이트(531)와 반도체 층(523)에는 전압차가 발생할 수 있다.
이 경우, 복수의 메모리 셀(651 내지 654) 각각을 형성하는 게이트(531)는 상부 전극에 대응되고, 반도체 층(523)은 하부 전극에 대응되며, 저항변화 층(522)은 상부 전극 및 하부 전극 사이에 위치하는 저항에 대응될 수 있다. 즉, 복수의 메모리 셀(651 내지 654) 각각은 저항변화 층(522)에 대응하는 저항과 반도체 층(523)에 형성된 접지 채널이 직렬로 연결되는 회로에 대응될 수 있다.
선택 메모리 셀(651)에 대해 프로그램 동작이 수행되는 경우, 제어로직은 복수의 스트링 선택 라인(610) 중에서, 선택 메모리 셀(651)과 연결된 스트링 선택 라인(611) 및 비선택 메모리 셀(652 내지 654)과 연결된 워드 라인(632)에 Von을 인가할 수 있다. 또한, 제어로직은 선택 메모리 셀(651)과 연결된 선택 워드 라인(631)에 Von보다 높은 Vprogram을 인가할 수 있다.
여기서, Von은 비선택 메모리 셀(652 내지 654)에 포함된 트랜지스터를 턴-온(turn-on)시키기에 적절한 전압으로서, 예를 들어, Von은 2V 내지 3V일 수 있다. 또한, Vprogram은 선택 메모리 셀(651)에 포함된 트랜지스터를 턴-온(turn-on)시키며, 선택 메모리 셀(651) 내부의 산소 공공을 반도체 층(523) 방향으로 이동시키기 적절한 전압으로서, 예를 들어, Vprogram은 5V 내지 6V일 수 있다. 즉, 비선택 메모리 셀(652 내지 654)과 연결된 워드 라인(632)에 인가된 Von은 비선택 메모리 셀(652 내지 654) 내부의 산소 공공을 이동시키기에는 충분히 크지 않은 전압일 수 있다.
한편, 상술한 Von 및 Vprogram의 값은 예시일 뿐이며, 복수의 메모리 셀(651 내지 654)을 형성하는 게이트(531), 게이트 산화물 층(521), 저항변화 층(522) 및 반도체 층(523)을 구성하는 물질의 종류, 두께 등에 의해 달라질 수 있다.
선택 메모리 셀(651)에 대해 프로그램 동작이 수행되는 경우, 선택 메모리 셀(651)과 연결된 선택 워드 라인(631)에 Vprogram이 인가되어 선택 메모리 셀(651) 내부의 산소 공공이 반도체 층(523) 방향으로 이동함에 따라, 선택 메모리 셀(651)은 저저항상태(low resistance state)가 될 수 있다. 선택 메모리 셀(651)이 저저항상태가 된다는 것은 선택 메모리 셀(651)에 포함된 저항의 값이 감소한다는 것을 의미할 수 있다. 선택 메모리 셀(651)은 저저항상태에서 오믹(ohmic) 전도 특성을 가질 수 있다.
한편, 저저항상태에서 선택 메모리 셀(651)에 포함된 저항의 값은 반도체 층(523)에 형성된 접지 채널의 저항 값 보다 큰 값을 갖도록 설정될 수 있다. 이로써, 비선택 메모리 셀(652 내지 654)의 간섭 현상을 방지할 수 있다.
선택 메모리 셀(651)과 연결된 선택 워드 라인(631)에 Vprogram이 인가되어 선택 메모리 셀(651)이 저저항상태가 된 후, 제어로직은 선택 메모리 셀(651)에 대한 독출 동작을 수행할 수 있다. 제어로직은 독출 동작을 수행하기 위해, 선택 메모리 셀(651)과 연결된 비트 라인(621)에 독출 전압을 인가할 수 있다. 선택 메모리 셀(651)에 대해 프로그램 동작이 수행된 후 독출 동작이 수행되는 경우, 선택 메모리 셀(651)이 저저항상태가 됨에 따라 비트 라인(621)에서 검출되는 독출 전류의 값은 기설정된 값 보다 클 수 있다. 여기서, 기설정된 값은 선택 메모리 셀(651)이 프로그램되지 않은 상태에서의 독출 전류의 값일 수 있다.
한편, 선택 메모리 셀(651)에 대해 프로그램 동작이 수행되는 경우, 제어로직은 Vprogram보다 낮은 소정의 양의 전압을 나머지 비트 라인(622)에 인가할 수 있다. 제어로직은 나머지 비트 라인(622)에 Von보다 낮은 소정의 양의 전압을 인가함으로써, 나머지 비트 라인(622)과 연결된 비선택 메모리 셀들의 저항상태 변화를 방지할 수 있다. 예를 들어, 나머지 비트 라인(622)에 인가되는 소정의 양의 전압의 크기는 Vprogram/2일 수 있으나, 이에 제한되지 않는다.
다른 실시예에서, 제어로직은 셀 스트링(640)에 포함된 복수의 메모리 셀들(651 내지 654) 중에서 동시에 두 개 이상의 셀 메모리에 대해 프로그램 동작을 수행할 수 있다.
예를 들어, 제어로직은 셀 스트링(640)에 포함된 두 개의 선택 메모리 셀(651, 653)에 대한 프로그램 동작을 수행할 수 있다. 제어로직은 복수의 스트링 선택 라인(610) 중에서, 두 개의 선택 메모리 셀(651, 653)과 연결된 스트링 선택 라인(611)에 제 1 양의 전압(Von)을 인가할 수 있다. 또한, 제어로직은 복수의 비트 라인(621, 622) 중에서 두 개의 선택 메모리 셀(651, 653)에 연결된 선택 비트 라인(621)을 접지(ground, GND)시키고, 복수의 워드 라인(631, 632) 중에서 두 개의 선택 메모리 셀(651, 653)과 연결된 두 개의 선택 워드 라인(631, 633)에 제 1 양의 전압(Von)보다 높은 제 2 양의 전압(Vprogram)을 인가할 수 있다. 또한, 제어로직은 비선택 메모리 셀(652, 654)들과 연결된 워드 라인에 제 1 양의 전압(Von)을 인가할 수 있다. 이로써 제어로직은 두 개의 선택 메모리 셀(651, 653)에 대한 프로그램 동작이 동시에 수행할 수 있다.
도 7은 일 실시예에 따른 소거 동작이 수행될 때 도 5에 따른 메모리 블록에 대응하는 회로를 나타내는 도면이다.
도 7에는 소거 동작 시 메모리 블록(700)에 대응하는 회로가 도시된다. 도 5를 참조하면, 셀 스트링(740)에 포함된 복수의 메모리 셀들(751 내지 754)은 게이트(531), 게이트 산화물 층(521), 저항변화 층(522) 및 반도체 층(523)으로부터 형성될 수 있다.
메모리 블록(700)의 셀 스트링(740)은 선택 메모리 셀(751)과 비선택 메모리 셀(752 내지 754)들을 포함할 수 있다. 이하에서, 선택 메모리 셀(751)은 소거 동작의 대상이 되는 메모리 셀에 해당하는 것으로 한다.
일 실시예에서, 메모리 블록(700)을 제어하는 제어로직은 셀 스트링(740)에 포함된 선택 메모리 셀(751)에 대한 소거 동작을 수행할 수 있다. 제어로직은 복수의 스트링 선택 라인(710) 중에서, 선택 메모리 셀(751)과 연결된 스트링 선택 라인(711)에 제 1 양의 전압(Von)을 인가할 수 있다. 또한, 제어로직은 복수의 비트 라인(721, 722) 중에서 선택 메모리 셀(751)에 연결된 선택 비트 라인(721)을 접지(ground, GND)시키고, 복수의 워드 라인(731, 732) 중에서 선택 메모리 셀(751)과 연결된 선택 워드 라인(731)에 제 1 양의 전압(Von)보다 절대값이 큰 음의 전압(이하, Verase)을 인가할 수 있다. 또한, 제어로직은 비선택 메모리 셀(752 내지 754)과 연결된 워드 라인(732)에 제 1 양의 전압(이하, Von)을 인가할 수 있다. 이로써 제어로직은 선택 메모리 셀(751)에 대한 소거 동작을 수행할 수 있다.
도 5에서 상술한 바와 같이 소거 동작 시, 셀 스트링(740)에 포함된 복수의 메모리 셀들(751 내지 754) 각각은 저항에 대응될 수 있다.
구체적으로, 도 5를 참조하여 설명하면, 셀 스트링(740)에 포함된 복수의 메모리 셀들(751 내지 754)은 게이트(531), 게이트 산화물 층(521), 저항변화 층(522) 및 반도체 층(523)으로부터 형성될 수 있다. 또한, 게이트(531), 반도체 층(523) 및 게이트 산화물 층(521)은 트랜지스터를 형성할 수 있으며, 저항변화 층(522)은 저항에 대응될 수 있다. 즉, 복수의 메모리 셀들(751 내지 754) 각각에는 트랜지스터 및 저항이 포함될 수 있다.
제어로직은 비선택 메모리 셀(752 내지 754)에 포함된 트랜지스터를 턴-온(turn-on)시키기에 충분한 전압(즉, Von)을 비선택 메모리 셀(752 내지 754)과 연결된 워드 라인(732)에 인가함으로써, 비선택 메모리 셀(752 내지 754)에 포함된 트랜지스터를 턴-온(turn-on)시킬 수 있다. 이 때, 선택 메모리 셀(751)에는 Verase가 인가되어 선택 메모리 셀(751)에 포함된 트랜지스터는 턴-오프(turn-off)되지만, 인접 비선택 메모리 셀(752)에 포함된 트랜지스터는 턴-오프(turn-on)되고 비선택 메모리 셀(752 내지 754)과 연결된 워드 라인(732)에 Von이 인가됨에 따라 프린징 필드 효과가 발생하여, 반도체 층(523)에는 접지 채널이 형성될 수 있다.
즉, 제어로직이 소거 동작을 수행하는 경우, 선택 메모리 셀(751)과 연결된 비트 라인(721)이 접지되고, 비선택 메모리 셀(752 내지 754)과 연결된 워드 라인(732)에 Von이 인가되고, 선택 메모리 셀(751)에 Von보다 절대값이 큰 Verase가 인가됨에 따라, 선택 메모리 셀(751)과 인접한 비선택 메모리 셀(752)에 의한 프린징 필드 효과(fringing field effect)에 의해 반도체 층에 접지 채널이 형성될 수 있다.
한편, 반도체 층(523)에 접지 채널이 형성된 상태에서, 비선택 메모리 셀(752 내지 754)과 연결된 워드 라인(732)에 Von이 인가되고, 선택 메모리 셀(751)과 연결된 워드 라인(731)에 Verase가 인가됨에 따라, 복수의 메모리 셀들(751 내지 754) 각각을 형성하는 게이트(531)와 반도체 층(523)에는 전압차가 발생할 수 있다.
이 경우, 복수의 메모리 셀들(751 내지 754) 각각을 형성하는 게이트(531)는 상부 전극에 대응되고, 반도체 층(523)은 하부 전극에 대응되며, 저항변화 층(522)은 상부 전극 및 하부 전극 사이에 위치하는 저항에 대응될 수 있다. 즉, 복수의 메모리 셀들(751 내지 754) 각각은 저항변화 층(522)에 대응하는 저항과 반도체 층(523)에 형성된 접지 채널이 직렬로 연결되는 회로에 대응될 수 있다.
선택 메모리 셀(751)에 대해 소거 동작이 수행되는 경우, 제어로직은 복수의 스트링 선택 라인(710) 중에서, 선택 메모리 셀(751)과 연결된 스트링 선택 라인(711) 및 비선택 메모리 셀(752 내지 754)과 연결된 워드 라인(732)에 Von을 인가할 수 있다. 또한, 제어로직은 선택 메모리 셀(751)과 연결된 선택 워드 라인(731)에 Verase를 인가할 수 있다.
여기서, Von은 비선택 메모리 셀(752 내지 754)에 포함된 트랜지스터를 턴-온(turn-on)시키기에 적절한 전압으로서, 예를 들어, Von은 2V 내지 3V일 수 있다. 또한, 선택 메모리 셀(751)과 연결된 선택 워드 라인(731)에 인가되는 Verase는 선택 메모리 셀(751) 내부의 산소 공공을 반도체 층(523)의 반대 방향으로 이동시키기 적절한 전압으로서, 예를 들어, -5V 내지 -6V일 수 있다. 즉, 비선택 메모리 셀(752 내지 754)과 연결된 워드 라인(732)에 인가된 Von은 비선택 메모리 셀(752 내지 754) 내부의 산소 공공을 이동시키기에는 충분히 크지 않은 전압일 수 있다.
한편, 상술한 Von 및 Verase의 값은 예시일 뿐이며, 복수의 메모리 셀들(751 내지 754)을 형성하는 게이트(531), 게이트 산화물 층(521), 저항변화 층(522) 및 반도체 층(523)을 구성하는 물질의 종류, 두께 등에 의해 달라질 수 있다. 또한, Verase는 프로그램 동작 시 선택 메모리 셀에 인가되는 Vprogram과 절대값이 같을 수 있다.
선택 메모리 셀(751)에 대해 소거 동작이 수행되는 경우, 선택 메모리 셀(751)과 연결된 선택 워드 라인(731)에 Verase가 인가되어 선택 메모리 셀(751) 내부의 산소 공공이 반도체 층(523)의 반대 방향으로 이동함에 따라, 선택 메모리 셀(751)은 고저항상태(high resistance state)가 될 수 있다. 선택 메모리 셀(751)이 고저항상태가 된다는 것은 선택 메모리 셀(751)에 포함된 저항의 값이 증가한다는 것을 의미할 수 있다.
선택 메모리 셀(751)과 연결된 선택 워드 라인(731)에 Verase가 인가되어 선택 메모리 셀(751)이 고저항상태가 된 후, 제어로직은 선택 메모리 셀(751)에 대한 독출 동작을 수행할 수 있다. 제어로직은 독출 동작을 수행하기 위해, 선택 메모리 셀(751)과 연결된 비트 라인(721)에 독출 전압을 인가할 수 있다. 선택 메모리 셀(751)에 대해 소거 동작이 수행된 후 독출 동작이 수행되는 경우, 선택 메모리 셀(751)은 고저항상태가 됨에 따라 비트 라인(721)에서 검출되는 독출 전류의 값은 기설정된 값 보다 작을 수 있다. 여기서, 기설정된 값은 선택 메모리 셀(751)이 소거되지 않은 상태에서의 독출 전류의 값일 수 있다.
한편, 선택 메모리 셀(751)에 대해 소거 동작이 수행되는 경우, 제어로직은 비트 라인(721)에 인가되는 Verase보다 낮은 소정의 음의 전압을 나머지 비트 라인(722)에 인가함으로써, 나머지 비트 라인(722)과 연결된 비선택 메모리 셀들의 저항상태 변화를 방지할 수 있다. 예를 들어, 나머지 비트 라인(722)에 인가되는 소정의 음의 전압의 크기는 Verase/2일 수 있으나, 이에 제한되지 않는다.
도 8은 일 실시예에 따른 워드 평면에 대한 소거 동작이 수행될 때 도 5에 따른 메모리 블록에 대응하는 회로를 나타내는 도면이다.
도 8에는 소거 동작 시 메모리 블록(800)에 대응하는 회로가 도시된다. 도 5를 참조하면, 셀 스트링(840)에 포함된 복수의 메모리 셀(851 내지 854)은 게이트(531), 게이트 산화물 층(521), 저항변화 층(522) 및 반도체 층(523)으로부터 형성될 수 있다.
이하에서, 도 7과 중복되는 설명은 편의상 생략하기로 한다.
메모리 블록(800)은 복수의 선택 메모리 셀(851)들과 비선택 메모리 셀들을 포함할 수 있다. 이하에서, 복수의 선택 메모리 셀(851)들은 소거 동작의 대상이 되는 메모리 셀에 해당하는 것으로 한다.
워드 평면(860)은 소정의 워드 라인(831)과 연결된 복수의 선택 메모리 셀(851)들을 포함할 수 있다.
일 실시예에서, 메모리 블록(800)을 제어하는 제어로직은 워드 평면(860)에 포함된 복수의 선택 메모리 셀(851)들에 대한 소거 동작을 수행할 수 있다. 제어로직은 복수의 스트링 선택 라인(810)에 제 1 양의 전압(Von)을 인가할 수 있다. 또한, 제어로직은 복수의 선택 메모리 셀(851)들과 연결된 비트 라인(820)을 접지(ground, GND)시키고, 복수의 워드 라인(831, 732) 중에서 복수의 선택 메모리 셀(851)들과 연결된 선택 워드 라인(831)에 제 1 양의 전압(Von)보다 절대값이 큰 음의 전압(이하, Verase)을 인가할 수 있다. 또한, 제어로직은 비선택 메모리 셀과 연결된 워드 라인(832)에 제 1 양의 전압(이하, Von)을 인가할 수 있다. 이로써 제어로직은 복수의 선택 메모리 셀(851)들에 대한 소거 동작을 수행할 수 있다.
도 9는 일 실시예에 따른 독출 동작이 수행될 때 도 5에 따른 메모리 블록에 대응하는 회로를 나타내는 도면이다.
도 9에는, 독출 동작 시 메모리 블록(900)에 대응하는 회로가 도시된다. 도 9를 참조하면, 셀 스트링(940)에 포함된 복수의 메모리 셀들(951, 952)은 게이트(531), 게이트 산화물 층(521), 저항변화 층(522) 및 반도체 층(523)으로부터 형성될 수 있다.
메모리 블록(900)의 셀 스트링(940)은 선택 메모리 셀(951)과 비선택 메모리 셀(952)들을 포함할 수 있다. 이하에서, 선택 메모리 셀(951)은 독출 동작의 대상이 되는 메모리 셀에 해당하는 것으로 한다.
일 실시예에서, 메모리 블록(900)을 제어하는 제어로직은 셀 스트링(90)에 포함된 선택 메모리 셀(951)에 대한 독출 동작을 수행할 수 있다. 제어로직은 복수의 스트링 선택 라인(910) 중에서, 선택 메모리 셀(951)과 연결된 스트링 선택 라인(911)에 제 1 양의 전압(Von)을 인가할 수 있다. 또한, 제어로직은 복수의 비트 라인(921, 922) 중에서 선택 메모리 셀(951)에 연결된 선택 비트 라인(921)에 독출 전압(이하, Vread)을 인가하고, 복수의 워드 라인(931, 932) 중에서 선택 메모리 셀(951)과 연결된 선택 워드 라인(931)에 제 1 양의 전압(Von)보다 절대값이 작은 소정의 전압(이하, Voff)을 인가할 수 있다. 또한, 제어로직은 비선택 메모리 셀(952)들과 연결된 워드 라인(932)에 제 1 양의 전압(이하, Von)을 인가할 수 있다. 이로써 선택 메모리 셀(951)에 대한 독출 동작을 수행할 수 있다.
도 5를 참조하여 설명하면, 셀 스트링(940)에 포함된 복수의 메모리 셀들(951, 952)은 게이트(531), 게이트 산화물 층(521), 저항변화 층(522) 및 반도체 층(523)으로부터 형성될 수 있다. 이 때, 게이트(531), 반도체 층(523) 및 게이트 산화물 층(521)은 트랜지스터를 형성할 수 있으며, 저항변화 층(522)은 저항에 대응될 수 있다.
즉, 복수의 메모리 셀들(951, 952) 각각에는 트랜지스터 및 저항이 포함될 수 있으며, 메모리 블록(900)의 구조가 도 5와 같이 형성됨에 따라, 복수의 메모리 셀들(951, 952) 각각은 트랜지스터와 저항이 병렬로 연결된 회로에 대응될 수 있다.
제어로직은 선택 메모리 셀(951)과 연결된 비트 라인(921)에 Vread를 인가하여 독출 전류(960)를 검출할 수 있다.
구체적으로, 제어로직은 비선택 메모리 셀(952)에 포함된 트랜지스터를 턴-온(turn-on)시키기에 충분한 전압(즉, Von)을 비선택 메모리 셀(952)과 연결된 워드 라인(932)에 인가함으로써, 비선택 메모리 셀(952)에 포함된 트랜지스터를 턴-온(turn-on)시킬 수 있다. 이로써, 비선택 메모리 셀(952)에 대응하는 반도체 층에 채널이 형성될 수 있다. 한편, 선택 메모리 셀(951)에는 Voff가 인가되어 선택 메모리 셀(751)에 포함된 트랜지스터는 턴-오프(turn-off)될 수 있다. 이 경우, 선택 메모리 셀(951)과 연결된 비트 라인(921)에 Vread가 인가됨에 따라, 독출 전류(960)는 선택 메모리 셀(951)에서는 저항 쪽으로 흐르고, 비선택 메모리 셀(952)에서는 트랜지스터 쪽으로 흐르게 된다. 여기서, Voff는 Von 보다 절대값이 작은 전압으로서, 선택 메모리 셀(751)에 포함된 트랜지스터를 턴-온(turn-on)시키기에는 충분히 크지 않은 양의 전압일 수 있다. 또한, Voff는 0이나 음의 전압일 수도 있다.
제어로직은 독출 전류(960)에 기초하여 데이터를 독출할 수 있다. 예를 들어, 데이터는 셀 스트링(940)에 포함된 복수의 메모리 셀들(951, 952) 중 프로그램(또는 소거) 동작이 수행된 메모리 셀의 개수에 관한 데이터일 수 있으나, 이에 제한되지 않는다.
도 6 내지 7에서 상술한 바와 같이, 선택 메모리 셀(951) 내부의 산소 공공의 위치에 따라 선택 메모리 셀(951)의 저항상태가 결정될 수 있다.
선택 메모리 셀(951)에 대해 프로그램 동작이 수행되는 경우, 선택 메모리 셀(951) 내부의 산소 공공이 반도체 층(523) 방향으로 이동함에 따라, 선택 메모리 셀(951)은 저저항상태가 될 수 있다. 또한, 선택 메모리 셀(951)에 대해 소거 동작이 수행되는 경우, 선택 메모리 셀(951) 내부의 산소 공공이 반도체 층(523) 방향으로 이동함에 따라, 선택 메모리 셀(951)은 고저항상태가 될 수 있다.
선택 메모리 셀(951)에 대해 프로그램 동작이 수행된 경우 선택 메모리 셀(951)은 저저항상태가 되므로, 제어로직은 기설정된 값 보다 더 큰 독출 전류를 검출할 수 있다. 또는, 선택 메모리 셀(951)에 대해 소거 동작이 수행된 경우 선택 메모리 셀(951)은 고저항상태가 되므로, 제어로직은 기설정된 값 보다 더 작은 독출 전류를 검출할 수 있다. 여기서, 기설정된 값은 선택 메모리 셀(951)이 프로그램 및 소거되지 않은 상태에서의 독출 전류의 값일 수 있다.
즉, 셀 스트링(940)에 포함된 복수의 메모리 셀들(951, 952) 중 프로그램(또는 소거)이 수행된 메모리 셀의 개수에 따라 독출 전류의 값은 달라질 수 있으며, 제어로직은 독출 전류에 기초하여 프로그램 동작이 수행된 메모리 셀의 개수에 관한 데이터를 독출할 수 있다.
한편, 선택 메모리 셀(951)에 대해 독출 동작이 수행되는 경우, 제어로직은 나머지 비트 라인(622)을 접지시키거나 플로팅(floating)시킬 수 있다. 제어로직은 나머지 비트 라인(622)을 접지시키거나 플로팅(floating)시킴으로써 누설 전류로 인한 전력 손실을 방지할 수 있다.
도 10a 내지 도 10d는 일 실시예에 따른 프로그램 동작, 소거 동작 및 독출 동작 시 저항변화 층에서 산소 공공이 이동하는 것을 설명하기 위한 도면이다.
도 10a에는 메모리 블록(1000)이 도시된다. 메모리 블록(1000)의 기판(미도시) 상에는 게이트(1001 내지 1003), 절연체 층(1005 내지 1006), 게이트 산화물 층(1011), 저항변화 층(1012), 반도체 층(1013) 및 절연체 층(1014)이 위치할 수 있다.
도 10a를 참조하면, 게이트 산화물 층(1011), 저항변화 층(1012), 반도체 층(1013) 및 절연체 층(1014)은 제 1 방향을 따라 연장될 수 있다. 게이트(1001 내지 1003)와 절연체 층(1005 내지 1006)은 서로 교차하며 제 1 방향과 수직인 제 2 방향을 따라 연장될 수 있다.
한편, 게이트(1001 내지 1003), 반도체 층(1013) 및 게이트 산화물 층(1011)은 트랜지스터를 형성하고, 저항변화 층(1012)은 저항에 대응될 수 있다.
프로그램 동작 시, 메모리 블록(1000)을 제어하는 제어로직은 반도체 층(1013)을 접지(GND)시키고, 선택 게이트(1002)에 Vprogram을 인가하며, 비선택 게이트(1001, 1003)에 Von을 인가할 수 있다. 이로써 제어로직은 선택 게이트(1002)에 대응하는 선택 메모리 셀(1032)에 대한 프로그램 동작을 수행할 수 있다. 여기서, Vprogram 및 Von은 모두 양의 전압이며 Vprogram은 Von 보다 더 큰 값을 갖는다.
구체적으로, 제어로직은 트랜지스터를 턴-온(turn-on)시키기에 충분한 전압으로서, Vprogram을 선택 게이트(1002)에 인가하고 Von을 비선택 게이트(1001, 1003)에 인가할 수 있다. 선택 게이트(1002) 및 비선택 게이트(1001, 1003)에 대응하는 트랜지스터가 턴-온(turn-on)됨에 따라, 반도체 층(1013)에는 접지 채널이 형성될 수 있다.
한편, 반도체 층(1013)에 접지 채널이 형성된 상태에서, 선택 게이트(1002)에 Vprogram이 인가되고, 비선택 게이트(1001, 1003)에 Von을 인가됨에 따라, 복수의 게이트(1001 내지 1003)와 반도체 층(1013)에는 전압차가 발생할 수 있다.
이 경우, 복수의 게이트(1001 내지 1003)는 상부 전극에 대응되고, 반도체 층(1013)은 하부 전극에 대응되며, 저항변화 층(1012)은 상부 전극 및 하부 전극 사이에 위치하는 저항에 대응될 수 있다.
여기서, 비선택 게이트(1001, 1003)에 인가되는 Von은 비선택 게이트(1001, 1003)에 대응하는 트랜지스터를 턴-온(turn-on)시키기에 적절한 전압으로서, 예를 들어, Von은 2V 내지 3V일 수 있다. 또한, 선택 게이트(1002)에 인가되는 Vprogram은 선택 게이트(1002)에 대응하는 트랜지스터를 턴-온(turn-on)시키며, 저항변화 층(1012) 내부의 산소 공공을 반도체 층(1013) 방향으로 이동시키기 적절한 전압으로서, 예를 들어, Vprogram은 5V 내지 6V일 수 있다. 즉, 비선택 게이트(1001, 1003)에 인가된 Von은 저항변화 층(1012) 내부의 산소 공공을 이동시키기에는 충분히 크지 않은 전압일 수 있다.
한편, 상술한 Von 및 Vprogram의 값은 예시일 뿐이며, 게이트(1001 내지 1003), 절연체 층(1005 내지 1006), 게이트 산화물 층(1011), 저항변화 층(1012), 반도체 층(1013)을 구성하는 물질의 종류, 두께 등에 의해 달라질 수 있다.
선택 게이트(1002)에 대해 프로그램 동작이 수행되는 경우, 선택 게이트(1002)에 대응하는 저항변화 층(1012) 내부의 산소 공공이 반도체 층(1013) 방향으로 이동함에 따라, 선택 게이트(1002)에 대응하는 저항변화 층(1012) 내부는 저저항상태가 될 수 있다.
도 10b에는 메모리 블록(1000)이 도시된다. 이하에서 도 10a와 중복되는 설명은 편의상 생략하기로 한다.
소거 동작 시, 메모리 블록(1000)을 제어하는 제어로직은 반도체 층(1013)을 접지(GND)시키고, 선택 게이트(1002)에 Verase를 인가하며, 비선택 게이트(1001, 1003)에 Von을 인가할 수 있다. 이로써 제어로직은 선택 게이트(1002)에 대응하는 선택 메모리 셀(1032)에 대한 소거 동작을 수행할 수 있다. 여기서, Verase는 음의 전압이고 및 Von은 양의 전압이며 Verase의 절대값은 Von 보다 더 큰 값을 갖는다.
구체적으로, 제어로직은 트랜지스터를 턴-온(turn-on)시키기에 충분한 전압으로서, Von을 비선택 게이트(1001, 1003)에 인가할 수 있다. 한편, 선택 게이트(1002)에는 음의 전압인 Verase가 인가되어 선택 게이트(1002)에 대응하는 트랜지스터가 턴-오프(turn-on)되지만, 비선택 게이트(1001, 1003)에 대응하는 트랜지스터가 턴-오프(turn-on)되고 비선택 게이트(1001, 1003에 Von이 인가됨에 따라 프린징 필드 효과가 발생하여, 반도체 층(1013)에는 접지 채널이 형성될 수 있다.
한편, 반도체 층(1013)에 접지 채널이 형성된 상태에서, 선택 게이트(1002)에 Verase가 인가되고, 비선택 게이트(1001, 1003)에 Von을 인가됨에 따라, 복수의 게이트(1001 내지 1003)와 반도체 층(1013)에는 전압차가 발생할 수 있다.
이 경우, 복수의 게이트(1001 내지 1003)는 상부 전극에 대응되고, 반도체 층(1013)은 하부 전극에 대응되며, 저항변화 층(1012)은 상부 전극 및 하부 전극 사이에 위치하는 저항에 대응될 수 있다.
여기서, 비선택 게이트(1001, 1003)에 인가되는 Von은 비선택 게이트(1001, 1003)에 대응하는 트랜지스터를 턴-온(turn-on)시키기에 적절한 전압으로서, 예를 들어, Von은 2V 내지 3V일 수 있다. 또한, 선택 게이트(1002)에 인가되는 Verase는 선택 게이트(1002)에 대응하는 저항변화 층(1012) 내부의 산소 공공을 반도체 층(1013) 방향으로 이동시키기 적절한 전압으로서, 예를 들어, Verase는 -5V 내지 -6V일 수 있다. 즉, 비선택 게이트(1001, 1003)에 인가된 Von은 저항변화 층(1012) 내부의 산소 공공을 이동시키기에는 충분히 크지 않은 전압일 수 있다.
한편, 상술한 Von 및 Verase의 값은 예시일 뿐이며, 게이트(1001 내지 1003), 절연체 층(1005 내지 1006), 게이트 산화물 층(1011), 저항변화 층(1012), 반도체 층(1013)을 구성하는 물질의 종류, 두께 등에 의해 달라질 수 있다.
선택 게이트(1002)에 대해 소거 동작이 수행되는 경우, 선택 게이트(1002)에 대응하는 저항변화 층(1012) 내부의 산소 공공이 반도체 층(1013)의 반대 방향으로 이동함에 따라, 선택 게이트(1002)에 대응하는 저항변화 층(1012) 내부는 고저항상태가 될 수 있다.
도 10c는 일 실시예에 따른 메모리 블록(1000)이 도시된다. 이하에서 도 10a 내지 도 10b와 중복되는 설명은 편의상 생략하기로 한다.
독출 동작 시, 메모리 블록(1000)을 제어하는 제어로직은 반도체 층(1013)에 Vread를 인가하고, 선택 게이트(1002)에 Voff를 인가하며, 비선택 게이트(1001, 1003)에 Von을 인가할 수 있다. 이로써 제어로직은 선택 게이트(1002)에 대응하는 선택 메모리 셀(1032)에 대한 독출 동작을 수행할 수 있다. 여기서, Voff는 양의 전압, 음의 전압 또는 0의 값을 가질 수 있고, Voff의 절대값은 Von 보다 더 작은 값을 갖는다.
구체적으로, 제어로직은 트랜지스터를 턴-온(turn-on)시키기에 충분한 전압으로서, Von을 비선택 게이트(1001, 1003)에 인가할 수 있다. 이로써, 비선택 게이트(1001, 1003)에 대응하는 반도체 층(1023)에 채널이 형성될 수 있다. 한편, 선택 게이트(1002)에는 Voff가 인가되어 선택 게이트(1002)에 대응하는 트랜지스터는 턴-오프(turn-off)될 수 있다. 이 경우, 반도체 층(1013)에 Vread가 인가됨에 따라, 독출 전류(1040)는 선택 게이트(1002)에서는 저항변화 층(1022) 쪽으로 흐르고, 선택 게이트(1002)에서는 트랜지스터 쪽으로 흐르게 된다.
선택 메모리 셀(1032)에 대해 프로그램 동작이 수행된 경우, 선택 게이트(1002)에 대응하는 저항변화 층(1012) 내부의 산소 공공이 반도체 층(1013) 쪽에 밀집하여 위치함에 따라, 선택 메모리 셀(1032)은 저저항상태일 수 있다. 즉, 선택 게이트(1002)에 대응하는 저항변화 층(1012)이 저저항상태가 된 경우, 제어로직은 기설정된 값 보다 더 큰 독출 전류를 검출할 수 있다. 여기서, 기설정된 값은 프로그램 동작 및 소거 동작이 수행되지 않은 상태에서의 독출 전류의 값일 수 있다.
제어로직은 독출 전류(1040)에 기초하여 데이터를 독출할 수 있다. 예를 들어, 데이터는 복수의 게이트(1001 내지 1003)에 대응하는 메모리 셀(1031 내지 1033) 중 프로그램(또는 소거) 동작이 수행된 선택 메모리 셀(1032)의 개수에 관한 데이터일 수 있으나, 이에 제한되지 않는다.
한편, 선택 게이트(1002)에 대응하는 저항변화 층(1012) 내부의 산소 공공이 반도체 층(1013) 쪽에 밀집한 정도에 따라 상이한 전도 특성이 나타날 수 있다. 예를 들어, 반도체 층(1013) 쪽에 밀집한 산소 공공의 밀도가 높은 경우, 선택 메모리 셀(1032)은 오믹(ohmic) 전도 특성을 가질 수 있다. 또는, 반도체 층(1013) 쪽에 밀집한 산소 공공의 밀도가 낮은 경우, 선택 메모리 셀(1032)은 Hopping, SCLC, Poole-Frenkel과 같은 벌크(bulk) 전도 특성을 가질 수 있다.
도 10d는 일 실시예에 따른 메모리 블록(1000)이 도시된다. 이하에서 도 10a 내지 도 10b와 중복되는 설명은 편의상 생략하기로 한다.
독출 동작 시, 메모리 블록(1000)을 제어하는 제어로직은 반도체 층(1013)에 Vread를 인가하고, 선택 게이트(1002)에 Voff를 인가하며, 비선택 게이트(1001, 1003)에 Von을 인가할 수 있다. 이로써 제어로직은 선택 게이트(1002)에 대응하는 선택 메모리 셀(1032)에 대한 독출 동작을 수행할 수 있다. 여기서, Voff는 양의 전압, 음의 전압 또는 0의 값을 가질 수 있고, Voff의 절대값은 Von 보다 더 작은 값을 갖는다.
구체적으로, 제어로직은 트랜지스터를 턴-온(turn-on)시키기에 충분한 전압으로서, Von을 비선택 게이트(1001, 1003)에 인가할 수 있다. 이로써, 비선택 게이트(1001, 1003)에 대응하는 반도체 층(1023)에 채널이 형성될 수 있다. 한편, 선택 게이트(1002)에는 Voff가 인가되어 선택 게이트(1002)에 대응하는 트랜지스터는 턴-오프(turn-off)될 수 있다. 이 경우, 반도체 층(1013)에 Vread가 인가됨에 따라, 독출 전류(1040)는 선택 게이트(1002)에서는 저항변화 층(1022) 쪽으로 흐르고, 선택 게이트(1002)에서는 트랜지스터 쪽으로 흐르게 된다.
선택 메모리 셀(651)에 대해 프로그램 동작이 수행된 경우, 선택 게이트(1002)에 대응하는 저항변화 층(1012) 내부의 산소 공공이 게이트 산화물 층(1011) 쪽에 밀집하여 위치함에 따라, 선택 메모리 셀(651)은 고저항상태일 수 있다. 즉, 선택 게이트(1002)에 대응하는 저항변화 층(1012)이 고저항상태가 된 경우, 제어로직은 기설정된 값 보다 더 작은 독출 전류를 검출할 수 있다. 여기서, 기설정된 값은 프로그램 동작 및 소거 동작이 수행되지 않은 상태에서의 독출 전류의 값일 수 있다.
제어로직은 독출 전류(1040)에 기초하여 데이터를 독출할 수 있다. 예를 들어, 데이터는 복수의 게이트(1001 내지 1003)에 대응하는 메모리 셀(1031 내지 1033) 중 프로그램(또는 소거) 동작이 수행된 선택 메모리 셀(1032) 의 개수에 관한 데이터일 수 있으나, 이에 제한되지 않는다.
도 11a 내지 도 11e는 일 실시예에 따른 메모리 블록을 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 11a를 참조하면, 먼저 기판(1)이 제공될 수 있다. 기판(1)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(1)은 p 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다.
기판(1) 상에 복수의 게이트(11~17) 및 복수의 절연체 층(21~26)이 교대로 반복하여 적층될 수 있다. 예를 들어, 복수의 게이트(11~17)는 금속 물질 (예를 들어, 구리, 은 등)을 포함하고, 복수의 절연체 층(21~26)은 실리콘 산화물 또는 실리콘 질화막을 포함할 수 있으나, 이에 제한되지 않는다.
도 11b를 참조하면, 복수의 게이트(11~17) 및 복수의 절연체 층(21~26)은 차례대로 식각하여 상기 기판(1)을 노출시키는 필라(pillar)(30)가 형성될 수 있다.
도 11c를 참조하면, 필라(pillar)(30)가 형성된 기판(1) 상에 게이트 산화물 층(32)이 콘포말(conformal)하게 증착될 수 있다. 예를 들어, 게이트 산화물 층(32)은 실리콘 산화물(Silicon Oxide)을 포함할 수 있다.
또한, 게이트 산화물 층(32)에 저항변화 층(34)이 콘포말하게 증착될 수 있다. 저항변화 층(34)은 ALD(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition) 방식으로 게이트 산화물 층(32) 상에 증착될 수 있다.
일 실시예에서 저항변화 층(34)은 전이금속산화물 또는 질화물을 포함할 수 있다. 예를 들어, 저항변화 층(34)은 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al), 니켈(Ni), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 크롬(Cr), 스트론튬(Sr), 란탄(La), 망간(Mn), 칼슘(Ca), 프라세오디뮴(Praseodymium, Pr) 및 실리콘(Si)을 포함하는 그룹에서 선택되는 적어도 하나의 원소의 산화물을 포함할 수 있다. 또한, 저항변화 층(34)은 실리콘 질화물 및 알루미늄 질화물을 포함할 수 있다.
또한, 저항변화 층(34)에 반도체 층(35)이 콘포말하게 증착될 수 있다. 일 실시예에서 반도체 층(35)은 제 1 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 반도체 층(35)은 기판(1)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 수 있으며, 예를 들어, 기판(1)이 p-타입으로 도핑된 실리콘 물질을 포함하는 경우, 반도체 층(35) 역시 p-타입으로 도핑된 실리콘 물질을 포함할 수 있다.
또한, 반도체 층(35) 내부에는 절연체 층(36)이 충진될 수 있다. 예를 들면, 절연체 층(36)은 실리콘 산화물(Silicon Oxide)을 포함할 수 있다.
도 11d를 참조하면, 평탄화 식각 공정이 진행됨에 따라 제 7 게이트(17) 상의 게이트 산화물 층(32), 저항변화 층(34), 반도체 층(35) 및 절연체 층(36)이 제거되고 제 7 게이트(17)의 상부면이 노출될 수 있다. 이로써, 필러(30)가 완성될 수 있다.
도 11e를 참조하면, 필러(30) 사이에 위치한 복수의 게이트(11~17) 및 복수의 절연체 층(21~26)이 패터닝(patterning)되어 기판(1)을 노출시키는 그루브(38)가 형성될 수 있다. 이 때, 이온주입 공정을 진행하여 그루브(38)를 통해 노출된 기판(1) 내에 공통 소스 라인(CSL)이 형성될 수 있다.
공통 소스 라인(CSL)은 기판(1)과 상이한 제 2 타입을 가질 수 있다. 예를 들면, 공통 소스 라인(CSL)은 n-타입을 가질 수 있다.
전술한 본 명세서의 설명은 예시를 위한 것이며, 본 명세서의 내용이 속하는 기술분야의 통상의 지식을 가진 자는 본 개시의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 실시예의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 비휘발성 메모리 장치에 있어서,
    제어로직;
    제 1 방향으로 연장된 반도체 층(semiconducting layer);
    상기 제 1 방향과 수직한 제 2 방향을 따라 연장되고, 서로 교차하며 적층된 복수의 게이트(gate) 및 복수의 절연체 층(insulating layer);
    상기 복수의 게이트 및 상기 복수의 절연체 층과, 상기 반도체 층 사이에서 상기 제 1 방향을 따라 연장되는 저항변화 층(resistance switching layer); 및
    상기 복수의 게이트 및 상기 복수의 절연체 층과, 상기 저항변화 층 사이에서 상기 제 1 방향을 따라 연장되는 게이트 산화물 층(gate oxide layer);
    을 포함하고,
    상기 복수의 게이트, 상기 복수의 절연체 층, 상기 저항변화 층 및 상기 게이트 산화물 층에 의해 셀 스트링(cell string)이 형성되는 것인, 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 셀 스트링은 선택 메모리 셀과 비선택 메모리 셀을 포함하고,
    상기 제어로직은,
    상기 선택 메모리 셀에 대한 프로그램(program) 동작을 수행하기 위해, 상기 선택 메모리 셀과 연결된 스트링 선택 라인(string selection line)에 제 1 양의 전압을 인가하고, 상기 선택 메모리 셀과 연결된 비트 라인을 접지시키고, 상기 선택 메모리 셀과 연결된 워드 라인에 상기 제 1 양의 전압보다 높은 제 2 양의 전압을 인가하고, 상기 비선택 메모리 셀과 연결된 워드 라인에 상기 제 1 양의 전압을 인가하는 것인, 비휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 셀 스트링은 선택 메모리 셀과 비선택 메모리 셀을 포함하고,
    상기 제어로직은,
    상기 선택 메모리 셀에 대한 소거(erase) 동작을 수행하기 위해, 상기 선택 메모리 셀과 연결된 스트링 선택 라인에 제 1 양의 전압을 인가하고, 상기 선택 메모리 셀과 연결된 비트 라인을 접지시키고, 상기 선택 메모리 셀과 연결된 워드 라인에 상기 제 1 양의 전압보다 절대값이 큰 음의 전압을 인가하고, 상기 비선택 메모리 셀과 연결된 워드 라인에 상기 제 1 양의 전압을 인가하는 것인, 비휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    상기 선택 메모리 셀과 연결된 비트 라인이 접지되고, 상기 비선택 메모리 셀과 연결된 워드 라인에 상기 제 1 양의 전압이 인가되며, 상기 선택 메모리 셀과 연결된 워드 라인에 상기 제 2 양의 전압이 인가됨에 따라 상기 반도체 층에 접지 채널이 형성되고,
    상기 선택 메모리 셀과 연결된 워드 라인에 상기 제 2 양의 전압이 인가되어 상기 선택 메모리 셀에 대응하는 게이트와 상기 접지 채널 간에 전압차가 발생함에 따라 상기 선택 메모리 셀 내부의 산소 공공(oxygen vacancy)이 상기 반도체 층 방향으로 이동함으로써 상기 선택 메모리 셀에 대한 프로그램 동작이 수행되는 것인, 비휘발성 메모리 장치.
  5. 제 3 항에 있어서,
    상기 선택 메모리 셀과 연결된 비트 라인이 접지되고, 상기 비선택 메모리 셀과 연결된 워드 라인에 상기 제 1 양의 전압이 인가되며, 상기 선택 메모리 셀과 연결된 워드 라인에 상기 음의 전압이 인가됨에 따라, 상기 선택 메모리 셀과 인접한 비선택 메모리 셀에 의한 프린징 필드 효과(fringing field effect)에 의해 상기 반도체 층에 접지 채널이 형성되고,
    상기 선택 메모리 셀과 연결된 워드 라인에 상기 음의 전압이 인가되어 상기 선택 메모리 셀에 대응하는 게이트와 상기 접지 채널 간에 전압차가 발생함에 따라 상기 선택 메모리 셀 내부의 산소 공공이 상기 반도체 층의 반대 방향으로 이동함으로써 상기 선택 메모리 셀에 대한 소거 동작이 수행되는 것인, 비휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 셀 스트링은 선택 메모리 셀과 비선택 메모리 셀을 포함하고,
    상기 제어로직은,
    상기 선택 메모리 셀에 대한 독출(read) 동작을 수행하기 위해, 상기 선택 메모리 셀과 연결된 스트링 선택 라인에 제 1 양의 전압을 인가하고, 상기 선택 메모리 셀과 연결된 비트 라인에 독출 전압을 인가하고, 상기 선택 메모리 셀과 연결된 워드 라인에 상기 제 1 양의 전압보다 절대값이 작은 소정의 전압을 인가하고, 상기 비선택 메모리 셀과 연결된 워드 라인에 상기 제 1 양의 전압을 인가하는 것인, 비휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 선택 메모리 셀 내부의 산소 공공의 위치에 따라 상기 선택 메모리 셀의 저항상태(resistance state)가 결정되고,
    상기 제어로직은,
    상기 선택 메모리 셀과 연결된 비트 라인에 상기 독출 전압을 인가하고, 상기 선택 메모리 셀의 저항상태에 따라 결정되는 독출 전류에 기초하여 데이터를 독출하는 것인, 비휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 선택 메모리 셀에 대해 프로그램 동작이 수행된 경우, 상기 선택 메모리 셀 내부의 산소 공공이 상기 반도체 층 방향으로 이동함에 따라 상기 선택 메모리 셀은 저저항상태(low resistance state)가 되고,
    상기 선택 메모리 셀에 대해 소거 동작이 수행된 경우, 상기 선택 메모리 셀 내부의 산소 공공이 상기 반도체 층의 반대 방향으로 이동함에 따라 상기 선택 메모리 셀은 고저항상태(high resistance state)가 되는 것인, 비휘발성 메모리 장치.
  9. 제 1 항에 있어서,
    워드 평면(word plane)은 소정의 워드 라인과 연결된 복수의 선택 메모리 셀을 포함하고,
    상기 제어로직은,
    상기 복수의 선택 메모리 셀에 대한 소거 동작을 수행하기 위해, 상기 복수의 선택 메모리 셀과 연결된 복수의 스트링 선택 라인에 제 1 양의 전압을 인가하고, 상기 복수의 선택 메모리 셀과 연결된 비트 라인을 접지시키고, 상기 소정의 워드 라인에 상기 제 1 양의 전압보다 절대값이 큰 음의 전압을 인가하며, 상기 소정의 워드 라인을 제외한 나머지 워드 라인에 상기 제 1 양의 전압을 인가하는 것인, 비휘발성 메모리 장치.
  10. 제 1 항에 있어서,
    상기 게이트, 상기 반도체 층 및 상기 게이트 산화물 층은 트랜지스터(transistor)를 형성하고,
    상기 제어로직이 독출 동작을 수행하는 경우, 상기 셀 스트링에 포함된 메모리 셀은 상기 형성된 트랜지스터와 상기 저항변화 층에 대응하는 저항이 병렬로 연결되는 회로에 대응하는 것인, 비휘발성 메모리 장치.
  11. 제 10 항에 있어서,
    상기 셀 스트링은 선택 메모리 셀과 비선택 메모리 셀을 포함하고,
    상기 제어로직이 독출 동작을 수행하는 경우, 상기 선택 메모리 셀과 연결된 워드 라인에 소정의 전압이 인가됨에 따라 상기 선택 메모리 셀에 대응하는 트랜지스터는 턴-오프(turn-off)되고, 상기 비선택 메모리 셀과 연결된 워드 라인에 상기 소정의 전압보다 절대값이 큰 제 2 양의 전압이 인가됨에 따라 상기 비선택 메모리 셀에 대응하는 트랜지스터는 턴-온(turn-on)되는 것인, 비휘발성 메모리 장치.
  12. 제 10 항에 있어서,
    상기 셀 스트링은 복수의 메모리 셀을 포함하고,
    상기 제어로직이 프로그램 동작 또는 소거 동작을 수행하는 경우, 상기 복수의 메모리 셀과 연결된 비트 라인이 접지되고, 상기 복수의 메모리 셀과 연결된 워드 라인에 양의 전압이 인가되어 상기 형성된 트랜지스터가 턴-온(turn-on)됨에 따라, 상기 반도체 층에 접지 채널이 형성되고 상기 복수의 메모리 셀은 상기 저항변화 층에 대응하는 저항과 상기 접지 채널이 직렬로 연결되는 회로에 대응하는 것인, 비휘발성 메모리 장치.
  13. 제 2 항에 있어서,
    상기 제어로직은,
    상기 선택 메모리 셀과 연결된 비트 라인을 제외한 나머지 비트 라인에 상기 제 2 양의 전압보다 낮은 소정의 양의 전압을 인가하는 것인, 비휘발성 메모리 장치.
  14. 제 3 항에 있어서,
    상기 제어로직은,
    상기 선택 메모리 셀과 연결된 비트 라인을 제외한 나머지 비트 라인에 상기 음의 전압보다 낮은 소정의 음의 전압을 인가하는 것인, 비휘발성 메모리 장치.
  15. 제 6 항에 있어서,
    상기 제어로직은,
    상기 선택 메모리 셀과 연결된 비트 라인을 제외한 나머지 비트 라인을 접지 또는 플로팅(floating)시키는 것인, 비휘발성 메모리 장치.
  16. 제 8 항에 있어서,
    상기 저저항상태에서 상기 선택 메모리 셀의 저항 값은 상기 반도체 층에 형성된 접지 채널의 저항 값 보다 큰 것인, 비휘발성 메모리 장치.
  17. 제 1 항에 있어서,
    상기 저항변화 층은 전이금속산화물 또는 질화물로 형성되는 것인, 비휘발성 메모리 장치.
  18. 제 8 항에 있어서,
    상기 선택 메모리 셀은 저저항상태에서 오믹(ohmic) 전도 특성을 갖는 것인, 비휘발성 메모리 장치.
  19. 비휘발성 메모리 장치를 제조하는 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 상에 복수의 게이트 및 복수의 절연체 층을 교대로 반복하여 적층하는 단계;
    상기 복수의 게이트 및 상기 복수의 절연체 층을 식각하여 상기 기판을 노출시키는 필라(pillar)를 형성하는 단계;
    상기 필라에 게이트 산화물 층을 콘포말(conformal)하게 증착하는 단계;
    상기 게이트 산화물 층에 저항변화 층을 콘포말하게 증착하는 단계;
    상기 저항변화 층에 반도체 층을 콘포말하게 증착하는 단계; 및
    상기 반도체 층 내부를 절연체로 충진하는 단계;
    를 포함하는, 방법.
  20. 제 19 항에 있어서,
    상기 저항변화 층은 ALD(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition) 방식으로 상기 게이트 산화물 층 상에 증착되는 것인, 방법.
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