KR20210091583A - 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치 - Google Patents

메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치 Download PDF

Info

Publication number
KR20210091583A
KR20210091583A KR1020200004948A KR20200004948A KR20210091583A KR 20210091583 A KR20210091583 A KR 20210091583A KR 1020200004948 A KR1020200004948 A KR 1020200004948A KR 20200004948 A KR20200004948 A KR 20200004948A KR 20210091583 A KR20210091583 A KR 20210091583A
Authority
KR
South Korea
Prior art keywords
layer
memory cell
semiconductor layer
dielectric film
voltage
Prior art date
Application number
KR1020200004948A
Other languages
English (en)
Inventor
윤정호
김세윤
김진홍
소이치로 미즈사키
조영진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200004948A priority Critical patent/KR20210091583A/ko
Priority to CN202010805334.1A priority patent/CN113130508A/zh
Priority to EP21151132.4A priority patent/EP3852144A1/en
Priority to US17/146,999 priority patent/US11605428B2/en
Publication of KR20210091583A publication Critical patent/KR20210091583A/ko
Priority to US18/156,543 priority patent/US11894053B2/en

Links

Images

Classifications

    • H01L27/11568—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • H01L27/11582—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa-shaped or cup-shaped devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Computing Systems (AREA)
  • Artificial Intelligence (AREA)
  • Molecular Biology (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Data Mining & Analysis (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Computational Linguistics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biophysics (AREA)
  • Biomedical Technology (AREA)
  • General Health & Medical Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)

Abstract

저항 변화 물질을 이용한 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치가 개시된다. 개시된 비휘발성 메모리 장치의 각각의 메모리 셀 스트링은 제 1 방향을 따라 연장된 반도체층, 제 1 방향을 따라 번갈아 배치된 복수의 게이트 및 복수의 절연체, 상기 복수의 게이트와 상기 반도체층 사이 및 상기 복수의 절연체와 상기 반도체층 사이에서 제 1 방향을 따라 연장되는 게이트 절연층, 및 상기 반도체층의 표면 상에서 제 1 방향을 따라 연장되며 이동 가능한 복수의 산소 공공(oxygen vacancy)이 분포되어 있는 유전체막을 포함할 수 있다.

Description

메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치 {Vertical nonvolatile Memory Device including memory cell string}
개시된 실시예들은 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치로서 비휘발성 메모리 장치는 전원이 끊어진 상태에서도 정보를 유지하고 있어 전원이 공급되면 다시 저장된 정보를 사용할 수 있는 복수의 메모리 셀들을 포함한다. 비휘발성 메모리 장치의 일 예로서, 비휘발성 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
최근에는 때 차세대 뉴로모픽 컴퓨팅(Neuromorphic Computing) 플랫폼 혹은 뉴럴 네트워크(Neural Network)를 형성하는 칩에 3차원(또는 수직형, Vertical) NAND(VNAND)를 사용하는 연구가 진행 중이다. 특히, 고집적 저전력 특성을 가지며, 메모리 셀에 랜덤 엑세스(random access)가 가능한 기술이 요구된다.
저항 변화 물질을 이용한 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치를 제공한다.
특히, 메모리 셀 스트링 내에서 반도체층과 저항 변화층 사이에 반도체층의 재료와 저항 변화층의 재료와의 혼합물을 포함하는 유전체막을 포함하는 수직형 비휘발성 메모리 장치를 제공한다.
일 실시예에 따른 비휘발성 메모리 장치는 복수의 메모리 셀 스트링을 포함하며, 각각의 메모리 셀 스트링은, 제 1 표면과 상기 제 1 표면의 반대쪽에 있는 제 2 표면을 가지며, 제 1 방향을 따라 연장된 반도체층; 제 1 방향과 수직한 제 2 방향을 따라 각각 연장되고, 제 1 방향을 따라 서로 번갈아 배치된 복수의 게이트 및 복수의 절연체; 상기 복수의 게이트와 상기 반도체층의 제 1 표면 사이 및 상기 복수의 절연체와 상기 반도체층의 제 1 표면 사이에서 제 1 방향을 따라 연장되는 게이트 절연층; 및 상기 반도체층의 제 2 표면 상에서 제 1 방향을 따라 연장된 것으로, 이동 가능한 복수의 산소 공공(oxygen vacancy)이 분포되어 있는 유전체막;을 포함할 수 있다.
상기 유전체막은 상기 반도체층의 재료와 전이금속 산화물과의 혼합물을 포함할 수 있다.
예를 들어, 상기 반도체층의 재료는 Si, Ge, IGZO(indium gallium zinc oxide) 및 GaAs 중에서 선택된 적어도 하나를 포함할 수 있다.
또한, 상기 전이금속 산화물은, 예를 들어, 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al), 니켈(Ni), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 크롬(Cr), 스트론튬(Sr), 란탄(La), 망간(Mn), 칼슘(Ca), 및 프라세오디뮴(Praseodymium, Pr) 중에서 선택된 적어도 하나의 원소의 산화물을 포함할 수 있다.
일 예에서, 상기 유전체막 내의 상기 반도체층의 재료의 비율은, 예를 들어, 20 at.% 내지 80 at.%일 수 있다.
다른 예에서, 상기 유전체막 내의 상기 반도체층의 재료의 비율은, 예를 들어, 40 at.% 내지 60 at.%일 수 있다.
상기 유전체막 내의 상기 반도체층의 재료의 비율은 상기 유전체막의 전체 영역에서, 예를 들어, 10 %의 편차 범위 내에서 일정하게 유지될 수 있다.
또한, 제 2 방향을 따른 상기 유전체막의 폭은, 예를 들어, 1.5 nm 내지 10 nm일 수 있다.
상기 유전체막의 폭은 상기 유전체막의 전체 영역에서, 예를 들어, 10 %의 편차 범위 내에서 일정하게 유지될 수 있다.
상기 유전체막은 상기 반도체층의 재료로 이루어진 복수의 제 1 층 및 전이금속 산화물로 이루어진 복수의 제 2 층을 포함하며, 상기 복수의 제 1 층과 상기 복수의 제 2 층은 제 1 방향을 따라 서로 번갈아 배치될 수 있다.
예를 들어, 상기 유전체막의 상기 복수의 제 1 층과 상기 복수의 제 2 층은 원자층 증착(atomic layer deposition) 방식 또는 화학기상증착(chemical vapor deposition) 방식으로 형성될 수 있다.
각각의 제 1 층과 각각의 제 2 층의 두께는, 예를 들어, 0.1 nm 내지 1 nm일 수 있다.
일 예에서, 각각의 제 1 층과 각각의 제 2 층의 두께의 합에 대한 각각의 제 1 층의 두께의 비율은, 예를 들어, 20 % 내지 80 %일 수 있다.
다른 예에서, 각각의 제 1 층과 각각의 제 2 층의 두께의 합에 대한 각각의 제 1 층의 두께의 비율은, 예를 들어, 40 % 내지 60 %일 수 있다.
각각의 제 1 층과 각각의 제 2 층의 두께의 합에 대한 각각의 제 1 층의 두께의 상기 비율은 상기 유전체막의 전체 영역에서, 예를 들어, 10 %의 편차 범위 내에서 일정하게 유지될 수 있다.
각각의 메모리 셀 스트링은 상기 반도체층의 제 2 표면에 마주하여 배치되며 제 1 방향을 따라 연장된 저항 변화층을 더 포함하며, 상기 유전체막은 상기 반도체층의 제 2 표면과 상기 저항 변화층 사이에 배치될 수 있다.
상기 유전체막은 상기 반도체층의 재료와 상기 저항 변화층의 재료와의 혼합물을 포함할 수 있다.
이 경우, 하나의 게이트, 상기 하나의 게이트에 대해 제 2 방향으로 인접한 상기 반도체층의 일부, 상기 하나의 게이트에 대해 제 2 방향으로 인접한 상기 게이트 절연층의 일부, 상기 하나의 게이트에 대해 제 2 방향으로 인접한 상기 유전체막의 일부, 및 상기 하나의 게이트에 대해 제 2 방향으로 인접한 상기 저항 변화층의 일부가 하나의 메모리 셀을 구성하며, 각각의 메모리 셀 스트링 내에서 복수의 메모리 셀이 수직 적층 구조로 배열될 수 있다.
상기 비휘발성 메모리 장치는, 독출 모드시 상기 메모리 셀 스트링 중 비선택 메모리 셀의 반도체층에만 전류-온시키는 제 1 전압을 인가하고, 상기 메모리 셀 스트링 중 선택 메모리 셀의 반도체층, 유전체막 및 저항 변화층 모두에 전류-온시키는 제 2 전압을 인가하도록 제어하는 제어 로직; 및 상기 선택 메모리 셀에 독출 전압을 인가하는 비트 라인;을 더 포함할 수 있다.
상기 제 2 전압의 절대값은 상기 제 1 전압의 절대값보다 작을 수 있다.
상기 제 2 전압의 크기는 상기 선택 메모리 셀의 반도체층의 저항이 상기 선택 메모리 셀의 유전체막의 저항과 저항 변화층의 저항과의 합성 저항의 최소 저항 이상이 되도록 하는 크기일 수 있다.
또는, 상기 제 2 전압의 크기는 상기 선택 메모리 셀의 반도체층의 저항이 상기 선택 메모리 셀의 유전체막의 저항과 저항 변화층의 저항과의 합성 저항의 최대 저항 이하가 되도록 하는 크기일 수 있다.
상기 제 2 전압의 절대값은, 상기 메모리 셀 스트링 중 상기 선택 메모리 셀의 유전체막과 저항 변화층에만 전류-온 시키는 제 3 전압의 절대값보다 클 수 있다.
프로그램 모드시, 상기 제어 로직은 상기 비선택 메모리 셀의 반도체층에만 전류-온시키는 제 1 전압을 인가하고, 상기 선택 메모리 셀의 유전체막과 저항 변화층에만 전류-온시키는 상기 제 3 전압을 인가하도록 제어하고, 상기 비트 라인은 상기 선택 메모리 셀에 양의 프로그램 전압을 인가할 수 있다.
상기 비트 라인을 통해 상기 선택 메모리 셀에 양의 프로그램 전압이 인가될 때, 상기 선택 메모리 셀에 대응하는 상기 유전체막의 일부 영역 내에서 상기 반도체층과 상기 유전체막과의 계면을 향해 상기 산소 공공이 이동하여 상기 반도체층과 상기 유전체막과의 계면에서 산소 공공의 밀도가 증가하면 상기 유전체막의 일부 영역의 저항이 감소하도록, 상기 유전체막이 형성될 수 있다.
또한, 상기 유전체막은 적어도 4개의 서로 다른 저항 상태를 갖도록 형성될 수 있다.
상기 유전체막의 저항 상태는 산소 공공에 의해 형성된 트랩에 전자가 트랩/디트랩되는 현상에 의해 변화할 수 있다.
소거 모드시, 상기 제어 로직은 상기 비선택 메모리 셀의 반도체층에만 전류-온시키는 제 1 전압을 인가하고, 상기 선택 메모리 셀의 유전체막과 저항 변화층에만 전류-온시키는 상기 제 3 전압을 인가하도록 제어하고, 상기 비트 라인은 상기 선택 메모리 셀에 음의 소거 전압을 인가할 수 있다.
상기 비트 라인을 통해 상기 선택 메모리 셀에 음의 소거 전압이 인가될 때, 상기 선택 메모리 셀에 대응하는 상기 유전체막의 일부 영역 내에서 상기 반도체층과 상기 유전체막과의 계면으로부터 멀어지는 방향으로 상기 산소 공공이 이동하여 상기 반도체층과 상기 유전체막과의 계면에서 산소 공공의 밀도가 감소하면 상기 유전체막의 일부 영역의 저항이 증가하도록, 상기 유전체막이 형성될 수 있다.
개시된 실시예에 따르면, 상변화 물질을 사용하는 수직한 수직형 비휘발성 메모리 장치에 비하여 메모리 용량을 증가시킬 수 있다.
도 1은 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1에 도시된 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 3은 도 1에 도시된 메모리 셀 어레이를 보이는 블록도이다.
도 4는 일 실시예에 따른 메모리 블록에 대응하는 등가 회로를 나타내는 도면이다.
도 5는 일 실시예에 따른 메모리 블록에 대응하는 물리적 구조를 개략적으로 보이는 사시도이다.
도 6a는 도 5에 도시된 메모리 블록의 XZ평면의 단면을 보이는 단면도이다.
도 6b는 도 5에 도시된 메모리 블록의 YZ평면의 단면을 보이는 단면도이다.
도 7은 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 모드시 도 4에 따른 메모리 블록의 등가 회로를 나타내는 도면이다.
도 8은 일 실시예에 따른 프로그램 모드시 유전체막과 저항 변화층에서 전류 이동을 개략적으로 설명하기 위한 도면이다.
도 9는 일 실시예에 따른 메모리 블록의 독출 모드시의 회로를 나타내는 도면이다.
도 10은 일 실시예에 따른 독출 모드시 선택 메모리 셀에서 전류 이동을 설명하기 위한 도면이다.
도 11은 일 실시예에 따른 메모리 셀의 동작을 실험하기 위하여 고안된 구조를 보이는 TEM(transmission electron microscope) 사진이다.
도 12는 도 11에 도시된 구조에서 저항 변화 유도를 위한 동작 조건에서 전계 분포를 시뮬레이션한 결과를 보인다.
도 13은 도 11에 도시된 구조에서 수평 방향의 거리에 따른 전계의 세기 변화를 보이는 그래프이다.
도 14 및 도 15는 도 11에 도시된 구조의 저항 변화 특성을 예시적으로 보이는 그래프이다.
도 16a 및 도 16b는 메모리 셀의 유전체막 내부에서 저항 변화 동작에 따른 산소 공공의 이동을 예시적으로 보이는 개념도이다.
도 17은 일 실시예에 따른 메모리 셀 내의 유전체막의 구조를 개략적으로 보이는 단면도이다.
이하, 첨부된 도면들을 참조하여, 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
"상기"의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 다수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이런 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 도 1을 참조하면, 일 실시예에 따른 메모리 시스템(10)은 메모리 콘트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 콘트롤러(100)는 메모리 장치(200)에 대한 제어 동작을 수행하며, 일 예로서 메모리 콘트롤러(100)는 메모리 장치(200)에 어드레스(ADD) 및 커맨드(CMD)를 제공함으로써, 메모리 장치(200)에 대한 프로그램(program)(또는 기입), 독출(read) 및 소거(erase) 동작을 수행할 수 있다. 또한, 프로그램 동작을 위한 데이터와 독출된 데이터가 메모리 콘트롤러(100)와 메모리 장치(200) 사이에서 송수신될 수 있다.
메모리 장치(200)는 메모리 셀 어레이(210) 및 전압 발생부(220)를 포함할 수 있다. 메모리 셀 어레이(210)는 복수의 워드 라인과 복수의 비트 라인이 교차하는 영역들에 배치되는 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 어레이(210)는 데이터를 비휘발성하게 저장하는 비휘발성 메모리 셀들을 포함할 수 있으며, 비휘발성 메모리 셀들로서, 메모리 셀 어레이(210)는 낸드(NAND) 플래시 메모리 셀 어레이(210) 또는 노어(NOR) 플래시 메모리 셀 어레이(210) 등의 플래시 메모리 셀들을 포함할 수 있다. 이하에서는, 메모리 셀 어레이(210)가 플래시 메모리 셀 어레이(210)를 포함하고, 이에 따라 메모리 장치(200)가 비휘발성 메모리 장치임을 가정하여 본 개시의 실시예들을 상술하기로 한다.
메모리 콘트롤러(100)는 기록/독출 제어부(110), 전압 제어부(120) 및 데이터 판별부(130)를 포함할 수 있다.
기록/독출 제어부(110)는 메모리 셀 어레이(210)에 대한 프로그램/독출 및 소거 동작을 수행하기 위한 어드레스(ADD) 및 커맨드(CMD)를 생성할 수 있다. 또한, 전압 제어부(120)는 비휘발성 메모리 장치(200) 내에서 이용되는 적어도 하나의 전압 레벨을 제어하기 전압 제어신호를 생성할 수 있다. 예를 들어, 전압 제어부(120)는 메모리 셀 어레이(210)로부터 데이터를 독출하거나, 메모리 셀 어레이(210)에 데이터를 프로그램하기 위한 워드 라인의 전압 레벨을 제어하기 위한 전압 제어신호를 생성할 수 있다.
데이터 판별부(130)는 메모리 장치(200)로부터 독출된 데이터에 대한 판별 동작을 수행할 수 있다. 예컨대, 메모리 셀들로부터 독출된 데이터를 판별하여, 상기 메모리 셀들 중 온 셀(on cell) 및/또는 오프 셀(off cell)의 개수를 판별할 수 있다. 일 동작예로서, 복수의 메모리 셀들에 대해 프로그램이 수행되면, 소정의 독출 전압을 이용하여 상기 메모리 셀들의 데이터의 상태를 판별함으로써, 모든 셀들에 대해 정상적으로 프로그램이 완료되었는지가 판별될 수 있다.
메모리 장치(200)는 메모리 셀 어레이(210) 및 전압 발생부(220)를 포함할 수 있다. 전술한 바와 같이 메모리 셀 어레이(210)는 비휘발성 메모리 셀들을 포함할 수 있으며, 예를 들어, 메모리 셀 어레이(210)는 플래시 메모리 셀들을 포함할 수 있다. 또한, 플래시 메모리 셀들은 다양한 형태로 구현될 수 있으며, 예컨대 메모리 셀 어레이(210)는 3차원(또는 수직형, Vertical) NAND(VNAND) 메모리 셀들을 포함할 수 있다.
도 2는 도 1에 도시된 메모리 장치(200)의 일 구현예를 나타내는 블록도이다. 도 2를 참조하면, 메모리 장치(200)는 로우 디코더(230), 입출력 회로(240), 및 제어 로직(250)을 더 포함할 수 있다.
메모리 셀 어레이(210)는 하나 이상의 스트링 선택 라인(SSL), 복수의 워드 라인(WL1~WLm) 및 하나 이상의 공통 소스 라인(CSLs)에 연결될 수 있으며, 또한 복수의 비트 라인(BL1~BLn)에 연결될 수 있다. 전압 발생부(220)는 하나 이상의 워드 라인 전압(V1~Vi)을 발생시킬 수 있으며, 상기 워드 라인 전압(V1~Vi)들은 로우 디코더(230)로 제공될 수 있다. 비트 라인(BL1~BLn)들을 통해 프로그램/독출/소거 동작을 위한 신호가 메모리 셀 어레이(210)에 인가될 수 있다.
또한, 프로그램될 데이터는 입출력 회로(240)를 통해 메모리 셀 어레이(210)에 제공될 수 있으며, 독출된 데이터는 입출력 회로(240)를 통해 외부(예를 들어, 메모리 컨트롤러)에 제공될 수 있다. 제어 로직(250)은 메모리 동작과 관련된 각종 제어 신호들을 로우 디코더(230) 및 전압 발생부(220)에 제공할 수 있다.
로우 디코더(230)의 디코딩 동작에 따라, 워드 라인 전압(V1~Vi)들은 각종 라인(SSLs, WL1~WLm, CSLs)들에 제공될 수 있다. 예컨대, 워드 라인 전압(V1~Vi)들은 스트링 선택 전압, 워드 라인 전압 및 접지 선택 전압들을 포함할 수 있으며, 스트링 선택 전압은 하나 이상의 스트링 선택 라인(SSLs)에 제공되고, 워드 라인 전압은 하나 이상의 워드 라인(WL1~WLm)에 제공되며, 접지 선택 전압은 하나 이상의 공통 소스 라인(CSLs)에 제공될 수 있다.
도 3은 도 1에 도시된 메모리 셀 어레이를 보이는 블록도이다. 도 3을 참조하면, 메모리 셀 어레이(210)는 복수의 메모리 블록(BLK1~BLKz)을 포함한다. 각각의 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들어, 각각의 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 연장된 구조물들을 포함할 수 있다. 예를 들면, 각각의 메모리 블록(BLK)은 제 2 방향을 따라 연장된 복수의 메모리 셀 스트링을 포함할 수 있다. 또한, 복수의 메모리 셀 스트링은 제 1 및 제 3 방향들을 따라 2차원 배열될 수 있다. 각각의 메모리 셀 스트링은 비트 라인(BL), 스트링 선택 라인(SSL), 워드 라인들(WL), 및 공통 소스 라인(CSL)에 연결된다. 따라서, 각각의 메모리 블록(BLK1~BLKz)은 복수의 비트 라인(BL), 복수의 스트링 선택 라인(SSLs). 복수의 워드 라인(WL), 그리고 복수의 공통 소스 라인(CSL)에 연결될 것이다. 이러한 메모리 블록(BLK1~BLKz)들은 도 4를 참조하여 더 상세하게 설명된다.
도 4는 일 실시예에 따른 메모리 블록에 대응하는 등가 회로를 나타내는 도면이다. 예시적으로, 도 3의 메모리 셀 어레이(210)의 메모리 블록(BLK1~BLKz)들 중 하나가 도 4에 도시된다. 도 3 및 도 4를 참조하면, 메모리 블록(BLK1~BLKz)은 각각 복수의 메모리 셀 스트링(CS11~CSkn)을 포함한다. 복수의 메모리 셀 스트링(CS11~CSkn)은 행 방향 및 열 방향을 따라 2차원 배열되어 행들 및 열들을 형성할 수 있다. 각각의 메모리 셀 스트링(CS11~CSkn)은 복수의 메모리 셀(MC) 및 복수의 스트링 선택 트랜지스터(SST)를 포함한다. 각각의 메모리 셀 스트링(CS11~CSkn)의 메모리 셀(MC)들 및 스트링 선택 트랜지스터(SST)들은 높이 방향으로 적층될 수 있다.
복수의 메모리 셀 스트링(CS11~CSkn)의 행들은 서로 다른 스트링 선택 라인들(SSL1~SSLk)에 각각 연결된다. 예를 들어, 메모리 셀 스트링(CS11~CS1n)들의 스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL1)에 공통으로 연결된다. 메모리 셀 스트링(CSk1~CSkn)의 스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSLk)에 공통으로 연결된다.
또한, 복수의 메모리 셀 스트링(CS11~CSkn)의 열들은 서로 다른 비트 라인들(BL1~BLn)에 각각 연결된다. 예를 들어, 메모리 셀 스트링(CS11~CSk1)들의 메모리 셀(MC)들 및 스트링 선택 트랜지스터(SST)들은 비트 라인(BL1)에 공통으로 연결될 수 있으며, 메모리 셀 스트링(CS1n~CSkn)들의 메모리 셀(MC)들 및 스트링 선택 트랜지스터(SST)들은 비트 라인(BLn)에 공통으로 연결될 수 있다.
또한, 복수의 메모리 셀 스트링(CS11~CSkn)의 행들은 서로 다른 공통 소스 라인(CSL1~CSLk)들에 각각 연결될 수 있다. 예를 들어, 복수의 메모리 셀 스트링(CS11~CS1n)들의 스트링 선택 트랜지스터(SST)들은 공통 소스 라인(CSL1)에 공통으로 연결될 수 있으며, 복수의 메모리 셀 스트링(CSk1~CSkn)들의 스트링 선택 트랜지스터(SST)들은 공통 소스 라인(CSLk)에 공통으로 연결될 수 있다.
기판(또는 스트링 선택 트랜지스터(SST)들)으로부터 동일한 높이에 위치한 메모리 셀(MC)들은 하나의 워드 라인(WL)에 공통으로 연결되고, 서로 다른 높이에 위치한 메모리 셀(MC)들은 서로 다른 워드 라인들(WL1~WLm)에 각각 연결될 수 있다.
도 4에 도시된 메모리 블록은 예시적인 것이다. 본 개시의 기술적 사상은 도 4에 도시된 메모리 블록에 한정되지 않는다. 예를 들어, 복수의 메모리 셀 스트링(CS11~CSkn)들의 행들의 수는 증가 또는 감소될 수 있다. 복수의 메모리 셀 스트링(CS11~CSkn)의 행들의 수가 변경됨에 따라, 메모리 셀 스트링(CS11~CSkn)의 행들에 연결되는 스트링 선택 라인들의 수, 그리고 하나의 비트 라인에 연결되는 메모리 셀 스트링(CS11~CSkn)의 수 또한 변경될 수 있다. 메모리 셀 스트링(CS11~CSkn)의 행들의 수가 변경됨에 따라, 메모리 셀 스트링(CS11~CSkn)의 행들에 연결되는 공통 소스 라인들의 수 또한 변경될 수 있다. 또한, 메모리 셀 스트링(CS11~CSkn)의 열들의 수가 증가 또는 감소될 수 있다. 메모리 셀 스트링(CS11~CSkn)의 열들의 수가 변경됨에 따라, 메모리 셀 스트링(CS11~CSkn)의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 메모리 셀 스트링(CS11~CSkn)의 수 또한 변경될 수 있다.
각각의 메모리 셀 스트링(CS11~CSkn)의 높이는 증가 또는 감소될 수 있다. 예를 들어, 각각의 메모리 셀 스트링(CS11~CSkn)에 적층되는 메모리 셀(MC)들의 수는 증가 또는 감소될 수 있다. 각각의 메모리 셀 스트링(CS11~CSkn)에 적층되는 메모리 셀(MC)들의 수가 변경됨에 따라, 워드 라인(WL)들의 수 또한 변경될 수 있다. 예를 들어, 각각의 메모리 셀 스트링(CS11~CSkn)에 제공되는 스트링 선택 트랜지스터는 증가될 수 있다. 각각의 메모리 셀 스트링(CS11~CSkn)에 제공되는 스트링 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 공통 소스 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터의 수가 증가하면, 스트링 선택 트랜지스터들은 메모리 셀(MC)들과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 독출은 메모리 셀 스트링(CS11~CSkn)들의 행의 단위로 수행될 수 있다. 공통 소스 라인들(CSLs)에 의해 메모리 셀 스트링(CS11~CSkn)들이 하나의 행들의 단위로 선택되고, 스트링 선택 라인들(SSLs)에 의해 메모리 셀 스트링(CS11~CSkn)들이 하나의 행 단위로 선택될 수 있다. 그리고, 메모리 셀 스트링(CS11~CSkn)의 선택된 행에서, 쓰기 및 독출은 페이지의 단위로 수행될 수 있다. 예를 들어, 페이지는 하나의 워드 라인(WL)에 연결된 메모리 셀(MC)들의 하나의 행일 수 있다. 메모리 셀 스트링(CS11~CSkn)의 선택된 행에서, 메모리 셀(MC)들은 워드 라인들(WL)에 의해 페이지의 단위로 선택될 수 있다.
한편, 각각의 메모리 셀 스트링(CS11~CSkn) 내의 메모리 셀(MC)들은 트랜지스터와 저항이 병렬로 연결된 회로에 대응될 수 있다. 예를 들어, 도 5는 일 실시예에 따른 메모리 블록에 대응하는 물리적 구조를 개략적으로 보이는 사시도이고, 도 6a는 도 5에 도시된 메모리 블록의 XZ평면의 단면을 보이는 단면도이며, 도 6b는 도 5에 도시된 메모리 블록의 YZ평면의 단면을 보이는 단면도이
도 5, 도 6a, 도 6b를 참조하면, 메모리 블록은 기판(501)을 포함한다. 기판(501)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들어, 기판(501)은 p 타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 기판(501)은, 예를 들어, p 타입 웰(예를 들면, 포켓 p 웰)일 수 있다. 이하에서, 기판(501)은 p 타입 실리콘인 것으로 가정하지만, 기판(501)은 p 타입 실리콘으로 한정되지 않는다.
기판(501)의 상부 영역에는 도핑 영역(510)이 형성되어 있다. 예를 들어, 도핑 영역(510)은 기판(501)과 전기적으로 상반되는 제 2 타입을 갖는다. 예를 들어, 도핑 영역(510)은 n-타입을 갖는다. 이하에서, 도핑 영역(510)은 n-타입인 것으로 가정한다. 그러나 도핑 영역(510)은 n-타입인 것으로 한정되지 않는다. 이러한 도핑 영역(510)은 공통 소스 라인이 될 수 있다.
기판(501)에는 수평 방향을 따라 연장된 복수의 게이트(531) 및 수평 방향을 따라 연장된 복수의 절연체(532)가 번갈아 배열될 수 있다. 다시 말해, 복수의 게이트(531) 및 복수의 절연체(532)는 수평 방향에 직교하는 수직 방향을 따라 서로 번갈아 적층될 수 있다. 예를 들어, 게이트(531)는 금속 물질(예를 들어, 구리, 은 등) 및 고농도로 도핑된 실리콘 중 적어도 하나를 포함하고, 복수의 절연체(532)는 실리콘 산화물을 포함할 수 있으나, 이에 제한되지 않는다. 각각의 게이트(531)는 워드 라인(WL), 스트링 선택 라인(SSL) 중 하나와 연결된다.
또한, 메모리 블록은 수직 방향으로 번갈아 배열된 복수의 게이트(531) 및 복수의 절연체(532)을 수직 방향으로 관통하는 복수의 필라(520)를 포함한다. 각각의 필라(520)는 수평 방향을 따라 복수의 층으로 구성될 수 있다. 일 실시예에서, 필라(520)의 최외각층은 게이트 절연층(521)일 수 있다. 예를 들어, 게이트 절연층(521)은 실리콘 산화물(silicon oxide)을 포함할 수 있다. 게이트 절연층(521)은 복수의 게이트(531) 및 복수의 절연체(532)에 콘포말(conformal)하게 증착되어 수직 방향을 따라 연장될 수 있다.
또한, 게이트 절연층(521)의 표면을 따라 반도체층(522)이 콘포말하게 증착되어 수직 방향을 따라 연장될 수 있다. 일 실시예에서 반도체층(522)은 제 1 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 반도체층(522)은 기판(501)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 수 있으며, 예를 들어, 기판(501)이 p-타입으로 도핑된 실리콘 물질을 포함하는 경우, 반도체층(522) 역시 p-타입으로 도핑된 실리콘 물질을 포함할 수 있다. 또는 반도체층(522)는 Ge, IGZO(indium gallium zinc oxide), GaAs 등의 물질도 포함될 수 있다.
반도체층(522)의 표면을 따라 유전체막(525)이 콘포말하게 증착되어 수직 방향을 따라 연장될 수 있다. 유전체막(525)은 반도체층(522)의 재료와 후술하는 저항 변화층(523)의 재료와의 혼합물로 이루어질 수 있다.
유전체막(525)의 표면을 따라 저항 변화층(523)이 배치될 수 있다. 저항 변화층(523)은 유전체막(525)과 직접 접하게 배치될 수 있고, 유전체막(525)에 콘포말하게 증착될 수 있다. 일 실시예에서 저항 변화층(523)은 인가된 전압에 따라 저항이 달라지는 물질로 형성될 수 있다. 저항 변화층(523)은 게이트(531)에 인가된 전압에 따라 고저항 상태에서 저저항 상태 또는 저저항 상태에서 고저항 상태로 변할 수 있다. 예를 들어, 저항 변화층(523)은 전이금속 산화물을 포함할 수 있다. 구체적으로, 저항 변화층(523)은 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al), 니켈(Ni), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 크롬(Cr), 스트론튬(Sr), 란탄(La), 망간(Mn), 칼슘(Ca), 및 프라세오디뮴(Praseodymium, Pr)을 포함하는 그룹에서 선택되는 적어도 하나의 원소의 산화물을 포함할 수 있다.
유전체막(525)은 상술한 전이금속 산화물과 반도체층(522)의 재료와의 혼합물로 이루어질 수 있다. 예를 들어, 반도체층(522)이 실리콘(Si)으로 이루어지고 저항 변화층(523)이 HfO2으로 이루어지는 경우에, 유전체막(525)은 하프늄 실리케이트(Hf silicate, HfSixOy)로 이루어질 수 있다. 또 다른 예로서, 반도체층(522)이 게르마늄(Ge)으로 이루어지고 저항 변화층(523)이 Al2O3으로 이루어지는 경우에, 유전체막(525)은 AlGexOy로 이루어질 수 있다. 여기서, x와 y는 유전체막(525) 내에서 반도체층(522)의 재료와 저항 변화층(523)의 재료와의 비율에 따라 달라질 수 있다. 이 외에도 매우 다양한 혼합물이 유전체막(525)으로 사용될 수 있다.
유전체막(525)은 게이트(531)에 인가된 전압에 따라 저항 변화층(523)과 함께 고저항 상태에서 저저항 상태 또는 저저항 상태에서 고저항 상태로 변할 수 있다. 특히, 유전체막(525) 내에는 이동 가능한 복수의 산소 공공(oxygen vacancy)이 분포되어 있어서, 산소 공공에 의해 형성된 트랩에 전자가 트랩/디트랩되는 현상에 의해 유전체막(525)의 저항 상태가 쉽게 변화할 수 있다. 따라서, 유전체막(525)이 실질적으로 저항의 변화를 제공하는 역할을 하는 것이고, 저항 변화층(523)은 유전체막(525)에 저항 변화 물질을 제공하는 역할을 할 수 있다.
유전체막(525)의 내부에 충분한 양의 산소 공공이 발생할 수 있도록, 유전체막(525) 내의 반도체층(522)의 재료의 비율이 적절히 선택될 수 있다. 예를 들어, 유전체막(525) 내에서 반도체층(522)의 재료의 비율은, 사용된 전이금속 산화물과 반도체 재료에 따라 달라질 수 있지만, 약 20 at.% 내지 약 80 at.%일 수 있다. 또는, 유전체막(525) 내에서 반도체층(522)의 재료의 비율은, 예컨대, 약 40 at.% 내지 약 60 at.%일 수 있다.
메모리 블록을 형성하는 과정에서, 반도체층(522)과 저항 변화층(523) 사이의 계면에 반도체층(522)의 재료와 저항 변화층(523)의 재료와의 혼합물로 이루어진 혼합물 박막이 자연적으로 발생할 수도 있다. 그러나, 자연적으로 발생한 혼합물 박막은 균일한 조성을 갖지 못한다. 개시된 실시예에서는 반도체층(522)과 저항 변화층(523) 사이에 의도적으로 유전체막(525)을 형성한다. 이렇게 의도적으로 형성된 유전체막(525)은 유전체막(525)의 전체 영역에 걸쳐 비교적 균일한 조성을 가질 수 있다. 예를 들어, 유전체막(525) 내의 반도체층(522)의 재료의 비율은 유전체막(525)의 전체 영역에서 약 10 %의 편차 범위 내에서 일정하게 유지될 수 있다.
또한, 유전체막(525)의 폭은 수평 방향으로 산소 공공이 이동할 수 있는 거리를 확보하도록 선택될 수 있다. 예를 들어, 수평 방향으로 유전체막(525)의 폭은 약 1.5 nm 내지 약 10 nm의 범위 내에서 선택될 수 있다. 반도체층(522)의 재료와 저항 변화층(523)의 재료 사이에서 자연적으로 발생한 혼합물 박막은 균일한 폭을 갖지 못한다. 반면, 의도적으로 형성된 유전체막(525)은 유전체막(525)의 전체 영역에 걸쳐 비교적 균일한 폭을 가질 수 있다. 예를 들어, 유전체막(525)의 폭은 유전체막(525)의 전체 영역에서 약 10 %의 편차 범위 내에서 일정하게 유지될 수 있다.
저항 변화층(523)의 내측에는 절연성 지지체(524)가 배치될 수 있다. 예를 들면, 절연성 지지체(524)는 실리콘 산화물(silicon oxide)을 포함할 수 있다. 하나의 절연성 지지체(524)와 그 절연성 지지체(524)의 외측으로 순차적으로 배치된 저항 변화층(523), 유전체막(525), 반도체층(522), 게이트 절연층(521), 복수의 게이트(531), 및 복수의 절연체(532)는 하나의 메모리 셀 스트링(CS)을 구성한다. 따라서, 절연층 지지체(524)가 메모리 셀 스트링(CS)의 가장 중심부에 배치된다. 반도체층(522), 및 반도체층(522)의 내측 표면에 차례로 배치된 유전체막(525)와 저항 변화층(523)은 도핑 영역(510), 즉 공통 소스 영역과 접하여 전기적으로 연결될 수 있다. 반도체층(522)의 외측 표면에 배치된 게이트(531)와 절연체(532)는 도핑 영역(510)과 접하지 않을 수 있다.
필라(520) 상에 드레인(540)이 배치될 수 있다. 드레인(540)은 제 2 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 드레인(540)은 n 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 드레인(540) 상에, 비트 라인(550)이 배치될 수 있다. 드레인(540) 및 비트 라인(550)은 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 비트 라인(550)은 금속 물질을 포함할 수 있으며, 예를 들어, 비트 라인(550)은 폴리 실리콘을 포함할 수 있다. 도전 물질은 비트 라인일 수 있다.
한편, 도 4와 비교하여 설명하면, 복수의 게이트(531), 복수의 절연체(532), 게이트 절연층(521), 반도체층(522), 유전체막(525) 및 저항 변화층(523)은 메모리 셀 스트링(CS)의 구성요소이다. 구체적으로, 게이트(531), 게이트 절연층(521) 및 반도체층(522)은 트랜지스터의 일 구성요소가 되고, 저항 변화층(523)과 유전체막(525)은 저항이 될 수 있다. 그리고, 어느 하나의 게이트(531), 및 상기 하나의 게이트(531)에 대해 수평 방향으로 인접하는 게이트 절연층(521)의 일부분, 반도체층(522)의 일부분, 유전체막(525)의 일부분 및 저항 변화층(523)의 일부분은 하나의 메모리 셀(MC)의 구성요소이다. 이러한 복수의 메모리 셀(MC)이 수직 적층 구조로 배열되어 각각의 메모리 셀 스트링(CS)을 형성한다.
유전체막(525)과 저항 변화층(523)은 고저항 또는 저저항 상태를 가질 수 있어, 메모리 셀(MC)에 '0'과 '1'이 기록될 수 있다. 각 메모리 셀(MC)에서 트랜지스터의 반도체층(522)은 유전체막(525)과 저항 변화층(523)에 병렬 연결되어 있으며, 이러한 병렬 구조가 수직방향으로 연속적으로 배열됨으로서 메모리 셀 스트링(CS)이 구성될 수 있다. 그리고, 메모리 셀 스트링(CS)의 양단에 각각 공통 소스 라인(510)과 비트 라인(550)이 연결될 수 있다. 그리고, 공통 소스 라인(510)과 비트 라인(550)에 전압을 인가됨으로써 복수의 메모리 셀(MC)에 프로그램, 독출, 소거 과정이 이루어질 수 있다.
본 실시예에 따르면, 상변화(phase change) 물질을 이용하여 메모리 블록을 구성하는 대신 저항 변화층(523)을 이용하여 메모리 블록을 구성함으로써, 상변화 물질을 이용함에 따른 열발생, 응력(압력) 문제 등을 개선할 수 있다. 또한, 상술한 바와 같이 메모리 블록을 구성하고, 메모리 블록을 동작시킴으로써, 메모리 블록에 포함된 메모리 셀들을 반복하여 동작시키는 경우에도 인접 메모리 셀 간의 이온(ion) 이동 및 그에 따른 누설 전류, 동작 실패를 방지할 수 있다. 또한, 본 실시예에 따른 메모리 블록은 차세대 VNAND(vertical NAND)에서의 메모리 셀 간의 스케일링 이슈(scaling issue)를 해결할 수 있어 집적도(density)를 비약적으로 증가시킬 수 있다. 따라서, 메모리 용량이 크게 증가할 수 있다. 특히, 반도체층(522)과 저항 변화층(523) 사이에 산소 공공들이 이동할 수 있는 유전체막(525)을 배치함으로써 저항 상태를 보다 용이하고 정확하게 변화할 수 있다.
한편, 본 실시예에 따른 메모리 블록은 칩 형태로 구현되어 뉴로모픽 컴퓨팅 (Neuromorphic Computing) 플랫폼으로 사용될 수 있다. 또한, 본 개시에 따른 블록은 chip 형태로 구현되어 뉴럴 네트워크(Neural Network)를 구성하는데 이용될 수 있다.
도 7은 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 모드시 도 4에 따른 메모리 블록의 등가 회로를 나타내는 도면이다. 도 7에 표시된 복수의 메모리 셀(710, 720)은 도 5에 도시된 게이트(531), 게이트 절연층(521), 반도체층(522), 유전체막(525), 및 저항 변화층(523)을 각각 포함할 수 있다.
메모리 블록의 복수의 메모리 셀(710, 720)은 선택 메모리 셀(710)과 비선택 메모리 셀(720)로 구분될 수 있다. 비휘발성 장치의 프로그램 모드는 메모리 블록에 포함된 메모리 셀에 프로그램 동작을 수행하는 모드를 의미하고, 선택 메모리 셀(710)은 프로그램 동작의 대상이 되는 메모리 셀을 의미할 수 있다.
제어 로직(250)은 복수의 스트링 선택 라인(SSLs) 중에서, 선택 메모리 셀(710)과 연결된 스트링 선택 라인(SSL)에 턴-온 전압(Von)을 인가하도록 제어할 수 있다. 제어 로직(250)은 복수의 워드 라인(WL) 중에서 비선택 메모리 셀(720)들과 연결된 워드 라인(WL)에 턴-온 전압(Von)을 인가하고, 복수의 워드 라인(WL) 중 선택 메모리 셀(710)과 연결된 워드 라인(WL)에 턴-오프 전압(Voff)을 인가할 수 있다. 여기서 턴-온 전압(Von)은 트랜지스터를 턴-온시키는 크기의 전압으로서, 트랜지스터의 반도체층에만 전류-온 시키는 전압이라고도 할 수 있다. 턴-오프 전압(Voff)은 트랜지스터를 턴-오프시키는 크기의 전압으로서, 트랜지스터의 반도체층에 전류가 흐르지 않도록 하는 전압이라고도 할 수 있다. 턴-온 전압(Von) 및 턴-오프 전압(Voff)의 크기는 복수의 메모리 셀(MC)을 형성하는 게이트(531), 게이트 절연층(521), 반도체층(522), 유전체막(525) 및 저항 변화층(523)을 구성하는 물질의 종류, 두께 등에 의해 달라질 수 있다. 일반적으로 턴-온 전압(Von)의 절대값은 턴-오프 전압(Voff)의 절대값보다 클 수 있다.
그리고, 복수의 비트 라인(BLs) 중 선택 메모리 셀(710)에 연결된 비트 라인(BL)에 프로그램 전압(Vprogram)이 인가될 수 있다. 프로그램 전압(Vprogram)은 입출력 회로(240)를 통해 외부, 예를 들어, 메모리 컨트롤러(100)로부터 제공될 수 있다. 프로그램 전압(Vprogram)은 메모리 셀(MC)에 데이터를 기록하기 위한 전압으로서 데이터에 따라 프로그램 전압(Vprogram)의 크기가 다를 수 있다.
복수의 비트 라인(BLs) 중에서 선택 메모리 셀(710)과 연결되지 않는 비트 라인(BL)은 접지되거나 플로팅(floating)될 수 있다. 선택 메모리 셀(710)과 연결되지 않는 비트 라인이 접지되거나 플로팅됨으로써 누설 전류로 인한 전력 손실을 방지할 수 있다. 그러면, 제어 로직(250)은 선택 메모리 셀(710)에 대한 프로그램 동작을 수행할 수 있다.
프로그램 모드에서, 비선택 메모리 셀(720)에 턴-온 전압(Von)이 인가됨에 따라 비선택 메모리 셀(720)의 반도체층(522)은 도체 특성을 갖게 되고, 선택 메모리 셀(710)에 턴-오프 전압(Voff)이 인가됨에 따라 선택 메모리 셀(710)의 반도체층(522)은 절연 특성을 갖게 된다. 이에 따라, 선택 메모리 셀(710)에는 프로그램 전압(Vprogram)에 따른 전압차가 발생하게 된다. 선택 메모리 셀(710)의 유전체막(525)과 저항 변화층(523)은 선택 메모리 셀(710)의 전압차에 의해 산소 공공이 반도체층(522) 방향으로 이동함에 따라 저저항 상태(low resistance state)가 될 수 있다. 선택 메모리 셀(710)의 유전체막(525)과 저항 변화층(523)이 저저항 상태가 된다는 것은 선택 메모리 셀(710)에 포함된 저항의 값이 감소한다는 것을 의미할 수 있다. 이러한 선택 메모리 셀(710)은 유전체막(525)과 저항 변화층(523)의 저저항 상태에서 오믹(ohmic) 전도 특성을 가질 수 있다.
도 8은 일 실시예에 따른 프로그램 모드시 유전체막(525)과 저항 변화층(523)에서 전류 이동을 개략적으로 설명하기 위한 도면이다. 도 8을 참조하면, 메모리 블록은 게이트(531), 절연체(532), 게이트 절연층(521), 반도체층(522), 유전체막(525), 저항 변화층(523), 및 절연성 지지체(524)를 포함할 수 있다. 게이트 절연층(521), 반도체층(522), 유전체막(525), 저항 변화층(523), 및 절연성 지지체(524)는 수직 방향을 따라 연장될 수 있다. 게이트(531)와 절연체(532)는 수평 방향을 따라 연장되며, 수직 방향을 따라 번갈아 적층될 수 있다. 게이트 게이트(531), 게이트 절연층(521) 및 반도체층(522)은 트랜지스터의 일 구성요소가 되고, 유전체막(525)과 저항 변화층(523)은 저항에 대응될 수 있다.
프로그램 모드시, 제어 로직(250)은 비선택 메모리 셀의 게이트(531b)에 턴-온 전압(Von)를 인가하고, 선택 메모리 셀의 게이트(531a)에 턴-오프 전압(Voff)를 인가하도록 제어할 수 있다. 그러면, 비선택 메모리 셀의 게이트(531b)에 대응하는 반도체층(522b)은 도체 특성을 갖고, 선택 메모리 셀의 게이트(531a)에 대응하는 반도체층(522a)은 절연 특성을 갖게 될 수 있다. 선택 메모리 셀(710)에 전기적으로 연결된 비트 라인에 양(+)의 프로그램 전압(Vprogram)이 인가됨에 따라 선택 메모리 셀(710)에 대응하는 유전체막(525a)과 저항 변화층(523a)의 상부와 하부 사이에는 전압차가 발생하게 된다.
이러한 전압차는 선택 메모리 셀(710)에 대응하는 유전체막(525a) 내부의 산소 공공을 반도체층(522a)의 방향으로 향하게 된다. 도 8에 도시된 바와 같이, 유전체막(525a) 중 반도체층(522a)과 가까운 영역에 산소 공공의 밀도가 높은 경우, 전도성 필라멘트가 형성된다. 이에 따라, 전류 전도 형상의 변화로 인해, 선택 메모리 셀(710)에 대응하는 유전체막(525a)과 저항 변화층(523a)은 저저항 상태가 된다. 특히, 대부분의 저항 변화는 유전체막(525a) 내에서 일어나게 된다. 이 때, 선택 메모리 셀(710)은 오믹 전도 특성을 가질 수 있다. 다시 말해, 선택 메모리 셀(710)은 Hopping, SCLC, Poole-Frenkel과 같은 벌크(bulk) 전도 특성을 가질 수 있다. 결과적으로, 프로그램 전압(Vprogram)에 대응하여 선택 메모리 셀(710)의 유전체막(525a)과 저항 변화층(523a)의 저항 상태가 변함으로써 선택 메모리 셀(710)에 프로그램 동작이 수행된다.
반면, 비선택 메모리 셀(720)의 유전체막(525b)과 저항 변화층(523b)의 상부와 하부 사이에는 전압차가 발생하지 않는다. 따라서, 비선택 메모리 셀(720)에 대응하는 유전체막(525b)과 저항 변화층(523b) 내에서는 산소 공공이 이동하지 않는다.
한편, 소거(erase) 모드에서는, 선택 메모리 셀(710)에 전기적으로 연결된 비트 라인에 음(-)의 소거 전압(Verase)을 인가한다. 그러면, 선택 메모리 셀(710)에 대응하는 유전체막(525a)과 저항 변화층(523a)에서 산소 공공이 흩트려지면서 선택 메모리 셀(710)에 대응하는 유전체막(525a)과 저항 변화층(523a)이 고저항 상태가 될 수 있다.
도 9는 일 실시예에 따른 메모리 블록의 독출 모드시의 회로를 나타내는 도면이다. 도 9에 표시된 복수의 메모리 셀(810, 820)은 도 5에 도시된 게이트(531), 게이트 절연층(521), 반도체층(522), 유전체막(525), 및 저항 변화층(523)을 각각 포함할 수 있다. 메모리 블록의 메모리 셀(810, 820)들은 선택 메모리 셀(810)과 비선택 메모리 셀(820)로 구분될 수 있다. 비휘발성 장치의 독출 모드는 메모리 블록에 포함된 메모리 셀에 독출 동작을 수행하는 모드를 의미하고, 선택 메모리 셀(810)은 독출 동작의 대상이 되는 메모리 셀을 의미할 수 있다.
독출 모드시, 제어 로직(250)은 복수의 스트링 선택 라인(SSLs) 중에서, 선택 메모리 셀(810)과 연결된 스트링 선택 라인(SSL)에 턴-온 전압(Von)을 인가하고, 복수의 워드 라인(WLs) 중에서 비선택 메모리 셀(820)들과 연결된 워드 라인(WL)에 턴-온 전압(Von)을 인가할 수 있다. 여기서 턴-온 전압(Von)은 트랜지스터를 턴-온시키는 크기의 전압으로서, 트랜지스터의 반도체층(522)에만 전류-온 시키는 전압이라고도 할 수 있다. 턴-오프 전압(Voff)은 트랜지스터를 턴-오프시키는 크기의 전압으로서, 트랜지스터의 반도체층(522)에 전류가 흐르지 않도록 하는 전압이라고도 할 수 있다. 턴-온 전압(Von) 및 턴-오프 전압(Voff)의 값은 복수의 메모리 셀(MC)을 형성하는 게이트(531), 게이트 절연층(521), 반도체층(522), 유전체막(525), 및 저항 변화층(523)을 구성하는 물질의 종류, 두께 등에 의해 달라질 수 있다. 일반적으로 턴-온 전압(Von)의 절대값은 턴-오프 전압(Voff)의 절대값보다 클 수 있다.
또한, 제어 로직(250)은 선택 메모리 셀(710)과 연결된 워드 라인(WL)에는 전류-온 전압(Vion)을 인가할 수 있다. 전류-온 전압(Vion)은 선택 메모리 셀(810)에 포함된 트랜지스터의 반도체층(522), 유전체막(525), 및 저항 변화층(523) 모두에 전류가 흐를 수 있는 크기의 전압을 의미할 수 있다. 전류-온 전압(Vion)의 절대값은 턴-오프 전압(Voff)의 절대값보다 크고 턴-온 전압(Von)의 절대값보다 작을 수 있다. 전류-온 전압(Vion)은 값은 복수의 메모리 셀을 형성하는 게이트(531), 게이트 절연층(521), 반도체층(522), 유전체막(525) 및 저항 변화층(523)을 구성하는 물질의 종류, 두께 등에 의해 달라질 수 있다. 특히, 전류-온 전압(Vion)은 선택 메모리 셀(810)의 저항 분포가 선형 스케일을 갖도록 하는 크기일 수 있다.
또한, 복수의 비트 라인(BLs) 중 선택 메모리 셀(810)에 연결된 비트 라인(BL)에 독출 전압(Vread)이 인가될 수 있다. 독출 전압(Vread)은 입출력 회로(240)를 통해 외부, 예를 들어, 메모리 컨트롤러(100)로부터 제공될 수 있다. 독출 전압(Vread)은 선택 메모리 셀(810)에 기록된 데이터를 독출하기 위한 전압일 수 있다. 복수의 비트 라인(BLs) 중 선택 메모리 셀(810)과 연결되지 않는 비트 라인(BL)은 접지 또는 플로팅(floating)될 수 있다. 그러면, 선택 메모리 셀(810)에 대한 독출 동작이 수행될 수 있다.
도 10은 일 실시예에 따른 독출 모드시 선택 메모리 셀에서 전류 이동을 설명하기 위한 도면이다. 도 10을 참조하면, 독출 모드에서, 선택 메모리 셀(810)과 연결된 비트 라인(BL)에 독출 전압(Vread)이 인가되고 비선택 메모리 셀(820)에는 턴-온 전압(Von)이 인가되기 때문에 비선택 메모리 셀(820)의 반도체층(522d)은 도체 특성을 갖는다. 그리하여, 독출 전류(Iread)는 비선택 메모리 셀(820)의 반도체층(522d)을 통해 흐르게 된다. 그러나, 선택 메모리 셀(810)에서는 전류-온 전압(Vion)이 인가되기 때문에 독출 전류는 선택 메모리 셀(810)의 반도체층(522c), 유전체막(525c), 및 저항 변화층(523c) 모두에 흐르게 된다.
전류-온 전압(Vion)은 반도체층(522c)의 저항(RSi)이 유전체막(525c)의 저항(R1) 및 저항 변화층(523c)의 저항(R2)과의 합성 저항과 유사 범위가 되도록 하는 크기일 수 있다. 합성 저항은 유전체막(525c)의 저항(R1)과 저항 변화층(523c)의 저항(R2)이 병렬 연결되어 형성되는 저항이다. 예를 들어, 전류-온 전압(Vion)의 크기는, 선택 메모리 셀(810)에 대응하는 반도체층(522c)의 저항(RSi)이 선택 메모리 셀(810)의 유전체막(525c)의 저항(R1)과 저항 변화층(523c)의 저항(R2)과의 합성 저항의 최소 저항 이상이거나, 선택 메모리 셀(810)의 반도체층(522c)의 저항(RSi)이 선택 메모리 셀(810)의 유전체막(525c)의 저항(R1)과 저항 변화층(523c)의 저항(R2)과의 합성 저항의 최대 저항 이하가 되도록 선택될 수 있다.
그 결과, 선택 메모리 셀(810)의 전체 저항은 반도체층(522c)의 저항(RSi), 유전체막(525c)의 저항(R1), 및 저항 변화층(523c)의 저항(R2)의 병렬 저항으로 결정될 수 있다. 독출 전류는 비선택 메모리 셀(820)의 유전체막(525d)과 저항 변화층(523d)에는 흐르지 않고 반도체층(522d)을 통해서만 흐르게 된다. 따라서, 독출 전류는 선택 메모리 셀(810)의 전체 저항에 의해 결정될 수 있다. 그러면, 독출 전류의 세기를 측정하여 선택 메모리 셀(810)의 전체 저항을 알 수 있다.
도 11은 일 실시예에 따른 메모리 셀의 동작을 실험하기 위하여 고안된 구조를 보이는 TEM(transmission electron microscope) 사진이다. 도 11을 참조하면, 도핑된 n+ Si 층 위에 SiO2 층이 적층되어 있고, SiO2 층 위에 도핑된 n+ Si 층이 적층되어 있다. 그리고, n+ Si/SiO2/n+ Si 적층 구조의 측면에 유전체막(525), 저항 변화층(523) 및 절연성 지지체(524)를 형성하였다. 도핑된 n+ Si 층은 턴-온된 비선택 메모리 셀의 반도체층으로서 사용된 것이며, SiO2 층은 턴-오프된 선택 메모리 셀의 반도체층으로서 사용된 것이다. 유전체막(525)으로는 HfSiO를 사용하였으며, 저항 변화층(523)으로는 HfO2를 사용하였다.
도 12는 도 11에 도시된 구조에서 저항 변화 유도를 위한 동작 조건에서 전계 분포를 시뮬레이션한 결과를 보이며, 도 13은 도 11에 도시된 구조에서 수평 방향의 거리에 따른 전계의 세기 변화를 보이는 그래프이다. 도핑된 n+ Si 층에 -5V의 전압을 인가하여 전계 분포를 시뮬레이션한 결과, SiO2 층과 유전체막(525) 사이의 계면에 전계가 집중되는 것을 확인할 수 있다. 따라서, 전계가 집중되는 유전체막(525) 내에서 실질적으로 저항 변화 현상이 유도된다는 것을 예상할 수 있다.
도 14 및 도 15는 도 11에 도시된 구조의 저항 변화 특성을 예시적으로 보이는 그래프이다. 먼저, 도 14를 참조하면, 약 +7V에서 고저항 상태에서 저저항 상태로의 저항 변화 현상(셋(Set) 동작 또는 프로그램 동작)이 유도되며, 약 -4V에서 저저항상 태에서 고저항 상태로의 저항 변화 현상(리셋(Reset) 동작 또는 소거 동작)이 유도된다는 것을 알 수 있다. 또한, 100nA 정도 이하의 영역에서 저항 변화 현상이 유도되어, 매우 낮은 전력 소비로 동작이 가능함을 확인할 수 있다.
도 15를 참조하면, 도 11에 도시된 구조에서 유전체막(525)은 4개의 서로 다른 저항 상태를 가질 수 있다. 따라서, 이러한 유전체막(525)을 사용하면 하나의 메모리 셀이 2비트의 정보를 처리할 수 있다. 도 14에 도시된 그래프와 도 15에 도시된 그래프에서 유전체막(525)은 동일한 재료로 이루어지며, 단지 유전체막(525)에 흐르는 전류를 제어함으로써 유전체막(525)의 저항 변화 특성이 달라질 수 있다.
예를 들어, 도 7 및 도 8을 통해 앞서 설명한 프로그램 모드에서, 비선택 메모리 셀(720)의 게이트(531b)에 인가되는 턴-온 전압의 세기에 따라 비선택 메모리 셀(720)의 채널의 저항, 다시 말해 비선택 메모리 셀(720)의 반도체층(522b)의 저항이 달라지게 된다. 따라서, 선택 메모리 셀(710)에 연결된 비트 라인(BL)에 인가되는 프로그램 전압이 고정된 경우, 비선택 메모리 셀(720)의 게이트(531b)에 인가되는 턴-온 전압의 세기에 따라 선택 메모리 셀(710)의 유전체막(525)과 저항 변화층(523)에 흐르는 전류가 달라질 수 있다. 이러한 방식으로 비선택 메모리 셀(720)의 게이트(531b)에 인가되는 턴-온 전압의 제어를 통해 유전체막(525)과 저항 변화층(523)에 흐르는 전류 조건을 선택함으로써, 유전체막(525)의 저항 변화 특성 및 저항 상태를 선택할 수 있다.
도 16a 및 도 16b는 메모리 셀의 유전체막(525) 내부에서 저항 변화 동작에 따른 산소 공공의 이동을 예시적으로 보이는 개념도이다. 도 16a에 도시된 바와 같이, 유전체막(525) 내의 복수의 산소 공공(OV)이 유전체막(525) 내부에 고르게 흩어져 있는 경우에 유전체막(525)은 고저항 상태가 된다. 반면, 도 16b에 도시된 바와 같이, 유전체막(525) 내의 복수의 산소 공공(OV)이 반도체층(522)과의 계면을 향해 이동하여 반도체층(522)과의 계면에 집중적으로 분포되어 있는 경우에 유전체막(525)은 저저항 상태가 된다.
이러한 유전체막(525)의 저항 변화는 산소 공공(OV)에 의해 형성된 트랩에 전자가 트랩/디트랩되는 현상으로 설명할 수 있다. 예를 들어, 산소 공공(OV)이 유전체막(525) 내부에 고르게 흩어져 있는 경우, 일정한 거리 간격으로 떨어져 있는 트랩에 전자가 채워지면서 유전체막(525)에서 전류가 흐르기 어려워진다. 따라서, 유전체막(525)은 고저항 상태가 된다. 반면, 유전체막(525) 내의 산소 공공(OV)이 반도체층(522)과의 계면에 집중적으로 분포되어 있는 경우, 산소 공공(OV)의 밀도가 높은 유전체막(525)과 반도체층(522)과의 계면에 전자가 채워지면서 전도성 필라멘트가 형성된다. 따라서, 유전체막(525)은 저저항 상태가 된다.
따라서, 유전체막(525) 내에 분포된 산소 공공(OV)을 프로그램 동작을 통해 유전체막(525)과 반도체층(522)과의 계면으로 이동시키면 유전체막(525)을 저저항 상태로 만들 수 있다. 이와 반대로, 유전체막(525)과 반도체층(522)과의 계면에 모인 산소 공공(OV)을 소거 동작을 통해 유전체막(525)과 반도체층(522)과의 계면으로부터 멀어지도록 유전체막(525) 내에 고르게 흩뜨리면 유전체막(525)은 고저항 상태로 돌아갈 수 있다.
이를 위해, 비트 라인을 통해 메모리 셀 스트링 내의 선택 메모리 셀에 양의 프로그램 전압을 인가할 수 있다. 이때 선택 메모리 셀에 대응하는 유전체막(525)의 일부 영역에서 반도체층(522)과 유전체막(525)과의 계면을 향해 산소 공공(OV)이 이동한다. 그러면, 반도체층(522)과 유전체막(525)과의 계면에서 산소 공공(OV)의 밀도가 증가하면 선택 메모리 셀에 대응하는 유전체막(525)의 일부 영역의 저항이 감소하게 된다. 또한, 비트 라인을 통해 메모리 셀 스트링 내의 선택 메모리 셀에 음(-)의 소거 전압을 인가할 수 있다. 이때, 선택 메모리 셀에 대응하는 유전체막(525)의 일부 영역 내에서 반도체층(522)과 유전체막(525)과의 계면으로부터 멀어지는 방향으로 산소 공공(OV)이 이동하여 반도체층(522)과 유전체막(525)과의 계면에서 산소 공공(OV)의 밀도가 감소한다. 그러면, 선택 메모리 셀에 대응하는 유전체막(525)의 일부 영역의 저항이 증가하게 된다.
도 17은 일 실시예에 따른 메모리 셀 내의 유전체막(525)의 구조를 개략적으로 보이는 단면도이다. 도 17을 참조하면, 유전체막(525)은 반도체층(522)의 재료로 이루어진 복수의 제 1 층(525x) 및 전이금속 산화물로 이루어진 복수의 제 2 층(525y)을 포함할 수 있다. 다시 말해, 제 2 층(525y)은 저항 변화층(523)의 재료로 이루어질 수 있다. 복수의 제 1 층(525x)과 복수의 제 2 층(525y)은 수직 방향을 따라 서로 번갈아 적층될 수 있다. 그러면, 유전체막(525)은 평균적으로 반도체층(522)의 재료와 저항 변화층(523)의 재료가 혼합된 혼합물 층의 기능을 할 수 있다.
이러한 복수의 제 1 층(525x)과 복수의 제 2 층(525y)은, 예를 들어, 원자층 증착(atomic layer deposition) 또는 화학기상증착(chemical vapor deposition) 방식으로 형성될 수 있다. 특히, 원자층 증착 방식을 이용하면 제 1 층(525x)과 제 2 층(525y)을 원자층 단위로 매우 얇게 반복 형성할 수 있기 때문에, 유전체막(525) 내에서 반도체층(522)의 재료와 저항 변화층(523)의 재료가 매우 균일하게 혼합될 수 있다. 예를 들어, 각각의 제 1 층(525x)의 두께(t1)와 각각의 제 2 층(525y)의 두께(t2)는 약 0.1 nm 내지 약 1 nm 범위에서 선택될 수 있다.
유전체막(525) 내에서 반도체층(522)의 재료와 저항 변화층(523)의 재료의 비율은 각각의 제 1 층(525x)의 두께(t1)와 각각의 제 2 층(525y)의 두께(t2)의 비율에 따라 결정될 수 있다. 예컨대, 각각의 제 1 층(525x)과 각각의 제 2 층(525y)의 두께의 합에 대한 각각의 제 1 층(525x)의 두께의 비율은 20 % 내지 80 %일 수 있다. 또는, 각각의 제 1 층(525x)과 각각의 제 2 층(525y)의 두께의 합(t1+t2)에 대한 각각의 제 1 층(525x)의 두께(t1)의 비율은 40 % 내지 60 %일 수 있다. 각각의 제 1 층(525x)과 각각의 제 2 층(525y)의 두께의 합(t1+t2)에 대한 각각의 제 1 층(525x)의 두께의 비율은 유전체막(525)의 전체 영역에서 10 %의 편차 범위 내에서 일정하게 유지될 수 있다. 그러면, 유전체막(525) 내의 반도체층(522)의 재료의 비율은 유전체막(525)의 전체 영역에서 약 10 %의 편차 범위 내에서 일정하게 유지될 수 있다.
도 17에 도시된 유전체막(525)의 구성은 단지 예시적인 반드시 이에 한정되지 않는다. 예를 들어, 화학기상증착 방식을 통해 반도체층(522)의 재료와 저항 변화층(523)의 재료의 혼합물을 증착하여 유전체막(525)을 형성하는 것도 가능하다.
상술한 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 권리범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 권리범위에 포함된 것으로 해석되어야 할 것이다.
10......메모리 시스템 100.....메모리 콘트롤러
110.....기록/독출 제어부 120.....전압 제어부
130.....데이터 판별부 200.....메모리 장치
210.....메모리 셀 어레이 220.....전압 발생부
230.....로우 디코더 240.....입출력 회로
250.....제어 로직 501.....기판
510.....도핑 영역 520.....필라
521.....게이트 절연층 522.....반도체층
523.....저항 변화층 524.....절연성 지지체
525.....유전체막 531.....게이트
532.....절연체 540.....드레인
550.....비트 라인 710.....선택 메모리 셀
720.....비선택 메모리 셀

Claims (29)

  1. 복수의 메모리 셀 스트링을 포함하며, 각각의 메모리 셀 스트링은:
    제 1 표면과 상기 제 1 표면의 반대쪽에 있는 제 2 표면을 가지며, 제 1 방향을 따라 연장된 반도체층;
    제 1 방향과 수직한 제 2 방향을 따라 각각 연장되고, 제 1 방향을 따라 서로 번갈아 배치된 복수의 게이트 및 복수의 절연체;
    상기 복수의 게이트와 상기 반도체층의 제 1 표면 사이 및 상기 복수의 절연체와 상기 반도체층의 제 1 표면 사이에서 제 1 방향을 따라 연장되는 게이트 절연층; 및
    상기 반도체층의 제 2 표면 상에서 제 1 방향을 따라 연장된 것으로, 이동 가능한 복수의 산소 공공(oxygen vacancy)이 분포되어 있는 유전체막;을 포함하는, 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 유전체막은 상기 반도체층의 재료와 전이금속 산화물과의 혼합물을 포함하는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 반도체층의 재료는 Si, Ge, IGZO(indium gallium zinc oxide) 및 GaAs 중에서 선택된 적어도 하나를 포함하는 비휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    상기 전이금속 산화물은 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al), 니켈(Ni), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 크롬(Cr), 스트론튬(Sr), 란탄(La), 망간(Mn), 칼슘(Ca), 및 프라세오디뮴(Praseodymium, Pr) 중에서 선택된 적어도 하나의 원소의 산화물을 포함하는 비휘발성 메모리 장치.
  5. 제 2 항에 있어서,
    상기 유전체막 내의 상기 반도체층의 재료의 비율은 20 at.% 내지 80 at.%인 비휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 유전체막 내의 상기 반도체층의 재료의 비율은 40 at.% 내지 60 at.%인 비휘발성 메모리 장치.
  7. 제 5 항에 있어서,
    상기 유전체막 내의 상기 반도체층의 재료의 비율은 상기 유전체막의 전체 영역에서 10 %의 편차 범위 내에서 일정하게 유지되는 비휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    제 2 방향을 따른 상기 유전체막의 폭은 1.5 nm 내지 10 nm인 비휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 유전체막의 폭은 상기 유전체막의 전체 영역에서 10 %의 편차 범위 내에서 일정하게 유지되는 비휘발성 메모리 장치.
  10. 제 1 항에 있어서,
    상기 유전체막은 상기 반도체층의 재료로 이루어진 복수의 제 1 층 및 전이금속 산화물로 이루어진 복수의 제 2 층을 포함하며,
    상기 복수의 제 1 층과 상기 복수의 제 2 층은 제 1 방향을 따라 서로 번갈아 배치된 비휘발성 메모리 장치.
  11. 제 10 항에 있어서,
    상기 유전체막의 상기 복수의 제 1 층과 상기 복수의 제 2 층은 원자층 증착(atomic layer deposition) 방식 또는 화학기상증착(chemical vapor deposition) 방식으로 형성되는 비휘발성 메모리 장치.
  12. 제 10 항에 있어서,
    각각의 제 1 층과 각각의 제 2 층의 두께는 0.1 nm 내지 1 nm 인 비휘발성 메모리 장치.
  13. 제 12 항에 있어서,
    각각의 제 1 층과 각각의 제 2 층의 두께의 합에 대한 각각의 제 1 층의 두께의 비율은 20 % 내지 80 %인 비휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    각각의 제 1 층과 각각의 제 2 층의 두께의 합에 대한 각각의 제 1 층의 두께의 비율은 40 % 내지 60 %인 비휘발성 메모리 장치.
  15. 제 12 항에 있어서,
    각각의 제 1 층과 각각의 제 2 층의 두께의 합에 대한 각각의 제 1 층의 두께의 상기 비율은 상기 유전체막의 전체 영역에서 10 %의 편차 범위 내에서 일정하게 유지되는 비휘발성 메모리 장치.
  16. 제 1 항에 있어서,
    각각의 메모리 셀 스트링은 상기 반도체층의 제 2 표면에 마주하여 배치되며 제 1 방향을 따라 연장된 저항 변화층을 더 포함하며, 상기 유전체막은 상기 반도체층의 제 2 표면과 상기 저항 변화층 사이에 배치되는 비휘발성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 유전체막은 상기 반도체층의 재료와 상기 저항 변화층의 재료와의 혼합물을 포함하는 비휘발성 메모리 장치.
  18. 제 17 항에 있어서,
    하나의 게이트, 상기 하나의 게이트에 대해 제 2 방향으로 인접한 상기 반도체층의 일부, 상기 하나의 게이트에 대해 제 2 방향으로 인접한 상기 게이트 절연층의 일부, 상기 하나의 게이트에 대해 제 2 방향으로 인접한 상기 유전체막의 일부, 및 상기 하나의 게이트에 대해 제 2 방향으로 인접한 상기 저항 변화층의 일부가 하나의 메모리 셀을 구성하며,
    각각의 메모리 셀 스트링 내에서 복수의 메모리 셀이 수직 적층 구조로 배열되어 있는 비휘발성 메모리 장치.
  19. 제 18 항에 있어서,
    독출 모드시 상기 메모리 셀 스트링 중 비선택 메모리 셀의 반도체층에만 전류-온시키는 제 1 전압을 인가하고, 상기 메모리 셀 스트링 중 선택 메모리 셀의 반도체층, 유전체막 및 저항 변화층 모두에 전류-온시키는 제 2 전압을 인가하도록 제어하는 제어 로직; 및
    상기 선택 메모리 셀에 독출 전압을 인가하는 비트 라인;을 더 포함하는 비휘발성 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제 2 전압의 절대값은 상기 제 1 전압의 절대값보다 작은 비휘발성 메모리 장치.
  21. 제 19 항에 있어서,
    상기 제 2 전압의 크기는 상기 선택 메모리 셀의 반도체층의 저항이 상기 선택 메모리 셀의 유전체막의 저항과 저항 변화층의 저항과의 합성 저항의 최소 저항 이상이 되도록 하는 크기인 비휘발성 메모리 장치.
  22. 제 19 항에 있어서,
    상기 제 2 전압의 크기는 상기 선택 메모리 셀의 반도체층의 저항이 상기 선택 메모리 셀의 유전체막의 저항과 저항 변화층의 저항과의 합성 저항의 최대 저항 이하가 되도록 하는 크기인 비휘발성 메모리 장치.
  23. 제 19 항에 있어서,
    상기 제 2 전압의 절대값은, 상기 메모리 셀 스트링 중 상기 선택 메모리 셀의 유전체막과 저항 변화층에만 전류-온 시키는 제 3 전압의 절대값보다 큰 비휘발성 메모리 장치.
  24. 제 23 항에 있어서,
    프로그램 모드시,
    상기 제어 로직은 상기 비선택 메모리 셀의 반도체층에만 전류-온시키는 제 1 전압을 인가하고, 상기 선택 메모리 셀의 유전체막과 저항 변화층에만 전류-온시키는 상기 제 3 전압을 인가하도록 제어하고,
    상기 비트 라인은 상기 선택 메모리 셀에 양의 프로그램 전압을 인가하는 비휘발성 메모리 장치.
  25. 제 24 항에 있어서,
    상기 비트 라인을 통해 상기 선택 메모리 셀에 양의 프로그램 전압이 인가될 때, 상기 선택 메모리 셀에 대응하는 상기 유전체막의 일부 영역 내에서 상기 반도체층과 상기 유전체막과의 계면을 향해 상기 산소 공공이 이동하여 상기 반도체층과 상기 유전체막과의 계면에서 산소 공공의 밀도가 증가하면 상기 유전체막의 일부 영역의 저항이 감소하도록, 상기 유전체막이 형성된 비휘발성 메모리 장치.
  26. 제 25 항에 있어서,
    상기 유전체막은 적어도 4개의 서로 다른 저항 상태를 갖도록 형성된 비휘발성 메모리 장치.
  27. 제 26 항에 있어서,
    상기 유전체막의 저항 상태는 산소 공공에 의해 형성된 트랩에 전자가 트랩/디트랩되는 현상에 의해 변화하는 비휘발성 메모리 장치.
  28. 제 23 항에 있어서,
    소거 모드시,
    상기 제어 로직은 상기 비선택 메모리 셀의 반도체층에만 전류-온시키는 제 1 전압을 인가하고, 상기 선택 메모리 셀의 유전체막과 저항 변화층에만 전류-온시키는 상기 제 3 전압을 인가하도록 제어하고,
    상기 비트 라인은 상기 선택 메모리 셀에 음의 소거 전압을 인가하는 비휘발성 메모리 장치.
  29. 제 28 항에 있어서,
    상기 비트 라인을 통해 상기 선택 메모리 셀에 음의 소거 전압이 인가될 때, 상기 선택 메모리 셀에 대응하는 상기 유전체막의 일부 영역 내에서 상기 반도체층과 상기 유전체막과의 계면으로부터 멀어지는 방향으로 상기 산소 공공이 이동하여 상기 반도체층과 상기 유전체막과의 계면에서 산소 공공의 밀도가 감소하면 상기 유전체막의 일부 영역의 저항이 증가하도록, 상기 유전체막이 형성된 비휘발성 메모리 장치.
KR1020200004948A 2020-01-14 2020-01-14 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치 KR20210091583A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200004948A KR20210091583A (ko) 2020-01-14 2020-01-14 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치
CN202010805334.1A CN113130508A (zh) 2020-01-14 2020-08-12 包括存储单元串的垂直非易失性存储器件
EP21151132.4A EP3852144A1 (en) 2020-01-14 2021-01-12 Vertical nonvolatile memory device including memory cell string
US17/146,999 US11605428B2 (en) 2020-01-14 2021-01-12 Vertical nonvolatile memory device including memory cell string
US18/156,543 US11894053B2 (en) 2020-01-14 2023-01-19 Vertical nonvolatile memory device including memory cell string

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200004948A KR20210091583A (ko) 2020-01-14 2020-01-14 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치

Publications (1)

Publication Number Publication Date
KR20210091583A true KR20210091583A (ko) 2021-07-22

Family

ID=74175648

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200004948A KR20210091583A (ko) 2020-01-14 2020-01-14 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치

Country Status (4)

Country Link
US (2) US11605428B2 (ko)
EP (1) EP3852144A1 (ko)
KR (1) KR20210091583A (ko)
CN (1) CN113130508A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6908738B1 (ja) * 2020-01-06 2021-07-28 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型記憶装置
KR20210091583A (ko) * 2020-01-14 2021-07-22 삼성전자주식회사 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치
KR20220011005A (ko) 2020-07-20 2022-01-27 삼성전자주식회사 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치
KR20220031835A (ko) 2020-09-04 2022-03-14 삼성전자주식회사 메모리 소자 및 그 제조방법
KR20220144731A (ko) * 2021-04-20 2022-10-27 에스케이하이닉스 주식회사 탄소 나노 구조물을 포함하는 저항 변화층을 구비하는 반도체 장치
JP2023044545A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 情報処理装置及びメモリシステム

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100976424B1 (ko) 2008-03-14 2010-08-17 재단법인서울대학교산학협력재단 저항변화기록소자에 이용되는 스위칭 다이오드 및 이를이용한 저항변화기록소자와 저항변화 랜덤 액세스 메모리
JP5462490B2 (ja) 2009-01-19 2014-04-02 株式会社日立製作所 半導体記憶装置
JP4956598B2 (ja) 2009-02-27 2012-06-20 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
KR101497547B1 (ko) 2009-03-19 2015-03-02 삼성전자주식회사 비휘발성 메모리 소자
KR20110093309A (ko) * 2010-02-12 2011-08-18 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101780274B1 (ko) * 2011-05-04 2017-09-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR101144440B1 (ko) 2012-02-22 2012-05-10 권의필 비휘발성 메모리 및 그 제조방법
US9093369B2 (en) 2012-06-07 2015-07-28 Samsung Electronics Co., Ltd. Three-dimensional resistive random access memory devices, methods of operating the same, and methods of fabricating the same
KR20140068627A (ko) * 2012-11-28 2014-06-09 삼성전자주식회사 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법
US9620712B2 (en) * 2014-10-31 2017-04-11 Sandisk Technologies Llc Concave word line and convex interlayer dielectric for protecting a read/write layer
US9450023B1 (en) * 2015-04-08 2016-09-20 Sandisk Technologies Llc Vertical bit line non-volatile memory with recessed word lines
KR20210014497A (ko) * 2019-07-30 2021-02-09 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR20210091583A (ko) * 2020-01-14 2021-07-22 삼성전자주식회사 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치

Also Published As

Publication number Publication date
US11894053B2 (en) 2024-02-06
EP3852144A1 (en) 2021-07-21
US20230154534A1 (en) 2023-05-18
CN113130508A (zh) 2021-07-16
US11605428B2 (en) 2023-03-14
US20210217473A1 (en) 2021-07-15

Similar Documents

Publication Publication Date Title
KR20210091583A (ko) 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치
KR20210094105A (ko) 3 차원 메모리 어레이
US11587979B2 (en) Three dimensional memory array
KR20180113227A (ko) 3차원 반도체 메모리 장치
KR20200056877A (ko) 비휘발성 메모리 장치 및 이의 동작 방법
KR20210014497A (ko) 비휘발성 메모리 장치 및 이의 동작 방법
EP3944326B1 (en) Vertical nonvolatile memory device including memory cell string
KR20210083934A (ko) 가변 저항 메모리 소자
US11574677B2 (en) Nonvolatile memory device with vertical string including semiconductor and resistance change layers, and method of operating the same
KR20210083933A (ko) 가변 저항 메모리 소자
US20230121581A1 (en) Variable resistance memory device
US20220246679A1 (en) Variable resistance memory device
US11744088B2 (en) Memory device
US11545224B2 (en) Nonvolatile memory device and operating method of the same
KR20220130299A (ko) 가변 저항 메모리 소자
KR20230055281A (ko) 이차원 물질을 포함하는 박막 구조체 및 전자 소자
KR20220132716A (ko) 수직적층구조를 포함하는 메모리 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination