JP4956598B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Description
本発明装置は、図1に模式的に示すように、3次元メモリセルアレイ1、選択トランジスタの2次元アレイ2、Xデコーダ3、Yデコーダ4、及び、Zデコーダ5を備えて構成されている。2次元アレイ2、Xデコーダ3(第1デコーダに相当)、Yデコーダ4(第2デコーダに相当)、及び、Zデコーダ5(第3デコーダに相当)は共通の基板6上に形成されており、3次元メモリセルアレイ1は、2次元アレイ2の上方に配置されている。尚、以下の説明において、基板6の表面に平行で互いに直交する第1方向と第2方向を夫々X方向とY方向とし、基板6の表面と直交する第3方向をZ方向とする。
図5に示すメモリセル構造において、可変抵抗体29となる金属酸化物の多くは、成膜時に絶縁膜に近い高抵抗状態である場合が多い。特に、Co、Ni等のp型の金属の酸化物においては、通常の成膜方法でこのような傾向を示す。斯かる金属酸化物を用いた可変抵抗素子は、通常の書き込み動作前に金属酸化物に書き込み時の動作電圧より高い所定の電圧を可変抵抗素子の両端に印加し、可変抵抗体29をスイッチング動作可能な状態に変化させ、初期化する必要がある。この初期化動作を一般にフォーミングと呼ぶ。
図17のセット動作とリセット動作の各欄に、セット動作とリセット動作の夫々において、選択ビット線、非選択ワード線、選択ワード線、非選択ワード線、選択コモンプレート、非選択コモンプレートに夫々印加する電圧条件の一例を示す。書き込み対象のメモリセルは、初期化動作と同様に、選択ビット線、非選択ワード線、選択ワード線、非選択ワード線、選択コモンプレート、非選択コモンプレートの夫々に、図17に示す動作電圧を印加することで選択される。セット動作とリセット動作の夫々において、選択されたメモリセルの可変抵抗素子の一端には、選択された中間選択線を介して選択ビット線電圧が印加され、他端には、ダイオードを介して選択コモンプレート電圧が印加される。選択ビット線電圧が0Vであるので、可変抵抗素子の両端には、選択コモンプレート電圧からダイオードの順方向バイアス状態での電圧降下分を差し引いたセット動作電圧またはリセット動作電圧が印加される。これにより、選択メモリセルの可変抵抗素子には、選択コモンプレートから、選択メモリセル、選択された中間選択線、オン状態の選択トランジスタ、選択ビット線を経由するセット動作電流またはリセット動作電流が流れる。
図17の読み出し動作の欄に、読み出し動作において、選択ビット線、非選択ワード線、選択ワード線、非選択ワード線、選択コモンプレート、非選択コモンプレートに夫々印加する電圧条件の一例を示す。読み出し対象のメモリセルは、初期化動作や書き込み動作と同様に、選択ビット線、非選択ワード線、選択ワード線、非選択ワード線、選択コモンプレート、非選択コモンプレートの夫々に、図17に示す動作電圧を印加することで選択される。選択されたメモリセルの可変抵抗素子の一端には、選択された中間選択線を介して選択ビット線電圧が印加され、他端には、ダイオードを介して選択コモンプレート電圧が印加される。選択ビット線電圧が0Vであるので、可変抵抗素子の両端には、選択コモンプレート電圧からダイオードの順方向バイアス状態での電圧降下分を差し引いた読み出し動作電圧が印加される。これにより、選択メモリセルの可変抵抗素子には、選択コモンプレートから、選択メモリセル、選択された中間選択線、オン状態の選択トランジスタ、選択ビット線を経由する、可変抵抗素子の抵抗状態に応じた読み出し電流が流れる。この読み出し電流をビット線側或いはコモンプレート側に設けた電流検知回路で検出することで、可変抵抗素子の抵抗状態を判別することで、メモリセルに記憶されたデータを読み出せる。
次に、本発明装置の第2実施形態について説明する。上記第1実施形態では、選択トランジスタとして標準的なプレーナ型MOSトランジスタで構成したものを示した。図3に示す結線構成の2次元アレイ2では、プレーナ型MOSトランジスタで選択トランジスタ10を構成すると、図5或いは図12に示すように、ドレイン21、ソース22、ゲート25の各電極が平面的に配置されるとともに、ドレイン21とビット線14を接続するコンタクト孔27と、ソース22と接続する中間選択線11を形成するための貫通孔34を平面的に分離して形成する必要があり、1つの選択トランジスタ10の専有面積、つまりは、3次元メモリセルアレイ内の1つのメモリセルのXY平面内での専有面積が大きくなるという問題がある。当該問題に対して、選択トランジスタとして公知の縦型のMOSトランジスタを用いると、選択トランジスタ周りの結線構造をより単純化することができる。
次に、本発明装置の第3実施形態について説明する。上記第1及び第2実施形態では、2端子型のメモリセルとして1D1R型メモリセルを想定して説明したが、図1に示す構成の本発明装置は、1R型メモリセルを用いた場合においても可能である。このことは、本発明の特徴が、第1に、3次元メモリセルアレイ1と選択トランジスタ10の2次元アレイ2を、中間選択線11を介して組み合わせることで、3次元メモリセルアレイ1のXY平面内に存在する選択線がコモンプレート12だけで構成されるため、各層の2次元メモリセルアレイの形成時に高価な最先端露光装置によるフォトリソグラフィ工程を使用する必要がなく、3次元メモリセルアレイ1の製造コストを安価に抑えることができる点であり、第2に、3次元メモリセルアレイ1からメモリセルを選択するためのデコード処理を、Xデコーダ3とYデコーダ4とZデコーダ5の3つのデコーダに分解して、夫々1次元的に配列した選択線(ワード線、ビット線、コモンプレート)に対して行え、簡単な回路構成で実現できる点であり、何れも、メモリセルが1R型か1D1R型かに関係ないことから明らかである。
次に、本発明装置の第4実施形態について説明する。図23に示す3次元メモリセルアレイ1に使用する1R型メモリセル9の第3実施形態とは別の構成例につき説明する。尚、以下の図31〜図34では、説明の理解の容易のため、3次元メモリセルアレイ1を構成する各部には、第1乃至第3実施形態における対応する各部と同じ符号を付して説明する。
次に、本発明装置の第5実施形態について説明する。上記第1及び第2実施形態では、1D1R型メモリセルを構成するダイオードとして、PN接合またはショットキー接合によるダイオードで、順方向バイアス時と逆方向バイアス時で抵抗が数桁異なる素子を想定した。つまり、メモリセルに対する初期化動作、データの書き込み動作(セット動作とリセット動作)、及び、データの読み出し動作の各動作において、メモリセルに流れる電流の方向は、ダイオードの順方向に制限されるため、データの書き込み動作は、セット動作とリセット動作で可変抵抗素子の両端に印加する電圧を同極性とするユニポーラ動作を行う必要がある。
次に、本発明装置の第6実施形態について説明する。1D1R型メモリセルを構成する電流制限素子として双方向型のMIM型トンネル素子を用いた場合の別の構成例について、図38を参照して説明する。尚、以下の図38では、説明の理解の容易のため、3次元メモリセルアレイ1を構成する各部には、第1乃至第5実施形態における対応する各部と同じ符号を付して説明する。
1a: 2次元メモリセルアレイ
2: 選択トランジスタの2次元アレイ
3: Xデコーダ
3a: Xデコーダユニット
4: Yデコーダ
4a: Yデコーダユニット
5: Zデコーダ
5a: Zデコーダユニット
6: 基板
7: 可変抵抗素子
8: 電流制御素子(ダイオード)
9: メモリセル
10: 選択トランジスタ
11: 中間選択線
12: コモンプレート(第3選択線)
13: ワード線(第1選択線)
14: ビット線(第2選択線)
21: ドレイン
22: ソース
23: チャンネル領域
24: ゲート酸化膜
25: ゲート
26: 第1の層間絶縁膜
27: コンタクト孔
28: 第2の層間絶縁膜
29: 可変抵抗体(金属酸化膜)
29a:可変抵抗体(初期化部分)
29b:可変抵抗体(非初期化部分)
29c:可変抵抗体(酸素欠損の少ない部位)
29d:可変抵抗体(酸素欠損の多い部位)
29e:可変抵抗体(初期化された部位)
30: 第1電極(金属電極膜)
31: 金属材料(柱状金属)
32: 多結晶シリコン膜(p型多結晶シリコン膜)
33: 多結晶シリコン膜(n型多結晶シリコン膜)
34: 貫通孔
35: 素子分離領域
36: ダミーゲート
37: 金属膜
40: 信号配線
41: レジストパターン
42: 絶縁膜
43: コンタクト金属
44: トンネル絶縁膜
Claims (18)
- 電圧印加により抵抗特性が変化する不揮発性の可変抵抗素子を備えた2端子型のメモリセルが、互いに直交する第1方向、第2方向、及び、第3方向に夫々複数、3次元マトリクス状に配置された3次元メモリセルアレイを有する不揮発性半導体記憶装置であって、
前記第1方向及び前記第2方向に平面的に拡張する平板状の導電体または半導体で形成された平板電極が、層間絶縁膜を介して2層以上前記第3方向に積層され、
積層された2層以上の前記平板電極とその間の前記層間絶縁膜を前記第3方向に貫通する貫通孔が、前記平板電極の各層に複数形成され、
前記第3方向に延伸する柱状の導電体で形成された柱状電極が、前記貫通孔内を1つずつ前記平板電極と接触せずに貫通し、
1層の前記平板電極と1本の前記柱状電極に挟まれた環状部が、前記メモリセルの1つずつに対応して形成され、
前記可変抵抗素子を構成する金属酸化物の可変抵抗材料が、前記環状部の夫々に環状に形成され、前記環状の可変抵抗材料の外周面が前記平板電極と電気的に接続し、内周面が前記柱状電極と電気的に接続して、前記可変抵抗素子が前記メモリセル毎に形成され、
前記第3方向の同じ位置に配置された複数の前記メモリセルが、前記平板電極を介して相互に接続し、前記第1方向と前記第2方向の夫々同じ位置に配置された複数の前記メモリセルが、前記柱状電極を介して相互に接続し、
前記環状部の夫々において、前記可変抵抗材料の外周面または内周面の一方側において、ショットキー接合となる界面が形成され、
前記可変抵抗材料の前記環状部内の少なくとも前記ショットキー接合側に位置する一部が、前記可変抵抗材料と同じ材料で構成される非活性化領域を介して前記第3方向に分離して形成されていることを特徴とする不揮発性半導体記憶装置。 - 電圧印加により抵抗特性が変化する不揮発性の可変抵抗素子を備えた2端子型のメモリセルが、互いに直交する第1方向、第2方向、及び、第3方向に夫々複数、3次元マトリクス状に配置された3次元メモリセルアレイを有する不揮発性半導体記憶装置であって、
前記第1方向及び前記第2方向に平面的に拡張する平板状の導電体または半導体で形成された平板電極が、層間絶縁膜を介して2層以上前記第3方向に積層され、
積層された2層以上の前記平板電極とその間の前記層間絶縁膜を前記第3方向に貫通する貫通孔が、前記平板電極の各層に複数形成され、
前記第3方向に延伸する柱状の導電体で形成された柱状電極が、前記貫通孔内を1つずつ前記平板電極と接触せずに貫通し、
1層の前記平板電極と1本の前記柱状電極に挟まれた環状部が、前記メモリセルの1つずつに対応して形成され、
前記可変抵抗素子を構成する金属酸化物の可変抵抗材料が、前記環状部の夫々に環状に形成され、前記環状の可変抵抗材料の外周面が前記平板電極と電気的に接続し、内周面が前記柱状電極と電気的に接続して、前記可変抵抗素子が前記メモリセル毎に形成され、
前記第3方向の同じ位置に配置された複数の前記メモリセルが、前記平板電極を介して相互に接続し、前記第1方向と前記第2方向の夫々同じ位置に配置された複数の前記メモリセルが、前記柱状電極を介して相互に接続し、
前記環状部の夫々において、前記可変抵抗材料の外周面または内周面の一方側において、ショットキー接合となる界面が形成され、前記可変抵抗材料の前記環状部内の少なくとも前記ショットキー接合側に位置する一部が、前記第3方向に分離して形成され、
前記金属酸化物が環の径方向に酸素欠損濃度の分布を有し、外周側の酸素欠損濃度が内周側の酸素欠損濃度より低いことを特徴とする不揮発性半導体記憶装置。 - 前記可変抵抗材料の前記環状部内の少なくとも前記ショットキー接合側に位置する一部が、前記可変抵抗材料と同じ材料で構成される非活性化領域を介して前記第3方向に分離していることを特徴とする請求項2に記載の不揮発性半導体記憶装置。
- 前記メモリセルが、前記可変抵抗素子と2端子型で双方向型の電流制御素子を直列接続して構成され、
前記環状の可変抵抗材料の外周面と前記平板電極の境界部分にトンネル絶縁膜が環状に挿入され、前記トンネル絶縁膜が前記可変抵抗材料と前記平板電極に挟持された構造の前記電流制御素子が形成されていることを特徴とする請求項2または3に記載の不揮発性半導体記憶装置。 - 前記メモリセルが、前記可変抵抗素子と2端子型の電流制御素子を直列接続して構成され、
前記電流制御素子が、多結晶シリコンのPN接合、多結晶シリコンと金属または金属シリサイドのショットキー接合、或いは、金属酸化物半導体と金属のショットキー接合によるダイオードとして、前記環状の可変抵抗材料の外周に環状に形成されていることを特徴とする請求項1〜3の何れか1項に記載の不揮発性半導体記憶装置。 - 前記平板電極の前記環状の可変抵抗材料と接する環状の端縁部分と前記環状の端縁部分を除く本体部分の一方がp型またはn型の不純物を拡散させた多結晶シリコンであり、他方が逆の導電型の不純物を拡散させた多結晶シリコンであり、その界面に環状にPN接合が形成されていることを特徴とする請求項5に記載の不揮発性半導体記憶装置。
- 前記平板電極の前記環状の可変抵抗材料と接する環状の端縁部分を除く本体部分が、p型またはn型の不純物を拡散させた多結晶シリコンであり、前記環状の端縁部分に、金属または金属シリサイドが形成され、前記多結晶シリコンと前記金属または金属シリサイドの界面に環状にショットキー接合が形成されていることを特徴とする請求項5に記載の不揮発性半導体記憶装置。
- 電圧印加により抵抗特性が変化する不揮発性の可変抵抗素子を備えた2端子型のメモリセルが、互いに直交する第1方向、第2方向、及び、第3方向に夫々複数、3次元マトリクス状に配置された3次元メモリセルアレイを有する不揮発性半導体記憶装置であって、
前記第1方向及び前記第2方向に平面的に拡張する平板状の導電体または半導体で形成された平板電極が、層間絶縁膜を介して2層以上前記第3方向に積層され、
積層された2層以上の前記平板電極とその間の前記層間絶縁膜を前記第3方向に貫通する貫通孔が、前記平板電極の各層に複数形成され、
前記第3方向に延伸する柱状の導電体で形成された柱状電極が、前記貫通孔内を1つずつ前記平板電極と接触せずに貫通し、
1層の前記平板電極と1本の前記柱状電極に挟まれた環状部が、前記メモリセルの1つずつに対応して形成され、
前記可変抵抗素子を構成する金属酸化物の可変抵抗材料が、前記環状部の夫々に環状に形成され、前記環状の可変抵抗材料の外周面が前記平板電極と電気的に接続し、内周面が前記柱状電極と電気的に接続して、前記可変抵抗素子が前記メモリセル毎に形成され、
前記第3方向の同じ位置に配置された複数の前記メモリセルが、前記平板電極を介して相互に接続し、前記第1方向と前記第2方向の夫々同じ位置に配置された複数の前記メモリセルが、前記柱状電極を介して相互に接続し、
前記環状部の夫々において、前記可変抵抗材料の外周面または内周面の一方側において、ショットキー接合となる界面が形成され、前記可変抵抗材料の前記環状部内の少なくとも前記ショットキー接合側に位置する一部が、前記第3方向に分離して形成され、
前記平板電極が金属導電体で構成され、
前記金属酸化物が前記平板電極を構成する導電材料の酸化物であることを特徴とする不揮発性半導体記憶装置。 - 前記メモリセルが、前記可変抵抗素子と2端子型で双方向型の電流制御素子を直列接続して構成され、
前記環状の可変抵抗材料の内周面と前記柱状電極の境界部分にトンネル絶縁膜が環状に挿入され、前記トンネル絶縁膜が前記可変抵抗材料と前記柱状電極に挟持された構造の前記電流制御素子が形成されていることを特徴とする請求項8に記載の不揮発性半導体記憶装置。 - 前記可変抵抗材料の前記環状部内の少なくとも前記ショットキー接合側に位置する一部が、前記層間絶縁膜を介して前記第3方向に分離していることを特徴とする請求項8または9に記載の不揮発性半導体記憶装置。
- 前記貫通孔が、前記第1方向及び前記第2方向に夫々複数、2次元マトリクス状に配置されていることを特徴とする請求項1〜10の何れか一項に記載の不揮発性半導体記憶装置。
- 前記金属酸化物として、Ni、Co、Ti、Ta、Hf、Cu、Zr、Al、及び、Nbから選択される1つの元素の酸化物を用いることを特徴とする請求項1〜11の何れか1項に記載の不揮発性半導体記憶装置。
- 電圧印加により抵抗特性が変化する不揮発性の可変抵抗素子を備えた2端子型のメモリセルが、互いに直交する第1方向、第2方向、及び、第3方向に夫々複数、3次元マトリクス状に配置された3次元メモリセルアレイを有する不揮発性半導体記憶装置の製造方法であって、
前記3次元メモリセルアレイを形成する工程が、
所定の基板上に、前記基板表面と直交する前記第3方向に、層間絶縁膜と導電体または半導体からなる平板電極を交互に複数回堆積して多層膜構造を形成する工程と、
前記多層膜構造を前記第3方向に貫通し、前記第1方向と前記第2方向に夫々複数2次元マトリクス状に配列された貫通孔を形成する工程と、
前記貫通孔の側壁面に前記可変抵抗素子を構成する金属酸化物の可変抵抗材料を環状に形成する工程と、
前記貫通孔の内部に導電体を充填して前記第3方向に延伸する柱状電極を形成する工程と、を有し、
1層の前記平板電極と1本の前記柱状電極に挟まれた環状部に、前記メモリセルが1つずつ形成され、
前記可変抵抗材料を環状に形成する工程と前記柱状電極を形成する工程により、前記環状部の夫々において、前記可変抵抗材料の外周面または内周面の一方で、ショットキー接合となる界面が形成され、
更に、前記環状部内の前記可変抵抗材料に対して、高抵抗状態の抵抗特性をスイッチング動作可能に初期化する工程を有し、
前記初期化する工程によって初期化されない前記可変抵抗材料の一部の領域を介して、前記可変抵抗材料の前記環状部内の少なくとも前記ショットキー接合側の一部を、前記第3方向に分離することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記多層膜構造を形成する工程において、前記平板電極となるp型またはn型の不純物を拡散させた多結晶シリコン層と前記層間絶縁膜を交互に複数回堆積して前記多層膜構造を形成し、
前記貫通孔を形成する工程の後に、前記貫通孔の側壁面に露出した複数の前記多結晶シリコン層の環状の端部の夫々にPN接合またはショットキー接合を有するダイオードを環状に形成し、
前記可変抵抗材料を環状に形成する工程において、前記ダイオードが形成された後の前記貫通孔の側壁面に前記可変抵抗材料を環状の膜状に、外側面が前記ダイオードの内側面と接するように形成し、
前記貫通孔の底部に堆積した前記可変抵抗材料を除去した後、前記柱状電極を形成する工程を実行することを特徴とする請求項13に記載の不揮発性半導体記憶装置の製造方法。 - 前記ダイオードを環状に形成する工程において、前記貫通孔の側壁面に露出した複数の前記多結晶シリコン層の環状の端面から、前記多結晶シリコン層に予め拡散した不純物とは逆導電型の不純物を拡散させてPN接合を有するダイオードを環状に形成することを特徴とする請求項14に記載の不揮発性半導体記憶装置の製造方法。
- 前記ダイオードを環状に形成する工程において、前記貫通孔の側壁面に露出した複数の前記多結晶シリコン層の環状の端面に、自己整合的にシリサイドを形成し、前記多結晶シリコン層と前記シリサイドの界面にショットキー接合を有するダイオードを環状に形成することを特徴とする請求項14に記載の不揮発性半導体記憶装置の製造方法。
- 前記可変抵抗材料を環状に形成する工程において、前記貫通孔の側壁面に内接する金属酸化物からなる前記可変抵抗材料の環状膜を形成し、前記可変抵抗材料の環状膜の内側壁面に接触するように前記金属酸化物より酸化され易い金属を形成して、前記金属酸化物の内周側表面を固相反応により還元し、前記金属酸化物の酸素欠損濃度を外周側より内周側の方を高くすることを特徴とする請求項13〜16の何れか1項に記載の不揮発性半導体記憶装置の製造方法。
- 電圧印加により抵抗特性が変化する不揮発性の可変抵抗素子を備えた2端子型のメモリセルが、互いに直交する第1方向、第2方向、及び、第3方向に夫々複数、3次元マトリクス状に配置された3次元メモリセルアレイを有する不揮発性半導体記憶装置の製造方法であって、
前記3次元メモリセルアレイを形成する工程が、
所定の基板上に、前記基板表面と直交する前記第3方向に、層間絶縁膜と所定の金属材料からなる平板電極を交互に複数回堆積して多層膜構造を形成する工程と、
前記多層膜構造を前記第3方向に貫通し、前記第1方向と前記第2方向に夫々複数2次元マトリクス状に配列された貫通孔を形成する工程と、
前記貫通孔の側壁面に前記可変抵抗素子となる可変抵抗材料を環状に形成する工程と、
前記貫通孔の内部に導電体を充填して前記第3方向に延伸する柱状電極を形成する工程と、を有し、
前記可変抵抗材料を環状に形成する工程において、前記貫通孔の側壁面に露出した複数の前記平板電極の前記金属材料を前記貫通孔側から酸化して、金属酸化物の前記可変抵抗材料を前記貫通孔の側壁面の外周側に形成し、
前記環状部の夫々において、前記可変抵抗材料の外周面または内周面の一方で、ショットキー接合となる界面が形成され、1層の前記平板電極と1本の前記柱状電極に挟まれた環状部に、前記メモリセルが1つずつ形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
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