JP5676364B2 - 半導体記憶装置 - Google Patents
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Description
図1は、本発明の実施形態1に係る半導体記憶装置の構造を示す俯瞰図である。実際の構造では選択線同士を絶縁する層間絶縁膜があるが、記載の便宜上省略している。以下、図1に示す構造について説明する。
以下では、本実施形態1に係る半導体記憶装置の製造方法を説明する。
図6Aは、ゲート間絶縁層005と半導体層006を積層する工程の側断面図である。基板001の上部に絶縁層004を成膜した後、ゲート間絶縁層005と半導体層006を交互に積層し、N層目の半導体層006を成膜する。最後にN+1層目のゲート間絶縁層005を成膜する。ここでは図1と同様にN=5としている。
以上、本実施形態1に係る半導体記憶装置のメモリセル部分を形成する工程について説明した。
以上のように、本実施形態1に係る半導体記憶装置は、積層体007の上方に第1選択線002と第2選択線003が配置され、溝構造008の底部にはゲート絶縁層009が形成されて下層と導通しないようになっている。2つの選択線を積層体007の上方に配置しているので、積層体007の下方にいずれかの選択線を配置したときのように下層と電気的導通をとる必要がなくなり、溝構造008の底部をいったん除去する工程が不要になる。すなわり、溝構造008の底部をいったん除去する工程によってチャネル層010にダメージを与えることがなくなり、チャネル層010の特性を良好に保つことができる点で有利である。
実施形態1では、第1選択線002と第2選択線003を積層体007の上方に配置することにより、溝構造008の底部をいったん除去することなくメモリセル017を形成したメモリ構造を説明した。本発明の実施形態2では、第2選択線003に相当する配線を溝構造008の底部下方に形成しつつ、溝構造008の底部をいったん除去することなくメモリセル017を形成したメモリ構造を説明する。
図17は、本実施形態2に係る半導体記憶装置の構造を示す俯瞰図である。実際の構造では選択線同士を絶縁する層間絶縁膜があるが、記載の便宜上省略している。以下、図17に示す構造について説明する。
以下では、本実施形態2に係る半導体記憶装置の製造方法を説明する。
図22Aは、ゲート電極026を形成する工程を示す側断面図である。基板001上部に絶縁層004を成膜した後、ゲート電極026となる多結晶シリコン膜を成膜し、ゲート電極026の形状に加工する。加工は例えばリソグラフィとドライエッチングにより実施される。その後、ゲート電極026の間のスペースを絶縁層029で埋める。
次に、図11と同様に、絶縁層021をエッチバックすることにより、抵抗変化材料層011の最上表面の高さが、N層目のゲート間絶縁層005Nの最上層005NUの標高よりも低く、N層目のゲート間絶縁層005Nの最下層005NDの標高よりも高くなるように加工する。
以上、本実施形態2に係る半導体記憶装置のメモリセル部分を形成する工程について説明した。
以上のように、本実施形態2に係る半導体記憶装置は、実施形態1と同様にチャネル層010を1層構造としているので、実施形態1と同様の効果を発揮することができる。また、第2選択線003に相当する配線を溝構造008の底部に配置しているので、積層体007と各配線からなる構造の密度をより高めることができる。
002 第1選択線
003 第2選択線
004 絶縁層
005 絶縁層
005N N層目の絶縁膜層
005N+1 N+1層目の絶縁膜層
005NU N層目の絶縁膜層の最上層
005ND N層目の絶縁膜層の最下層
006 半導体層
007 積層体
008 溝構造
009 ゲート絶縁層
010 チャネル層
010S チャネル層の表面領域
010B チャネル層の溝底領域
011 抵抗変化材料層
012 コンタクト
013 U字型チェイン
014 チェイン選択トランジスタ
015 チェイン選択トランジスタ
016 セル選択トランジスタ
017 メモリセル
018 選択ゲート配線
019 チャネル層010を残す領域
020 チャネル層010を除去する領域
021 絶縁層
022 絶縁層
023 溝
024 絶縁層
025 コンタクトホール
026 ゲート電極
027 I字型チェイン
028 トランジスタ
029 絶縁層
Claims (17)
- 半導体素子を形成する基板と、
前記基板の上方に設けられた絶縁層と、
前記絶縁層の上方に設けられた第1および第2選択線と、
前記第1および第2選択線と前記絶縁層との間に設けられ、半導体層と絶縁体層が積層された構造を有する第1および第2積層体と、
前記第1および第2積層体の側面と、前記絶縁層の上面のうち前記第1積層体と前記第2積層体の間隙部分とに沿って設けられるゲート絶縁層と、
前記ゲート絶縁層の表面に沿って設けられるチャネル層と、
前記チャネル層の表面に沿って設けられ、電流によって抵抗値が変化する抵抗変化材料を含む抵抗変化材料層と、
を備え、
前記第1選択線と前記第2選択線は、前記チャネル層と電気的に接続され、前記チャネル層または前記抵抗変化材料層を介して前記第1選択線と前記第2選択線との間で電流が流れるように配置されている
ことを特徴とする半導体記憶装置。 - 請求項1において、
前記チャネル層は、
前記第1積層体の上端部分で前記第1選択線に電気的に接続されており、
前記第2積層体の上端部分で前記第2選択線に電気的に接続されている
ことを特徴とする半導体記憶装置。 - 請求項2において、
前記絶縁層の上方に前記第1積層体と前記第2積層体を交互に配置し、
前記第1選択線は、前記第2選択線の上方に前記第2選択線と交差する方向で配置されている
ことを特徴とする半導体記憶装置。 - 請求項1において、
前記抵抗変化材料層は、
前記第1および第2積層体の側面のうち、前記第1および第2積層体の最上段から数えて2段目の底面よりも下方に設けられている
ことを特徴とする半導体記憶装置。 - 請求項1において、
前記第1積層体の側面に設けられている前記抵抗変化材料層と、前記第2積層体の側面に設けられている前記抵抗変化材料層との間に、第2絶縁層を設けた
ことを特徴とする半導体記憶装置。 - 請求項1において、前記チャネル層は単層である
ことを特徴とする半導体記憶装置。 - 請求項1において、
前記半導体層と前記チャネル層は多結晶シリコン層で形成されている
ことを特徴とする半導体記憶装置。 - 請求項1において、
前記絶縁体層と前記ゲート絶縁層はシリコン酸化膜で形成されている
ことを特徴とする半導体記憶装置。 - 半導体素子を形成する基板と、
前記基板の上方に設けられた第1選択線と、
前記第1選択線と前記基板との間に設けられ、半導体層と絶縁体層が積層された構造を有する第1および第2積層体と、
前記第1積層体と前記第2積層体の間隙部分の下方に設けられる第2選択線と、
前記第1および第2積層体の側面と、前記第2選択線の上面のうち前記第1積層体と前記第2積層体の間隙部分とに沿って設けられるゲート絶縁層と、
前記ゲート絶縁層の表面に沿って設けられるチャネル層と、
前記チャネル層の表面に沿って設けられ、電流によって抵抗値が変化する抵抗変化材料を含む抵抗変化材料層と、
を備え、
前記第1選択線は前記チャネル層と電気的に接続され、前記第2選択線は前記間隙部分の下方において前記ゲート絶縁層と電気的に接続され、前記チャネル層または前記抵抗変化材料層を介して前記第1選択線と前記第2選択線との間で電流が流れるように配置されている
ことを特徴とする半導体記憶装置。 - 請求項9において、
前記第2選択線は、前記ゲート絶縁層、前記チャネル層、および前記第2選択線を用いて構成されるトランジスタのゲート電極として構成されている
ことを特徴とする半導体記憶装置。 - 請求項9において、
前記チャネル層は、
前記第1積層体の上端部分で前記第1選択線に電気的に接続されている
ことを特徴とする半導体記憶装置。 - 請求項11において、
前記基板の上方に前記第1積層体と前記第2積層体を交互に配置し、
前記第1選択線は、前記第2選択線と交差する方向で配置されている
ことを特徴とする半導体記憶装置。 - 請求項9において、
前記抵抗変化材料層は、
前記第1および第2積層体の側面のうち、前記第1および第2積層体の最上段から数えて2段目の底面よりも下方に設けられている
ことを特徴とする半導体記憶装置。 - 請求項9において、
前記第1積層体の側面に設けられている前記抵抗変化材料層と、前記第2積層体の側面に設けられている前記抵抗変化材料層との間に、第2絶縁層を設けた
ことを特徴とする半導体記憶装置。 - 請求項9において、前記チャネル層は単層である
ことを特徴とする半導体記憶装置。 - 請求項9において、
前記半導体層、前記チャネル層、および前記第2選択線は多結晶シリコン層で形成されている
ことを特徴とする半導体記憶装置。 - 請求項9において、
前記絶縁体層と前記ゲート絶縁層はシリコン酸化膜で形成されている
ことを特徴とする半導体記憶装置。
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