KR20150027754A - 수직 비트 라인 위 및 아래에 인터리브된 수직 선택 디바이스들을 구비하는 3차원 비휘발성 스토리지 - Google Patents
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Abstract
메모리 소자들의 3-차원 어레이가 이들을 가로질러 적용되는 하나 이상의 전압 차이들에 응답하여 전기적 전도성/저항성의 레벨을 가역적으로 변경시킨다. 반도체 기판 위의 상이한 거리에 배치되는 복수의 평면들을 가로질러 메모리 소자들이 형성된다. 모든 평면들의 메모리 소자들에 연결되는 로컬 비트 라인들은 복수의 평면들을 통해 기판으로부터 수직 지향다. 수직 지향 선택 디바이스들이 로컬 비트 라인들을 글로벌 비트 라인들에 연결시키기 위해 사용된다. 수직 지향 선택 디바이스들의 제 1 서브세트는 수직 지향 비트 라인들 위에 배치되고, 수직 지향 선택 디바이스들의 제 2 서브세트는 수직 지향 비트 라인들 아래에 (수직 지향 선택 디바이스의 제 1 서브세트와 서로 엇갈리도록) 배치된다.
Description
본 출원은 2012년 5월 15일에 출원되었으며, 발명의 명칭이 "수직 비트 라인 위 및 아래에 인터리브된 수직 선택 디바이스들을 구비하는 3차원 비휘발성 스토리지"인 미국 가출원번호 61/647,488의 우선권을 주장하는 것으로서 이 전체는 본 출원에 참조로 통합된다.
본 발명은 비휘발성 스토리지용 기술에 관한 것이다.
비휘발성 메모리의 일 예는 낮은(low) 또는 높은(high) 저항 상태로 세트될 수 있고, 후속하여 초기 상태로 리세트될 때까지 상기 상태로 남아있을 수 있는 가변 저항 메모리 소자들을 사용한다. 이 가변 저항 메모리 소자들은 2 개의 수직으로 연장되는 도체들(전형적으로, 비트 라인 및 워드 라인) 사이에 개별적으로 연결되며, 이들은 2 차원 어레이에서 서로 교차한다. 그러한 메모리 소자의 상태는 일반적으로, 교차하는 도체들 상에 놓이는 적절한 전압들에 의해 변경된다. 이들 전압은 필연적으로 다른 다수의 비선택된 메모리 소자들에 또한 인가되므로 (이는 상기 비선택된 메모리 소자들이 프로그래밍 또는 판독되는 상기 선택된 메모리 소자들과 동일한 도체들을 따라 연결되기 때문이다), 다이오드들이 일반적으로 그들을 통해 흐를 수 있는 누설 전류들을 감소시키도록 상기 가변 저항 소자들과 직렬로 연결된다. 다수의 메모리 소자들로 판독 또는 프로그래밍 동작들을 병렬로 수행해야할 필요성은 판독 및 프로그래밍 전압들을 아주 많은 수의 다른 메모리 소자들에 인가해야하는 결과를 가져온다. 가변 저항 소자들 및 관련 다이오드들의 어레이의 일례가 미국 특허출원 공개번호 US2009/0001344에 개시되어 있다.
도 1은 가변 저항 메모리 소자들의 예시적인 3차원 어레이 - 이 어레이는 수직 비트 라인들을 구비한다 - 부분의 등가 회로도이다.
도 2는 도 1의 메모리 어레이를 이용하는 재프로그래밍 가능한 비휘발성 메모리 시스템의 개략적인 블록도로서, 상기 메모리 시스템의 호스트 시스템과의 연결을 나타낸다.
도 3은 일부 구조가 부가된, 도 1의 3차원 어레이의 2개의 평면들과 기판의 평면도이다.
도 4는 내부에 데이터를 프로그래밍하는 효과를 보이도록 주석이 달린 도 3의 평면들 중 하나의 부분의 확대도이다.
도 5는 데이터를 판독하는 효과를 보이도록 주석이 달린 도 3의 평면들 중 하나의 부분의 확대도이다.
도 6은 구현의 제 1 특정 실시 예에 따른 도 1에 도시된 입체 배열의 부분의 아이소메트릭 도이다.
도 7은 가변 저항 메모리 소자들의 예시적인 3차원 어레이의 등가회로도로서, 이 어레이는 (둘 다 기판내가 아닌 기판 위에 있는) 수직 비트 라인들과 필라(pillar) 선택 층을 구비한다.
도 8a는 수직 비트 라인, 수직 지향 선택 디바이스 및 글로벌 비트 라인을 도시하는 개략도이다.
도 8b는 수직 비트 라인, 수직 지향 선택 디바이스 및 글로벌 비트 라인을 도시하는 평면도이다.
도 9는 기판 위의 수직 비트라인, 기판 위의 수직 지향 선택 디바이스들 및 기판내의 로우(row)선택 라인 드라이버를 도시하는 메모리 시스템의 일부분의 개략도이다.
도 10은 상기 기판 위의 수직 로컬 비트 라인들과 이 비트라인들을 글로벌 비트라인들에 연결하는 상기 기판 위의 수직 지향 선택 디바이스들을 갖는 메모리 구조의 일 실시 예를 도시한다.
도 11은 수직 비트 라인들 및 상기 기판 위의 수직 지향 선택 디바이스를 나타내는 메모리 시스템의 부분의 개략도이다.
도 12는 수직 비트 라인들, 상기 기판 위의 수직 지향 선택 디바이스들 및 상기 기판 내의 로우 선택 라인 드라이버들이 도시된 메모리 시스템의 부분의 개략도이다.
도 13은 도 10의 구조를 제조하기 위한 프로세스의 일 실시 예를 설명하는 흐름도이다.
14A - 14F는 도 13의 프로세스 동안 10의 구조를 도시하는 도면이다.
도 15는 수직 비트 라인들, 상기 기판 위의 수직 지향 선택 디바이스들 및 워드라인 코움들(연결된 워드라이들)을 나타낸 메모리 시스템의 부분의 개략도이ㄷ다.
도 16은 2개의 워드 라인 코움들과 복수의 수직 비트 라인들의 평면도이다.
도 17A 및 17B는 메모리 시스템의 부분의 회로도로서, 워드라인들의 코움들을 보여준다.
도 18A 및 18B는 메모리 시스템을 프로그래밍하기 위한 실시 예들 설명하는 흐름도이다.
도 19는 프로그래밍 동작을 묘사하는, 메모리 시스템의 부분의 개략도이다.
도 20은 메모리 시스템을 판독하기 위한 일 실시 예를 나타낸 흐름도이다.
도 21은 프로그래밍 동작을 도시하는, 메모리 시스템의 부분의 개략도이다.
도 22는 상기 기판 위의 수직 로컬 비트라인들, 상기 비트라인들을 글로벌 비트라인들에 연결하는 상기 기판 위의 수직 지향 선택 디바이스들을 나타낸 메모리 구조의 일 실시 예를 도시한다.
도 23은 도 22의 구조에 대한 메모리 동작을 수행하기 위한 프로세스의 일 실시 예를 설명하는 흐름도이다.
도 24는 판독 동작을 나타내는 메모리 시스템의 부분의 개략도이다.
도 25는 프로그램 동작을 나타내는 메모리 시스템의 부분의 개략도이다.
도 26는 2개의 워드 라인 코움들, 다수의 수직 비트라인들 및 메모리 셀의 다수의 조각들의 평면도이다.
도 27은 5개의 워드라인 코움들. 다수의 수직 비트라인들 및 메모리 셀의 다수의 조각들의 평면도이다.
도 2는 도 1의 메모리 어레이를 이용하는 재프로그래밍 가능한 비휘발성 메모리 시스템의 개략적인 블록도로서, 상기 메모리 시스템의 호스트 시스템과의 연결을 나타낸다.
도 3은 일부 구조가 부가된, 도 1의 3차원 어레이의 2개의 평면들과 기판의 평면도이다.
도 4는 내부에 데이터를 프로그래밍하는 효과를 보이도록 주석이 달린 도 3의 평면들 중 하나의 부분의 확대도이다.
도 5는 데이터를 판독하는 효과를 보이도록 주석이 달린 도 3의 평면들 중 하나의 부분의 확대도이다.
도 6은 구현의 제 1 특정 실시 예에 따른 도 1에 도시된 입체 배열의 부분의 아이소메트릭 도이다.
도 7은 가변 저항 메모리 소자들의 예시적인 3차원 어레이의 등가회로도로서, 이 어레이는 (둘 다 기판내가 아닌 기판 위에 있는) 수직 비트 라인들과 필라(pillar) 선택 층을 구비한다.
도 8a는 수직 비트 라인, 수직 지향 선택 디바이스 및 글로벌 비트 라인을 도시하는 개략도이다.
도 8b는 수직 비트 라인, 수직 지향 선택 디바이스 및 글로벌 비트 라인을 도시하는 평면도이다.
도 9는 기판 위의 수직 비트라인, 기판 위의 수직 지향 선택 디바이스들 및 기판내의 로우(row)선택 라인 드라이버를 도시하는 메모리 시스템의 일부분의 개략도이다.
도 10은 상기 기판 위의 수직 로컬 비트 라인들과 이 비트라인들을 글로벌 비트라인들에 연결하는 상기 기판 위의 수직 지향 선택 디바이스들을 갖는 메모리 구조의 일 실시 예를 도시한다.
도 11은 수직 비트 라인들 및 상기 기판 위의 수직 지향 선택 디바이스를 나타내는 메모리 시스템의 부분의 개략도이다.
도 12는 수직 비트 라인들, 상기 기판 위의 수직 지향 선택 디바이스들 및 상기 기판 내의 로우 선택 라인 드라이버들이 도시된 메모리 시스템의 부분의 개략도이다.
도 13은 도 10의 구조를 제조하기 위한 프로세스의 일 실시 예를 설명하는 흐름도이다.
14A - 14F는 도 13의 프로세스 동안 10의 구조를 도시하는 도면이다.
도 15는 수직 비트 라인들, 상기 기판 위의 수직 지향 선택 디바이스들 및 워드라인 코움들(연결된 워드라이들)을 나타낸 메모리 시스템의 부분의 개략도이ㄷ다.
도 16은 2개의 워드 라인 코움들과 복수의 수직 비트 라인들의 평면도이다.
도 17A 및 17B는 메모리 시스템의 부분의 회로도로서, 워드라인들의 코움들을 보여준다.
도 18A 및 18B는 메모리 시스템을 프로그래밍하기 위한 실시 예들 설명하는 흐름도이다.
도 19는 프로그래밍 동작을 묘사하는, 메모리 시스템의 부분의 개략도이다.
도 20은 메모리 시스템을 판독하기 위한 일 실시 예를 나타낸 흐름도이다.
도 21은 프로그래밍 동작을 도시하는, 메모리 시스템의 부분의 개략도이다.
도 22는 상기 기판 위의 수직 로컬 비트라인들, 상기 비트라인들을 글로벌 비트라인들에 연결하는 상기 기판 위의 수직 지향 선택 디바이스들을 나타낸 메모리 구조의 일 실시 예를 도시한다.
도 23은 도 22의 구조에 대한 메모리 동작을 수행하기 위한 프로세스의 일 실시 예를 설명하는 흐름도이다.
도 24는 판독 동작을 나타내는 메모리 시스템의 부분의 개략도이다.
도 25는 프로그램 동작을 나타내는 메모리 시스템의 부분의 개략도이다.
도 26는 2개의 워드 라인 코움들, 다수의 수직 비트라인들 및 메모리 셀의 다수의 조각들의 평면도이다.
도 27은 5개의 워드라인 코움들. 다수의 수직 비트라인들 및 메모리 셀의 다수의 조각들의 평면도이다.
본 명세서에 기재된 기술은 메모리 소자의 3 차원 어레이 - 상기 어레이의 어레이의 비트라인들은 수직으로 지향된다 - 구조에 관한 것이다. 즉, 단순히 일반적인 반도체 기판상에 기존의 복수를 2차원 어레이 - 각각의 2차원 어레이는 그 자신의 비트라인들을 구비한다 - 을 적층하는 대신, 다수의 2차원 어레이들이 개별 평면들에서 서로의 상부에 적층되고, 상기 평면들을 통해 연장하는 공통 비트라인들을 공유하다. 일 실시 예에서, 수직 지향 선택 디바이스들이 로컬 비트라인들을 글로벌 비트라인들에 연결하기 위해 사용된다. 수직 지향 선택 디바이스들의 제 1 서브 세트가 수직 지향 비트라인들 위에 위치하고, (수직 지향 선택 디바이스의 제 1 서브 세트와 인터리브되는) 수직 지향 선택 디바이스들의 제 2 서브 세트 수직 지향 비트 라인 아래에 위치 위에 위치된다.
3차원 어레이에서 사용되는 메모리 소자들은 바람직하게는 가변 저항 메모리 소자이다. 즉, 개별 메모리 소자들의 저항 (및 따라서, 컨덕턴스의 반대)은 통상적으로 메모리 소자가 접속되는 직교 교차 도체에 걸쳐 놓이는 전압의 결과로서 변경된다. 가변 저항 소자의 종류에 따라, 상태가 그 양단의 전압, 그를 통한 전류 레벨, 그 양단의 전계의 량, 그에 인가되는 열의 레벨 등에 응답하여 변경될 수 있다. 일부 가변 저항 소자의 물질과 더불어, 전압, 전류, 전계, 열, 소자에 인가되시간의 량 등은 도통 상태가 변경되는 때 발생하는 방향을 결정하다. 이러한 상태 변경 동작 사이에서, 메모리 소자의 저항은 변경되지 않는 상태가 되어 비휘발성이된다. 상기 요약된 3차원 어레이 구조는 서로 다른 속성 및 동작 특성을 갖는 이러한 다양한 물질로부터 선택되는 메모리 소자 물질로 구현될 수 있다.
상기 메모리 소자의 저항 및 따라서 그것의 검출 가능한 기억 상태가 반복적으로 초기 레벨에서 다른 레벨로 세트된 후 다시 초기 레벨로 리세트 될 수 있다. 일부 물질들에 있어, 일 방향으로 그의 상태를 변경하기 위해 인가되는 전압, 전류, 전기장, 열등의 기간 량들은 다른 방향으로 변경하기 위해 인가되는 것과 다르다(비대칭이다). 각 기억 소자는 1비트의 데이터를 저장한다. 일부 물질들의 사용과 함께, 1 비트 이상의 데이터가 메모리 소자의 검출 상태로 저항을 2개 이상의 안정 레벨을 지정함으로써, 각각의 메모리 소자에 저장될 수 있다. 3차원 어레이 구조는 이것이 동작될 수 있는 방식으로 매우 다재다능하다.
3차원 어레이 구조는 또한, 전압의 바람직하지 않은 레벨이 다른 어드레싱된 (선택된) 메모리 소자에서 수행되는 판독 및 프로그래밍 동작 동안 인가되는 비 어드레싱된(비 선택된) 저항성 메모리 소자의 범위와 수를 제한한다. 비 어드레싱된 메모리 소자의 상태들을 교란하는 위험 및 비 어드레싱된 요소들을 통과하는 누설 전류의 레벨들은 동일한 메모리 소자 물질을 사용하는 다른 어레이에서 경험하는 것보다 크게 낮게 될 수 있다. 누설 전류들은 이들이 어드레싱된 메모리 소자로부터 판독되는 겉보기 전류를 변경함으로써 어드레싱된 (선택된) 메모리 소자의 상태를 정확히 판독하기 어렵게 할 수 있으므로 바람직하지 않다. 누설 전류들은 또한, 이들이 어레이에 의해 이끌리는 전체 전력에 추가되고 따라서 전력 공급이 바람직하지 않게, 요구되는 것보다 크게되게 하기 때문에 바람직하지 않다. 프로그래밍 및 어드레싱된 메모리 소자의 프로그래밍 및 판독 동안 인가된 전압을 갖는 어드레싱 메모리 소자의 비교적 작은 범위 때문에, 본원의 3차원 구조를 갖는 어레이는 판독에 오류를 도입하지 않고 합리적인 전원 공급 능력을 초과함이 없이 훨씬 더 많은 수의 어드레싱된 메모리 소자를 포함하도록 만들어질 수 있다.
또한, 상기 3차원 구조는 가변 저항 메모리 소자들이 다이오드들 또는 다른 비선형 소자들이 가변 저항 메모리 소자들과 직렬로 접속됨을 필요로하지 않고 비트라인 및 워드라인 도체의 직교 교차로 연결될 수 있게 한다. 가변 저항 메모리 소자들의 기존의 어레이에서, 다이오드가 일반적으로, 각 메모리 소자와 직렬로 연결되는데, 이는 예컨대 비선택된 메모리 소자가 동일 라인들에 연결된 선택된 메모리 소자들에 전압들을 운반하는 비트라인 또는 워드라인에 연결될 때 발생할 수 있는 것과 같이, 비선택임에도 불구하고 그 양단에 전압차가 있는 경우 상기 메모리 소자를 통해 흐르는 누설 전류를 감소시키기 위해서이다. 다이오드들에 대한 필요성이 없으면, 어레이의 복잡성을 크게 감소시키며, 이에 따라 어레이를 제조하는데 필요한 프로세싱 단계들을 크게 줄일 수 있다 용어, 연결은 직접 및 간접 연결을 의미한다.
실제로, 본원에서의 메모리 소자들의 3 차원 어레이의 제조는 동일 타입의 메모리 소자들을 이용하는 다른 3차원 어레이보다 훨씬 간단하다. 특히, 어레이의 각 평면의 소자들을 형성하는데 있어, 소수의 마스크들이 요구된다. 따라서, 3차원 어레이를 갖는 집적회로들을 형성하는데 필요한 프로세싱 단계들의 총 수가 저감되고, 결과적으로 집적회로의 비용이 저감된다.
먼저, 도 1을 참조하면, 3차원 메모리(10)의 일 실시 예의 구조가 그러한 메모리의 부분의 등가회로의 형태로 개략적으로 및 일반적으로 도시된다. 표준 3차원 직사각형 좌표 체계(11)가 참조용으로 사용되고, 벡터들 x, y 및 z 각각의 방향이. 2개 방향과 직교한다. 다른 실시 예에서, 방향 x 및 x는 실질적으로 서로 60도이다.
선택적으로, 외부 데이터 회로를 내부 메모리 소자를 외부 데이터 회로와 선택적으로 접속하기 위한 회로는 바람직하게는 선택 디바이스(Qxy)를 이용하여 형성되는데, 여기서 x는 x-방향에서의 디바이스의 상대적 위치를 부여하고, y는 y-방향에서의 디바이스의 상대적인 위치를 부여하다. 개별 선택 디바이스(Qxy)들은 예 예제로서 선책 게이트 또는 선택 트랜지스터일 수 있다. 글로벌 비트라인(GBLx)들은 y 방향으로 연장되고, 첨자에 의해 표시되는 x 방향의 상대적 위치들을 갖는다. 글로벌 비트라인들(GBLx)은, 비록 판독 동안 그리고 또한 전형적으로 프로그래밍 동안 특정 글로벌 비트라인들과 연결된 단지 하나의 디바이스 선택이 한번에 턴온되지만은, x-방향으로 동일한 위치를 갖는 선택 디바이스들(Qxy)의 소오스 또는 드레인과 개별적으로 연결된다. 개별 선택 디바이스들(Qxy)의 소오스 또는 드레인중 다른 하나는 로컬 비트라인들(LBLxy) 하나와 연결된다. 로컬 비트라인들은 z-방향에서 수직으로 연장되고, x(로우) 및 y(칼럼) 방향에서의 정규적인 2차원 어레이를 형성한다.
로컬 비트라인들의 한 세트(본 예에서 하나의 행으로 지정됨)를 대응하는 글로벌 비트라인과 연결하기 위해, 로우 선택 라인들(SGy)이 x-방향으로 연장되고, y-방향으로 공통 위치를 갖는 선택 디바이스들(Qxy)의 단일 행의 제어 단자들(게이트들)과 연결된다. 선택 디바이스들(Qxy)은 그러므로 행 선택 라인들 중 어느 것이 자신이 연결된 선택 라인들을 턴온 시키는 전압을 수신하는지에 따라 임의 시간에 (y-방향에서 동일한 위치를 갖는) x-방향에 걸쳐 로컬 비트라인들(LBLxy)의 하나의 행을 글로벌 비트라인들(GBLx)중 대응하는 것들에 연결한다. 나머지 행 선택 라인들 그들의 연결된 선택 디바이스들(Qxy)을 오프상태로 유지하는 전압을 수신한다. 오직 하나의 선택 디바이스(Qxy)가 로컬 비트라인(LBLxy) 각 각과 이용되기 때문에, x 및 y 방향 모두에서 상기 반도체 기판에 걸친 어레이의 피치가 매우 작게될 수 있고 따라서 메모리 저장 소자의 밀도가 커짐을 알 수 있을 것이다.
메모리 소자 Mzxy가 기판(13) 위에서 z-방향에서 서로 다른 거리에 위치하는 복수의 평면들에 형성된다. 2개의 평면들이 도 1에 도시되어 있지만, 일반적으로 는 4, 6, 8, 16, 32, 또는 그 이상과 같이 더 있을 수 있다. 거리 z의 각 평면에서, 워드라인들(WLzy)은 x-방향으로 연장되고 로컬 비트라인들(LBLxy) 사이에서 y-방향으로 이격된다. 각 평면의 워드라인들(WLzy)은 이 워드라인들의 각 측면에서 로컬 비트라인들(LBLxy)중 인접하는 2개를 개별적으로 교차한다. 개별 메모리 저장 소자들(Mzxy)이 하나의 로컬 비트라인(LBLxy)과 이들 개별 교차들에 인접한 하나의 워드라인(WLzy)과의 사이에 연결된다. 그러므로, 개별 메모리 저장 소자(Mzx)는 로컬 비트라인(LBLy)과 워드라인(WL) - 이들 사이에 상기 개별 메모리 소자가 연결된다 - 에 적절한 전압들을 가함으로써 어드레스 할 수 있다. 이 전압들은 이 메모리 소자의 상태가 기존 상태로부터 원하는 새로운 상태로 변화하도록 하는데 필요한 전기 자극을 제공하도록 선택된다. 이 전압들의 레벨, 지속 시간 및 기타 특성들은 이 메모리 소자들에 사용되는 물질에 의존한다.
3차원 메모리 구조의 각각의 "평면"은 전형적으로 적어도 2개의 층으로 형성되는 바, 일 층에는 도전성 워드라인들(WLzy)가 위치되고, 타 층은 평면들을 서로부터 전기적으로 격리시키는 유전 물질의 층이다. 추가의 층들이 또한, 예컨대 메모리 소자들(Mzxy)의 구조에 따라 각 평면에 존재할 수 있다. 이 평면들은 각 평면 - 이들 통해 로컬 비트라인들이 연장된다 - 의 기억 소자들과 연결되는 로컬 비트라인들(LBLxy)과 함께 반도체 기판 위에서 서로의 상부에 적층된다.
여기에 기술된, 메모리(10)을 포함하는 메모리 어레이들은 모놀리식 3차원 메모리 어레이이다. 모놀리식 3차원 메모리 어레이는 개입되는 기판들을 가짐이 없이 웨이퍼와 같은 단일 기판 위에(내부는 아님) 다수의 메모리 레벨이 형성된 메모리 어레이이다. 하나의 메모리 레벨을 형성하는 층들은 기존 레벨(들)의 층들 위에 증착되거나 직접 성장된다. 대조적으로, 적층된 메모리들은 미국특허 제5,915, 167호(발명자: Leedy, 발명의 명칭: 3차원 메모리 구조)에 기재된 바와 같이 개별 기판들상에 메모리 레벨을 형성하고 서로 위에 이들 메모리 레벨들을 접착하여 제작되었다. 이 기판들은 본딩에 앞서 얇게 가공되거나 메모리 레벨로부터 제거되지만, 이 메모리 레벨들은 초기에 개별 기판들 위에 형성되기 때문에 이 메모리들은 진정한 모놀리식 3차원 메모리 어레이가 아니다.
도 2는 도 1의 3차원 메모리(10)를 사용할 수 있는 예시적인 메모리 시스템의 블록도이다. 데이터 입출력 회로들(21)이 어드레싱된 메모리 소자들(Mzxy)에 저장된 데이터를 나타내는 도 1의 글로벌 비트라인(GBLx)을 통해 병렬로 아날로그 전기량을 (프로그래밍 동안)제공하고 (판독 동안) 수신하도록 연결된다. 데이터 입출력 회로(21)는 전형적으로 판독시 이러한 전기량을 디지털 데이터값으로 변환하는 감지 증폭기들을 포함하며, 이들 디지털 데이터 값들은 이후, 라인(23)을 통해 메모리 시스템 제어기(25)에 운반된다. 반대로, 어레이(10)내로 프로그래밍될 데이터는 상기 제어기(25)에 의해 입출력 회로들(21)에 보내지며, 이후 입출력 회로들(21)은 글로벌 비트라인들(GBLx)에 적절한 전압들을 가함으로써 상기 데이터를 어드레싱된 메모리 소자내로 프로그래밍한다.
2진 동작 동안, 일 전압 레벨이 2진수 "1"을 나타내도록 그리고 타 전압 레벨이 2진수 "0"을 나타내도록 글로벌 비트라인에 가해진다. 이 메모리 소자들은 각각의 워드라인 선택 회로들(27)과 로컬 비트라인 회로(29)에 의해 워드라인들(WL zy)과 로우 선택 라인들(SGy)에 기해지는 전압들에 의해 판독 또는 프로그래밍을 위해 어드레싱된다. 도 1의 특정한 3차원 어레이에서, 선택된 워드라인과 하나의 경우에서 선택 디바이스들(Qxy)을 통해 글로벌 비트라인들(GBLx)에 연결되는 로컬 비트라인들중 어느 것과의 사이에 놓이는 상기 메모리 소자들은 선택 회로들(27) 및 (29)를 통해 인가되는 적절한 전압들에 의해 판독 및 프로그래밍을 위해 어드레싱될 수 있다.
제어기(25)는 전형적으로 호스트 시스템으로부터 데이터를 수신하고 데이터를 호스트 시스템에 전송한다. 제어기(25)는 일반적으로, 그러한 데이터 및 동작 정보를 일시적으로 저장하는 랜덤 액세스 메모리(RAM)(34)의 량을 내포하고 있다. 명령들, 상태 신호들 및 판독 혹은 프로그래밍되는 데이터의 어드레스들이 또한, 제기(25)와 호스트(31) 메모리 시스템간에서 교환된다. 메모리 시스템은 다양한 호스트 시스템들과 동작한다. 이들 호스트 시스템들은 퍼스널 컴퓨터(PC), 랩톱 및 다른 휴대용 컴퓨터들, 셀룰러 전화기들, 개인 휴대 정보 단말기들(PDAs), 디지털 스틸 카메라들, 디지털 무비 카메라들, 휴대용 오디오 플레이어들을 포함한다. 이 호스트는 전형적으로 메모리 시스템의 정합 메모리 시스템 플러그(35)를 수용하는 하나 이상의 타입의 메모리 카드들 또는 플래쉬 드라이브들을 위한 내장형 리셉터클(33)울 포함하지만, 어떤 호스트들은 메모리 카드 장치가 연결되는 어댑터의 사용을 요구하고, 다른 호스트들은 그들 간에 케이블 사이의 사용을 필요로 한다. 대안적으로, 이 메모리 시스템은 호스트 시스템의 일체 부분으로서 이 호스트 시스템에 내장될 수 있다.
제어기(25)는 호스트(31)로부터 수신된 명령들을 디코더/드라이버 회로들(37)에 운반한다. 마찬가지로, 메모리 시스템에 의해 생성되는 상태 신호는 디코더/드라이버 회로(37)로부터 제어기(25)에 통신된다. 회로(37)는 제어기가 거의 모든 메모리 동작들을 제어하는 경우에 간단한 논리 회로일 수 있거나 혹은 주어진 명령들을 수행하는데 필요한 반복적인 메모리 동작들 중 적어도 일부를 제어하기 위한 상태 머신을 포함할 수 있다. 디코딩 명령으로부터 기인하는 제어 신호들(21) 또한, 회로들(37)로부터 워드라인 선택 회로(27), 로컬 비트라인 선택 회로(29) 및 데이터 입출력 회로(21)로 인가된다. 또한, 회로(27) 및 (29)에는 호스트로부터의 명령을 수행하기 위해 어레이(10) 내에 액세스될 메모리 소자들의 어드레스들을 운반하는 제어기로부터의 어드레스 라인들(39)에 연결된다. 물리적 어드레스들은 호스트 시스템(31)으로부터 수신된 논리 어드레스에 대응하며, 상기 변환은 제어기 (25) 및/또는 디코더/드라이버(37)에 의해 이루어진다. 결과적으로, 로컬 비트라인 선택 회로(29)는 선택된 로컬 비트라인들(LBLxy)을 글로벌 비트라인 (GBLx)과 연결하기 위해 선택 디바이스들(Qxy)의 제어 소자들 상에 전압을 놓음으로써 어레이(10) 내의 지정된 저장 소자들을 부분적으로 어드레싱할 수 있다. 이 어드레싱은 어레이의 워드라인들(WLzy)에 적절한 전압들을 인가하는 회로들(270에 의해 완성된다.
비록 도 2의 메모리 시스템은 도 1의 3차원 메모리 어레이(10)를 이용하지만, 상기 시스템은 단지 이 어레이의 구조의 사용에만 한정되지 않는다. 소정의 메모리 시스템이 대안적으로, 이러한 타입의 메모리를 (NAND 메모리 셀 어레이 구조, 자기 디스크 드라이브 또는 일부 다른 타입의 메모리를 갖는 플래쉬 메모리와 같은) 플래시 메모리를 포함하는 다른 타입의 메모리와 결합될 수 있다. 상기 다른 타입의 메모리는 자체의 제어기를 가질 수 있거나, 어떤 경우들에서는 특히 동작 레벨에서 2가지 타입의 메모리들 사이에 호환성이 있는 경우에, 제어기(25)를 3차원 메모리 셀 어레이(10)와 공유할 수 있다.
비록 도 1의 어레이 내의 메모리 소자들(Mzxy) 각각은 유입되는 데이터에 따라 그 상태를 변경하거나 기존의 기억 상태를 판독하기 위해 개별적으로 어드레싱 될 수 있지만, 경우에 따라서는 복수의 단위로 병렬로 어레이를 프로그래밍하거나 판독하는 것이 바람직할 수 있다. 도 1의 3차원 어레이에서, 하나의 평면상의 메모리 소자들의 하나의 행이 병렬로 프로그래밍 및 판독될 수 있다. 병렬로 동작되는 메모리 소자들의 개수는 선택된 워드라인에 연결된 메모리 소자들의 수에 의존한다. 일부 어레이들에서, 그들의 길이를 따라 연결된 메모리 소자들 총 개수의 일부 (즉, 세그먼트들 중 선택된 세그먼트에 연결된 메모리 소자들)만이 병렬 동작 동안 어드레싱될 수 있도록 워드라인들이 세그먼트될 수 있다(도 1에 미도시). 일부 어레이들에서, 한 동작에서 프로그래밍되는 메모리 소자들의 개수는 IR 강하를 최소화하거나, 전력을 최소화하거나 또는 다른 이유로, 선택된 워드라인에 연결된 메모리 소자의 전체 수보다 적을 수 있다.
데이터가 진부한(obsolet) 이전에 프로그래밍된 메모리 소자들은 어드레싱되고 이들이 이전에 프로그래밍되었던 상태들로부터 재프로그래밍될 수 있다. 그러므로, 병렬로 재프로그래밍되는 메모리 소자들의 상태들은 수시로 그들 중에서 여러 가지 서로 다른 시작 상태들을 갖게 될 것이다. 이는 다수의 메모리 소자 물질의 경우에는 수용가능하지만, 메모리 소자들의 그룹을 이들이 재프로그래밍되기전의 공통 상태로 리세트하는 것이 일반적으로 바람직하다. 이러한 목적을 위해, 메모리 소자들은 블록들로 그룹화되는 바, 여기서 각 블록의 메모리 소자들은 이들을 후속 프로그래밍하기 위한 준비로서 공통 상태 바람직하게는 프로그래밍된 상태들 중 한 상태로 동시에 리세트된다. 만일 사용되는 메모리 소자 물질이 제2 상태로부터 다시 제1 상태로 변화하는데 걸리는 시간보다 휠씬 짧은 시간에 제1 상태로부터 제2 상태로 변화하는 특징을 갖게 되면, 상기 리세트 동작은 오랜 시간에 걸쳐 천이가 이루어지도록 선택하는 것이 바람직하다. 그러면, 상기 프로그래밍은 리세트보다도 더욱 빠르게 이루어진다. 이러한 긴 리세트 시간은, 진부한 데이터만을 포함하고 있는 메모리 소자들의 블록들의 리세트하는 것은 전형적으로 배경기술에서의 경우들보다 높은 비율로 달성되기 때문에 일반적으로 문제가 되지 않으며, 그러므로 메모리 시스템의 프로그래밍 성능에 악영향을 주지 않는다.
메모리 소자들의 블록 리세트의 사용으로, 가변 저항 메모리 소자들의 3차원 어레이는 현재의 플래시 메모리 어레이들과 유사한 방식으로 동작될 수 있다. 공통 상태로의 메모리 소자 블록 리세트은 플래시 메모리 소자의 블록을 소거된 상태로 소거하는 것에 대응한다. 여기에서의 메모리 소자들의 각각의 블록들은 저장 소자들의 복수의 페이지들로 더 분할될 수 있으며, 한 페이지의 메모리 소자들은 함께 므로그래밍 및 판독된다. 이는 플래시 메모리들의 페이지들을 사용하는 것과 같다. 개별 페이지의 메모리 소자들은 함께 프로그래밍 및 판독된다. 물론, 프로그래밍할 때, 리세트 상태에 의해 표현되는 데이터를 저장하는 이러한 메모리 소자들은 리세트 상태로부터 변경되지 않는다. 그들에 저장되는 데이터를 나타내기 위하여 다른 상태로 변경을 필요로 하는 한 페이지의 메모리 소자들은 그들의 상태가 프로그래밍 동작에 의해 변경된다.
그러한 블록들과 페이지들의 사용 예가 도 3에 도시되어 있는데, 도 3은 도 1의 어레이의 평면 1 및 2의 개략 평면도이다. 상기 평면들 각각을 가로질러 연장되는 서로 다른 워드라인들(WLzy)과 상기 평면들을 통해 연장되는 로컬 비트라인(LBLzy)가 2차원으로 도시되어 있다. 개별 블록들은 상기 평면들 중 단일 평면에서, 하나의 워드라인의 양측에 연결되거나 혹은 만일 워드라인들이 세그먼트되어 있으면 한 워드라인의 한 세그먼트에 연결되는 메모리 소자들로 구성된다. 그러므로, 어레이의 각 평면에서의 매우 다수의 블록들이 존재한다. 도 3에 도시된 블록에서, 하나의 워드라인 WL12의 양측에 연결된 메모리 소자들(M114, M124, M134, M115, M125 및 M135)각각이 블록을 형성한다. 물론, 한 메모리 워드라인의 길이를 따라 더 많은 메몰리 소자들이 연결될 수 있지만, 간략화를 위해 그들 중 일부만 도시한다. 각 블록의 메모리 소자들은 단일의 워드라인과 로컬 비트라인들의 서로 다른 비트라인들과의 사이에 즉, 도 3에 도시된 블럭에서 워드라인(WL12)과 각 로컬 비트라인(LBL12, LBL22, LBL32, LBL23 및 LBL33) 과의 사이에 연결된다.
페이지가 도 3에 또한 예시되어있다. 설명되는 특정 실시 예에서, 블록당 2개의 페이지가 있다. 하나의 페이지는 일 측면을 따라 상기 메모리 소자에 의해 형성되고, 다른 페이지는 도 3에 표시된 예시적인 메모리 소자(M114, M124 및 M134)에 의해 형성된다. 물론 페이지는 전형적으로, 한번에 많은 양의 데이터를 프로그래밍 및 판독할 수 있도록 하기 위해 매우 많은 수의 메모리 소자들을 가질 것이다. 도 3의 페이지의 저장 소자 중 일부만이 설명의 단순화를 위해 포함된다.
도 2의 메모리 시스템에서 어레이 (10)로서 동작될 때, 도 1 및 도 3의 메모리 어레이의 리세트, 프로그래밍 및 판독 동작들을 이제 설명한다. 이러한 예들에서, 메모리 소자들(Mzxy)들 각각은 메모리 소자에 걸쳐 서로 다른 극성의 전압들 (또는 전류들)을 임프레싱하거나 극성은 갖지만 서로 다른 크기들 및/또는 지속기간의 전압들을 임프레싱함으로써 서로 다른 저항 레벨의 2가지 상태들 사이에서 스위칭될 수 있는 비휘발성 메모리 물질을 포함하도록 취해진다. 예를 들어, 물질의 하나의 클래스는 소자를 통해 한 방향으로 전류를 통과시킴으로써 높은 저항 상태로 놓여질 수 있고, 소자를 통해 다른 방향으로 전류를 통과시킴으로써 낮은 저항 상태로 놓여질 수 있다. 또는, 동일한 전압 극성을 사용하여 스위칭하는 경우에, 하나의 소자는 높은 저항 상태로 스위칭하기 위해 보다 높은 전압 및 보다 짧은 시간을 필요로 하고, 낮은 저항 상태로 스위칭하기 위해 보다 낮은 전압 및 보다 긴 시간을 필요로 할 수 있다. 상기 메모리 소자의 상태에 따라 "0"또는 "1"인 데이터 의 한 비트의 저장을 나타내는 개별 메모리 소자들의 2개의 메모리 상태가 존재한다.
메모리 소자들의 블록을 리세트(예를 들어, 소거)하려면, 그 블록 내의 메모리 소자들은 높은 저항 상태로 놓여진다. 이 상태는 현재의 플래시 메모리 어레이들에서 사용되는 규칙에 따라 논리 데이터 상태 "1"로서 지정될 것이지만, 대안적으로 "0"으로 지정될 수도 있다. 도 3의 예제에 의해 도시된 바와 같이, 한 블록은 전기적 하나의 워드라인(WL) 또는 이의 세그먼트에 전기적으로 연결되는 모든 메모리 소자들을 포함한다. 한 블록은 함께 리세트되는 어레이 내의 메모리 소자들의 최소 단위이다. 이는 수천 개의 메모리 소자들을 포함할 수 있다. 만일 워드라인의 일측에 메모리 소자의 로우가 예컨대 1000개를 포함하는 경우, 한 블록은 워드라인의 어느 측에 2개의 로우들로부터 2000개의 메모리 소자들을 가질 것이다.
예를 들어 도 3에 도시된 블록을 사용하여, 한 블록의 모든 메모리 소자들을 리세트하도록 다음 단계들이 취해진다:
1. 글로벌 비트라인들(도 1 및 3의 어레이에서 GBL1, GBL2, GBL3) 모두를 도 2의 회로(21)에 의해 제로(0)볼트로 세트한다.
2. 블록의 하나의 워드라인 어느 측 상의 적어도 2개의 로우 선택 라인들을 H볼트로 세트하여 상기 y-방향으로의 워드라인의 각 측면의 로컬 비트라인들이 자신의 선택 디바이스를 통해 그들 각각의 글로벌 비트들에 연결되고 접속되고, 따라서 제로 볼트가 되었다. 전압 H'는 예컨대 1-6 볼트 등 어느 볼트, 전형적으로는 3 볼트의 범위로서 선택 디바이스(Qxy)를 턴온하기에 충분히 높게 만들어진다. 도 3에 도시된 블록은 워드라인(WL12)를 포함하므로, 상기 워드라인의 각 측에 있는 로우 선택 라인(SG2 및 SG3)(도 1)은 선택 디바이스들(Q12, Q22, Q32, Q13, Q23 및 Q33)을 턴온하도록 워드라인의 회로(29)에 의해 FT 볼트로 세트된다. 이는 x-방향으로 연장하는 2개의 인접 로우들에 있는 로컬 비트라인들(LBL12, LBL22, LBL32, LBL13, LBL23 및 LBL33) 각각이 글로벌 비트라인들(GBL1, GBL2 및 GBL3) 각각에 연결되게 한다. y-방향으로 서로 인접하는 로컬 비트라인들 중 2개는 하나의 글로벌 비트라인에 접속된다. 이러한 로컬 비트라인들은 이어서 글로벌 비트라인의 제로 볼트로 설정된다. 나머지 로컬 비트라인들은 바람직하게, 비연결 상태로 남아있어 그들의 전압이 플로팅(floating) 상태에 있게 된다.
3. 블록의 워드라인을 H 볼트로 리세트한다. 이 리세트 전압 값은 메모리 소자의 스위칭 물질에 의존하며, 1볼트와 수 볼트의 부분 사이일 수 있다. 선택된 평면 1의 다른 워드라인들과 다른 비선택 워드라인들의 모든 워드라인들을 포함하는 어레이의 다른 모든 워드랑니들은 제로 볼트로 세트된다. 도 1 및 3의 어레이서, 워드라인(WL12)은 H 볼트에 놓여지고, 다른 모든 워드라인들은 모두 도 2의 회로들에 의해 제로 볼트에 놓여진다.
그 결과, H 볼트가 블록의 메모리 소자들의 각각에 걸쳐 놓여진다. 도 3의 예시적인 블록에서,이는 메모리 소자들(M114, M124, M134, M125, M135)을 포함한다. 예로서 사용되는 이러한 메모리 물질의 타입의 경우, 이들 메모리 소자들을 통한 결과적인 전류는 이미 높은 저항상태에 있지 않은 메모리 소자들을 리세트 상태로 놓이게 한다.
주목할 사항으로, 오직 하나의 워드라인이 비-제로 전압을 갖기 때문에 어떤 스트레이 전류도 흐르지 않게 된다. 블록의 하나의 워드라인 상의 전압은 전류가 블록의 메모리 소자들을 통해서만 접지로 흐르게 할 수 있다. 또한, 어느 것도 상기 비선택되어 전기적으로 플로팅 하는 로컬 비트라인들 중 어느 것도 H 볼트로 구동할 수 없기 때문에, 블록 외부의 어레이의 다른 메모리 소자에 걸쳐 어떤 전압차도 존재하지 않을 것이다. 따라서, 다른 블록들에 있는 비선택된 메모리 소자들에 이들이 무심코 교란되거나 혹은 리세트되게 할 수 있는 전압들이 인가되지 않게 된다.
또한 주목되는 사항으로서, 다수의 블록들이, 워드라인들의 어떤 조합과 인접 선택 게이트들을 각각 H 또는 H' 상태로 세트함으로써 동시에 리세트될 수 있다. 이 경우, 그렇게 하기 위한 유일한 페널티는 메모리 소자들의 증가된 수를 동시에 리세트하는 데 필요한 전류의 양의 증가이다. 이는 요구되는 전원의 크기에 영향을 미친다. 일부 실시 예에서, 블록의 모든 메모리 소자들보다 적은 수의 메모리 소자들이 동시에 리세트된다.
페이지의 메모리 소자들은 바람직하게는, 메모리 시스템 동작의 병렬성을 증가시키기 위해, 동시에 프로그래밍된다. 도 3에 표시된 페이지의 확장된 버전이 프로그래밍 동작을 설명하기 위해 추가된 주석들과 함께, 도 4에 제공된다. 블록의 개별 메모리 소자들은, 모든 메모리 소자들이 이전에 리세트 되었기 때문에, 초기에 리세트 상태에 놓인다. 본 예에서, 이 리세트 상태는 논리적 데이터 1을 나타내도록 취해진다. 이들 이러한 메모리 소자들 중 하나가 페이지 내로 프로그래밍되는 유입 데이터에 따라 논리 데이터 "0"을 저장하도록 하기 위해, 이들 메모리 소자들은 이들의 낮은 저항 상태 및 이들의 세트 상태로 스위칭되고, 페이지의 나머지 멤모리 소자들은 리세트 상태에 남아있게 된다.
페이지를 프로그래밍하기 위해, 선택 디바이스중 단지 하나의 로우가 턴온되어, 로컬 비트라인들중 단지 하나의 로우가 글로벌 비트라인에 연결되게 된다. 이 연결은 대안적으로, 블록의 양쪽 페이지들의 메모리 소자들이 2개의 순차적인 프로그래밍 주기로 프로그램밍될 수 있게 하는바, 이는 리세트 및 프로그램밍 유닛들에서의 메모리 소자들의 수가 동등하게 한다.
도 3 및 도 4를 참조하면, 메모리 소자들(M114, M124 및 M134)의 표시된 한 페이지내에서의 예시적인 프로그래밍 동작이 다음과 같이 설명된다:
1. 글로벌 비트라인 상에 놓인 전압은 프로그래밍을 위해 메모리 시스템에 의해 수신된 데이터의 패턴에 따른다. 도 4의 예에서, GBL1은 논리 데이터 비트 "1"을 운반하고, GBL2는 논리 데이터 비트 "0"을, GBL3은 논리 데이터 비트 "1"을 운반한다. 이 비트라인들은 도시된 바와 같이, 대응하는 전압 M, H 및 M에 각각 세트되며, M 레벨 전압은 높지만 메모리 소자를 프로그램하기에 불충분하고, H 레벨은 메모리 소자를 프로그래밍 상태로 되게 하기에 충분히 높다. M 레벨 전압은, 예를 들어 0 볼트와 H 사이에서 H 레벨 전압의 약 절반 일 수 있으며, 있다. 예컨대 M 레벨은 0.7 볼트 일 수 있고, H 레벨은 1.5 볼트 일 수 있다. 프로그래밍에 사용되는 H 레벨은 리세트 또는 판독에 사용되는 H 레벨과 같은 필요는 없다. 이 경우, 수신된 데이터에 따라, 메모리 소자들(M114, M134)은 그들의 리세트 상태에 유지되는데 반해, 메모리 소자(M124)는 프로그래밍된다. 그러므로, 프로그래밍 전압은 다음 단계에 의해서 이 페이지의 메모리 소자(M124)에만 인가된다.
2. 이 페이지의 워드라인(본 경우에서는 선택된 워드라인(WL12))을 0 볼트로 세트한다. 이는 메모리 소자들이 연결되는 유일한 워드라인이다. 모든 평면에서의 다른 워드라인들 각각은 M 레벨로 세트된다. 이들 워드라인 전압들은 도 2의 회로들(27)에 의해 인가된다.
3. 프로그래밍을 위해 페이지를 선택하기 위해, 선택된 워드라인들 아래 및 각 측에 있는 로우 선택 라인들 중 하나를 H' 전압 레벨로 세트한다. 도 3 및 4에에 표시된 페이지에 대해, H' 전압이 선택 디바이스들(Q12, Q22, Q32(도1)을 턴온 하기 위해서 로우 선택 라인(SG2)에 놓인다. 다른 로우 선택 라인들 즉 본 예에서 SG1 및 SG2는 그들의 선택 디바이스들을 오프상태로 유지하기 위해 0볼트로 세트된다. 로우 선택 라인 전압들은 도 2의 회로에 의해 인가된다. 이는 로컬 비트 라인들의 하나의 로우를 글로벌 비트라인에 연결하고, 모든 다른 로컬 비트라인들을 프로팅 상태에 있게 한다. 이 예에서, 로컬 비트라인들(LBL12, LBL22, LBL32)의 로우는 턴온되는 선택 디바이스들을 통해 각각의 글로벌 비트라인들(GBL1, GBL2, GBL3)에 연결되는데 반해, 어레이의 다른 모든 로컬 비트라인들(LBLs)은 플로팅 상태로 있게 된다.
전술한 예시적인 메모리 소자 물질의 경우에 있어서, 이러한 동작의 결과는, 프로그래밍 전류 IPROG가 메모리 소자(M124)를 통해 전송되며, 그럼으로써 메모리 소자가 리세트 상태로부터 세트(프로그래밍) 상태로 변경되게 한다. 상기 선택된 워드라인(WK12)과 상기 인가된 프로그래밍 전압 레벨 H를 갖는 로컬 비트라인 (LBL)과의 사이에 연결된 다른 메모리 소자들(도시 생략)에서도 동일한 결과가 발생할 것이다.
상기 열거된 프로그래밍 전압들을 인가하는 상대적 타이밍의 예가 초기에 모든 글로벌 비트라인(GBLs), 선택된 로우 선택 라인(SG), 선택된 워드라인, 및 상기 한 페이지상의 상기 선택된 워드라인이 어느 측에 있는 2개의 인접 워드라인들을 모두 전압 레벨 M으로 세트하는 것이다. 그 후, 모든 GBL들 중 선택된 GBL들은 프로그래밍되는 데이터에 따라 전압레벨 H로 상승하고, 반면에 프로그래밍 사이클의 지속 기간 동안, 상기 선택된 워드라인의 전압을 0볼트로 동시에 하강시킨다. 선택된 워드라인(WL12) 이 아닌 평면 1에 있는 워드라인 및 비선택된 다른 평면들에 있는 모든 워드라인들은 신속히 M (일부 낮은 전압)으로 약하게 구동되거나 또는 도 2의 회로들(27)의 일부인 워드라인 드라이버들에 의해 구동되어야만 하는 파워를 감소시키게 플로팅하도록 허용될 수 있다.
(선택된 로우가 아닌) 로컬 비트라인 모두 (본 예에서는 LBL12, LBL22, LBL32를 제외한 모든 것)를 플로팅시킴으로써, 전압들이 선택된 평면 1의 외곽 워드라인들, 및 플로팅 로컬 비트라인들과 인접 워드라인들 사이에 연결된 그들의 낮은 저항 상태(프로그래밍된 상태)에서 메모리 소자들을 통해 플로팅하도록 된 다른 평면들의 워드라인들에 결합된다. (비록 플로팅하는 것이 허용되지만) 상기 선택된 평면의 외곽 워드라인들 및 비선택된 평면들에 있는 워드라인들은 궁극적으로, 프로그래밍된 메모리 소자들의 조합을 통해 전압 레벨 M까지 구동될 수 있다.
선택된 워드라인 및 글로벌 비트라인을 통해 공급되어야만 하는 전류를 증가시킬 수 프로그래밍 동작 동안 기생 전류가 일반적으로 있게 된다. 프로그래밍 동안, 기생 전류의 2개의 소스가 있는데, 하나는 다른 블록에 인접하는 하나의 페이지에 있고, 또 하나는 동일 블록에서 인접하는 다른 페이지에 있다. 첫 번째의 예는 프로그래밍 동안 전압 레벨 H로 상승된 로컬 비트라인(LBL22)으로부터의 도 4에 도시된기생 전류 Ip1이다. 메모리 소자(M123)는 그의 원드라인(WL11)에서 상기 전압과 전압 M사이에 연결된다. 이 전압 차는 기생 전류 -Ip1이 흐르게 한다. 로컬 비트라인(LBL12 또는 LBL32)와 워드라인(WL11) 간에는 이러한 전압 차이가 없기 때문에, 이러한 기생 전류가 메모리 소자(M113 또는 M133)중 어느 곳을 통해서도 흐르지 않으며, 그 결과 이들 메모리 소자들은 프로그래밍되는 데이터에 따라 리세트상태에 남아있게 된다.
다른 기생 전류들은 유사하게 동일한 로컬 비트라인(LBL22)으로부터 다른 평면에 인접한 워드라인에 흐를 수 있다. 이러한 전류의 존재는, 총 전류가 평면의 수에 따라 증가할 수 있기 때문에, 메모리 시스템에 포함될 수 있는 평면들의 수를 제한할 수 있다. 프로그래밍에 대한 제한은 메모리 전원의 전류 용량에 있으므로 평면들의 최대 수는 전원의 크기 및 평면들의 수 사이의 트레이드 오프이다. 4-16 개의 평면들의 수가 대부분 사용되지만, 다른 양이 또한 사용될 수 있다.
프로그래밍 동안 기생 전류의 다른 소스는 동일 블록의 인접 페이지이다. 플로팅 상태로 남아 있는 로컬 비트라인들 (프로그램되는 메모리 소자의 로우에 연결된 것들을 제외한 모든 로컬 비트라인들)은 어느 평면에 있는 임의의 프로그램된 메모리 소자를 통해 선비택된 워드라인들의 전압 레벨 M으로 구동하는 경향이 있다. 이는 또한, 선택된 평면에서, M 전압 레벨에 있는 이들 로컬 비트라인들로부터 0 볼트에 있는 선택된 워드라인에 기생 전류가 흐르게 할 수 있다. 이러한 예는 도 4에 보인 전류(Ip2, Ip3, Ip4)에 의해 주어진다. 일반적으로 이들 전류는 전술한 바와 같이 다른 기생 현재 Ip1보다 훨씬 적을 것인데, 그 이유는 이들 전류가, 선택된 평면에서 선택된 워드라인에 인접하는 그들의 도통 상태에서 이들 메모리 소자 통해서만 흐르게 하기 때문이다.
전술한 프로그래밍 기법들은 선택된 페이지가 프로그래밍(H에서의 로컬 비트라인들, 0에서의 선택된 워드라인)되고, 인접하는 비선택 워드라인이 M에 있게 해준다. 앞서 언급한 바와 같이, 다른 선택되지 않은 워드라인은 M으로 약하게 구동될 수 있거나 또는 그 후 플로팅 상태에 있게 될 수 있다. 대안적으로, 선택된 워드라인으로부터 떨어진 어떤 평면에서의 워드라인들 (예를 들어, 5개 이상의 워드라인 만큼 떨어진)이 또한 대전되지않은 상태(접지)에 남아있게 될 수 있거나 또는 플로팅상태에 있게 될 수 있는데, 그 이유는 이들이 5개 이상의 온 디바이스들(그들의 낮은 저항 상태에 있는 디바이스들)의 직렬 조합을 통해 흘러야만 함으로 인해 그들에 흐르는 기생 전류들이 식별된 기생전류에 비해 무시할 수 ?ㅆ는 정도로 낮기때문이다. 이것은 워드라인들의 다수의 충전에 의해 발생되는 전력 소모를 줄일 수 있다.
비록 위의 설명은 페이지의 각 메모리 소자가, 프로그래밍 펄스의 하나의 적용으로 그의 원하는 ON 값에 도달하도록 프로그래밍될 수 있지만, NOR 나 NAND 플래시 메모리 기술에 일반적으로 사용되는 프로그램 검증 기법이 대안적으로 사용될 수 있다. 이 프로세스에서, 소정의 페이지에 대한 완전한 프로그래밍 동작은 ON 저항의 작은 변화가 각각의 프로그램 동작에서 발생하는 일련의 개별 프로그래밍 동작을 포함한다. 각각의 메모리 소자가 메모리 소자에 프로그래밍되는 데이터와 일관성이 있는 저항이나 컨덕턴스의 그의 소망하는 프로그래밍 레벨에 도달했는지 여부를 판정하는 검증 (판독) 동작이 각각의 프로그램 동작 사이에 산재한다. 저항 또는 전도의 원하는 값에 도달한 것으로 검증되면 각 메모리 소자에 대한 프로그램/검증의 시퀀스가 종료된다. 프로그래밍한 후 메모리의 모든 소자가 그들의 원하는 값에 도달한 것으로 검증되면, 메모리 소자들의 페이지의 프로그래밍이 완료된다. 이 기술의 한 예가 미국 특허 US5,172,338에 개시되어 있다.
주로 도 5를 참조하면, 메모리 소자들(M114, M124, M134)와 같은 그러한 메모리 소자의 페이지의 상태들의 병렬 판독이 설명된다. 예시적인 판독 프로세스의 단계들은 다음과 같다:
1. 모든 글로벌 비트라인(GBLs) 및 모든 워드라인(WL)을 전압(VR)에 세트한다. 전압 VR은 단순히 편리한 기준 전압이며, 어떤 임의의 값일 수 있으나, 전형적으로는 0과 1 볼트 사이이다. 일반적으로, 반복된 읽기 동작이 발생하는 모드에 잇어서, 이 모든 워드라인들을, 비록 모든 워드라인들을 충전해야함을 요하지만은, 기생 판독 전류를 감소시키기 위해 어레이의 모든 워드라인들을 VR로 세트하는 것이 편리하다. 그러나, 대안으로, 선택된 워드라인 (도 5에서 WL2), 선택된 워드라인과 동일한 위치에 있는 다른 평면들의 각각에 있는 워드라인 및 모든 평면에 있는 바로 인접한 워드라인을 전압(VR)에 세트하는 것만이 필요하다.
2. 판독될 페이지를 정의하기 위해 선택된 워드라인에 인접한 제어 라인에 전압을 놓음으로써 선택 디바이스들의 한 로우를 턴온시킨다. 도 1 및 5의 예에서, 선택 디바이스(Q12, Q22, Q32)를 턴온시키기 위해 로우 선택 라인 SG2에 전압이 인가된다. 이는 로컬 비트라인들(LBL12, LBL22, LBL32)의 한 로우를 그들 각각의 글로벌 비트 라인(GBL1, GB2, GBL3)에 연결한다. 이들 로컬 비트라인은 그후, 도 2의 회로(21)에 존재하는 개개의 감지 증폭기(SA)에 접속되고, 이들이 연결되어있는 글로벌 비트라인의 전위(VR)을 가정한다. 다른 모든 로컬 비트라인들(LBLs)이 플로팅하도록 허용된다.
3. 선택된 워드라인(WL12)을 VR±Vsense의 전압으로 세트한다. Vsense의 사인은 감지 증폭기를 기반으로 정해지며, 약 0.5 볼트의 크기를 갖는다. 다른 모든 워드라인상의 전압은 동일하게 유지된다. 일 실시 예에서, 선택된 워드라인은 접지로 바이어스된다.
4. 시간 T동안, 각 감지 증폭기에 대해 (VR + Vsense) 또는 (VR - Vsense) 로 흐르는 전류를 세팅한다. 이들은 도 5의 예의 어드레싱된 메모리 소자를 통해 흐르는 것으로 표시된 전류(IR1, IR2, IR3)이며, 이는 각 메모리 소자들(M114, M124, M134)의 프로그래밍된 상태에 비례한다. 그 후, 메모리 소자(M114, M124, M134)의 상태는 각각의 글로벌 비트라인(GBL1, GBL2, GBL3)에 연결된 회로(21)내의 감지 증폭기들의 2진 출력에 의해 주어진다. 그후, 이들 감지 증폭기 출력은 라인들(23)(도 2)을 통해 제어기(25)에 전송되며, 제어기(25)는 호스트(31)에 판독 데이터를 제공한다.
5. 글로벌 비트라인으로부터 로컬 비트라인을 분리하고 선택된 워드라인을 전압(VR)로 리턴시키기 위해 로우 선택 라인(SG2)으로부터 전압을 제거함으로써, 선택 디바이스들((Q12, Q22, Q32)을 턴오프 한다.
이러한 판독 동작 동안 기생 전류는 두 바람직하지 않은 효과를 갖는다. 프로그래밍과 마찬가지로, 기생 전류들은 메모리 시스템의 전원 공급 장치에 대한 요구를 증가시킨다. 또한, 판독되는 어드레싱된 메모리 소자들을 통하는 전류들에 오류를 가지고 포함된 기생전류들이 존재할 가능성이 잇다.
프로그래밍의 경우에서와 같이, 플로팅하는 선택된 로우((도 5에서 LBL12, LBL22, LBL32)를 제외한 모든 로컬 비트라인들이 플로팅한다. 그러나 플로팅하는 로컬 비트라인의 전위는 그의 프로그래밍 (저 저항) 상태에 있고, 플로팅하는 로컬 비트라인과 어떤 평면에서 VR에 있는 워드라인 사이에 연결된 어떤 메모리 소자에 의해 VR로 구동될 수 있다. 선택된 로컬 비트라인과 인접하는 비선택 워드라인들 양쪽 모두 VR에 있기 때문에 (도 4) 프로그래밍 경우 IP1에 필적하는 기생 전류가 데이터 판독 중에 존재하지 않는다. 그러나, 플로팅하는 로컬 비트라인과 선택된 워드라인 사이에 연결된 낮은 저항 메모리 소자들을 통해 기생 전류가 흐를 수 있다. 이들은 (도 4) 프로그래밍 동안 전류 (Ip2, Ip3, Ip4)에 필적하며, 도 5에서는 전류 Ip5, Ip6, Ip7로 표시하였다. 이들 전류 각각은 크기가 어드레싱된 메모리 소자를 통하는 최대 전류와 동일하다. 그러나, 이들 기생전류들은 감지 증폭기를 통해 흐름이 없이, 전압 VR의 워드라인들로부터 전압 VR ± Vsense에서의 선택된 어드라인ㅡㅇ로 흐른다. 이를 기생 전류들은 센스 앰프가 연결된 선택된 로컬 비트라인들(도 5의 LBL12, LBL22, LBL32)을 통해서는 흐르지 않을 것이다. 그들은 전력 소모에 기여하지만, 이들 기생 전류는 따라서 감지 오류를 유발하지 않는다.
비록 이웃하는 워드라인이 기생 전류를 최소화하도록 VR에 있게 하는 것이 좋지만, 프로그래밍 경우에서와 같이 약하게 이러한 워드라인을 구동하거나 심지어 그들이 프로팅하도록 하는 것이 바람직할 수 있다. 하나의 변형에서, 선택된 워드라인과 이웃하는 워드라인은 VR에 미리 충전한 후 프로팅하도록 허용될 수 있다. 감지 증폭기에 통전되면 이들을 VR로 대전할 수 있고 따라서 이들 라인 상의 전위는 감지 증폭기로부터의 기준 전압(워드라인 드라이버로부터의 기준 전압에 반대)에 의해 정확하게 세트될 수 있다. 이는 선택된 워드라인이 VR ± Vsense로 변경되기 전에 발생할 수 있다. 그러나 이 충전 천이가 완료될 때까지 감지 증폭기 전류가 측정되지 않는다.
참조 셀들이 공통 데이터 동작(프로그램, 소거 또는 판독)중 의 일부 또는 전부를 용이하게 하기 위해, 메모리 어레이(10) 내에 포함될 수 있다. 기준 셀은 저항이 특정값으로 세트되기만 하면 가능한 한 데이터 셀과 구조적으로 거의 동일한 셀이다. 이들은 온도, 프로세스 불균일성, 반복 프로그래밍, 시간 또는 메모리의 동작 중에 변화할 수 있는 다른 셀 특성과 관련된 데이터 셀의 저항 편차를 취소 또는 추적하는데 유용하다. 일반적으로 이들은 (예, ON 저항 등)과 같은 하나의 데이터 상태에 있는 메모리 소자의 최대 허용 가능한 낮은 저항값 및 다른 데이터 상태에 있는 메모리 소자의 최소 허용 가능한 높은 저항값 (OFF 저항)을 갖도록 설세트된다. 기준 셀들은 평면 또는 전체 어레이를 "글로벌"일 수도 있고, 각 블록 또는 페이지 내에 포함될 수 있다.
일 실시 예에서, 다수의 기준 셀들은 각 페이지 내에 포함될 수 있다. 이러한 셀의 수는 불과 몇개(10 이하) 일 수 있거나 또는 각 페이지 내의 셀의 총수의 몇 %까지 일 수 있다. 이 경우에, 기준 셀은 전형적 리세트되고 페이지 내 데이터와 독립적인 개별 동작으로 기입이 된다. 예를 들면, 이들은 공장 출하시에 한번 세트될 수도 있거나 메모리 어레이의 동작 동안 한 번 또는 여러 번으로 세트될 수 있다. 글로벌 비트라인들이 모두 낮게 설정되지만, 글로벌 비트라인은 기준 셀과 연관된 동안만 낮은 값으로 리세트되는 메모리 소자와 관련된 글로벌 비트라인을 설정하기 위해 수정될 수 있고 반면에 리세트 동작 동안에 중간값으로 세트되어 이들이 리세트되는 것이 억제된다. 대안적으로 지정된 블록 내의 기준 셀을 리세트하기 위해, 기준 셀과 관련된 글로벌 비트라인은 낮은 값으로 세트되고, 데이터 셀과 관련된 글로벌 비트라인들은 중간값으로 세트된다. 프로그래밍 동안,이 프로세스는 역으로 되고, 기준 셀과 관련된 글로벌 비트라인은 메모리 소자가 리세트 상태로 남아있는 동안 기준 셀을 원하는 ON 저항으로 세트하기 위해 높은 값으로 상승된다. 전형적으로 프로그래밍 전압이나 시간은 기준 셀을 메모리 소자를 프로그래밍할 때보다 더 높은 ON 저항으로 프로그래밍하기 위해 변경된다.
예를 들어, 각 페이지의 기준 셀의 수는 데이터 저장 메모리 소자의 수의 1 %가 되도록 선택되는 경우, 그들은 실제로 각각의 기준 셀로부터 분리되도록, 각각의 워드라인을 따라 물리적으로 정렬되수 있으며, 이에 따라 각 참조 셀은 100개의 데이터 셀에 의해 그의 인접으로부터 분리되고, 기준 셀을 판독하는 것과 관련된 감지 증폭기는 그의 참조 정보를 데이터를 판독하는 개입 센스 앰프와 공유할 수 있다. 기준 셀들은 데이터가 충분한 마진으로 프로그래밍될 수 있도록 프로그래밍 동안 사용될 수 있다. 페이지 내의 기준 셀의 사용에 관한 추가 정보는 미국 특허 번호 6222762, 6538922, 6678192 및 7237074에 기재되어 있다.
특정 실시 예에서, 기준 셀들은 대략 어레이의 기생 전류를 취소하기 위해 사용될 수 있다. 이 경우, 기준 셀(들)의 저항값을 전술한 바와 같이 리세트 상태 와 데이터 상태 사이의 값보다는 리세트 상태로 세트된다. 각 기준 셀 전류는 관련 감지 증폭기 및 이웃하는 데이터 셀로부터 감산이 전류에 의해 측정할 수 있다. 이 경우, 상기 기준 셀은 추적 및 데이터 동작 동안 어레이의 그 영역에 흐르는 기생 전류와 유사한 메모리 어레이의 영역에 흐르는 기생 전류와 근사된다. 이 수정(기준 셀에서의 기생 전류를 측정하고이어서 데이터 동작 중에 얻은 것으로부터 그 값을 감산)데이터 연산과 동시에 또는 두 단계 동작에 적용될 수 있다. 동시 동작이 을 가능하게 하는 한 가지 방법은 인접하는 데이터 감지 증폭기의 타이밍 또는 기준 레벨을 조정하기 위해 기준 셀을 사용하는 것이다. 이것의 예가 미국 특허 7,324,393에 기재되어 있다.
가변 저항 메모리 소자의 종래의 2 차원 어레이에 있어서, 다이오드는 보통 횡단 비트 및 워드라인 사이의 메모리 소자에 직렬로 포함된다. 다이오드의 주된 목적은, (소거)를 리프로그래밍 및 메모리 소자를 판독하는 동안 번호와 기생 전류의 크기를 감소시키는 것이다. 3차원 어레이의 중요한 이점은 본원 결과 기생 전류가 적고, 따라서 어레이의 다른 타입에 비해 어레이의 동작에 부정적인 영향을 감소해야한다는 것이다.
다이오드는 또한 현재 상기 기생 전류들의 수를 감소시키기 위해, 가변 저항 메모리 소자의 다른 어레이를 이루어, 3차원 어레이의 개별 메모리 소자와 직렬로 접속될 수 있지만 단점 일에 존재 그래서. 주로, 제조 공정이 더 복잡해진다. 추가된 마스크 및 첨가 제조 공정은 필요하다. 실리콘의 pn 다이오드의 형성은 종종 하나 이상의 고온 공정을 필요로하기 때문에 또한, 워드라인들과 로컬 비트라인은 때문에, 일반적으로 집적 회로 제조에 사용되는 알루미늄과 같은 저 융점을 갖는 금속으로 제조될 수 없다 이는 후속 고온 공정 동안 용융 있다. 금속 또는 금속을 포함하여 복합 물질의 사용은 일반적으로 인해 때문에 이러한 고온에 노출되는 워드라인 및 비트라인에 사용되는 도전적으로 도핑된 폴리 실리콘 물질보다 더 높은 전도도가 바람직하다. 각각의 메모리 소자의 일부로서 형성 다이오드를 갖는 저항 스위칭 메모리 소자의 어레이의 예가 미국특허출원공보 US 2009/0001344에 기재되어 있다.
본원의 3차원 어레이에서의 기생 전류의 감소 때문에, 기생 전류의 총 크기는 다이오드를 사용하지 않고 관리할 수 있기 때문에. 간단한 제조 공정에 더하여, 다이오드의 부재는 양극 동작할 수 있다. 즉, 전압의 극성이 보조 메모리 상태로 그 제 1 상태에서 상기 메모리 소자를 전환하는 동작은 제 1 메모리 상태 번째로부터 메모리 소자를 전환하는 전압의 극성과 반대이다. 단극 조작 위에 바이폴라 동작의 이점 메모리 소자를 전환하는 전력의 감소는 (동일 극성의 전압이 제 1 메모리 상태에서 같은 보조 메모리 상태로 처음부터 메모리 소자를 전환하기 위해 사용된다) 및 메모리 소자의 신뢰성이 향상. 바이폴라 동작의 이러한 장점 도전성 필라멘트의 형성 및 파괴가 금속 산화물 고체 전해질 물질로 만들어진 메모리 소자에서와 같이, 스위칭 메커니즘의 물리적인 메모리 소자에서 볼 수 있다. 이러한 이유로, 후술의 실시 예는 저항 스위칭 물질을 포함하고 다이오드 또는 다른 별도의 스티어링 장치를 포함하지 않는 메모리 소자를 이용한다. 전압 관계 대 비선형 전류가 메모리 소자의 사용은 또한 구상된다. HfOx 메모리 소자 양단의 전압이 예를 들면 절반으로 프로그래밍 전압에서 전류는 5 또는 그 이상의 팩터만큼 감소되는 프로그래밍 전압이 감소된다. 이러한 실시 예에서, 기생 전류의 총 크기는 어레이의 다이오드의 사용 없이 관리할 수 있다.
기생 전류의 레벨은 면의 수와 각면 내의 개별 워드라인을 따라 연결된 메모리 소자의 수가 증가한다. 기생 전류 증가 약간만와 부가 평면의 증가는 선택된 워드라인은 도 WL12과 같은 단지 하나의 평면상에 있기 때문이다. 기생 전류 Ip1, Ip2, Ip3 및 Ip4는 WL12를 포함하는 평면에 있다. 플로팅 라인 직접 선택된 워드라인에 접속되지 소자에 전류를 최소화하는 경향이 있기 때문에, 다른 평면에 대한 누설 전류는 덜 중요하다. 각 평면상에 선택되지 않은 워드라인의 개수가 상당히 기생 전류의 양에 영향을 주지 않기 때문에 또한, 평면은 개별적 워드라인의 다수를 포함할 수 있다. 각각의 워드라인의 길이를 따라 연결된 메모리 소자의 다수인한 기생 전류는 상기 메모리 소자의 적은 수의 섹션으로 워드라인을 분할함으로써 관리될 수 있다. 소거, 프로그램 및 읽기 동작들은 각 워드라인 대신에 워드라인의 전체 길이를 따라 연결된 메모리 소자들의 총 수 중 하나의 세그먼트를 따라 연결된 메모리 소자에서 수행된다.
본원에서 기술되는 재프로그래밍 가능한 비휘발성 메모리 어레이는 많은 이점을 갖는다. 반도체 기판의 단위 면적당 저장될 수 있는 디지털 데이터의 양이 높다. 이 데이터의 저장 비트당 더 낮은 비용으로 제조될 수 있다. 불과 몇 마스크는 오히려 각각의 평면 마스크 세트를 별도로 필요 없이, 평면의 전체 스택이 필요하다. 기판과 로컬 비트라인 연결의 수가 상당히 수직 로컬 비트라인을 사용하지 않는 다른 다중 평면 구조를 통해 감소된다. 제조 공정을 단순화하고 금속 도전 라인의 사용을 가능하게 구조에 의해 저항성 메모리 소자에 직렬로 다이오드가 각 메모리 소자에 대한 필요성을 제거한다. 또한, 어레이 동작에 필요한 전압은 현재 상용 플래시 메모리들에서 사용되는 것보다 훨씬 낮다.
각각의 전류 경로의 적어도 절반이 수직이기 때문에, 교차 포인트 어레이에 존재하는 큰 전압이 삭제되거나 현저하게 감소된다. 짧은 수직 성분으로 인한 전류 경로의 감소된 길이는 각 전류 경로에서 대략 절반의 메모리 소자들이 존재하고 따라서 누설전류가 감소됨을 의미하는바, 이는 마찬가지로 데이터 프로그래밍 또는 판독 동작 동안 방해되는 비선택 메모리 소자들의 개수를 감소시킨다. 워드라인과 종래 어레이의 동일한 길이의 비트라인과 연관된 N 셀와 연관된 N 셀가 있는 경우, 예를 들어, 2N개의 셀이 연관되거나 모든 데이터 동작과 "접촉"이 있다. 수직 로컬 비트라인 구조에서 비트라인과 연관된 n 개의 셀(n은 평면의 수이고 전형적으로 4-16와 같이 소수임)이 있거나 혹은 N + n 개의 셀이 데이터 연산과 연관도니다. 본원에 기재된 큰 N의 경우, 이 데이터 연산에 의해 영향을 받는 셀의 수가 종래의 3차원 어레이의 대략 절반임을 의미한다.
메모리 저장 소자들에 대해 유용한 물질들(
Materials
Useful
for
the
Memory
Storage
Elements
)
도 1의 어레이 내의 비-휘발성 메모리 소자들(Mzxy)을 위해 사용되는 물질은, 칼코게나이드(chalcogenide), 금속 옥사이드(metal oxide), CMO, 터널링 금속 옥사이드 층(tunneling metal oxide layer)을 갖는 CMO의 적층(stack)일 수 있거나, 또는 물질을 통해 흐르는 전류 혹은 물질에 인가된 외부 전압에 응답하여 저항성에 있어서 안정된 가역성 시프트(reversible shift)를 나타내는 다수의 물질들 중 어느 하나일 수 있다.
금속 옥사이드들은 초기에 증착될 때 절연성이 있는 특징이 있다. 다른 적합한 금속 옥사이드는 티타늄 옥사이드(titanium oxide)(TiOx)인바, 여기서 근사 화학량론적 TiO2 벌크 물질(near-stoichiometric TiO2 bulk material)은 하부 전극 가까이에서 산소 결핍 층(oxygen deficient layer)(또는 산소 공핍들(oxygen vacancies)을 갖는 층)을 생성하기 위해 어닐링 프로세스(annealing process)에서 변경된다. 일함수(work function)가 높은 TiOx를 포함하는 메모리 저장 소자에 대한 상부 백금 전극은 전자들에 대해 높은 전위의 Pt/TiO2 장벽을 생성한다. 결과적으로, (일 볼트(volt)보다 작은) 적당한 전압들에서, 매우 낮은 전류가 기판을 통해 흐를 것이다. 하부 Pt/TiO2 -x 장벽은 산소 공핍들(O+ 2)의 존재에 의해 낮아지고 낮은 저항성 콘택(resistance contact)(옴 콘택(ohmic contact))으로서 동작한다. (TiO2에서의 산소 공핍들은 n-타입 도펀트로서 동작하는 것으로 알려져 있는바, 이는 전기적으로 전도성의 도핑된 반도체에서의 절연성 옥사이드를 변환시킨다.) 결과적인 복합 구조는 비-전도성(높은 저항성) 상태에 있게 된다.
그러나, 구조를 가로질러 커다란 음의 전압(예를 들어, 1.5 볼트)이 인가될 때, 산소 공핍들은 상부 전극을 향해 드리프트(drift)하고, 결과적으로, 전위 장벽 Pt/TiO2는 감소하며, 상대적으로 높은 전류가 구조를 통해 흐를 수 있다. 그 다음에 디바이스는 낮은 저항성 상태(전도성 상태)에 있게 된다. 다른 사람들에 의해 보고된 실험들은, 전도가 대개는 입자 경계(grain boundaries)를 따라, TiO2의 필라멘트-유사 영역들(filament-like regions)에서 일어나고 있음을 보여준다.
구조를 가로질러 커다란 양의 전압을 인가함으로써 전도성 경로는 파괴된다. 이러한 양의 바이어스(positive bias) 하에서, 산소 공핍들은 상부 Pt/TiO2 장벽의 부근으로부터 멀리 움직이고, 필라멘트를 "파괴(break)"한다. 디바이스는 높은 저항성 상태로 리턴(return)한다. 전도성 상태 및 비-전도성 상태 모두는 비-휘발성이다. 0.5 볼트 주변의 전압을 인가함으로써 메모리 저장 소자의 전도를 감지하여 메모리 소자의 상태를 용이하게 결정할 수 있다.
이러한 특정 전도 메커니즘이 모든 금속 옥사이드에 적용될 수는 없지만, 그룹(group)으로서 이들은 유사한 행태를 갖는바, 적절한 전압들이 인가되는 경우 낮은 전도성 상태로부터 높은 전도성 상태로의 전이가 일어나며, 이러한 두 개의 상태들은 비-휘발성이다. 도 1의 어레이 내의 비-휘발성 메모리 소자들(Mzxy)을 위해 사용될 수 있는 다른 물질들의 예들은, HfOx, ZrOx, WOx, NiOx, CoOx, CoalOx, MnOx, ZnMn2O4, ZnOx, TaOx, NbOx, HfSiOx, HfAlOx를 포함한다. 적절한 상부 전극들은, 콘택에서 산소 공핍들을 생성하기 위해 금속 옥사이드와 콘택하는 산소를 게터(getter)할 수 있는 일함수가 높은(전형적으로 > 4.5 eV) 금속들을 포함한다. 일부 예들은 TaCN, TiCN, Ru, RuO, Pt, Ti 풍부 TiOx(Ti rich TiOx), TiAlN, TaAlN, TiSiN, TaSiN, IrO2 및 도핑된 폴리실리콘(doped polysilicon)이다. 하부 전극에 대한 적절한 물질들은 Ti(O)N, Ta(O)N, TiN 및 TaN과 같은 임의의 전도성 산소 풍부 물질(conducting oxygen rich material)이다. 전극들의 두께는 전형적으로 1 nm 혹은 그 이상이다. 금속 옥사이드의 두께는 일반적으로 2 nm 내지 20 nm의 범위에 있다.
하나의 예시적 비-휘발성 메모리 소자는 가역적인 저항성-스위칭 물질로서 하프늄 옥사이드(Hafnium Oxide)(예를 들어, HfO2)를 사용하고, 가역적인 저항성-스위칭 물질을 두 개의 전극들 사이에 배치한다. 제 1 전극은 가역적인 저항성-스위칭 물질과 제 1 전도체(예를 들어, 비트 라인 혹은 워드 라인) 사이에 배치된다. 일 실시예에서, 제 1 전극은 백금으로 만들어진다. 제 2 전극은 가역적인 저항성-스위칭 물질과 제 2 전도체(예를 들어, 비트 라인 혹은 워드 라인) 사이에 배치된다. 일 실시예에서, 제 2 전극은 티타늄 나이트라이드(Titanium Nitride)로 만들어지고 장벽 층으로서의 역할을 한다. 또 다른 실시예에서, 제 2 전극은 n+ 도핑된 폴리실리콘(n+ doped polysilicon)이고, 제 1 전극은 티타늄 나이트라이드이다. 다른 물질들이 또한 사용될 수 있다. 아래에서 설명되는 기술들은 비-휘발성 메모리 소자들을 형성하기 위한 임의의 일 세트의 물질들에 한정되는 것이 아니다.
또 다른 실시예에서, 메모리 저장 소자는, 가역적인 저항성-스위칭 물질과 전도체들(예를 들어, 비트 라인들 및/또는 워드 라인들) 사이에 임의의 전극들이 배치됨이 없이, 가역적인 저항성-스위칭 물질로서 하프늄 옥사이드(혹은 다른 금속 옥사이드 혹은 다른 물질)를 포함한다.
메모리 저장 소자들에 적합한 물질의 또 다른 클래스(class)는 고체 전해질들(solid electrolytes)이지만, 이들은 증착될 때 전기적으로 전도성이기 때문에 개개의 메모리 소자들이 형성 및 서로로부터 격리될 필요가 있다. 고체 전해질들은 금속 옥사이드들과 약간 유사하고, 전도 메커니즘은 상부 전극과 하부 전극 사이에 금속성 필라멘트(metallic filament)를 형성하는 것으로 추정된다. 이러한 구조에서, 필라멘트는 하나의 전극(산화성 전극(oxidizable electrode))으로부터의 이온(ion)들을 셀의 바디(body)(고체 전해질)로 용해(dissolving)시킴으로써 형성된다. 일 예에서, 고체 전해질은 은 이온들 혹은 구리 이온들을 포함하고, 산화성 전극은 바람직하게는, Ax(MB2)1-x와 같은 전이 금속(transition metal) 설파이드(sulfide) 혹은 셀레나이드(selenide) 물질에 삽입(intercalate)되는 금속이고, 여기서 A는 Ag 또는 Cu이고, B는 S 또는 Se이며, M은 Ta, V, 또는 Ti와 같은 전이 금속이고, 그리고 x의 범위는 대략 0.1 내지 대략 0.7이다. 이러한 구성은 고체 전해질에 원치않는 물질의 산화를 최소화시킨다. 이러한 구성의 일 예는 Agx(TaS2)1-x이다. 대안적 구성 물질들은 α-AgI를 포함한다. 다른 전극(무관 전극(indifferent electrode) 혹은 중성 전극(neutral electrode))은 양호한 전기적 전도체이어야 하고, 반면 나머지는 고체 전해질 물질 내에서 불용성이어야 한다. 그 예들은 W, Ni, Mo, Pt, 금속 실리사이드들(metal silicides), 등과 같은 금속들 및 화합물들을 포함한다.
고체 전해질 물질의 예들은 TaO, GeSe 또는 GeS이다. 고체 전해질 셀들로서 사용하기에 적합한 다른 계열들은 Cu/TaO/W, Ag/GeSe/W, Cu/GeSe/W, Cu/GeS/W, 및 Ag/GeS/W인바, 여기서 첫 번째 물질은 산화성 전극이고, 가운데 물질은 고체 전해질이고, 그리고 세 번째 물질은 무관(중성) 전극이다. 고체 전해질의 전형적인 두께는 30 nm 내지 100 nm이다.
최근에, 탄소가 비휘발성 메모리 물질로서 광범위하게 연구되고 있다. 비-휘발성 메모리 소자로서, 탄소는 일반적으로 두 가지 형태(전도성(혹은 그라핀 유사-탄소(grapheme like-carbon)) 및 절연성(혹은 비결정성 탄소))로 사용된다. 두 가지 타입의 탄소 물질에서의 차이는 소위 sp2 및 sp3 혼성화(hybridizations)로 지칭되는 탄소 화학 결합(carbon chemical bonds)의 내용이다. sp3 구성에서, 탄소 원자가 전자들(carbon valence electrons)은 강한 공유 결합(covalent bonds)으로 유지되고, 결과적으로 sp3 혼성화는 비-전도성이다. sp3 구성이 지배적인 탄소 필름들은 일반적으로 사면체-비결정성 탄소(tetrahedral-amorphous carbon) 혹은 다이아몬드 등으로 지칭된다. sp2 구성에서, 모든 탄소 원자가 전자들이 공유 결합으로 유지되는 것은 아니다. 약한 결합 전자들(weak tight electrons)(파이 결합(phi bonds))은 전기적 전도에 기여하고, 이것은 주로 sp2 구성이 전도성 탄소 물질이 되게 한다. 탄소 저항성 스위칭 비휘발성 메모리들의 동작은, 적절한 전류(혹은 전압) 펄스들을 탄소 구조에 인가함으로써 sp3 구성을 sp2 구성으로 변환시키는 것이 가능하다는 사실에 기반을 두고 있다. 예를 들어, 매우 짧은(1 ns - 5 ns) 높은 진폭의 전압 펄스가 물질을 가로질러 인가되는 경우, 물질 sp2가 sp3 형태("리세트(reset)" 상태)로 변함에 따라 전도성은 크게 감소된다. 이러한 펄스에 의해 발생된 높은 로컬 온도들은 물질 내의 무질서(disorder)를 일으키고, 만약 펄스가 매우 짧다면, 탄소는 비결정성 상태에서 "퀀치(quench)"한다는 것(sp3 혼성화)이 이론화되어 있다. 반면, 리세트 상태에 있는 경우, 보다 낮은 전압을 더 긴 시간(~ 300 nsec) 동안 인가하는 것은 물질의 일부분이 sp2 형태("세트(set)" 상태)로 변하도록 한다. 탄소 저항성 스위칭 비휘발성 메모리 소자들은 커패시터 유사 구성을 가지며, 여기서 상부 및 하부 전극들은 W, Pd, Pt 및 TaN와 같은 높은 온도의 녹는점 금속들로 만들어진다.
비-휘발성 메모리 물질로서 탄소 나노튜브들(carbon nanotubes)(CNT들)을 적용하는 것이 최근 상당한 주목을 받고 있다. (단일 벽(single walled)) 탄소 나노튜브는 중동 원통(hollow cylinder)의 탄소이며, 전형적으로 말려져 있는 자체-폐쇄된 시트(sheet)이고 하나의 탄소 원자 두께를 가지며, 그 직경은 전형적으로 대략 1 nm - 2 nm이고 길이는 수 백배 혹은 그 이상이다. 이러한 나노튜브들은 매우 높은 전도도를 나타낼 수 있으며, 그리고 집적 회로 제조와의 호환성에 관하여 다양한 제안들이 제시되고 있다. CNT의 패브릭(fabric)을 형성하기 위해 비활성 바인더 매트릭스(inert binder matrix) 내에 "짧은(short)" CNT를 캡슐화(encapsulate)하는 것이 제안되고 있다. 이들은 스핀-온 코팅(spin-on coating) 혹은 스프레이 코팅(spray coating)을 사용하여 실리콘 웨이퍼 상에 증착될 수 있고, 그리고 도포됨에 따라 CNT는 서로에 대해 무작위 지향(random orientation)을 갖는다. 이러한 패브릭을 가로질러 전기장이 인가될 때, CNT는 플렉스(flex)하거나 혹은 자체 정렬(align)하는 경향이고 있고, 이에 따라 패브릭의 전도도는 변하게 된다. 다른 탄소 기반의 저항성 스위칭 비-휘발성 메모리들에서와 같이, CNT 기반 메모리들은 (앞서 언급된 것들과 같은 그러한 높은 녹는점 금속들로 만들어진) 상부 및 하부 전극들을 갖는 커패시터-유사 구성을 갖는다.
메모리 저장 소자들에 대해 적합한 물질들의 또 다른 클래스는 상-변화 물질들(phase-change materials)이다. 바람직한 그룹의 상-변화 물질들은 종종 GexSbyTez 구성을 갖는 칼코케나이드 글래스들(chalcogenide glasses)을 포함하는바, 여기서 바람직하게는 x=2, y=2 그리고 z=5이다. GeSb가 또한 유용한 것으로 발견되었다. 다른 물질들은 AgInSbTe, GeTe, GaSb, BaSbTe, InSbTe 그리고 이러한 기본 원소들의 다양한 다른 조합들을 포함한다. 두께는 일반적으로 1 nm 내지 500 nm의 범위에 있다. 스위칭 메커니즘에 대해 일반적으로 수용되고 있는 설명은, 물질의 일정 영역이 녹도록 하기 위해 매우 짧은 시간 동안 높은 에너지 펄스가 인가되는 경우 물질은 낮은 전도성 상태인 비결정성 상태에서 "퀀치"한다는 것이다. 온도가 결정화 온도보다는 높지만 녹는 온도보다는 낮게 유지되도록 더 긴 시간 동안 더 낮은 에너지 펄스가 인가되는 경우, 물질은 높은 전도도의 폴리-결정상(poly-crystal phase)들을 형성하기 위해 결정화된다. 이러한 디바이스들은 히터 전극(heater electrode)들과 함께 통합되어 서브-리소그래픽 필러(sub-lithographic pillar)들을 사용하여 종종 제조된다. 종종, 상 변화를 겪는 로컬화된 영역은 스텝 에지(step edge) 위의 전이부(transition)에 대응하도록 설계되거나, 혹은 낮은 열전도도 물질 내에 에칭된 슬롯(slot) 위에 걸쳐 물질이 있게 되는 영역에 대응하도록 설계된다. 접촉 전극들은 두께가 1 nm 내지 500 nm인 TiN, W, WN 및 TaN와 같은 임의의 높은 녹는점 금속일 수 있다.
앞서 예들의 대부분에서의 메모리 물질들은 이들의 양쪽 사이드 상의 전극들(이들의 구성들은 특정적으로 선택됨)을 활용함에 유의해야 한다. 워드 라인들(WL) 및/또는 로컬 비트 라인들(LBL)이 또한 메모리 물질과의 직접 콘택에 의해 이러한 전극들을 형성하는 본 명세서의 3-차원 메모리 어레이의 실시예들에서, 이러한 라인들은 바람직하게는 앞서 설명된 전도성 물질들로 만들어진다. 따라서, 두 개의 메모리 소자 전극들 중 적어도 하나에 대해서 추가적인 전도성 세그먼트(segment)들을 사용하는 실시예들에서, 이러한 세그먼트들은 메모리 소자 전극들에 대해 앞서 설명된 물질들로 만들어진다.
조향 소자들(steering element)들이 일반적으로 메모리 저장 소자들의 제어가능한 저항 타입들에 통합된다. 조향 소자들은 트랜지스터 혹은 다이오드일 수 있다. 본 명세서에서 설명되는 3-차원 아키텍처의 이점이 이러한 조향 소자들이 필요하지 않다는 것이지만, 조향 소자들을 포함하는 것이 바람직한 그러한 특정 구성들이 존재할 수 있다. 다이오드는 p-n 접합(반드시 실리콘일 필요는 없음), 금속/절연체/절연체/금속(Metal/Insulator/Insulator/Metal)(MIIM), 또는 쇼트키 타입 금속/반도체 콘택일 수 있지만, 대안적으로 고체 전해질 소자일 수 있다. 다이오드의 이러한 타입의 특성은 메모리 어레이에서의 정확한 동작을 위해서 각각의 어드레싱 동작 동안 "온(on)" 및 "오프(off)"로 스위칭될 필요가 있다는 것이다. 메모리 소자가 어드레싱될 때까지, 다이오드는 높은 저항성 상태("오프 상태")에 있고 저항성 메모리 소자를 디스터브 전압들(disturb voltages)들로부터 "차폐(shield)"시킨다. 저항성 메모리 소자에 액세스하기 위해, 세 개의 상이한 동작들이 필요한바, (a) 다이오드를 높은 저항성으로부터 낮은 저항성으로 변환하는 것, (b) 다이오드를 가로지르는 적절한 전압들을 인가하거나 혹은 다이오드를 통해 흐르는 전류를 인가함으로써 메모리 소자를 프로그래밍, 판독 혹은 리세트(소거)하는 것, 그리고 (c) 다이오드를 리세트(소거)하는 것이 필요하다. 일부 실시예들에서, 이러한 동작들 중 하나 이상은 동일한 스텝 내에서 결합될 수 있다. 다이오드를 리세트하는 것은 다이오드를 포함하는 메모리 소자에 역전압(reverse voltage)을 인가함으로써(이것은 다이오드 필라멘트로 하여금 붕괴(collapse)하도록 하거나 혹은 다이오드로 하여금 높은 저항성 상태로 리턴하도록 함) 달성될 수 있다.
간략한 설명을 위해, 앞서의 설명은 각각의 셀 내에 하나의 데이터 값을 저장하는 가장 간단한 경우(각각의 셀은 리세트되거나 혹은 세트되고 데이터의 하나의 비트를 보유함)를 고려했다. 그러나 본 출원의 기법들은 이러한 간단한 경우로 한정되는 것이 아니다. 온(ON) 저항의 다양한 값들을 사용함으로써 아울러 감지 증폭기들이 수 개의 이러한 값들을 구분할 수 있도록 설계함으로써, 각각의 메모리 소자는 다중-레벨 셀(Multiple-Level Cell, MLC) 내에 데이터의 복수의-비트들을 보유할 수 있다. 이러한 동작의 원리들이 앞서 인용된 미국 특허 번호 제5,172,338호에서 설명되고 있다. 메모리 소자들의 3 차원 어레이들에 적용된 MLC 기술의 예들은 논문(제목: "Multi-bit Memory Using Programmable Metallization Cell Technology", 저자: 코지키(Kozicki) 외, Proceedings of the International Conference on Electronic Devices and Memory, Grenoble, France, June 12-17, 2005, pp. 48-53 그리고 제목: "Time Discrete Voltage Sensing and Iterative Programming Control for a 4F2 Multilevel CBRAM", 저자: 쉬로그메이어(Schrogmeier) 외, (2007 Symposium on VLSI Circuits))을 포함한다.
3-차원 어레이의 구조적 예(
Structural
Example
of
the
Three
-
Dimensional
Array
)
도 1의 3-차원 메모리 소자 어레이를 구현하기 위한 하나의 예시적 반도체 구조가 도 6에서 예시되는바, 이것은 처음 증착시 비-전도성인 비-휘발성 메모리 소자(Non-Volatile Memory element)(NVM) 물질을 사용하도록 구성된다. 앞서 설명된 이러한 타입의 금속 옥사이드는 이러한 특성을 갖는다. 물질이 초기에 비-전도성이기 때문에, 워드 라인들과 비트 라인들의 교차-포인트(cross-point)들에서의 메모리 소자들을 서로로부터 격리시킬 필요가 없다. 수개의 메모리 소자들이 단일의 연속하는 물질 층에 의해 구현될 수 있고, 이것은 도 6의 경우에 y-방향에서의 수직 비트 라인들의 맞은편 사이드들을 따라 수직 지향된 NVM 물질의 스트립(strip)들이다(이들은 모든 평면들에 통해 상향으로 연장됨). 도 6의 구조의 중요한 이점은 일 그룹의 평면들 내에서 모든 워드 라인들 및 이들의 아래에 있는 절연체의 스트립들이 단일 마스크를 사용하여 동시에 정의될 수 있다는 것이며, 따라서 이것은 제조 프로세스를 매우 간략하게 한다는 것이다.
도 6을 참조하면, 3-차원 어레이의 4개의 평면들(101, 103, 105 및 107) 중 작은 부분이 보여진다. 도 1의 등가 회로의 소자들에 대응하는 도 6의 어레이의 소자들은 동일한 참조 번호들에 의해 식별된다. 도 6은 도 1의 두 개의 평면들인 평면 1 및 평면 2와 더블어 이들의 상부 상에 2개의 추가적인 평면들을 보여줌에 유의해야 한다. 모든 평면들은, 전도체, 유전체, 그리고 NVM 물질에 관해 동일한 수평 패턴을 갖는다. 각각의 평면에서, 금속 워드 라인들(WL)은 x-방향으로 길게 연장되어 있고 y-방향에서 서로 떨어져 이격되어 있다. 각각의 평면은 절연성 유전체 층을 포함하는바, 이 층은 각각의 평면의 워드 라인들을 그 아래에 있는 평면의 워드 라인들로부터 격리시키거나, 혹은 평면(101)의 경우에 그 아래에 있는 기판 회로 컴포넌트들로부터 격리시킨다. 수직의 z-방향으로 길게 연장된 금속 로컬 비트 라인(LBL) "필러들(pillars)"의 집합체가 각각의 평면을 통해 연장되어 있으며 x-y 방향에서 규칙적인 어레이가 형성되어 있다.
각각의 비트 라인 필러는 기판 내에 형성된 선택 디바이스들(Qxy)을 통해 (필러 간격과 동일한 피치(pitch)에서 y-방향으로 진행하는) 실리콘 기판 내의 일 세트의 글로벌 비트 라인들(GBL) 중 하나에 연결되고, 선택 디바이스들(Qxy)의 게이트들은 x-방향으로 길게 연장되는 로우 선택 라인들(row select lines)(SG)(이들도 또한 기판 내에 또한 형성됨)에 의해 구동된다. 선택 디바이스들(Qxy)은 종래의 CMOS 트랜지스터들(혹은 수직 MOSFET 박막 트랜지스터들, 혹은 접합 FET 혹은 npn 트랜지스터들)일 수 있고, 다른 종래의 회로를 형성하기 위해 사용되는 프로세스와 동일한 프로세스를 사용하여 제조될 수 있다. MOS 트랜지스터들 대신에 npn 트랜지스터들을 사용하는 경우에, 로우 선택 라인(SG)의 라인들은 x-방향으로 길게 연장되는 베이스 콘택 전극 라인들(base contact electrode lines)로 대체된다. 도 6에서는 제시되지 않았지만 기판에 또한 제조되는 것으로, 감지 증폭기들, 입력-출력(I/O) 회로, 제어 회로, 및 임의의 다른 필요한 주변 회로가 있다. x-방향에서의 로컬 비트 라인 필러의 각각의 로우에 대해 하나의 로우 선택 라인(SG)이 존재하고, 각각의 개별 로컬 비트 라인(LBL)에 대해 하나의 선택 디바이스(Q)가 존재한다.
NVM 물질의 각각의 수직 스트립은 모든 평면들에서 수직으로 적층된 복수의 워드 라인들(WL)과 수직 로컬 비트 라인들(LBL) 사이에 샌드위치(sandwich)되어 있다. 바람직하게는, NVM 물질은 x-방향에서의 로컬 비트 라인들(LBL) 사이에 존재한다. 메모리 저장 소자(M)는 워드 라인(WL)과 로컬 비트 라인(LBL)의 각각의 교차지점에 위치한다. 메모리 저장 소자 물질에 대해서 앞서 설명된 금속 옥사이드의 경우에, 교차하는 로컬 비트 라인(LBL)과 워드 라인(WL) 사이의 NVM 물질의 작은 영역은 교차하는 라인들에 인가되는 적절한 전압들에 의해 전도성(세트) 상태와 비-전도성(리세트) 상태 간에 제어가능하게 교번(alternate)하게 된다.
일 실시예에서, NVM 물질은 하프늄 옥사이드를 포함하고, 워드 라인들은 TiN을 포함하며, 그리고 비트 라인들은 N+ 실리콘을 포함한다.
평면들 사이의 유전체와 LBL 간에는 또한 기생 NVM 소자가 형성될 수 있다. 유전체 스트립의 두께를 NVM 물질 층의 두께(즉, 로컬 비트 라인들과 워드 라인들 간의 간격)와 비교해 크도록 선택함으로써, 동일한 수직 워드 라인 적층 내의 워드 라인들 간의 상이한 전압들에 의해 일어나는 필드(field)는, 기생 소자가 상당한 양의 전류를 전도하지 않도록 할 만큼 충분히 작아질 수 있게 된다. 유사하게, 다른 실시예들에서, 만약 인접하는 LBL들 간의 동작 전압들이 프로그래밍 임계치 아래에서 유지된다면, 비전도성 NVM 물질은 인접하는 로컬 비트 라인들 사이의 위치에 남겨질 수 있다.
도 6의 구조를 제조하기 위한 프로세스의 아웃라인(outline)은 다음과 같다.
1. 선택 디바이스들(Q), 글로벌 비트 라인들(GBL), 로우 선택 라인들(SG), 그리고 어레이 주변부의 다른 회로들을 포함하는 지원 회로가 종래 방식으로 실리콘 기판 내에 형성되고, 이러한 회로의 상부 표면은 예를 들어 회로 위에 배치되는 에칭 정지 물질 층을 사용하여 에칭을 행함으로써 평탄화된다.
2. 유전체(절연체) 및 금속의 교번하는 층들이, 선택 디바이스들(Q)이 형성되게 되는 기판의 적어도 일정 구역 위에 그리고 서로의 상부 상에 시트들로서 형성된다. 도 6의 예에서는, 4개의 이러한 시트들이 형성된다.
3. 그 다음에 이러한 시트들은 이들의 상부 위에 형성된 (x-방향으로 길게 연장되는 슬릿(slit)들을 가지며 y-방향으로 서로 떨어져 이격된) 마스크를 사용함으로써 에칭(격리)된다. 모든 물질들은 도 6에 제시된 트렌치들(여기에는 로컬 비트 라인(LBL) 필러들 및 NVM 물질이 이후에 형성되게 됨)을 형성하기 위해 에칭 정지부까지 아래로 제거된다. 후속적으로 형성되는 필러들의 위치들에서 선택 디바이스들(Q)의 드레인들에 대한 액세스가 가능하도록 하기 위해 콘택 홀(contact hole)들이 또한 트렌치들의 하부에서 에칭 정지 물질 층을 통해 에칭된다. 트렌치들의 형성은 또한 워드 라인들(WL)의 y-방향에서 폭을 정의한다.
4. NVM 물질이 이러한 트렌치들의 측벽들을 따라 그리고 트렌치들 위의 구조를 가로질러 얇은 층들로 증착된다. 이것은 NVM 물질이 트렌치들 각각의 맞은편 측벽들을 따라 남게 하며 트렌치들 내에서의 노출된 워드 라인(WL) 표면들과 콘택하게 한다.
5. 그 다음에, NVM 물질과의 콘택을 만들기 위해 이러한 트렌치들 내에는 도핑된 폴리 실리콘(혹은 적절한 금속성 전극 물질)이 증착된다. 증착된 물질은 y-방향에서의 슬릿들을 갖는 마스크를 사용하여 패터닝된다. 증착된 물질을 이러한 마스크를 통해 에칭을 행하여 제거함으로써 로컬 비트 라인(LBL) 필러들이 남게 된다. x-방향에서의 NVM 물질은 또한 필러들 사이에서 제거될 수 있다. 그 다음에, x-방향에서의 필러들 사이의 공간은 유전체 물질로 충전되고 구조의 상부 상에 대해 다시 평탄화가 이루어진다.
도 6의 구성의 중요한 이점은, 평면들의 모든 물질 층들을 통과하는 트렌치들을 한번에 형성하기 위해 단일 마스크를 통한 단지 하나의 에칭 동작만이 요구된다는 것이다. 그러나, 프로세스 제한사항들은 이러한 방식으로 함께 에칭될 수 있는 평면들의 수를 제한할 수 있다. 만약 모든 층들의 총 두께가 너무 크다면, 트렌치는 순차적 단계들에서 형성될 필요가 있을 수 있다. 제1의 개수의 층들이 에칭되고, 그리고 트렌치가 형성된 제1의 개수의 층들의 상부 상에 제2의 개수의 층들이 형성된 이후, 그 상부 층들에는 하부 층들 내의 트렌치들에 맞춰 상부 층들 내에 트렌치들을 형성하기 위해 제 2 에칭 단계가 행해진다. 이러한 시퀀스는 매우 많은 수의 층들을 갖는 구현예를 위해 훨씬 더 많은 횟수로 반복될 수 있다.
수직 스위치들(
Vertical
Switches
)
메모리의 밀도가 더 높아질 수 있게 하기 위해(예를 들어, 일정 구역 당 더 많은 메모리 소자들이 있도록 하기 위해), 메모리 소자들의 크기는 더 작아질 수 있으며, 메모리 소자들은 과거보다 서로에게 더 가깝게 정렬될 수 있다. 메모리 소자들이 서로에게 더 가까워질 수 있도록 하기 위해, 일 실시예는 개개의 로컬 비트 라인 필러들을 각각의 글로벌 비트 라인들에 연결하기 위해 임의의 수직 지향 선택 디바이스(예를 들어, 3 단자 스위치 및/또는 선택 트랜지스터)를 사용한다. 예를 들어, 도 1의 선택 디바이스들(Q11, Q12, ..., Q21, Q22, ...)은 수직 지향 선택 디바이스들로서 구현될 수 있다. 일 실시예에서, 각각의 수직 지향 선택 디바이스는 수직 구조로서 형성되는 필러 선택 디바이스이고, 로컬 비트 라인 필러와 글로벌 비트 라인 간의 스위칭을 행한다. 필러 선택 디바이스들은 (이들이 CMOS 층 내에 형성되는 이전의 실시예들과는 달리) 본 실시예에서는, 글로벌 비트 라인들의 어레이와 로컬 비트 라인들의 어레이 사이에서 z-방향을 따라 CMOS 층/기판 위의 개별 층(필러 선택 층) 내에 형성된다. CMOS 층은 (로우 선택 회로 및 워드 라인 드라이버들을 포함하는) 지원 회로가 구현되는 기판이다. 기판 내에는 없지만 기판 위에는 있는 수직 지향 선택 디바이스들의 사용은 메모리 소자들로 하여금 더욱 집약되는 방식으로 정렬될 수 있게 하고, 그럼으로써 밀도가 증가되게 된다. 추가적으로, 수직 지향 선택 디바이스들을 기판 위에 배치함으로써, 다른 디바이스들(예를 들어, 워드 라인 드라이버들)이 메모리 어레이 외부가 아닌 메모리 어레이 아래의 기판 내에 배치될 수 있고, 이것은 집적 회로의 크기를 더 작아지게 할 수 있다.
예를 들어, 필러 형상의 박막 트랜지스터(TFT) FET 혹은 JFET가 선택 디바이스로서 사용될 수 있다. 하나의 예시적 구현예에서, 선택 트랜지스터의 제어 노드는 칼라(collar) 형상의 홀(hole)을 가지며, 게이트 및 채널 영역이 홀 내에 형성되고, 이 경우 소스/드레인 영역들은 채널 영역 위에/아래에 형성된다. 또 다른 대안예는 게이트들을 레일 에칭(rail etch)으로서 정의하는 것, 그리고 채널이 게이트들 사이의 트렌치 내에 증착되게 하고 (홀들이 아닌) 크로싱 라인 마스크(crossing lines mask)로 에칭을 행함으로써 신규레이트(cingulate)되게 하는 것이다.
도 7은 필러 선택 층의 상부 상에 메모리 층을 포함하는 3 차원 메모리("3D 메모리")를 개략적으로 예시한다. 3D 메모리(10)는 CMOS 기판(명확히 도시되지 않음)의 상부 상에 형성되고, 여기서 CMOS 내의 구조들은 FEOL("Front End of Lines(라인들의 전단)") 내에 있는 것으로 언급된다. (기판 내에는 없지만 기판 위에는 있는) 개개의 수직 비트 라인들을 개개의 글로벌 비트 라인들로 스위칭시키는 수직 지향 선택 디바이스들은 이제 BEOL("Back End of Lines(라인들의 후단)") 내에서 FEOL 층의 상부 상에 형성된다. 따라서, BEOL은 필러 선택 층을 포함하고, 그 상부 상에는 메모리 층이 있다. 수직 지향 선택 디바이스들(예를 들어, Q11, Q12, ..., Q21, Q22, ... 등)이 필러 선택 층 내에 수직 지향 선택 디바이스들로서 형성된다. 필러 선택 층은 (기판 내가 아닌) 기판 위에 형성된다. 메모리 층은 앞서 설명된 것과 유사하고, 워드 라인들의 복수 층들 및 메모리 소자들을 포함한다. 간략한 설명을 위해, 도 7에서는 워드 라인과 비트 라인의 각각의 교차지점 사이에 존재하는 메모리 소자들을 보여줌이 없이 예를 들어, WL10, W11, ... 등과 같은 워드 라인들의 단 하나의 층만이 제시된다.
도 8a는 로컬 비트 라인을 글로벌 비트 라인으로 스위칭시키는 소정의 수직 지향 선택 디바이스의 개략적 회로도를 예시한다. 본 예에서, 로컬 비트 라인(LBL)(440)은 Q11과 같은 수직 지향 선택 트랜지스터(500)에 의해 글로벌 비트 라인(GBL)(250)으로 스위칭가능하다. 선택 트랜지스터(Q11)의 게이트는 로우 선택 라인(SG1) 상에 가해지는 신호에 의해 제어가능하다.
도 8b는 로컬 비트 라인과 글로벌 비트 라인과 관련하여 수직 지향 선택 디바이스의 구조를 예시한다. GBL(250)과 같은 글로벌 비트 라인은, 금속 층-1 혹은 금속 층-2(502)의 일부로서 FEOL 내에, 수직 지향 선택 디바이스 아래에 형성된다. 수직의 활성 TFT 트랜지스터(500)의 형태인 수직 지향 선택 디바이스(예를 들어, 수직 지향 채널 MOS TFT 혹은 수직 지향 채널 JFET)가 GBL(250)의 상부 상에 BEOL 층 내에 형성된다(기판 위에 형성됨, 하지만 기판 내에는 형성되지 않음). 필러의 형태인 로컬 비트 라인(LBL)(440)이 수직 지향 선택 디바이스(500) 상부 상에 형성된다. 이러한 방식으로, 수직 지향 선택 디바이스(500)는 로컬 비트 라인 필러(LBL)를 글로벌 비트 라인(GBL)으로 스위칭시킬 수 있다.
도 9는 메모리 시스템의 일부를 보여주며, 여기서 메모리 소자들은 (이들의 가역적인 저항성 스위칭 속성들로 인해) 저항기들로서 도시되어 있다. 도 9는 메모리 층 아래에 그리고 기판 위에 있는(기판 내에는 없는) 필러 선택 층을 보여준다. 메모리 층의 단지 일부만이 예시된다. 예를 들어, 도 9는 비트 라인들(LBL1, LBL2, ... LBL72)을 보여준다. 이러한 실시예에서, 워드 라인들 각각은 72개의 메모리 소자들에 연결된다. 메모리 소자들 각각은 워드 라인과 비트 라인 사이에 연결된다. 따라서, 동일한 워드 라인 및 (하나의 로우 내의 72개의 비트 라인들의) 상이한 비트 라인들에 연결된 72개의 메모리 소자들이 존재한다. 비트 라인들 각각은 필러 선택 층의 수직 지향 선택 디바이스들(504) 중 하나에 의해 각각의 글로벌 비트 라인에 연결된다. 도 9에 도시된 일 세트의 수직 지향 선택 디바이스들(504)의 세트를 구동시키는 신호(SGX)는 로우 선택 라인 드라이버에 의해 제어된다. 로우 선택 라인 드라이버가 기판 내에 구현됨에 유의해야 한다. 글로벌 비트 라인들(GBL1, GBL2, ..., GBL72)은 기판 위에서 금속 라인들로 구현된다. 도 9는 워드 라인 방향을 따라 절단된 하나의 슬라이스(slice)를 보여주며, 이에 따라 도 9에 도시된 비트 라인들 각각은 수직 지향 선택 디바이스들(504)을 통해 상이한 글로벌 비트 라인들에 연결되어 있다.
일 실시예에서, 이웃하는 워드 라인들의 쌍들(예를 들어, WLa 및 WLb, WLp 및 WLq, WLr 및 WLs)은 메모리 소자들에 연결되는바 메모리 소자들은 또한 공통 비트 라인들에 연결된다. 도 9는 워드 라인들의 3개의 쌍들(WLa 및 WLb, WLp 및 WLq, WLr 및 WLs)을 보여주며, 각각의 쌍은 메모리 구조의 상이한 층 상에 있다. 하나의 예시적 실시예에서, 워드 라인들은 어드레스 종속 신호들(address dependent signals)을 수신하고, 이에 따라 메모리 동작을 위해 워드 라인(WLb)이 선택되게 되는 반면 워드 라인들(WLa, WLp, WLq, WLr 및 WLs)은 선택되지 않게 된다. 로우 선택 라인(SGx) 상에 인가되는 인에이블링 신호(enabling signal)는 모든 수직 지향 선택 디바이스들(504)로 하여금 각각의 글로벌 비트 라인들을 도 9의 각각의 로컬 비트 라인들에 연결시키도록 하지만, (S에 의해 표시된 바와 같이) 단지 글로벌 비트 라인(GLBL1)만이 프로그래밍을 위한 데이터 값을 포함한다. (U에 의해 표시된 바와 같이) 글로벌 비트 라인들(GLBL2 및 GLBL72)은 프로그래밍을 위한 데이터를 포함하지 않는다. 이것은 글로벌 비트 라인들이 데이터 종속 신호들을 수신함에 따라 저장되는 데이터 패턴으로 인한 것일 수 있다. SGx가 인에이블 신호(enable signal)를 수신하는 반면, 연결된 선택 디바이스들을 턴오프시키기 위해 다른 선택 라인들은 디스에이블 신호(disable signal)를 수신함에 유의해야 한다.
로컬 비트 라인(LBL1)과 워드 라인(WLb)이 프로그래밍을 위해 모두 선택되었기 때문에, 로컬 비트 라인(LBL1)과 워드 라인(WLb) 사이의 메모리 소자가 (S에 의해 표시된 바와 같이) 메모리 동작을 위해 선택된다. 로컬 비트 라인(LBL1)이 프로그램 데이터를 가진 유일한 비트 라인이기 때문에, WLb에 연결된 다른 메모리 소자들은 (H에 의해 표시된 바와 같이) 반만 선택된다. 반만 선택된 것의 의미는 제어 라인들(비트 라인 또는 워드 라인) 중 하나가 선택되었지만 다른 제어 라인이 선택되지 않았음을 의미한다. 반만 선택된 메모리 소자는 메모리 동작을 겪지 않는다. 워드 라인(WLa)은 선택되지 않았고, 따라서, WLa와 로컬 비트 라인(LBL1) 사이에 있는 메모리 셀은 반만 선택되고, WLa 상의 다른 메모리 소자들은 선택되지 않는다. 워드 라인들(WLp, WLq, WLr 및 WLs)은 선택되지 않았기 때문에, LBL1에 연결된 이들의 메모리 소자들은 반만 선택되고, 이들의 워드 라인들에 연결된 다른 메모리 소자들은 비선택된다.
도 10은 도 6의 메모리 구조 및 앞서 설명된 수직 지향 선택 디바이스를 사용하는 메모리 구조의 단면도이다. 아래에서 설명되는 바와 같이, 도 10의 메모리 구조는 메모리 소자들의 연속적인 그물망 어레이인데, 왜냐하면 비트 라인들의 양쪽 사이드들에 연결된 메모리 소자들이 존재하고 그리고 워드 라인들의 양쪽 사이드들에 연결된 메모리 소자들이 존재하기 때문이다. 도 10의 하부에서, CMOS 기판이 도시된다. CMOS 구조의 상부 표면 상에는 ML-0, ML-1, 및 ML-2를 포함하는 다양한 금속 라인들이 구현된다. ML-2의 라인(526)은 각각의 글로벌 비트 라인(GBL)으로서의 역할을 한다. 필러 선택 층은 2개의 옥사이드 층들(520)을 포함하며, 이들 사이에는 게이트 물질 층(522)이 샌드위치되어 있다. 옥사이드 층들(520)은 SiO2일 수 있다. 글로벌 비트 라인으로서의 역할을 하는 금속 라인(ML-2)(526)은 임의의 적절한 물질(여기에는 텅스텐, 또는 티타늄 나이트라이드 부착 층 상의 텅스텐, 또는 티타늄 나이트라이드 부착 층 상의 텅스텐 상의 n+ 폴리실리콘의 샌드위치가 포함됨)로 구현될 수 있다. 게이트 물질(522)은, 폴리실리콘(polysilicon), 티타늄 나이트라이드(Titanium Nitride), 탄탈륨 나이트라이드(Tantalum Nitride), 니켈 실리사이드(Nickel Silicide) 혹은 임의의 다른 적절한 물질일 수 있다. 게이트 물질(522)은 로우 선택 라인들(SGx)(예를 들어, 도 1의 SG1, SG2, ...)을 구현하는바, 이것은 도 10에서 로우 선택 라인들(580, 582, 584, 586, 588 및 590)로서 라벨링(labeling)되어 있다.
메모리 층은 (N+ 폴리실리콘을 포함하는) 일 세트의 수직 비트 라인들(530)을 포함한다. 수직 비트 라인들(530) 사이에는 교번하는 옥사이드 층들(534) 및 워드 라인 층들(536)이 배치되어 있다. 일 실시예에서, 워드 라인들은 TiN으로부터 만들어진다. 교번하는 옥사이드 층들(534) 및 워드 라인 층들(536)의 적층들과 수직 비트 라인들(530) 사이에는 가역적인 저항성 스위칭 물질(532)의 수직 지향 층들이 있다. 일 실시예에서, 가역적인 저항성 스위칭 물질은 하프늄 옥사이드(HFO2)로 만들어 진다. 그러나, (앞서 설명된 바와 같은) 다른 물질들이 또한 사용될 수 있다. 박스(box)(540)은 워드 라인(536)과 수직 비트 라인(530) 사이에 샌드위치된 가역적인 저항성 스위칭 물질(532)을 포함하는 하나의 예시적인 메모리 소자를 도시한다. 메모리 소자들은 기판 위에 배치되며 기판 내에는 배치되지 않는다. 각각의 수직 비트 라인(530) 바로 아래에는 수직 지향 선택 디바이스들(504)이 있는바, 이들 각각은 (하나의 예시적 실시예에서) n+/p-/n+ TFT를 포함한다. 수직 지향 선택 디바이스들(504) 각각은 각각의 사이드 상에 옥사이드 층들(505)을 갖는다. 도 10은 또한 n+ 폴리실리콘 층(524)을 보여준다. 알 수 있는 바와 같이, 수직 지향 선택 디바이스들(504)의 npn TFT는 글로벌 비트 라인(GBL)(층(526))을 수직 비트 라인들(530) 중 어느 하나와 연결시키기 위해 사용될 수 있다.
도 10은 게이트 물질 층(522) 내에 6개의 로우 선택 라인들(SGX)(580, 582, 584, 586, 588 및 590)을 보여주는바, 그 각각은 복수의 워드 라인들의 적층 밑에 있다. 알 수 있는 바와 같이, 로우 선택 라인들(580, 582, 584, 586, 588 및 590) 각각은 2개의 수직 지향 선택 디바이스들(504) 사이에서 기판 내가 아닌 기판 위에 배치된다. 따라서, 각각의 로우 선택 라인은 2개의 이웃하는 수직 지향 선택 디바이스들(504) 중 어느 하나에 대한 게이트 신호로서의 역할을 할 수 있고, 따라서, 수직 지향 선택 디바이스들(504)은 더블-게이팅(double gating)된다고 말할 수 있다. 각각의 수직 지향 선택 디바이스(504)는 본 실시예에서, 2개의 상이한 로우 선택 라인들에 의해 제어될 수 있다.
도 11은 수직 지향 선택 디바이스들(504)에 대한 앞서 설명된 더블-게이팅되는 구조를 도시하는 도 10의 메모리 시스템의 부분적 개략도이다. 도 11의 평면 1과 평면 2는 도 1에서와 동일한 것이다. 알 수 있는 바와 같이, 각각의 로컬 비트 라인(LBL)은 2개의 로우 선택 신호들에 의해 각각의 글로벌 비트 라인들(GBL)에 연결가능하다. 도 11은 각각의 로컬 비트 라인에 연결되는 2개의 트랜지스터들을 보여준다. 예를 들어, 트랜지스터(Q11)는 로우 선택 라인(SG1)에 응답하여 로컬 비트 라인(LBL11)을 글로벌 비트 라인(GBL1)에 연결할 수 있고, 그리고 트랜지스터(Q11a)는 로우 선택 라인(SG2)에 응답하여 로컬 비트 라인(LBL11)을 글로벌 비트 라인(GBL1)에 연결할 수 있다. 동일한 구조가 도 11에 도시된 다른 로컬 비트 라인들에 대해 사용된다.
도 12는 더블-게이팅되는 구조를 또한 도시하는 또 다른 부분적 개략도를 보여주며, 이에 따라 각각의 로컬 비트 라인(LBL1, LBL2, ..., LBL72)은 CMOS 기판 위에 배치되는 2개의 각각의 수직 지향 선택 디바이스들 중 임의의 것에 의해 그 각각의 글로벌 비트 라인들(GBL1, GBL2, ..., GBL72)에 연결되게 된다. 알 수 있는 바와 같이, 도 10의 더블-게이팅되는 구조는 다양한 선택 디바이스들(504)을 기판 위에 배치하는 것을 포함하며, 로우 선택 라인들(SG1, SG2, ...)을 제공하는 로우 선택 라인 드라이버들은 기판 내에 배치된다. 유사하게, 글로벌 비트 라인들(예를 들어, GWL)은 수직 지향 선택 디바이스들 아래에 그리고 기판 상의 금속 층 내에 배치된다. 더욱이, 아래에서 설명되는 바와 같이, 일 실시예에서, 로우 선택 라인 드라이버는 적절한 글로벌 워드 라인(GWL)을 입력으로서 사용한다.
도 13은 도 10에 도시된 필러 선택 층을 제조하기 위한 일 실시예를 설명하는 흐름도이다. 이러한 프로세스는 금속 층들 및 기판 층들(예를 들어, 드라이버들 및 다른 로직)을 제조한 이후, 그리고 메모리 층을 제조하기 전에 수행될 수 있다. 기판 층들, 금속 층들 그리고 메모리 층들은 알려진 다른 프로세스들을 사용하여 제조될 수 있고 그리고/또는 다른 방식으로 설명될 수 있다. 단계(600)에서, 하위 옥사이드 층(520)이 금속 층 위에 증착된다. 예를 들어, SiO2를 증착시키기 위해 화학적 기상 증착(Chemical Vapor Deposition, CVD)이 사용될 수 있다. 일 실시예에서, n+ 폴리실리콘 층(524)이 단계(600) 이전에 부가된다. 단계(602)에서, 게이트 물질(522)이 하위 옥사이드 층(520)의 상부 상에 증착된다. 예를 들어, TiN을 증착시키기 위해 CVD가 사용될 수 있다. 단계(604)에서, 상위 옥사이드 층(520)이 게이트 물질(522)의 상부 상에 증착된다. 예를 들어, SiO2를 증착시키기 위해 CVD가 사용될 수 있다. 도 14a는 단계(604) 이후의 구조를 도시한다. 일 실시예에서, 옥사이드 층들(520)의 높이는 대략 20 내지 50 나노미터이고, 게이트 물질(522)의 높이는 대략 50 내지 150 나노미터이다.
단계(606)에서, 필러 디바이스 채널들 및 필드 구역 정의를 위해 트렌치들이 에칭된다. 도 14b는 단계(606) 이후의 디바이스를 도시한다. 단계(608)에서, 구조의 상부 상에 게이트 옥사이드 층이 증착된다. 일 실시예에서, ALD 혹은 저온 열 옥사이드 프로세스가 사용될 수 있다. 하나의 예시적 구현예에서, 증착된 옥사이드 층의 두께는 대략 3 내지 10 나노미터이다. 단계(610)에서, 측벽 스페이서(예를 들어, 실리콘)가 증착된다. 하나의 예시적 구현예에서, 측벽 스페이서의 두께는 대략 5 나노미터이다. 단계(612)에서, 에칭 프로세스가 수행된다. 예를 들어, 반응성 이온 에칭(Reactive Ion Etching, RIE)이 사용된다. 도 14c는 에칭 단계(612) 이후의 구조를 도시한다. 예를 들어, 도 14c는 도시된 필러들 각각의 사이드들 상의 게이트 옥사이드(650) 및 측벽 실리콘 스페이서(652)를 보여준다.
단계(614)에서, p- 폴리실리콘은 트렌치들을 충전하기 위해 사용된다. 이것은 평탄화 프로세스로 마무리된다. 예를 들어, 도 14d는 측벽 스페이서 층들(652) 사이의 트렌치들 내에 충전된 p- 폴리실리콘 물질(656)을 보여준다. 단계(616)에서, p- 실리콘 물질(656) 위에 n+ 소스 영역을 생성하기 위해 소스 주입 단계가 수행된다. 도 14e는 단계(616) 이후의 구조를 도시하는바, 이는 p- 실리콘 물질(656) 위의 n+ 소스 영역(660)을 보여준다.
단계(618)에서, 열 어닐링 프로세스가 수행되며, 이러한 열 어닐링 프로세스는 p- 물질(656)과 n+ 폴리(524) 간의 접합을 활성화시키고, 이에 따라 p- 실리콘(656)의 하부 말단은 n+로 도핑되어 드레인을 형성하게 되는데, 이것은 n+ 폴리실리콘 층(524)으로부터의 n+ 주입의 확산으로 인한 것이다. 이러한 확산이 도 14f에서 화살표들(664)에 의해 나타나 있다. 도 14f가 또한 결과적인 n+ 드레인 영역들(662)을 보여줌에 유의해야 한다. 다른 실시예들에서, 채널 영역이 폴리실리콘(혹은 다른 물질)의 제 1 타입이고 소스/드레인이 폴리실리콘(혹은 다른 물질)의 제 2 타입이 되는 한, p 및 n은 바뀔 수 있다.
앞서 설명된 바와 같이, 도 10(및 도 14a 내지 도 14f)의 구조는, 글로벌 비트 라인을 수직 비트 라인에 연결시키기 위한 각각의 수직 지향 선택 디바이스가 2개의 이웃하는 로우 선택 라인들(SGx) 중 어느 하나에 의해 제어될 수 있는 것을 제공한다. 일 실시예에서, 비선택된 메모리 소자들에 대한 디스터브를 막기 위해, 메모리 소자의 선택은 선택된 메모리 소자로부터 관련 비트 라인의 반대편 사이드 상의 선택 신호(SGx)를 구동시킴으로써 행해진다. 예를 들어, 도 10을 다시 참조하면, 메모리 소자(540)에 관한 메모리 동작을 수행하고자 할 때, 로우 선택 라인(580)과 로우 선택 라인(582) 모두가 신호(580)와 신호(582) 사이에 위치한 선택 디바이스(504)를 턴온시킬 수 있음에도, 로우 선택 라인(582)이 아닌 로우 선택 라인(580)이 선택된다.
연결된 워드 라인들(
Connected
Word
Lines
)
이전의 설계들에서, 워드 라인 드라이버들은 기판 내에 구현되지만 (메모리 어레이 밑이 아닌) 메모리 어레이 외부에 구현된다. 집적 회로를 더 작게 만들기 위해, 메모리 어레이 밑에 워드 라인 드라이버들을 구현하는 것이 바람직하다. 일부 경우들에서, 워드 라인 드라이버는 집합된 16개의 워드 라인들의 크기만큼 그 크기가 크다. 따라서, 워드 라인 드라이버들은 메모리 어레이 밑에 적합하게 배치하기에는 크기가 너무 크다. 하나의 제안된 해법은 하나의 워드 라인 드라이버를 함께 연결된 복수의 워드 라인들의 그룹에 연결시키는 것인데, 여기서 메모리 시스템은 다수의 이러한 그룹들을 갖게 된다. 하나의 예시적 구현예에서, 16개(혹은 다른 개수)의 워드 라인들이 함께 연결되며, 워드 라인들의 연결된 그룹은 단일 워드 라인 드라이버에 연결된다. 하나의 예에서, 16개의 워드 라인들은 머리빗 모양의 코움 형상(comb shape)을 형성하기 위해 함께 연결된다. 그러나, 다른 형상들이 또한 사용될 수 있다. 단일 코움(혹은 다른 형상의 구조) 내의 16개(혹은 이와는 다른 개수)의 워드 라인들을 구동시키기 위해 하나의 워드 라인 드라이버를 사용하는 것은 필요한 워드 라인 드라이버들의 수를 감소시킨다. 따라서, 워드 라인 드라이버들은 메모리 어레이 밑에 적합하게 배치될 수 있다. 앞서 설명된 수직 지향 선택 디바이스들의 사용은 또한 워드 라인 드라이버들을 구현하기 위해 메모리 어레이 밑에(예를 들어, 기판 내에) 더 많은 공간을 제공한다. 추가적으로, 이와 같은 방식으로 복수의 워드 라인들을 구동하기 위해 하나 이상의 워드 라인 드라이버들을 사용하는 것은 워드 라인 드라이버들로부터 워드 라인들까지 필요한 와이어(wire)들의 수를 감소시키며, 이에 따라, 공간이 절약되며, 라우팅이 간소화되고, 파워가 감소하며, 오류 가능성이 감소하게 된다. 추가적으로, 워드 라인들과 비트 라인들이 이제 더 짧아졌기 때문에, 이전의 설계들에서 보다 시상수는 더 작아지게 된다. 시상수가 더 작기 때문에, 라인들은 더 빠르게 안정화되며, 비선택된 메모리 소자들에 대해 디스터브를 일으키게 되는 상당량의 과도적 영향은 존재하지 않는다.
도 15는 앞서 설명된 코움 구조를 사용하는 메모리 시스템의 일부분을 도시하는 부분적 개략도이다. 예를 들어, 도 15는 코움들(800, 802, 804 및 806)을 보여준다. 메모리 시스템은 도 15에 도시된 것보다 더 많은 수의 코움들을 가질 가능성이 높지만, 도 15에서는 더 용이한 판독을 위해 단지 4개의 코움들만이 제시된다. 각각의 코움은 16개의 워드 라인들을 포함하고, 이들은 워드 라인 핑거(word line finger)들로서 또한 지칭된다. 각각의 코움에 대해, 워드 라인 핑거들 중 8개(예컨대, 절반)와 같은 제 1 세트는 코움의 제 1 사이드 상에 있고 아울러 제 1 블록 내에 있으며, 반면 워드 라인 핑거들 중 8개(예컨대, 절반)와 같은 또 다른 세트는 코움의 제 2 사이드 상에 있고 아울러 제 1 블록 옆에 있는 제 2 블록 내에 있다. 도 15는, 코움들(800 및 802)(및 부착된 워드 라인 핑거들 모두)이 메모리 어레이의 제 1 평면 혹은 레벨에 있고, 코움들(804 및 806)(및 부착된 워드 라인 핑거들 모두)이 메모리 어레이의 제 2 평면 혹은 레벨에 있는 것을 보여준다. 코움들 각각은 하나의 워드 라인 드라이버에 대한 신호 라인을 갖는다. 예를 들어, 워드 라인 코움(800)은 워드 라인 드라이버(820)에 연결된다. 워드 라인 코움(800)이 선택될 때, 워드 라인 코움(800)에 연결된 워드 라인 핑거들 모두가 선택된다(예를 들어, 선택된 워드 라인 신호를 수신함). 워드 라인 코움(802)은 워드 라인 드라이버(822)에 연결된다. 워드 라인 코움(804)은 워드 라인 드라이버(824)에 연결된다. 워드 라인 코움(806)은 워드 라인 드라이버(826)에 연결된다. 워드 라인 드라이버들(820, 822, 824 및 826)은 기판 내의 메모리 어레이 밑에 구현된다. 일 실시예에서, 워드 라인 드라이버는 자신이 연결되게 되는 그 블록(또는 블록들 중 하나) 밑에 위치한다.
도 15는 워드 라인 코움(800)이 워드 라인(WL1)을 포함하는 것을 보여주는바, 여기서 워드 라인(WL1)은 메모리 소자들에 연결되고, 메모리 소자들은 또한 로컬 비트 라인들(LB1, LB2, ..., LB72)(72개의 로컬 비트 라인들)에 연결된다. 워드 라인 코움(802)은 워드 라인(WL2)을 포함하고, 워드 라인(WL2)은 또한, 동일한 72개의 로컬 비트 라인들(LB1, LB2, ..., LB72)에 대한 메모리 소자들에 연결된다. 이러한 구성에서, 워드 라인 코움(800)은 메모리 어레이의 한쪽 사이드 상에 있고 워드 라인 코움(802)은 메모리 어레이의 반대쪽 사이드 상에 있게 되어, 코움(800)으로부터의 워드 라인 핑거들과 코움(802)으로부터의 워드 라인 핑거들은 서로 엇갈려 배치된다. 이러한 구성에서는, 도시된 블록에 대해 워드 라인 코움(802)의 워드 라인에 연결된 각각의 메모리 소자는, 동일한 로컬 비트 라인에 연결된 워드 라인 코움(800)에 대한 워드 라인에 연결된 대응하는 메모리 소자를 갖는다. 예를 들어, (WL2에 연결된) 메모리 소자(810)와 (WL1에 연결된) 메모리 소자(812)는 모두 LBL1에 연결되어 있다. 따라서, 도 15의 시스템은 만약 LBL1이 선택되는 경우 오로지 적절한 메모리 소자(810 혹은 812)만이 선택되도록 동작하게 된다. 로컬 비트 라인들은 기판 위에 있는 (앞서 설명된) 수직 지향 선택 디바이스들(504)에 의해 적절한 글로벌 비트 라인들에 연결됨에 유의해야 한다. 다른 실시예들에서, 워드 라인 코움 구조는 수직 지향 선택 디바이스들을 사용함이 없이 사용될 수 있다. 예를 들어, 워드 라인 코움 구조들은 기판 내에 구현되는 선택 디바이스들과 함께 사용될 수 있다.
도 16은 메모리 어레이의 하나의 층의 상면도이고, 2개의 워드 라인 코움들(840 및 842)의 일부를 도시하고 있다. 앞서 설명된 바와 같이, 각각의 워드 라인 코움은 자신의 스파인(spine)의 2개의 사이드들 상에 워드 라인 핑거들을 갖는다. 도 16은 단지 각각의 스파인의 하나의 사이드 상에 있는 워드 라인 핑거들만을 보여주고 있다(스파인의 다른 사이드 상에 있는 워드 라인 핑거들에 대해서는 전체 중 일부 토막(stub)들만이 도시되었음). 예를 들어, 워드 라인 코움(840)은 워드 라인 핑거들(840a, 840b, 840c, 840d, 840e, 840f, 840g 및 840h)을 포함한다. 워드 라인 코움(842)은 워드 라인 핑거들(842a, 842b, 842c, 842d, 842e, 842f, 842g 및 842h)을 포함한다. 워드 라인 코움들(840 및 842)로부터의 인접하는 워드 라인 핑거들(이들은 앞서 설명된 바와 같이 서로 엇갈려 배치됨) 사이에는 수직 비트 라인들(850)이 있다(도면 판독의 용이함을 위해 수직 비트 라인들 중 단지 일부만이 참조 번호 850으로 라벨링되어 있음에 유의). 워드 라인 코움의 에지(edge)에서, 수직 비트 라인들의 로우는 인접하는 워드 라인 코움과 공유된다. 각각의 수직 비트 라인과 각각의 워드 라인 핑거 사이에 메모리 소자가 있다. 용이한 도면 판독을 위해, 메모리 소자들은 단지 로컬 비트 라인(852)에 대해서만 도시되었다.
2개의 워드 라인 코움 구조들이 서로 엇갈려 배치되고 로컬 비트 라인들을 공유하기 때문에, 워드 라인 코움들 중 하나에 연결된(그리고 다른 하나에는 연결되지 않은) 메모리 소자들을 바이어싱하는 것은 다른 워드 라인 코움에 영향을 미치게 된다. 수직 비트 라인들을 바이어싱하는 것은, 이들 비트 라인들에 연결된 (임의의 워드 라인 코움에 대한) 모든 메모리 소자들에 영향을 미치게 된다(비록 각각의 워드 라인 코움들이 바이어싱되지 않았음에도). 워드 라인 코움을 바이어싱하는 것은 그 워드 라인 코움의 일부인 16개(혹은 다른 개수)의 워드 라인 핑거들 모두를 바이어싱하게 된다. 그러나, 전형적으로는, 코움의 하나의 워드 라인 핑거에 연결된 메모리 소자들로부터의 판독 혹은 프로그래밍만을 행하는 것이 바람직하다. 도 17a 및 도 17b는 디스터브를 막기 위한 다양한 바이어싱 기법들을 설명한다.
도 17a는 도 15로부터의 워드 라인 코움들(800 및 802)을 보여준다. 이러한 워드 라인 코움들은 서로 엇갈려 배치된다. 하나의 예에서, 선택된 워드 라인으로서 워드 라인 코움(802)이 바이어싱되고, 비선택된 워드 라인 전압을 워드 라인 코움(800)이 수신하다. 본 예에서, 로컬 비트 라인(LB1) 및 로컬 비트 라인(LB2)은 선택된 비트 라인 전압으로 바이어싱되고, 다른 로컬 비트 라인들 모두는 비선택된다. 따라서, 이러한 구성에서, WL2로부터 LBL1로 연결되는 그러한 메모리 소자, 그리고 WL2로부터 LBL2로 연결되는 그러한 메모리 소자가 선택(S)된다. WL1과 LBL1 사이에 연결된 그러한 메모리 소자 및 WL1과 LBL2 사이에 연결된 그러한 메모리 소자는 2개의 제어 라인들 중 하나가 바이어싱되었기 때문에 반만 선택(H)된다. WL2에 연결되고 또한 비선택된 로컬 비트 라인들에 연결된 메모리 소자들은 반만 선택(H)된다. 비선택된 로컬 비트 라인들과 WL1 사이에 연결된 메모리 소자들은 비선택(U)된다. 완전히 선택된 메모리 소자들(S)은 메모리 동작을 일으키게 되는 전압 차이를 겪게 된다. 반만 선택된 메모리 소자들은 메모리 동작이 일어나도록 하기에는 충분하지 못한 작은 전압 차이를 갖게 된다. 비선택된 메모리 소자들은 어떠한 전압 차이도 겪지 않게 된다(혹은 매우 작은 전압 차이를 겪게 됨).
도 17b는 선택된 워드 라인 코움에 연결된 워드 라인 핑거들이 어떻게 그 선택되지 않은 메모리 소자들에게 디스터브가 일어나지 않도록 하는지를 설명하는 경우를 나타낸다. 예를 들어, 워드 라인 코움(802)이 선택되고, 이에 따라 워드 라인(WLq)이 프로그램 신호를 수신하게 된다. 그러나, 워드 라인(WLq)에 연결된 임의의 메모리 소자들의 프로그래밍이 요구되지 않는다. 비선택된 로컬 비트 라인들(LBLX) 등은 비선택된 비트 라인 전압을 수신하게 되거나 혹은 플로팅(floating) 상태가 된다(특정 구현에 따라 적절한 것이 행해짐). 워드 라인(WLp)이 워드 라인 코움(800)으로부터, 비선택된 워드 라인 전압을 수신함에 유의해야 한다. 워드 라인(WLp)을 따라 있는 비선택된 메모리 소자들(U) 그리고 다른 메모리 레벨들 상의 다수의 다른 비선택된 셀들은, WLp와 같은 비선택된 워드 라인들로부터 비선택된 비트 라인들(LBLX, LBLX+1, 등)로 LBLX+2를 통한 누설 경로를 제공한다. 다수의 메모리 소자들이 높은 저항성 상태에 있음에도, 비선택된 비트 라인들이 플로팅되는 경우 누설 경로는 비선택된 비트 라인들을 비선택된 워드 라인 전압 가까이로 이끌기에 충분하다. 비선택된 비트 라인 전압과 비선택된 워드 라인 전압은 모두, 선택된 비트 라인 전압 및 선택된 워드 라인 전압에 대해 중간 정도이며, 다수의 실시예들에서 근사적으로 서로 동등하다. 어느 경우에서건, 비선택된 비트 라인들은 중간 정도의 비선택된 전압 바이어스에 있다. WLq에 연결된 메모리 소자들(H)의 다른 단자는 비선택된 전압 바이어스 가까이 있는 그러한 비선택된 비트 라인들에 연결된다. 따라서, WLq에 연결된 메모리 소자들 각각은 반만 선택(H)되고 디스터브로부터 안전하다.
선택되지 않은 워드 라인 코움(800)은 워드 라인(WLp)에 프로그래밍 전압을 제공하지 않는다. 따라서, 워드 라인(WLp)과 선택되지 않은 로컬 비트 라인들 사이에 연결된 모든 메모리 소자들은 완전히 비선택(U)된다.
도 18a는 메모리 소자들을 프로그래밍하기 위한 일 실시예를 설명하는 흐름도이다. 도 18a의 프로세스는 세트(SET) 프로세스의 일부로서 혹은 리세트(RESER) 프로세스의 일부로서 수행될 수 있다. 도 19는 로컬 비트 라인들(900 및 902)에 연결됨과 아울러 워드 라인 핑거들(904 및 906)에 연결된 4개의 메모리 소자들(920, 922, 924 및 926)의 부분적 개략도이다. 도 19에서의 개략도는 도 18a의 프로세스를 설명함과 아울러 디스터브를 어떻게 피할 수 있는지를 설명하기 위해 사용된다. 도 18a의 프로세스에 관한 이해 목적으로, 도면에서의 비트 라인 전압에 대한 표시들은 무시될 수 있다. 이러한 표시들은 플로팅 상태에 있는 셀들의 슬라이스에 관한 이후의 설명에서 참조된다.
단계(850)에서, 모든 워드 라들은 ½VPP의 공통 신호로 구동된다. 예를 들어, 워드 라인들(904 및 906)은 ½VPP로 구동된다. 일 실시예에서, VPP는 메모리 어레이에 대한 집적 회로 상에서 사용되는 가장 큰 전압이다. VPP의 일 예는 4볼트이지만, 다른 값들이 또한 사용될 수 있다. 일반적으로 ½VPP는 중간 정도의 비선택된 워드 라인 전압을 나타내지만 프로그래밍 전압(Vpp)의 정확히 절반일 필요는 없다. IR 강하로 인해 그리고 각각의 실시예의 다른 특정 요인들로 인해, 중간 정도의 비선택된 바이어스들은 프로그래밍 전압의 절반보다 더 높게 혹은 더 낮게 조정될 수 있고, 그 범위는 Vpp의 ¼ 내지 ¾일 수 있다. 도 19는 워드 라인들(906)에 ½VPP를 인가하는 트랜지스터(912)를 보여준다. 단계(852)에서, 로컬 비트 라인들은 모두 플로팅되고, 따라서 이들은 ½VPP로 혹은 ½VPP 가까이 드리프트할 것이다. 단계(854)에서, ½VPP(예를 들어, 비선택된 전압)가 모든 글로벌 비트 라인들에 인가된다. 단계(856)에서, 하나 이상의 데이터 종속 신호들이 글로벌 비트 라인들에 인가되는바, 예를 들어, VPP가 단지 선택된 글로벌 비트 라인들에만 인가된다. 단계(858)에서, 앞서 논의된 수직 지향 선택 디바이스들(예를 들어, 스위치(504))은 선택된 로컬 비트 라인들을 선택된 글로벌 비트 라인들에 연결시키기 위해 턴온된다. 단계(860)에서, 선택된 로컬 비트 라인들은 VPP로 혹은 VPP를 향해 상승한다. 단계(862)에서, 선택된 워드 라인 코움은 그라운드(ground)로 풀다운(pull down)된다. 일부 실시예들에서, 하나보다 많은 워드 라인 코움이 그라운드로 풀다운될 수 있다. 다른 실시예들에서는, 한번에 단지 하나의 워드 라인 코움만이 선택될 수 있다.
도 19는 도 1에서의 M116, M126, M136, M216, M226, 및 M236과 같은 셀들(이들은 동일한 선택 게이트 신호(SG3)에 의해 액세스되며 그 관련된 수직 비트 라인들의 단지 하나의 사이드 상에만 있음)의 슬라이스로 지칭되는 어레이의 일부분의 바이어싱을 예시하기 위해 사용된다. 셀들의 비선택된 슬라이스의 바이어싱이 도 19를 참조하여 설명된다. 셀들의 비선택된 슬라이스는 코움 형상의 워드 라인의 하나의 핑거 상에 있을 수 있다. 만약 선택 게이트 신호(SGx)가 해당 슬라이스에 대한 수직 지향 선택 디바이스들을 턴오프시킨다면, 로컬 비트 라인들은 바이어스 전압으로 직접 구동되지 않는다. 도 19는 워드 라인(904)(워드 라인 핑거)을 그라운드로 풀다운시키기 위해 사용되는 트랜지스터(910)를 보여준다. 도 19의 예에서, 메모리 소자(920)는 온(on) 상태이고, 따라서 플로팅된 비트 라인들이 ½VPP를 향해 상승하는 경우, 메모리 소자(920)가 전도성 상태(낮은 저항 상태)이기 때문에 로컬 비트 라인(900)은 ½VPP로 완전히 상승할 수 없음에 유의해야 한다. 따라서, 로컬 비트 라인(900)은 ½VPP보다 약간 낮은 전압에 있을 수 있다(일부 경우들에서는 ¼VPP 전압만큼 훨씬 아래에 있을 수 있음). 앞서의 논의에서, 비트 라인들이 플로팅 상태에 남아 있고 디스터브들을 피하기 위해 여전히 적절한 전압들을 바이어싱할 수 있다는 점에서, 비트 라인들은 자체-바이어싱(self-biasing)을 행한다. 각각의 플로팅 상태의 비트 라인에는 플로팅 상태의 비트 라인으로부터의 전류를 보게 되는 하나의 반만 선택된 메모리 소자(H)가 존재하고, 반면 더 많은 다수의 비선택된 메모리 소자들(U)은 비선택된 비트 라인에 전류를 공급한다. 자체-바이어싱은 파워를 절약하고 디스터브에 대해 안전하다. 오프-상태에 있는 반만 선택된 메모리 소자(H)(922)를 갖는 비선택된 비트 라인들에 대해서, 비트 라인은 비선택된 메모리 소자들(U)을 통해 ½VPP로 상승하지만, 전류는 낮고 디스터브는 존재하지 않는다. 낮은 저항 상태에 있는 H 메모리 소자(920)를 갖는 비선택된 비트 라인들에 대해서, 로컬 비트 라인은 ¼VPP 내지 ½VPP 범위의 전압으로 떨어지지만, 이러한 자체 바이어싱은 비선택된 비트 라인 바이어스에서 모든 비트 라인들을 바이어싱하는 다른 예들과 비교하여 파워를 낭비하지 않으며, 어떠한 메모리 소자들도 디스터브되지 않는다.
도 18b는 메모리 소자들을 프로그래밍하기 위한 다른 실시예들을 설명하는 흐름도이다. 도 18b의 프로세스는 프로그래밍된 메모리 소자들이 겪게 되는 전압 차이들이 역극성(reverse polarity)을 갖는 다는 점을 제외하면, 도 18a의 프로세스와 유사하다. 따라서, 만약 도 18a의 프로세스가 메모리 소자를 세트(SET)하기 위해 사용된다면, 18b의 프로세스는 메모리 소자를 리세트(RESET)하기 위해 사용될 수 있다. 유사하게, 만약 도 18a의 프로세스가 메모리 소자를 리세트(RESET)하기 위해 사용된다면, 18b의 프로세스는 메모리 소자를 세트(SET)하기 위해 사용될 수 있다. 도 18b의 단계(870)에서, 모든 워드 라들은 ½VPP의 공통 신호로 구동된다. 단계(872)에서, 모든 로컬 비트 라인들은 플로팅되고, 따라서 이들은 ½VPP로 혹은 ½VPP 가까이 드리프할 것이다. 단계(874)에서, ½VPP가 모든 글로벌 비트 라인들에 인가된다. 단계(876)에서, 하나 이상의 데이터 종속 신호들이 글로벌 비트 라인들에 인가되는바, 예를 들어, 선택된 글로벌 비트 라인들은 그라운드로 풀다운된다. 단계(878)에서는, 수직 지향 선택 디바이스들이 선택된 로컬 비트 라인들을 선택된 글로벌 비트 라인들에 연결시키기 위해 턴온된다. 단계(880)에서, 선택된 로컬 비트 라인들은, 글로벌 비트 라인들에 연결되는 것에 응답하여 그라운드로 혹은 그라운드를 향해 풀다운된다. 단계(882)에서는, 프로그래밍 동작이 수행될 수 있도록 하는 적절한 전압 차이를 생성하기 위해, 선택된 워드 라인 코움(혹은 일부 실시예들에서는 복수의 워드 라인 코움들)에 VPP가 인가된다.
도 20은 메모리 소자들을 판독하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다. 도 21은 수반되는 부분적 개략도이며, 도 20에 제시된 판독 프로세스를 설명하기 위한 것이다. 도 20의 단계(940)에서, 모든 워드 라들은 Vread의 공통 신호로 구동된다. 일 실시예에서, Vread는 2볼트이지만, 다른 값들이 또한 사용될 수 있다. 단계(942)에서, 로컬 비트 라인들은 플로팅되고, 따라서 이들은 Vread로 혹은 Vread 가까이 드리프트할 것이다. 일부 플로팅 상태의 로컬 비트 라인들은 만약 이들이 낮은 저항성 상태에 있는 메모리 소자에 연결된다면, Vread 바래 아래의 전압으로 드리프트할 것이다. 단계(944)에서, 글로벌 비트 라인들은 하나 이상의 신호들로 충전되는바, 예를 들어, 글로벌 비트 라인들은 Vread로 충전된다. 단계(946)에서, 선택된 워드 라인 코움(혹은 일부 실시예들에서는 복수의 워드 라인 코움들)이 그라운드로 풀다운된다. 단계(948)에서는, 적절한 수직 지향 선택 디바이스들이 적절한 선택된 로컬 비트 라인들을 선택된 글로벌 비트 라인들에 연결시키기 위해 턴온된다. 단계(950)에서, 선택된 메모리 소자(예를 들어, 도 25에서의 메모리 소자(980))를 통해 흐르는 전류는 선택된 비트 라인으로부터, 수직 선택 디바이스로부터, 관련된 글로벌 비트 라인으로부터, 전류 컨베이어 클램프 디바이스(current conveyor clamp device)를 통해, 그리고 궁극적으로는 관련된 감지 증폭기 내의 감지 노드로부터 흐른다. 단계(952)에서, 감지 증폭기는 전류를 감지하고 메모리 소자의 상태를 결정한다.
도 21은 선택된 로컬 비트 라인들(960, 962), 뿐만 아니라 워드 라인들(964, 966)(워드 라인 핑거들)을 보여준다. 도 21은 또한 메모리 소자들(980, 982, 984, 및 986)을 보여준다. 트랜지스터/스위치(970)에 의해 제시된 바와 같이, 선택된 워드 라인들에 Vread가 인가된다. 로컬 비트 라인들(960 및 962)이 Vread를 향해 드리프트할 것이다. 스위치(968)는 선택된 워드 라인(964)을 그라운드로 풀다운시킨다(단계(946) 참조). 메모리 소자(980)가 턴온(낮은 저항성 상태)되기 때문에, 비트 라인(960)은 Vread보다 약간 더 낮은 레벨로 드리프트할 수 있다. 이러한 예에서, 비트 라인들(960 및 962)은 모두 선택되고, 따라서 메모리 소자들(980 및 982)을 통해 흐르는 전류는 관련된 글로벌 비트 라인들(미도시)로 건너가고 그리고 관련된 감지 증폭기들로 건너간다. 워드 라인(966)은 선택되지 않았기 때문에, 이것은 Vread에서 바이어싱되고, 메모리 소자들(984 및 986)은 제로 혹은 제로 볼트에 매우 가까운 차동 바이어스를 갖고, 관련된 선택된 비트 라인에 무시가능한 전류를 제공한다. 만약 비트 라인들(960)이 플로팅에 의해 선택되지 않았거나 혹은 어떠한 관련된 감지 증폭기도 갖지 않은 글로벌 비트 라인으로의 연결에 의해 선택되지 않았다면, 전류는 메모리 소자(980)를 통해 흐르게 되고, 이것은 비트 라인(960)을 Vread 아래로 감소시킨다. 선택되지 않은 메모리 소자들(986)도 또한 전도를 행하고 비트 라인은 Vread 아래의 전압으로 드리프트하게 된다. 활성화된 감지 증폭기로의 연결이 없기 때문에, 이러한 전류는 감지되지 않는다. 이러한 비선택된 비트 라인들에 대해, 비트 라인들이 플로팅 상태에 남아 있고 디스터브들을 피하기 위해 여전히 적절한 전압들을 바이어싱할 수 있다는 점에서, 비트 라인들은 자체-바이어싱을 행한다. 각각의 비트 라인에는 비트 라인으로부터의 전류를 싱크(sink)시키는 선택된 워드 라인(964)에 연결된 하나의 메모리 소자(980 또는 982)가 존재하고, 반면 더 많은 다수의 비선택된 메모리 소자들(U)은 비트 라인에 전류를 공급한다. 자체-바이어싱은 파워를 절약하고 디스터브에 대해 안전하다.
일 실시예에서, 더블-게이팅되는 수직 지향 선택 디바이스가 비-이상적인 컴포넌트인 경우, 이것은 연결된 글로벌 비트 라인들 및 연결된 로우 선택 라인 모두가 그라운드에 있을 때 작은 전류를 누설시킬 수 있다. 이러한 누설을 막기 위해, 일 실시예는 글로벌 비트 라인 상에 그라운드가 아닌 작은 양의 전압(예를 들어, .75 볼트 혹은 이러한 값에 가까운 어떤 것)을 구동시키는 것을 포함할 수 있다. 이러한 방식으로 글로벌 비트 라인(수직 지향 선택 디바이스의 드레인)은 게이트보다 더 높은 전위에 있게 되고, 그럼으로써 선택 디바이스가 오프 상태에서 유지됨이 보장되게 된다. 이것을 달성하기 위해, 일 실시예에서, VPP는 또한 .75 볼트만큼 상승돼야 한다. 로우 선택 라인은 (.75 볼트가 아닌) 그라운드에 있게 됨에 유의해야 한다. 유사한 상황이 리세트 동작을 수행할 때 일어날 수 있고, 따라서, 리세트 동작 동안, 글로벌 비트 라인은 또한 (그라운드가 아닌) .75 볼트에서 구동될 수 있고, 신호(VPP)는 또한 동일한 .75 볼트(혹은 다른 값)만큼 상승될 것이다.
비트 라인들 위 및 아래의 선택 디바이스들(
Select
Devices
Above
and
Below
Bit
Lines
)
도 22는 기판 위에 있는 수직의 로컬 비트 라인들, 그리고 수직의 로컬 비트 라인들을 글로벌 비트 라인들에 연결시키는 수직 지향 선택 디바이스(이것 또한 기판 위에 있음)를 갖는 메모리 구조의 일 실시예를 예시한다. 도 22의 실시예에서, 글로벌 비트 라인들 및 수직 지향 선택 디바이스들의 제 1 세트는 메모리 어레이 아래에 위치하고, 글로벌 비트 라인들 및 수직 지향 선택 디바이스들의 제 2 세트는 메모리 어레이 위에 배치되는데, 이 경우 제 1 세트의 수직 지향 선택 디바이스들과 제 2 세트의 수직 지향 선택 디바이스들은 서로 엇갈려 배치되게 된다. 도 22는 글로벌 비트 라인들을 따라 절단된 메모리 구조의 단면도를 보여준다. 메모리 층 및 필러 선택 층은 도면에서 도시되어 있지만, 금속 층들 및 CMOS 층은 보다 용이한 도면 판독을 위해 제거되어 있다. 그러나, 도 22의 구조는 도 10에 도시된 바와 동일한 금속 층들 및 CMOS 층들을 포함한다.
도 22는 수직 비트 라인들(1040, 1042, 1044, 1046 및 1048)을 보여준다. 앞서 논의된 바와 같이, 도 22는 단지 메모리 시스템의 일부만을 보여준다. 따라서, 도 22에 도시된 다수의 더 많은 수직 비트 라인들이 존재할 수 있다.
도 22에 도시된 메모리 시스템의 일부는 메모리 층 아래에 배치되는 글로벌 비트 라인(1002)(GBL), 그리고 메모리 층 위에 배치되는 글로벌 비트 라인(1006)(GBL)을 포함한다. 글로벌 비트 라인(1002)(GBL) 위에 배치되는 것은 도 10에서의 n+ 폴리 층(524)과 유사한 n+ 폴리 층(1004)이다. n+ 폴리 층(1004) 위에는 복수의 수직 지향 선택 디바이스들이 있다. 예를 들어, 도 22는 메모리 층 아래의 수직 지향 선택 디바이스들(1010, 1012 및 1014)을 보여준다. 메모리 시스템은 메모리 층 아래에 더 많은 수의 이러한 수직 지향 선택 디바이스들을 가질 수 있다. 수직 지향 선택 디바이스(1010)는, n+ 영역(1010A)과, 영역(1010A) 아래의 p- 영역(1010B)과, 그리고 영역(1010B) 아래 그리고 n+ 폴리(1004) 위의 n+ 영역(1010C)을 포함한다. 수직 지향 선택 디바이스(1010)는 수직 비트 라인(1040) 바로 아래에 배치되어 수직 비트 라인(1040)과 콘택한다. 수직 지향 선택 디바이스(1012)는, n+ 층(1012A)과, 영역(1012A) 아래의 p- 영역(1012B)과, 그리고 영역(1012B) 아래 그리고 n+ 폴리(1004) 위의 n+ 영역(1012C)을 포함한다. 수직 지향 선택 디바이스(1012)는 수직 비트 라인(1044) 아래에 배치되어 수직 비트 라인(1044)과 콘택한다. 수직 지향 선택 디바이스(1014)는, n+ 영역(1014A)과, 영역(1014A) 아래의 p- 영역(1014B)과, 그리고 p- 영역(1014B) 아래 그리고 n+ 폴리 층(1004) 위의 n+ 영역(1014C)을 포함한다. 수직 지향 선택 디바이스(1014)는 수직 비트 라인(1048) 아래에 배치되어 수직 비트 라인(1048)과 콘택한다. 알 수 있는 바와 같이, 수직 지향 선택 디바이스들(1010, 1012 및 1014)은 하나 걸러 있는 수직 비트 라인에 연결됨과 아울러 (n+ 폴리(1004)를 통해) 글로벌 비트 라인(1002)에 연결된다.
수직 지향 선택 디바이스들(110, 112 및 114)의 양쪽 사이드 상에는 로우 선택 라인들(SG)의 쌍이 있다. 예를 들어, 로우 선택 라인(1020) 및 로우 선택 라인(1022)은 수직 지향 선택 디바이스(1010)의 사이드들 상에 있고, 로우 선택 라인들(1024 및 1026)은 수직 지향 선택 디바이스(1012)의 사이드들 상에 있고, 그리고 로우 선택 라인들(1028, 1030)은 수직 지향 선택 디바이스(1014)의 사이드들 상에 있다. 수직 지향 선택 디바이스들 사이에는 옥사이드 영역들(1050)이 있다. 로우 선택 라인들(1020, 1022, 1024, 1026, 1028, 및 1030) 아래에는 로우 선택 라인들과 글로벌 비트 라인 간의 격리를 보장하기 위해 사용되는 얇은 옥사이드 층들(1058)이 있다. 일 실시예에서, 로우 선택 라인들은 TiN으로부터 만들어진다.
도 22는 일 세트의 워드 라인들(1050, 1052, 1054, 1056, 1060, 1062, 1064, 1066, 1070, 1072, 1074, 1076, 1080, 1082, 1084, 1086, 1090, 1092, 1094, 1096, 1100, 1102, 1104, 및 1106)을 포함하는 메모리 층을 도시한다. 도 22는 메모리 셀들의 층들을 생성하기 위한 상위 4개의 적층된 워드 라인들을 보여주고 있지만, 메모리 셀들의 다른 개수의 층들이 사용될 수 있다. 예를 들어, 일 실시예에서, 워드 라인들은 메모리 셀들의 8개의 층들이 존재하도록 상위 8개의 워드 라인들이 적층된다. 워드 라인들 사이에는 옥사이드 영역들(1120)이 있다.
워드 라인들의 적층들과 수직 비트 라인들 사이에는 비휘발성 물질의 스트립들(1130)이 있는바, 이것은 앞서 설명된 물질들 중 임의의 물질일 수 있다. 수직 비트 라인과 워드 라인 사이의 비휘발성 물질로 된 영역(1130)은 메모리 셀을 형성한다. 하나의 예시적 메모리 셀이 점선 박스(1132)로 도시된다.
앞서 논의된 바와 같이, 도 22에 도시된 구조는 메모리 층 위의 수직 지향 선택 디바이스들을 포함한다. 예를 들어, 도 22는 메모리 층 위의 수직 지향 선택 디바이스들(1016 및 1018)을 보여준다. 메모리 시스템은 메모리 층 위에 더 많은 수의 이러한 수직 지향 선택 디바이스들을 가질 수 있다. 수직 비트 라인(1042) 위에 배치되는 수직 지향 선택 디바이스(1016)는, n+ 영역(1016A)과, 영역(1016A) 아래의 p- 영역(1016B)과, 그리고 영역(1016B) 아래에서 수직 비트 라인(1042)과 콘택하는(그리고 수직 비트 라인(1042) 바로 위에 있는) n+ 영역(1016C)을 포함한다. 수직 지향 선택 디바이스(1016)의 하나의 사이드 상에는 로우 선택 라인(1034)이 있고, 다른 사이드 상에는 로우 선택 라인(1036)이 있다. 수직 지향 선택 디바이스(1018)는, n+ 영역(1018A)과, 영역(1018A) 아래의 p- 영역(1018B)과, 그리고 영역(1018B) 아래에서 수직 비트 라인(1046)과 콘택하는(그리고 수직 비트 라인(1046) 바로 위에 있는) n+ 영역(1018C)을 포함한다. 수직 지향 선택 디바이스(1018)의 하나의 사이드 상에는 로우 선택 라인(1038)이 있고, 다른 사이드 상에는 로우 선택 라인(1041)이 있다. 수직 지향 선택 디바이스들 사이에는 옥사이드 영역들(1050)이 있다. 로우 선택 라인들(예를 들어, 1032, 1034, 1036, 1038, 1041, 1043) 아래에는 얇은 옥사이드 층들(1058)이 있다. n+ 영역들(1016A 및 1018A) 위에는 n+ 폴리 층(1008)이 있다. n+ 폴리 층(1008) 위에는 글로벌 비트 라인(GBL)(1006)이 있다.
도 22의 실시예는 메모리 층들 아래에 그리고 메모리 층 위에 글로벌 비트 라인들 및 수직 지향 선택 디바이스들을 포함한다. 이와 같이, 수직 지향 선택 디바이스들의 2개의 층들, 그리고 글로벌 비트 라인들의 2개의 층들이 존재한다. 메모리 층 아래에서는, 수직 지향 선택 디바이스들이 하나 걸러 있는 비트 라인에 연결된다. 메모리 층 아래의 수직 지향 선택 디바이스들과 메모리 층 위의 수직 지향 선택 디바이스들이 서로 엇갈려 배치되도록, 메모리 층 위에서는, 수직 지향 선택 디바이스들이 하나 걸러 있는 비트 라인에 연결된다. 하나 걸러 있는 수직 지향 비트 라인은 메모리 층 아래의 수직 지향 선택 디바이스들에 연결되고 사이에 있는 비트 라인들은 메모리 층 위의 수직 지향 선택 디바이스들에 연결된다. 예를 들어, 수직 비트 라인(1040)은 그 하부에서 수직 지향 선택 디바이스(1010)에 연결되고, 수직 비트 라인(1042)은 그 상부에서 수직 지향 선택 디바이스(1016)에 연결되고, 수직 비트 라인(1044)은 그 하부에서 수직 지향 선택 디바이스(1012)에 연결되고, 수직 비트 라인(1046)은 그 상부에서 수직 지향 선택 디바이스(1018)에 연결되고, 수직 비트 라인(1048)은 그 하부에서 수직 지향 선택 디바이스(1014)에 연결되는 등이다.
메모리 층 위와 아래에 하나 걸러 있는 선택 게이트를 배치함으로써, 수직 지향 선택 디바이스들의 폭을 더 넓게 만들 공간이 존재하게 된다. 일 실시예에서, 예를 들어, 수직 지향 선택 디바이스들 각각의 폭은 비트 라인의 폭의 두 배이다.
앞서 설명된 바와 같이, 각각의 수직 지향 선택 디바이스는 두 개의 측벽 로우 선택 라인들을 갖는다. 일 실시예에서, 양쪽 측벽 로우 선택 라인들은 수직 지향 선택 디바이스를 턴온시키기 위해 선택될 수 있다. 다른 실시예들에서, 측벽 로우 선택 라인들 중 어느 하나가 선택될 수 있다. 또 다른 실시예에서는, 좌측 측벽 로우 선택 라인만이 사용된다. 다른 실시예들에서는, 우측 측벽 로우 선택 라인만이 사용된다. 일부 실시예들에서, 로우 선택 라인들 중 어느 한쪽이 사용될 수 있다.
일부 실시예들에서는, 하나의 로우를 선택함으로써 메모리 동작이 수행된다. 메모리 셀들의 로우는, 워드 라인 코움의 동일한 워드 라인 핑거에 연결되어 관련 SG 라인에 의해 제어되는 그러한 메모리 셀들이다. 임의의 로우는 하나의 로우 선택 라인(SG)을 사용하여 선택될 수 있고, 이에 따라 해당 워드 라인 핑거와 관련된 72개(혹은 다른 개수)의 비트 라인들이 선택되게 된다. 도 1을 다시 참조하면, 메모리 셀들(M211, M221, M231, ...)은 동일한 로우 내에 있고, M111, M121, M131, ...은 M211, M221, M231, ...과 함께 셀들의 슬라이스를 형성한다.
도 22의 구조는 두 개의 워드 라인 핑거들이 프로그래밍을 위해 동시에 선택될 수 있게 한다. 예를 들어, 하나의 워드 라인 코움이 선택될 수 있고, 그리고 핑거들 중 두 개가 프로그래밍을 위해 사용될 수 있는데, 메모리 층 아래의 하나의 로우 선택 라인 및 메모리 층 위의 하나의 로우 선택 라인을 선택함으로써 프로그래밍을 위해 사용될 수 있다. 따라서, 동일한 워드 라인 코움(하지만 상이한 핑거들) 상의 메모리 셀들의 두 개의 로우들을 선택하는 것은 대략 동일한 IR 강하에서 감지 증폭기들에 두 배의 버스 폭을 제공한다. 이에 따라, 파워 낭비는 더 적어지게 되고, 더 작은 워드 라인 드라이버들이 사용될 수 있다. 즉, 파워 및 성능이 향상되고, 디바이스의 스케일링(scaling) 가능성 더 커지게 된다. 일부 실시예들에서, 두 개의 슬라이스들은 상이한 워드 라인 코움들 상에 있을 수 있다.
도 23은 메모리 동작(예를 들어, 판독(Read), 세트(SET), 리세트(RESET), 또는 포밍(Forming))을 수행하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다. 단계(1150)에서, 비선택된 워드 라인 전압이 모든 워드 라인들에 인가된다. 단계(1152)에서, 비선택된 워드 라인 전압이 모든 글로벌 비트 라인들에 인가된다. 단계(1154)에서, 선택된 비트 라인 전압이, 데이터 패턴에 근거하여, 선택된 글로벌 비트 라인들에 인가된다. 단계(1156)에서, 적절한 선택 신호가 메모리 층 아래의 적절한 선택된 로우 선택 라인(SG)에 인가된다. 단계(1158)에서, 적절한 선택 신호가 메모리 층 위의 선택된 로우 선택 라인(SG)에 인가된다. 일 실시예에서, 단계들(1156 및 1158)은 동시에 수행된다. 단계(1160)에서, 선택된 워드 라인 전압이, 선택된 하나 이상의 워드 라인들에 인가된다. 단계(1162)에서, 메모리 동작이 수행된다. 선택된 신호를 메모리 층 아래의 적절한 로우 선택 라인에 인가하는 것은 72개의 비트 라인들을 일 세트의 글로벌 비트 라인들에 연결시킨다. 선택된 신호를 메모리 층 위의 로우 선택 라인에 인가함으로써(단계(1158)), 또 다른 72개의 비트 라인들이 상이한 세트의 글로벌 비트 라인들에 연결된다. 따라서, (하나의 로우에 72개의 수직 비트 라인들 갖는 실시예에서) 최대 144개의 메모리 셀들이 동시에 선택될 수 있다. 일부 실시예들에서는, 파워 및/또는 감지 증폭기 제한사항들로 인해 144개보다 더 많거나 더 적은 수의 메모리 셀들이 동시에 판독 혹은 프로그래밍되게 된다. 다양한 구현예들에서, 도 23에 제시된 단계들의 순서는 바뀔 수 있다.
도 24는 메모리 시스템의 일부분의 개략도이며, 이는 수행되는 판독 동작을 나타낸다. 일부 실시예들은 8개의 메모리 셀 레벨들을 포함하지만, 도 24는 메모리 셀 레벨들 중 단지 두 개만 제시한다. 하나의 예시적 구현예에서, 두 개의 제시된 메모리 셀 레벨은 하부 메모리 셀 레벨 및 상부 메모리 셀 레벨일 수 있다. 하부 메모리 셀 레벨은 적어도 도 24에 제시된 두 개의 워드 라인 코움들을 포함한다(일부 실시예들에서는 두 개보다 더 많은 워드 라인 코움들을 포함할 수 있음). 제 1 워드 라인 코움은 워드 라인 핑거(1050) 및 워드 라인 핑거(1070)를 포함한다(또한 도 22 참조). 제 2 워드 라인 코움은 워드 라인 핑거(1060) 및 워드 라인 핑거(1060)를 포함한다. 알 수 있는 바와 같이, 두 개의 워드 라인 코움들은 서로 엇갈려 배치되고 워드 라인 코움 그룹을 형성한다. 워드 라인 코움들이 도 24에 도시된 것보다 더 많은 핑거들을 포함할 수 있음에 유의해야 한다. 서로 엇갈려 배치된 워드 라인 핑거들 사이에는 수직 비트 라인들(1040, 1042 및 1044)이 있다. 각각의 워드 라인 핑거와 이웃하는 수직 비트 라인 사이에 배치되는 메모리 셀이 존재한다. 수직 비트 라인들 각각은 수직 지향 선택 디바이스에 연결된다. 예를 들어, 수직 비트 라인(1040)은 수직 선택 디바이스(1010)를 통해 (메모리 어레이 아래의) 글로벌 비트 라인(1002)에 연결되고, 수직 비트 라인(1042)은 수직 지향 선택 디바이스(1016)를 통해 (메모리 어레이 위의) 글로벌 비트 라인(1006)에 연결되고, 그리고 수직 비트 라인(1044)은 수직 지향 선택 디바이스(1012)를 통해 (메모리 어레이 아래의) 글로벌 비트 라인(1002)에 연결된다. 수직 지향 선택 디바이스들은 로우 선택 라인 드라이버들에 의해 구동되는 로우 선택 라인들에 의해 제어된다.
상부 메모리 셀 층이 적어도 두 개의 워드 라인 코움들을 포함하도록 제시되는바, 이러한 적어도 두 개의 워드 라인 코움들은 서로 엇갈려 배치되어 워드 라인 코움 그룹을 형성하게 된다. 제 1 워드 라인 코움은 워드 라인 핑거(1058) 및 워드 라인 핑거(1078)를 포함한다. 제 2 워드 라인 코움은 워드 라인 핑거(1068) 및 워드 라인 핑거(1088)를 포함한다. 이러한 워드 라인 핑거들 각각 사이에는 로컬 수직 비트 라인들(1040, 1042 및 1044)이 있고, 메모리 셀들은 로컬 비트 라인들과 워드 라인 핑거들 사이에 배치된다.
도 24에 도시된 예시적 판독 동작에서, 워드 라인 핑거들(1050 및 1070)이 판독을 위해 선택되고, 도 24에 도시된 나머지 워드 라인 핑거들은 선택되지 않는다. 비선택된 워드 라인 코움들은 Vread를 수신한다. (워드 라인 핑거들(1050 및 1070)(및 가능하게는 다른 워드 라인 핑거들)을 포함하는) 선택된 워드 라인 코움은 제로 볼트를 수신한다. 이러한 전압 차이는 적절한 전류들이 그 선택된 로컬 비트 라인들 상에서 구동될 수 있게 함과 아울러 감지 증폭기들에 의해 감지될 수 있게 한다. 도 24의 예에서, 로컬 수직 비트 라인들(1040 및 1042)이 판독을 위해 선택되고, 로컬 수직 비트 라인들(1044)은 판독을 위해 선택되지 않는다. 도 24는 판독을 위해 선택된 메모리 셀들을 S1 및 S2로 식별시킨다. S1은 워드 라인 핑거(1050)와 수직 비트 라인(1040) 사이에 있다. S2는 워드 라인 핑거(1070)와 수직 비트 라인(1042) 사이에 있다. 이러한 메모리 셀들은 Vread와 동일한 전압 차이를 갖는데, 왜냐하면 Vread는 선택된 비트 라인들 상에서 구동되기 때문이다. 비선택된 비트 라인들과 비선택된 워드 라인 핑거들 사이의 메모리 셀들은 비선택되며 U로서 표시된다. 예를 들어, 수직 비트 라인(1044)과 워드 라인 핑거(1080) 사이의 메모리 셀은 비선택되며 U로서 표시된다. 선택된 워드 라인과 비선택된 비트 라인 사이에 있는 메모리 셀들은 H로서 라벨링된다. 예를 들어, 수직 비트 라인(1044)과 워드 라인 핑거(1070) 사이의 메모리 셀은 반만 선택되고 H로서 표시된다. 비선택된 워드 라인과 선택된 비트 라인 사이에 있는 메모리 셀들은 F로 라벨링된다. 예를 들어, 로컬 수직 비트 라인(1042)과 워드 라인 핑거(1060) 사이의 메모리 셀은 반만 선택되고 F로서 표시된다.
도 24는 메모리 셀들의 두 개의 로우들이 어떻게 선택되는지를 보여준다. 예를 들어, S1 및 S2는 두 개의 상이한 로우들 내에 있다. 만약 로우의 모든 글로벌 비트 라인들이 활성화된다면, 전체 두 개의 로우들이 선택된다. 대안적으로, 오로지 글로벌 비트 라인들의 서브세트 내의 전압들만을 활성화시킴으로써 로우들의 서브세트가 선택될 수 있다. 두 개의 선택된 로우들 중에서, 하나의 로우는 메모리 어레이의 상부 상의 수직 지향 선택 게이트에 의해 선택되고, 다른 로우는 메모리 어레이 아래의 수직 지향 선택 게이트에 의해 선택된다. 두 개의 선택된 로우들은 글로벌 비트 라인들의 두 개의 선택된 세트들에 연결된다. 글로벌 비트 라인들의 제 1 세트는 메모리 어레이 위의 층 내에 있고, 글로벌 비트 라인들의 제 2 세트는 메모리 어레이 아래의 층 내에 있다.
도 25는 메모리 시스템의 일부의 개략적 도면이며, 이는 프로그램 동작을 나타낸다. 일 실시예에서, 도 25에 제시된 전압들은 리세트 동작을 위한 것이다. 그러나, 도 24에서 설명되는 것들은 비트 라인들 및 워드 라인들 상의 전압들을 스와핑(swapping)시킴으로써(예를 들어, 극성을 바꿈으로써) 세트 동작을 설명하는데 사용될 수 있다. 일부 실시예들에서, 세트 동작과 리세트 동작은 도 25에 제시된 것과는 상반된 것(혹은 다른 것)일 수 있다.
도 25는 도 24에 제시된 바와 동일한 구조를 보여주지만 전압들은 상이하다. 비선택된 워드 라인들은 ½VPP + WL_IR_drop을 수신한다. 선택된 워드 라인(워드 라인 코움은 워드 라인 핑거(1050) 및 워드 라인 핑거(1070)를 포함함)은 제로 볼트를 수신한다. 선택된 글로벌 비트 라인들은 VPP + Vds + WL_IR_drop을 구동시킨다. 수직 지향 선택 디바이스(예컨대, 1010)를 가로지르는 전압 강하는 Vds이다. 따라서, 선택된 수직 비트 라인(예를 들어, 수직 비트 라인(1040))은 VPP + WL IR drop을 구동시킨다. 도 25에서 제시된 바와 같은 워드 라인을 가로지르는 IR 강하로 인해 WL_IR_drop에 의해 비트 라인 전압은 VPP 위로 상승된다.
도 24에서와 같이, 선택된 메모리 셀들은 S1 및 S2로서 식별된다. (비선택된 워드 라인들과 비선택된 비트 라인들의 교차지점에서의) 비선택된 메모리 셀들은 U에 의해 식별된다. 이러한 예에서, 수직 비트 라인(1044)은 선택되지 않는다. 결과적으로, 수직 비트 라인(1044)은 플로팅되고 ½VPP + WL_IR_drop까지 커플링될 것이다. 수직 비트 라인(1044)과 워드 라인 핑거(1080) 사이의 메모리 셀은 비선택되고 U로 표시된다. 비선택된 메모리 셀(U)은 비선택된 워드 라인들로부터 비선택된 비트 라인들로의 누설로 인해 낮은 바이어스 전압을 갖는다.
선택된 워드 라인과 비선택된 비트 라인 사이에 있는 메모리 셀들은 H로서 라벨링된다. 예를 들어, 수직 비트 라인(1044)과 워드 라인 핑거(1070) 사이의 메모리 셀은 반만 선택되고 H로서 표시된다. 비선택된 워드 라인과 선택된 비트 라인 사이에 있는 메모리 셀들은 F로서 라벨링된다. 예를 들어, 수직 비트 라인(1042)과 워드 라인 핑거(1060) 사이의 메모리 셀은 반만 선택되고 F로서 표시된다. H 및 F 메모리 셀들은 이들을 가로질러 대략 1/2VPP 전압 강하를 갖는다. 반만 선택된 메모리 셀들은 메모리 동작(판독, 세트, 혹은 리세트)을 수행하지 않는 것이 바람직하다.
일 실시예에서, 세트 혹은 리세트을 위한 프로그래밍 전압들은, 유한한 지속구간 동안의 펄스(pulse)들 혹은 다른 웨이브(wave) 형태들로 행해질 수 있으며, 뒤이어 메모리 동작이 성공했는지 여부를 알아내기 위해 검증 단계, 이후 필요에 따라 메모리 동작이 성공할 때까지 (중간 검증을 갖는) 추가적인 펄스들로 행해질 수 있다.
메모리 계층 위에 그리고 아래에 글로벌 비트 라인 층들을 갖는 앞서의 구성은 감지 증폭기들에 두 배의 버스 폭을 제공한다. 추가적으로, 두 개의 슬라이스들에 관해 메모리 동작을 수행하는 것은 하나의 슬라이스에 관해 메모리 동작을 수행하는 것보다 더 적은 파워를 낭비한다. 일 예에서, 슬라이스들 중 하나는 워드 라인 코움의 하나의 핑거 상에 있고, 다른 슬라이스는 동일한 워드 라인 코움의 다른 핑거 상에 있다. 다른 실시예들에서, 두 개의 선택된 슬라이스들은 상이한 워드 라인 코움들과 관련될 수 있다. 일부 실시예들에서, 워드 라인에 연결된 메모리 셀들의 개수는 (예컨대, 절반으로) 감소될 수 있어, 동일한 대역폭에 대해 파워가 감소하게 된다.
도 26은 메모리 어레이를 위에서 아래로 내려다 본 조감도이고, 연속적으로 동작되는 슬라이스들의 쌍들의 구성의 일 예를 나타낸다. 이러한 예에서, 각각의 워드 라인 코움은 3개의 워드 라인 핑거들을 포함한다. 예를 들어, 도 26은 워드 라인 코움 1이 3개의 핑거들(1230, 1232 및 1234)을 갖고 워드 라인 코움 2가 3개의 핑거들(1240, 1242 및 1244)을 갖는 것을 보여준다. 이러한 워드 라인 코움들은 워드 라인 핑거(1240)가 워드 라인 핑거(1230)와 워드 라인 핑거(1232) 사이에 있도록 서로 엇갈려 배치된다. 워드 라인 핑거(1242)는 워드 라인 핑거(1232)와 워드 라인 핑거(1234) 사이에 있다. 도 26은 정사각형들의 일 세트의 로우(1202)를 보여준다. 각각의 정사각형은 수직 비트 라인을 나타낸다. 속이 빈 정사각형들은 메모리 어레이 위의 글로벌 워드 라인들에 연결된 수직 비트 라인들을 나타낸다. 속이 음영처리된 정사각형들은 메모리 어레이 아래의 글로벌 비트 라인들에 연결된 수직 비트 라인들을 나타낸다. 일 실시예에서, 각각의 로우(1202)는 72개의 수직 비트 라인들을 포함하지만, 72개보다 더 많거나 더 적은 수의 수직 비트 라인들이 사용될 수 있다. 도 26은 또한, A, B, C, D, E 및 F로 라벨링된 직사각형들을 보여주는데, 이들 각각은 메모리 셀들의 슬라이스를 나타낸다. 따라서, 수직 비트 라인들의 각각의 로우(1202)와 워드 라인 핑거 사이에는 72개의 메모리 셀들에 메모리 어레이 내의 층들의 수를 곱한 양의 메모리 셀들이 존재한다. 메모리 셀들의 슬라이스를 나타내기 위해, 72개의 저항기들 혹은 다른 심볼로 도시한 것이 아니라, 단일의 길게 연장된 직사각형이 사용되었다. 다른 실시예들에서는, 72개보다 더 많거나 더 적은 개수의 메모리 셀들이 사용될 수 있다.
동시에 일어나는 메모리 동작을 위해 두 개의 슬라이스들을 선택할 때, 일 실시예는 다음과 같은 기준을 사용하는바, 즉 두 개의 슬라이스들은 동일한 워드 라인 코움에 연결돼야 하지만 해당 워드 라인 코움의 상이한 핑거들에 연결돼야한다(슬라이스들 중 하나의 슬라이스는 메모리 어레이의 상부 상의 글로벌 비트 라인들에 연결된 수직 비트 라인들과 사용작용하고 다른 슬라이스는 어레이 아래의 글로벌 비트 라인들에 연결되는 수직 비트 라인들과 상호작용함). 일부 실시예들에서 두 개의 슬라이스들은 동일한 워드 라인 핑거에 연결될 수 있음에 유의해야 한다. 슬라이스들을 식별시키는 직사각형들 내의 문자들은 함께 선택될 수 있는 두 개의 슬라이스들이 어떤 것인지를 보여주기 위해 사용된다. A로 라벨링된 두 개의 직사각형들은 동시에 선택될 슬라이스들을 나타낸다. B로 라벨링된 두 개의 직사각형들은 동시에 선택될 슬라이스들을 나타낸다. C로 라벨링된 두 개의 직사각형들은 동시에 선택될 슬라이스들을 나타낸다. D로 라벨링된 두 개의 직사각형들은 동시에 선택될 슬라이스들을 나타낸다. E로 라벨링된 두 개의 직사각형들은 동시에 선택될 슬라이스들을 나타낸다. F로 라벨링된 두 개의 직사각형들은 동시에 선택될 슬라이스들을 나타낸다. 다른 구성들이 또한 사용될 수 있음에 유의해야 한다. 추가적으로, 도 26은 서로 엇갈려 배치된 워드 라인 코움들을 보여준다. 일 실시예에서, 수직 비트 라인들을 공유하는 슬라이스들은 동일한 페이지 내에 있다.
도 27은 워드 라인 코움 당 두 개의 워드 라인 핑거들을 포함하는 실시예에서의 워드 라인 코움들의 구성들에 대한 또 다른 실시예를 보여준다. 도 27은 동일한 수직 비트 라인들의 로우들(1202)을 보여준다. 메모리 셀들의 슬라이스들을 나타내는 직사각형들(A, B, C, D, E, F, G, H, G' 및 H')이 또한 도시된다. 추가적으로, 워드 라인 코움 1, 워드 라인 코움 2, 워드 라인 코움 3, 워드 라인 코움 4의 일부, 그리고 워드 라인 코움 4'의 일부가 도시된다. 각각의 워드 라인 코움은 다른 워드 라인 코움들로부터의 워드 라인 핑거들과 서로 엇갈려 배치되는 두 개의 워드 라인 핑거들을 포함한다. 예를 들어, 워드 라인 코움 1의 핑거들은 워드 라인 코움 2 및 워드 라인 코움 4'와 서로 엇갈려 배치된다. 이러한 실시예에서, 메모리 셀들의 슬라이스들은 동일한 문자 표시를 갖는 쌍들 내에서 선택되며, 아울러 동일한 워드 라인 코움의 상이한 워드 라인 핑거들 상에 해당 슬라이스 쌍이 존재하도록(여기서 하나의 슬라이스는 상부방향으로 액세스되는 수직 비트 라인들에 인접하고 하나의 슬라이스는 하부방향으로 액세스되는 수직 비트 라인들에 인접함)하도록 결정된다. 일 실시예에서, 동일한 수직 비트 라인을 공유하는 슬라이스들은 동일한 페이지 내에 있다. 다른 실시예들에서, 공통 워드 라인 핑거를 공유하는 슬라이스들은 동일한 페이지 내에 있다. 일부 실시예들에서, 페이지 내의 슬라이스들의 최소의 개수는 페이지 당 판독 싸이클을 단 한번으로 최소화시키기 위해 2개일 수 있다(예를 들어, 쌍 A, 혹은 쌍 B, 혹은 쌍 C, 등).
프로그램 검증은 서로 엇갈려 배치된 워드 라인 코움들을 포괄한다. 일 예에서, 워드 라인 코움 2(슬라이스(C) 및 슬라이스(D))의 프로그래밍시, 슬라이스들(H', A, F 및 G)의 부분들이 판독 및 검증된다.
워드 라인 코움 내의 핑거들의 개수가 감소됨에 따라, H 셀들의 수가 감소되고, 워드 라인에 대한 CMOS 드라이버의 폭이 감소될 수 있고, 그리고 더 많은 드라이버들이 메모리 어레이 아래에 적합하게 위치할 수 있음에 유의해야 한다. 이러한 것은 보다 적은 누설로 인해 전력 낭비가 더 적어지기 때문이다.
또 다른 실시예에서는, 두 개의 슬라이스들을 동시에 프로그래밍하는 것(여기서, 하나의 슬라이스는 메모리 어레이 위의 글로벌 비트 라인들에 연결되고 다른 슬라이스는 어레이 아래의 글로벌 비트 라인들에 연결됨)이 아니라, 한번에 단지 하나의 슬라이스만이 프로그래밍된다. 따라서, 단지 상부 글로벌 비트 라인들만이 사용되거나, 혹은 단지 하부 글로벌 비트 라인들만이 사용된다. 이 경우, 비선택된 상부 혹은 하부 글로벌 비트 라인들은, 수직 로컬 비트 라인들의 하나 이상의 로우들을 바이어싱하여 H 셀들에서의 원치않는 DC IR 강하들을 피하기 위해 사용된다(예를 들어, 디스터브 전압들을 피하기 위해 1/2VPP로 바이어싱되는 것). 대안적으로, ½VPP가 글로벌 비트 라인들 상에서 구동될 수 있으며, 이에 따라 비선택된 워드 라인들은 바이어싱되지 않게 된다. 다른 구성들이 또한 사용될 수 있다.
일 실시예는 비-휘발성 저장 시스템을 포함하며, 이러한 비-휘발성 저장 시스템은: 기판과; 기판 내에 배치되지 않고 기판 위에 배치되는 메모리 셀들의 모놀리식 3차원 어레이와; 복수의 신호 라인들과; 기판 내에 없고 기판 위에 있으며 메모리 셀들의 어레이에 연결되는 복수의 수직 지향 비트 라인들과; 그리고 기판 내에는 없지만 기판 위에는 있는 복수의 수직 지향 선택 디바이스들을 포함하고, 수직 지향 선택 디바이스들은 수직 지향 비트 라인들 및 신호 라인들에 연결되고, 수직 지향 선택 디바이스들의 제 1 서브세트는 수직 지향 비트 라인들 위에, 그리고 수직 지향 선택 디바이스들의 제 2 서브세트는 수직 지향 비트 라인들 아래에, 서로 엇갈리도록 배치되어, 제 1 방향(예를 들어, 글로벌 비트 라인의 방향)을 따라 하나 걸러 있는 수직 지향 선택 디바이스는 수직 지향 비트 라인들 위에 배치되게 되고 사이에 있는 수직 지향 선택 디바이스들은 수직 지향 비트 라인들 아래에 배치되게 되며, 수직 지향 선택 디바이스들이 작동되는 경우 수직 지향 비트 라인들은 신호 라인들과 통신한다.
일 실시예는 비-휘발성 저장 시스템을 포함하며, 이러한 비-휘발성 저장 시스템은: 복수의 비-휘발성 저장 소자들과; 복수의 신호 라인들과; 기판 위에 있으며 비-휘발성 저장 소자들의 어레이에 연결되는 복수의 수직 지향 비트 라인들과; 그리고 수직 지향 비트 라인들 및 신호 라인들에 연결되는 복수의 수직 지향 선택 디바이스들을 포함하며, 수직 지향 선택 디바이스들의 제 1 서브세트는 수직 지향 비트 라인들 위에, 그리고 수직 지향 선택 디바이스들의 제 2 서브세트는 수직 지향 비트 라인들 아래에, 서로 엇갈리도록 배치되어, 제 1 방향 라인을 따라 하나 걸러 있는 수직 지향 선택 디바이스는 수직 지향 비트 라인들 위에 배치되게 되고 사이에 있는 수직 지향 선택 디바이스들은 수직 지향 비트 라인들 아래에 배치되게 되며, 수직 지향 선택 디바이스들이 작동되는 경우 수직 지향 비트 라인들은 신호 라인들과 통신한다.
일 실시예는 비-휘발성 저장 시스템을 동작시키기 위한 방법을 포함하며, 이러한 방법은: 기판 내에 배치되지 않고 기판 위에 배치되는 메모리 셀들의 모놀리식 3차원 어레이에 연결된 복수의 워드 라인들에 비선택된 워드 라인 전압을 인가하는 단계와; 복수의 글로벌 비트 라인들에 비선택된 비트 라인 전압을 인가하는 단계와, 여기서 글로벌 비트 라인들은 기판 내에는 없지만 기판 위에는 있는 복수의 수직 지향 선택 디바이스들에 연결되고, 수직 지향 선택 디바이스들은 또한, 메모리 셀들의 어레이에 연결되는 수직 지향 비트 라인들에 연결되고; 하나 이상의 선택된 글로벌 비트 라인들에 선택된 비트 라인 전압을 인가하는 단계와; 수직 지향 비트 라인들 위에 배치되는 수직 지향 선택 디바이스들의 제 1 서브세트에 연결된 제 1 선택 라인에 구동 신호를 인가하는 단계와; 수직 지향 비트 라인들 아래에 배치되는 수직 지향 선택 디바이스들의 제 2 서브세트에 연결된 제 2 선택 라인에 구동 신호를 인가하는 단계와; 그리고 하나 이상의 선택된 워드 라인들에 연결된 메모리 셀들에 대해 메모리 동작이 수행되도록 하나 이상의 선택된 워드 라인들에 선택된 워드 라인 전압을 인가하는 단계를 포함한다.
앞서의 상세한 설명은 예시 및 설명 목적으로 제시되었다. 이것은 본 발명을 정확히 그 개시되는 형태로 한정시키려는 의도를 갖지 않으며 본 발명의 실시예를 빠짐없이 언급하려는 의도를 갖지 않는다. 앞서의 가르침을 통해 많은 수정들 및 변형들이 가능하다. 본 명세서에서 설명되는 실시예들은, 그 개시되는 기술의 원리 및 그 실제 응용을 가장 잘 설명하여 본 발명이 속하는 기술분야에서 숙련된 다른 사람들이 그 고려되는 특정 용도에 적합하도록 다양한 수정을 통해 그리고 다양한 실시예들에서 본 기술을 가장 잘 활용할 수 있도록 하기 위해 선택되었다. 본 명세서에 첨부된 특허청구범위에 의해 본 발명의 범위가 정의되도록 의도되었다.
Claims (15)
- 비휘발성 저장 시스템(non-volatile storage system)으로서,
기판(substrate)과;
상기 기판 내에 배치되지 않고 상기 기판 위에 배치되는 메모리 셀(memory cell)들의 모놀리식 3차원 어레이(monolithic three dimensional array)와;
복수의 신호 라인들(signal lines)과;
상기 기판 내에 없고 상기 기판 위에 있는 복수의 수직 지향 비트 라인들(vertically oriented bit lines)과, 여기서 상기 수직 지향 비트 라인들은 상기 메모리 셀들의 어레이에 연결되며; 그리고
상기 기판 내에는 없지만 상기 기판 위에는 있는 복수의 수직 지향 선택 디바이스들(vertically oriented select devices)을 포함하여 구성되며,
상기 수직 지향 선택 디바이스들은 상기 수직 지향 비트 라인들 및 상기 신호 라인들에 연결되고,
상기 수직 지향 선택 디바이스들의 제 1 서브세트는 상기 수직 지향 비트 라인들 위에, 그리고 상기 수직 지향 선택 디바이스들의 제 2 서브세트는 상기 수직 지향 비트 라인들 아래에, 서로 엇갈리도록 배치되어, 제 1 방향을 따라 하나 걸러 있는 수직 지향 선택 디바이스는 상기 수직 지향 비트 라인들 위에 배치되게 되고, 사이에 있는 수직 지향 선택 디바이스들은 상기 수직 지향 비트 라인들 아래에 배치되게 되며,
상기 수직 지향 선택 디바이스들이 작동되는 경우 상기 수직 지향 비트 라인들은 상기 신호 라인들과 통신하는 것을 특징으로 하는 비휘발성 저장 시스템. - 제1항에 있어서,
복수의 워드 라인들(word lines)을 더 포함하고, 상기 워드 라인들은 함께 연결되며 아울러 상기 메모리 셀들의 일 세트에 연결되고, 상기 메모리 셀들은 상기 수직 지향 비트 라인들 및 상기 워드 라인들과 결합하여 연속적인 그물망(continuous mesh)을 형성하는 것을 특징으로 하는 비휘발성 저장 시스템. - 제2항에 있어서,
상기 메모리 셀들의 일 세트 아래의 상기 기판 내에 워드 라인 드라이버(word line driver)를 더 포함하고, 상기 워드 라인 드라이버는 상기 함께 연결된 워드 라인들과 통신하는 것을 특징으로 하는 비휘발성 저장 시스템. - 제2항 또는 제3항에 있어서,
상기 함께 연결된 워드 라인들은 머리빗 모양의 코움 형상(comb shape)을 형성하는 것을 특징으로 하는 비휘발성 저장 시스템. - 제2항 또는 제3항 또는 제4항에 있어서,
상기 함께 연결된 워드 라인들은 제 1 워드 라인 코움(first word line comb)을 형성하고, 상기 제 1 워드 라인 코움과 두 개의 다른 워드 라인 코움들은 서로 엇갈려 배치되는 것을 특징으로 하는 비휘발성 저장 시스템. - 제2항 내지 제5항 중 어느 하나의 항에 있어서,
상기 함께 연결된 워드 라인들은 손가락 모양의 복수의 워드 라인 핑거들(word line fingers)을 갖는 제 1 워드 라인 코움을 형성하고, 프로그래밍을 위해 두 개의 워드 라인 핑거들이 동시에 선택되는 것을 특징으로 하는 비휘발성 저장 시스템. - 제2항 내지 제6항 중 어느 하나의 항에 있어서,
상기 메모리 셀들의 모놀리식 3차원 메모리 어레이는 복수의 레벨(level)들 상에 있는 메모리 셀들을 포함하고,
상기 함께 연결된 워드 라인들은 공통 평면(common plane) 상에 있고, 상기 메모리 셀들의 일 세트는 공통 레벨(common level) 상에 있는 것을 특징으로 하는 비휘발성 저장 시스템. - 제2항 내지 제7항 중 어느 하나의 항에 있어서,
상기 신호 라인들은 글로벌 비트 라인들(global bit lines)이고,
상기 글로벌 비트 라인들의 제 1 서브세트는 상기 수직 지향 비트 라인들 위에 배치되고 상기 글로벌 비트 라인들의 제 2 서브세트는 상기 수직 지향 비트 라인들 아래에 배치되는 것을 특징으로 하는 비휘발성 저장 시스템. - 제2항 내지 제8항 중 어느 하나의 항에 있어서,
상기 수직 지향 선택 디바이스들에 대한 측벽들(sidewalls)로서 구성되어 상기 수직 지향 선택 디바이스들을 작동시키기 위해 사용되는 복수의 선택 라인들(select lines)을 더 포함하는 것을 특징으로 하는 비휘발성 저장 시스템. - 제2항 내지 제9항 중 어느 하나의 항에 있어서,
상기 수직 지향 선택 디바이스들은 상기 수직 지향 비트 라인들보다 폭이 더 넓은 것을 특징으로 하는 비휘발성 저장 시스템. - 제2항 내지 제10항 중 어느 하나의 항에 있어서,
상기 수직 지향 선택 디바이스들의 폭은 상기 수직 지향 비트 라인들의 폭의 2배인 것을 특징으로 하는 비휘발성 저장 시스템. - 비휘발성 저장 시스템을 동작시키기 위한 방법으로서,
기판 내에 배치되지 않고 상기 기판 위에 배치되는 메모리 셀들의 모놀리식 3차원 어레이에 연결된 복수의 워드 라인들에 비선택된 워드 라인 전압을 인가하는 단계와;
복수의 글로벌 비트 라인들에 비선택된 비트 라인 전압을 인가하는 단계와, 상기 글로벌 비트 라인들은 상기 기판 내에는 없지만 상기 기판 위에는 있는 복수의 수직 지향 선택 디바이스들에 연결되고, 상기 수직 지향 선택 디바이스들은 또한, 상기 메모리 셀들의 어레이에 연결되는 수직 지향 비트 라인들에 연결되고;
하나 이상의 선택된 글로벌 비트 라인들에 선택된 비트 라인 전압을 인가하는 단계와;
상기 수직 지향 비트 라인들 위에 배치되는 상기 수직 지향 선택 디바이스들의 제 1 서브세트에 연결된 제 1 선택 라인에 구동 신호를 인가하는 단계와;
상기 수직 지향 비트 라인들 아래에 배치되는 상기 수직 지향 선택 디바이스들의 제 2 서브세트에 연결된 제 2 선택 라인에 구동 신호를 인가하는 단계와; 그리고
하나 이상의 선택된 워드 라인들에 연결된 메모리 셀들에 대해 메모리 동작이 수행되도록 상기 하나 이상의 선택된 워드 라인들에 선택된 워드 라인 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장 시스템을 동작시키기 위한 방법. - 제12항에 있어서,
상기 하나 이상의 선택된 워드 라인들에 상기 선택된 워드 라인 전압을 인가하는 단계는, 복수의 워드 라인 핑거들을 갖는 제 1 워드 라인 코움을 형성하기 위해 함께 연결된 복수의 워드 라인들에 상기 선택된 워드 라인 전압을 인가하는 것을 포함하며, 프로그래밍을 위해 두 개의 워드 라인 핑거들이 동시에 선택되는 것을 특징으로 하는 비휘발성 저장 시스템을 동작시키기 위한 방법. - 제12항 또는 제13항에 있어서,
상기 수직 지향 선택 디바이스들은 상기 수직 지향 비트 라인들보다 폭이 더 넓으며 상기 수직 지향 비트 라인들의 상부 상에 있는 것을 특징으로 하는 비휘발성 저장 시스템을 동작시키기 위한 방법. - 제12항 또는 제13항 또는 제14항에 있어서,
상기 제 1 선택 라인에 구동 신호를 인가하는 단계는, 상기 수직 지향 선택 디바이스들의 상기 제 1 서브세트를 작동시키기 위해 상기 수직 지향 선택 디바이스들의 상기 제 1 서브세트의 측벽에 구동 신호를 인가하는 것을 포함하고, 그리고
상기 제 2 선택 라인에 구동 신호를 인가하는 단계는, 상기 수직 지향 선택 디바이스들의 상기 제 2 서브세트를 작동시키기 위해 상기 수직 지향 선택 디바이스들의 상기 제 2 서브세트의 측벽에 구동 신호를 인가하는 것을 포함하는 것을 특징으로 하는 비휘발성 저장 시스템을 동작시키기 위한 방법.
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