JP5903326B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関する。
近年、記録材料としてカルコゲナイド材料を用いた相変化メモリが盛んに研究されている。相変化メモリとは、電極間の記録材料が異なる抵抗状態をもつことを利用して情報を記憶する抵抗変化型メモリの一種である。
相変化メモリは、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがってメモリからの情報読み出しは、素子の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することにより実施する。
相変化メモリでは、電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることによりデータを書き換える。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより実施する。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料を結晶化温度に保持するのに十分な電流を長時間流すことにより実施する。この相変化メモリは、微細化を進めると相変化膜の状態を変化させるのに必要となる電流が小さくなるため、原理上、微細化に向いている。このため、研究が盛んに行われている。
下記特許文献１には、相変化メモリの例として、積層したストライプ状のゲート間に基板に対して垂直な方向に延伸するチャネル層を形成し、対向するチャネル層のそれぞれに接触する相変化材料間を絶縁膜で分離し、それぞれのチャネルに流れる電流を独立に制御する選択トランジスタを用いることにより、分離した相変化材料層のそれぞれに独立に情報を記録できるようにする技術が開示されている。
下記特許文献２には、抵抗変化型素子を利用したメモリを高集積化する方法として、ゲート電極材料と絶縁膜を複数ずつ交互に積層した積層構造内に、全層を貫く複数の貫通孔を一括加工で形成し、貫通孔の内側にゲート絶縁膜、チャネル層、相変化膜を成膜し加工する構成が開示されている。
下記特許文献３には、相変化メモリではない抵抗変化型メモリの例だが、積層したストライプ状のゲート間に基板に対して垂直な方向に延伸するチャネル層を形成し、対向するチャネル層に挟まれた領域に抵抗変化材料を形成する例が開示されている。
ＷＯ２０１１／０７４５４５号公報 特開２００８−１６０００４号公報 特開２０１１−１１４０１６号公報
特許文献１〜３に記載されているメモリには、以下のような課題が存在する。この課題は、一つのメモリセルを選択するセルトランジスタのチャネル長と、電流経路に沿った相変化材料などの抵抗変化材料の長さとが互いに等しくなり、これらを個別に調整することができない点に関係する。
読み出し／書き換え動作の際に、選択セルのセルトランジスタはＯＦＦ状態、非選択セルのセルトランジスタはＯＮ状態にしてチェインセルの両端に電位差を与える。その結果、選択セルにおいては相変化材料などの抵抗変化材料を電流が流れ、非選択セルにおいてはセルトランジスタのチャネルを電流が流れる。従ってセルトランジスタは、選択セルにおいて必要なＯＦＦ状態でのソース／ドレイン間耐圧と、非選択セルにおいて必要なＯＮ状態での電流駆動力とを両立させる必要がある。セルトランジスタのソース／ドレイン間耐圧（ＶＢＤＳ）は、読み出し動作時、セット動作（低抵抗化動作）時、リセット動作（高抵抗化動作）時それぞれにおいて抵抗変化素子の両端に印加する必要がある電圧(ＶＲＥＡＤ、ＶＳＥＴ、ＶＲＥＳＥＴ)より大きくなくてはならない。すなわち下記式（１）（２）（３）が成り立たなくてはならない。
ＶＢＤＳ ＞ ＶＲＥＡＤ （１）
ＶＢＤＳ ＞ ＶＳＥＴ （２）
ＶＢＤＳ ＞ ＶＲＥＳＥＴ （３）
特許文献１〜３に記載されているメモリセルにおいては、セルトランジスタのチャネル長を長くしてソース／ドレイン間耐圧を向上させようとすると、チャネルと並列に形成されている抵抗変化材料の電極間距離も同時に長くなるので、読み出し／書き換え動作時に抵抗変化素子の両端へ印加することが必要な電圧も増加する。このため、デバイス構造の最適化により（１）〜（３）を成立させることは難しい。したがって、セルトランジスタのＯＮ／ＯＦＦ特性、抵抗変化材料の低電流／低電圧書き換え特性に対する要求性能が高度なものになる。
本発明は、上記のような課題に鑑みてなされたものであり、平易な製造プロセスで高密度化を実現し、メモリのビットコストを低減することを目的とする。
本発明の第１の観点に係る半導体記憶装置は、抵抗変化材料層とチャネル層が、第１拡散層と金属配線の間で直列接続となることにより、金属配線とチャネル半導体層が分離されている。
本発明の第２の観点に係る半導体記憶装置は、第１方向において対向するチャネル半導体層どうしと第２方向において隣接するチャネル半導体層どうしを電気的に接続する抵抗変化材料層を備え、チャネル半導体層は第２方向に複数配置されている。
本発明に係る半導体記憶装置によれば、メモリセルアレイを高密度化し、記憶容量を大容量化してビットコストを低減することができる。
上記した以外の課題、構成、および効果は、以下の実施形態の説明により明らかになるであろう。
実施形態１に係る半導体記憶装置のメモリセルアレイ部の構成を説明する図である。 ビット線３を基板面に対して垂直に積層配置した構成例を示す図である。 図２のゲートポリシリコン１ｐ上におけるＸ−Ｚ断面図である。 図３の断面図である。 選択セルＳＭＣを動作させる電圧条件を示す。 図５に示した等価回路をＸ方向とＹ方向それぞれに複数配列したメモリアレイにおける選択動作を説明する図である。 図４（ａ）に示したメモリセル構造の変形例を示す図である。 図４（ａ）に示したメモリセル構造の別変形例を示す図である。 図８に示したメモリセルの等価回路をＸ方向とＹ方向それぞれに複数配列したメモリアレイにおける選択動作を説明する図である。 ビット線３を基板面に対して垂直な方向に延伸して形成した構成例を示す図である。 図１０の断面図である。 図１０、１１に示すメモリセルアレイの端部を示す斜視図である。 図１０に示す構成例において選択セルＳＭＣを動作させる電圧条件を示す。 図１３に示す等価回路をＸ方向、Ｙ方向に配列したメモリアレイの選択動作を説明する図である。 セルゲート電極２１ｐ〜２４ｐを接続した構成例を示す図である。 図１５の断面図である。 図１５に示す構成例の等価回路図である。 拡散層の導電型がＮ型の場合におけるセット／リセット動作と読み出し動作について説明する図である。 拡散層の導電型がＰ型の場合におけるセット／リセット動作と読み出し動作について説明する図である。 チャネル半導体層内にＰ型拡散層とＮ型の拡散層の両方を形成した場合におけるセット／リセット動作と読み出し動作について説明する図である。 実施形態２と同様の効果を発揮する別構造例を示す図である。 実施形態４に係る半導体記憶装置のメモリセルアレイ部の構成を示す図である。 図２２（ｂ）において抵抗変化材料層７に電流が流れるときの電流経路を説明する図である。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施形態に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることをあらかじめ述べておく。
＜実施の形態１＞
図１は、本発明の実施形態１に係る半導体記憶装置のメモリセルアレイ部の構成を説明する図である。図１（ａ）はメモリセルアレイの構造を立体的に示す模式図、図１（ｂ）はその等価回路図である。
図１（ａ）において、ビット線となる電極３、セルゲート電極となるゲートポリシリコン１ｐ、ゲート絶縁膜９、チャネル半導体層８ｐ、抵抗変化材料層７を備える部分が示されている。図１（ａ）では、複数のビット線、複数のゲート電極が、互いに直交する方向に延伸するように形成されている。例えば、ビット線３とセルゲート電極１ｐを半導体基板上の主面（基板面）内で形成する場合、ビット線３とセルゲート電極１ｐは、ともに最小加工寸法をＦとして２Ｆピッチで形成できるので、セル面積４Ｆ２のメモリセルを形成することができる。
抵抗変化材料としては、たとえば相変化材料や金属酸化物などからなるＲｅＲＡＭ材料を用いることができる。相変化材料を用いる場合、例えばＧｅ２Ｓｂ２Ｔｅ５などの相変化材料がアモルファス状態と結晶状態とで抵抗値が異なることを利用して情報を記憶する。相変化材料を、高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、すなわちセット動作は、アモルファス状態の相変化材料を結晶化温度以上に加熱し１０−６秒程度以上保持して結晶状態にすることにより実施する。結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することにより、アモルファス状態にすることができる。
メモリアレイは、図１（ｂ）の等価回路図に示されるように構成することができる。メモリアレイの外側に形成した拡散層（図示せず）からメモリアレイ全体のチャネル半導体層８ｐに対して共通に電圧を印加するように構成する。一方、Ｙ方向に延伸する複数のセルゲート電極１ｐ、Ｘ方向に延伸する複数のビット線３に対してそれぞれ独立な電圧を印加できるようにする。これにより、拡散層からメモリアレイ全体に対して共通に電圧を印加しても、個々のメモリセルを選択的に動作させることができる。
なお、各層、電極、金属配線などに電位を供給する電位印加回路については、本技術分野における公知の技術を用いて構成することができるため、その詳細構成については個別に説明および図示しない。以下の図面、実施形態においても同様である。
図１（ｂ）には、読み出し動作、セット動作、リセット動作の電圧条件を示した。選択セルＳＭＣを構成するチャネル半導体層をＯＮ状態とするために、電位印加回路はセルゲート電極１ｐに電圧を印加する。それ以外のセルゲートにはＯＦＦ電圧を印加し、チャネル半導体層８ｐを反転状態にしないようにする。チャネル半導体層８ｐへ給電するためのＮ型拡散層（ＮＤＩＦ）には０Ｖを印加し、ＳＭＣが接続されているビット線３に読み出し電圧ＶＲＥＡＤを印加する。これにより、ビット線３／ＮＤＩＦ間で選択セルＳＭＣを介して電流が流れるので、ＳＭＣの抵抗値を検出することによって情報を読み出すことができる。セット動作、リセット動作を実施するときは、ＶＲＥＡＤの代わりに、ＶＳＥＴ、ＶＲＥＳＥＴを印加する。このとき、選択ビット線以外のビット線は浮遊状態とする。
読み出し、セット、リセット動作の際に、選択したビット線３とＮＤＩＦ間に、選択していないビット線３と選択していないチャネル半導体層８ｐを介した回り込み電流が流れるのを防止しなくてはならない。セルゲート電極１ｐにＯＦＦ電圧を印加して非選択チャネル半導体層をＯＦＦ状態にすることにより、この回り込み電流を抑制できる。その結果、選択ビット線とＮＤＩＦの間に流れる電流は全てＳＭＣを介して流れるようにすることができる。選択するメモリセルに応じて、電圧を印加するビット線、ゲート電極配線を適切に選ぶことにより、各々のメモリセルを動作させることができる。
メモリアレイの中のメモリセルは場所によって、電流経路の長さが異なる。電流経路の中のチャネルの長さに注目すると、例えばＣＥＬＬＡを動作させる場合には電流が流れるチャネル半導体層８ｐの長さが長く、ＣＥＬＬＢの場合は短い。ビット線３についても電流経路の長さは場所によって異なる。このため、チャネル半導体層８ｐとビット線３における電圧降下は場所によって異なる。ＶＲＥＡＤ、ＶＳＥＴ、ＶＲＥＳＥＴの各電圧、ゲート電極に印加するＯＮ電圧を、選択セルの場所に応じて変えることにより、配線部における電圧降下の違いの影響を補償することができる。すなわち、チャネル半導体層８ｐとビット線３における電圧降下が大きい場所のセルについては、やや高いＶＲＥＡＤ、ＶＳＥＴ、ＶＲＥＳＥＴを用い、チャネル半導体層８ｐとビット線３における電圧降下が小さい場所のセルについては、やや低いＶＲＥＡＤ、ＶＳＥＴ、ＶＲＥＳＥＴを用いる。このような電圧調整は、図１のバリエーションである後述するセルについても同様に実施することができる。
作製された半導体記憶装置は、セル面積４Ｆ２であるため高密度化が可能である。また、個々のメモリセルごとの選択デバイスを半導体基板上に持たないので、積層化が可能である。したがって、低ビットコストを実現するために好適である。
図１（ａ）（ｂ）の半導体記憶装置のビット線３とセルゲート電極１ｐは、必ずしも半導体主面内に形成しなくてもよい。以下に示すように別の方法を用いることもできる。
図２は、ビット線３を基板面に対して垂直に積層配置した構成例を示す図である。図２において、多層積層したＹ方向に延伸するビット線となる電極３、ビット線３どうしを半導体基板に垂直なＺ方向に分離する絶縁膜１１、１２、１３、１４、１５、半導体基板に垂直なＺ方向に延伸するセルゲートとなるゲートポリシリコン１ｐ、ゲート絶縁膜９を介してゲートポリシリコン１ｐを包むように形成されたチャネル半導体層８ｐ、プレート電極２、バリアメタルＢＭ、Ｎ型ポリシリコン層６０ｐと６１ｐ、プレート電極２とチャネル半導体層８ｐの間の接続、絶縁を制御するチャネルポリシリコン層５０ｐ、ゲート絶縁膜１０、ゲートポリシリコン８１ｐからなる選択トランジスタ、が立体模式図として記載されている。
チャネル半導体層８ｐとビット線３が交差する部位において、抵抗変化材料層７を介して両者が接続されており、図１のメモリセルと同様に、この部分の抵抗変化材料層７の抵抗変化によって情報を記憶することができる。
図３は、図２のゲートポリシリコン１ｐ上におけるＸ−Ｚ断面図である。図２ではわかり易さのために省略していたが、Ｘ方向に隣接するゲートポリシリコン８１ｐは絶縁膜３１によって互いに絶縁されている。ビット線３は、Ｘ方向のチャネル半導体層８ｐに対して反対側において、絶縁膜９１によって分離されている。各層のビット線３は互いに分離されている他、ゲートポリシリコン１ｐを介してＸ方向に対向する２本も互いに独立な電位を給電できるように分離されている。例えば２層目のビット線は、ＢＬＯ２、ＢＬＥ２の２本に分離されている。一方、ＢＬＯ２どうし、ＢＬＥ２どうしのようにビット線どうしを１本おきに互いに接続することもできる。
図３では、２層目のビット線ＢＬＥ２とチャネル半導体層８ｐが交差している部位のメモリセルが選択セルＳＭＣとなっている場合における電流パスを示している。選択動作を実現する電圧条件については後述する。
図４は、図３の断面図である。図４（ａ）は図３のＡ−Ａ断面図、図４（ｂ）は図３のＢ−Ｂ断面図である。絶縁膜９２は、Ｙ方向においてチャネル半導体層８ｐを電気的に分離する絶縁層である。
図４（ａ）において、チャネル半導体層８ｐがゲート絶縁膜９を介してゲートポリシリコン１ｐを覆うように形成されていることがわかる。ビット線３とチャネル半導体層８ｐの交点においては、チャネル半導体層８ｐの外周のうちＸ方向の片面で抵抗変化材料層７を介してチャネル半導体層８ｐとビット線３と接続されている。
図４（ｂ）において、選択トランジスタのゲートポリシリコン層８１ｐがＹ方向に延伸しており、その内部に孔が形成され、孔の内部にゲート絶縁膜１０を介してチャネルポリシリコン層５０ｐが形成されている。
図５は、選択セルＳＭＣを動作させる電圧条件を示す。セルゲート電極（１ｐ）にＯＮ電圧を印加してチャネル半導体層８ｐを反転させ、ＳＭＣを含むチャネル半導体層８ｐが接続されている選択トランジスタＳＴＧｎのゲートポリシリコン８１ｐにＯＮ電圧を印加し、プレート電極とチャネル半導体層８ｐを導通状態にする。ＢＬＥ２以外のビット線は浮遊状態とし、ビット線ＢＬＥ２に対して読み出し、セット、リセット動作に対応する電圧ＶＲＥＡＤ、ＶＳＥＴ、ＶＲＥＳＥＴを印加することにより、ＳＭＣを動作させることができる。
図６は、図５に示した等価回路をＸ方向とＹ方向それぞれに複数配列したメモリアレイにおける選択動作を説明する図である。選択セルＳＭＣが接しないセルゲート電極１ｐにＯＦＦ電圧を印加する。選択セルＳＭＣが接するチャネル半導体層８ｐと接していない選択トランジスタについては、ゲートポリシリコン８１ｐにＯＦＦ電圧を印加する。このようにすることで、Ｙ方向に延伸する選択トランジスタ（ＳＴＧｎ、ＳＴＧｎ＋１）と、Ｘ方向に延伸するセルトランジスタの両方がＯＮ状態となったチャネル半導体８ｐに接するメモリセルを選択できる。
セルトランジスタがＯＦＦの場所では、チャネル半導体層８ｐに反転層が形成されないためビット線に電圧を印加してもとチャネル半導体層との間に電流が流れない。図６のＳＴＧｎ＋１のように選択トランジスタがＯＦＦ状態の場所では、Ｎ型拡散層６０ｐからチャネル半導体層８ｐに流れ込む電子が存在しないので、ゲート電極１ｐにＯＮ電圧が印加されていてもチャネル半導体層８ｐは高抵抗状態のままであり、従ってビット線との間で電流は流れない。すなわち、セルトランジスタと選択トランジスタが共にＯＮ状態となっている部分においてのみ、ビット線に電圧を印加してメモリセルに電流を流せる。これにより、図５で説明した動作にしたがって、メモリアレイ全体からＳＭＣだけを選択して動作させることができる。
図３〜６において、ＢＬＯ１どうし、ＢＬＥ１どうしなどのビット線どうしを結線しない場合には、メモリセルを選択するための選択トランジスタを用いなくても個々のメモリセルを選択することができる。独立したビット線３によってＸ方向の選択を実施できるからである。しかしながら、ビット線３どうしを結線すると、アレイ動作のために必要となる、個々のビット線へ給電するための電源数を低減できるため、ビット線３のドライバ回路の面積を低減できるという利点がある。そのため、ビット線３の積層数を増加しメモリセルの高密度化を推進するためには、メモリセルを選択するための選択トランジスタを形成する工程数追加があったとしても、ビット線どうしを結線してチップ面積縮小による低コスト化の効果を得るほうが望ましい場合もある。
図７は、図４（ａ）に示したメモリセル構造の変形例を示す図である。図４（ａ）の等価回路と図７の等価回路は同じである。図７（ａ）はチャネル半導体層８ｐをセルゲート電極１ｐのＸ方向の側面にのみ設けた上で、各セルゲート電極１ｐに対応するチャネル半導体層８ｐをＹ方向において分離した例を示す。図７（ｂ）は、図７（ａ）において各セルゲート電極１ｐに対応するチャネル半導体層８ｐをＹ方向に接続した例を示す。
図４（ａ）の構造は、チャネル半導体層８ｐにおいてＺ方向に電流を流す際に、チャネル半導体層８ｐのＸ方向の両面とＹ方向の両面を用いた広いチャネル幅で電流を流すことができるため、同じソース／ドレイン間電圧を用いても、図７（ａ）（ｂ）より大きな電流を駆動することができる。したがって、積層数を増加させても低電圧動作が実現でき、周辺回路面積の増加を抑制できる。
図７（ａ）（ｂ）に示す構造においては、チャネル半導体層８ｐはＸ方向に＋Ｘ側と−Ｘ側に分離され、セルゲート電極１ｐとチャネル半導体層８ｐがゲート絶縁膜９を介して接しているのはそれぞれＸ方向の片面だけである。従って、セルゲート電極１ｐにＯＮ電圧を印加して形成される反転層幅が図４（ａ）の場合と比較して狭いので、同じソース／ドレイン間電圧を用いた場合の電流は小さくなる。図４（ａ）と比較して、積層数を増加する際に動作電圧が増加し周辺回路の面積が増加するが、セルゲート電極１ｐのＹ方向の両面にチャネル半導体層８ｐが形成されないのでスペース的な余裕ができ、Ｙ方向に微細化して高密度化するのには有利である。
図８は、図４（ａ）に示したメモリセル構造の別変形例を示す図である。図２〜図７においては、セルゲート電極１ｐはゲート絶縁膜９、チャネル半導体層８ｐを介して、Ｘ方向の両面で別々のビット線３と接していたが、図８のように両側のビット線を一体化させることもできる。
図２〜７の例では、チャネル半導体層８ｐとビット線の交点において２つのメモリセルを形成することができる一方、図８の例では、チャネル半導体層８ｐとビット線３の交点において１つのメモリセルしか形成できない。従って、メモリアレイ内のメモリセル密度に関しては、図８の構成は図２〜図７の構成と比較して低密度である。しかしながら、図２〜７において分離されていたビット線３が、Ｙ方向に隣接するチャネル半導体層８ｐの境界部で結線されているため、ビット線３のＹ方向の単位長さあたりの抵抗を低減できる。従ってメモリアレイをＹ方向に大きくすることができるので、ドライバ回路、センス回路などの共有化によって周辺回路面積を低減することができる利点がある。
図９は、図８に示したメモリセルの等価回路をＸ方向とＹ方向それぞれに複数配列したメモリアレイにおける選択動作を説明する図である。本等価回路は図６と同様であるが、より簡潔な電圧条件で選択動作を実現できる。
図１０は、ビット線３を基板面に対して垂直な方向に延伸して形成した構成例を示す図である。図２〜図９においては、メモリセルのビット線３が半導体基板表面と平行な方向に延伸し、セルゲート電極１ｐとチャネル半導体層８ｐが半導体基板に垂直なＺ方向に延伸していた。しかしながら、図１０のように、メモリセルのビット線３が半導体基板表面と垂直なＺ方向に延伸し、セルゲート２１ｐ〜２４ｐとチャネル半導体層８ｐが半導体基板に平行な方向に延伸するように構成することもできる。
図１０（ａ）において、多層積層したＹ方向に延伸するセルゲート電極となるゲートポリシリコン２１ｐ、２２ｐ、２３ｐ、２４ｐ、絶縁膜１１、１２、１３、１４、１５、半導体基板に垂直なＺ方向に延伸するビット線３、ゲート電極２１ｐ〜２４ｐとゲート絶縁膜９を介して接するように形成されＹ−Ｚ面に広がったチャネル半導体層８ｐ、プレート電極２、バリアメタルＢＭ、Ｎ型ポリシリコン６０ｐ、６１ｐ、プレート電極２とチャネル半導体層８ｐの間の接続、絶縁を制御するチャネルポリシリコン層５０ｐ、ゲート絶縁膜１０、ゲートポリシリコン層８１ｐ、絶縁膜７１および７２、が立体模式図として記載されている。
チャネル半導体層８ｐとビット線３が交差する部位において、抵抗変化材料層７を介して両者が接続されており、図１〜９のメモリセルの例と同様に、この部分の抵抗変化材料層７の抵抗変化により情報を記憶することができる。
図１０（ｂ）は、図１０（ａ）のＸ−Ｚ断面図である。ビット線３はＮ型ポリシリコン層６１ｐの上で、ゲート絶縁膜９を貫通しＮ型ポリシリコン層６１ｐと接続されている。Ｎ型ポリシリコン層６１ｐは、ゲートポリシリコン層８１ｐをゲート、チャネルポリシリコン層５０ｐをチャネルとする選択トランジスタの一方の拡散層である。もう一方の拡散層は、プレート電極２上にバリアメタルＢＭを介して形成されたＮ型ポリシリコン層６０ｐである。従って、ビット線３とプレート電極２の間は、選択トランジスタによって接続、絶縁を切り替えることができる。
図１０（ａ）（ｂ）においては、ビット線３はＮ型ポリシリコン層６１ｐに直接接続されているが、例えばトランジスタのチャネルごとに分離された各々のＮ型ポリシリコン層６１ｐの上部に金属膜層を接触させて形成し、その形成した金属膜にビット線３を接続させることもできる。
図１１は、図１０の断面図である。図１１（ａ）は、図１０のゲートポリシリコン層２２ｐの標高におけるＸ−Ｙ面で見た断面図である。図１１（ｂ）は、図１０のゲートポリシリコン層８１ｐにおける標高のＸ−Ｙ面で見た断面図である。
図１１（ａ）において、ゲートポリシリコン層２２ｐはＹ方向に延伸しており、Ｘ方向に隣接するゲートポリシリコン層２２ｐ間には、ゲート絶縁膜９、チャネル半導体層８ｐが順に埋め込まれている。ゲート絶縁膜９、チャネル半導体層８ｐはＹ−Ｚ面に広がったプレート形状を有する。チャネル半導体層８ｐの側面には、ゲートポリシリコン２２ｐと反対側に抵抗変化材料層７、ビット線３が形成されている。抵抗変化材料層７とビット線３はＺ方向に延伸し、Ｙ方向に分離されて等間隔で並んでいる。Ｙ方向に隣接する相変化材料７、ビット線３の間には絶縁膜９２が埋め込まれている。
図１１（ｂ）において、図４（ｂ）とは異なり、ゲートポリシリコン層８１ｐはＸ方向に延伸している。ゲートポリシリコン層８１ｐの内部には孔が形成され、この孔のなかにはゲート絶縁膜１０、チャネルポリシリコン５０ｐが順に埋め込まれている。
図１２は、図１０、１１に示すメモリセルアレイの端部を示す斜視図である。図１０、１１のメモリセルアレイの端部では、図１２のようにチャネル半導体層８ｐ内にＮ型拡散層が形成されている。図１２には示していないが、Ｎ型拡散層はコンタクトと配線を介して周辺回路から給電できるようになっている。例えば、ゲート電極２２ｐにＯＮ電圧を印加することにより、チャネル半導体層８ｐ内に図１２のようなＮ型反転層ＮＩＮＶが形成される。メモリアレイ内のメモリセルは、ＮＩＮＶを介してアレイ端部の拡散層と電気的に接続される。
図１３は、図１０に示す構成例において選択セルＳＭＣを動作させる電圧条件を示す。ゲート電極２２ｐ（ＧＬＥ２）に電圧を印加してチャネル半導体層８ｐを反転させ、ＳＭＣと図１２に示すアレイ端部の拡散層を電気的に接続する反転層ＮＩＶをチャネル半導体層８ｐ内に形成する。
ＳＭＣが接続されている選択トランジスタＳＴＧのゲート８１ｐにＯＮ電圧を印加し、プレート電極とビット線３を導通状態にする。プレート電極ＰＬを０Ｖにし、Ｎ型拡散層に電圧を印加し、反転層ＮＩＶに印加する電位を読み出し、セット、リセット動作に対応する電圧ＶＲＥＡＤ、ＶＳＥＴ、ＶＲＥＳＥＴとすることにより、ＳＭＣを動作させることができる。
図１４は、図１３に示す等価回路をＸ方向、Ｙ方向に配列したメモリアレイの選択動作を説明する図である。選択セルＳＭＣが接しないセルゲート電極２１ｐ〜２４ｐにＯＦＦ電圧を印加する。選択セルＳＭＣが接するビット線３と接しない選択トランジスタについては、ゲート電極８１ｐにＯＦＦ電圧を印加する。このようにすることにより、Ｘ方向に延伸する選択トランジスタと、Ｙ方向に延伸するセルトランジスタの両方がＯＮ状態となったチャネル半導体８ｐと接するメモリセルを選択できる。多重選択を防ぐために、Ｘ方向に並ぶセルゲート電極２１ｐ〜２４ｐはそれぞれ全て独立な電位を給電できるように構成されていて、拡散層ＮＤＩＦの電位はセルゲート電極２１ｐ〜２４ｐの両側では分離されている。図１４では、これらをＮＤＩＦ１、ＮＤＩＦ２と図示している。
図１４では、読み出し、セット、リセット動作の際に、ＮＤＩＦ２、ＰＬには０Ｖを印加し、ＮＤＩＦ１にはそれぞれＶＲＥＡＤ、ＶＳＥＴ、ＶＲＥＳＥＴを印加している。積層された複数のゲート電極配線のうち、ＧＡＴＥｎ＋１,２だけにＯＮ電圧が印加されているので、ＧＡＴＥｎ＋２,２の両側に反転層ＮＩＮＶが形成される。ＧＡＴＥｎ＋１,２の両側の反転層ＮＩＮＶはそれぞれＮＤＩＦ１、ＮＤＩＦ２に接続されている。一方、ＰＬ側は選択トランジスタＳＴＧ,ｍ−１だけにＯＮ電圧が印加されている。したがって、メモリアレイの中で、ＳＭＣとＵＳＭＣ１だけがメモリセルの両側の電極が外部と接続されることになる。ＳＭＣはＮＤＩＦ１、ＰＬ間に読み出し、セット、リセット動作に対応した電位差が与えられるので動作し、ＵＳＭＣ１はＮＤＩＦ２、ＰＬ間に電位差が生じないので動作しない。したがって、ＳＭＣだけを選択的に動作させることができる。
図１５は、セルゲート電極２１ｐ〜２４ｐを接続した構成例を示す図である。図１５において、セルゲート電極２１ｐ〜２４ｐを各層で接続、すなわち２１ｐどうし、２２ｐどうし、２３ｐどうし、２４ｐどうしで接続し、チャネル半導体層８ｐが繋がるＮＤＩＦをＸ方向に隣接するゲート電極２１ｐ〜２４ｐスペースで接続している。図１５に示す構成は、図１０に示す構成と比較して、ゲートポリシリコン層８２ｐ、ゲート絶縁膜２０、チャネルポリシリコン層５１ｐからなる第２選択トランジスタが追加されている。第２選択トランジスタの動作については後述する。
図１６は、図１５の断面図である。図１６（ａ）はＸ−Ｚ断面図、図１６（ｂ）はＹ−Ｚ断面図である。図１６（ａ）（ｂ）に示すように、第２選択トランジスタのゲートポリシリコン８２ｐは、Ｙ方向に延伸し、内部に孔が形成され、その孔内にはゲート絶縁膜２０とチャネルポリシリコン５１ｐが埋め込まれている。Ｘ方向に延伸するゲートポリシリコン８１ｐ、ゲート絶縁膜１０、チャネルポリシリコン５０ｐからなる第１選択トランジスタと、第２選択トランジスタとは互いに交差している。これら選択トランジスタは、セルゲート電極２１ｐ〜２４ｐをそれぞれ接続し、チャネル半導体層８ｐの電位を全てまとめて等電位としても選択動作を実現するために必要となる。
図１７は、図１５に示す構成例の等価回路図である。図１７において、第１選択トランジスタ（ＳＴＧｘ,ｎ−１、ＳＴＧｘ,ｎ、ＳＴＧｘ,ｎ＋１）、第２選択トランジスタ（ＳＴＧｙ,ｍ−１、ＳＴＧｙ,ｍ、ＳＴＧｙ,ｍ＋１）のうちそれぞれ１つずつをＯＮ状態にすることにより、ＯＮ状態の第１選択トランジスタ（図１７ではＳＴＧｘ,ｎ＋１）とＯＮ状態の第２選択トランジスタ（図１７ではＳＴＧｙ,ｍ−１）の交点の一箇所だけ、すなわちＳＭＣ、ＵＳＭＣ２などを含む１つのビット線だけが、プレート電極ＰＬと接続される。その他のビット線は、第１選択トランジスタ、第２選択トランジスタの両方、またはどちらか一方がＯＦＦ状態なので、プレート電極ＰＬと絶縁される。
セルゲート電極２１ｐ〜２４ｐをそれぞれの層で１本おきに接続する。例えば２層目のゲートはＧＡＴＥＯ,２とＧＡＴＥＥ,２を接続し、３層目のゲートはＧＡＴＥＯ,３とＧＡＴＥＥ,３を接続する。第１選択トランジスタと第２選択トランジスタにより、Ｘ方向に隣接するチャネル半導体層８ｐへ給電するための拡散層を接続しても、選択セルＳＭＣだけに電流を流して動作させることができる。
例えば、図１７ではセルゲート電極のうちＧＡＴＥＥ,２だけにＯＮ電圧を印加し、他のセルゲート電極にはＯＦＦ電圧を印加している。この状態では、メモリセルの両側がともに外部と導通した状態になるのは選択セルＳＭＣだけである。すなわち、ＮＤＩＦに印加する電圧によって選択セルＳＭＣだけを選択的に動作させることができる。
図１５〜１７に示す構成によれば、セルゲート電極２１ｐ〜２４ｐを１本おきに接続することにより、メモリセルアレイの周辺回路、例えば電気的コンタクトや電位印加回路などの点数を削減して部品面積を抑制し、集積度を高めることができる。
＜実施の形態１：まとめ＞
以上のように、本実施形態１に係る半導体記憶装置は、ビット線３と抵抗変化材料層７が互いに異なる方向を向いて配置されているので、これらの長さを独立に調整することができる。これにより、セルトランジスタのチャネル長を長くしてソース／ドレイン間耐圧を向上させても、読み出し／書き換え動作時に抵抗変化素子の両端へ印加する電圧をこれにともなって上げる必要がなくなる。したがって、上述の式（１）〜（３）を満たしつつメモリセル構造を３次元積層して高密度化できるので、低ビットコスト化に対して有利である。
＜実施の形態２＞
実施形態１で説明した半導体記憶装置において、書き換え動作時における低消費電力化と読み出し速度のトレードＯＦＦという課題がある。低電力動作のため、抵抗変化材料の書き換え電流を小さくし、さらにメモリセルを微細化することによって、セット電流、リセット電流を低減させると、読み出し動作の際にメモリセルに流すことができる電流も低下する。読み出し動作ではデータを破壊しないようにするために、セット電流、リセット電流よりも小さな電流しか流せないためである。読み出し電流が小さいと、センスアンプでメモリセルの抵抗値を検出するのにより長い時間が必要となるため、読み出し速度が低下する。特に、ファーストアクセス、またはランダムアクセスといった読み出し動作の際に速度低下の影響が大きい。
そこで本発明の実施形態２では、低電流書き換えと高速読み出しを両立させるメモリセル構造を説明する。半導体記憶装置のその他の構成については実施形態１と同様であるため、記載を省略する。
書き換え電流の低減に伴う読み出し電流の低下に関する課題は、チャネル半導体層８ｐを電極に用いた抵抗変化型メモリを用いることによって改善することができる。チャネル半導体層８ｐの電荷はセルゲート電極の電圧によって制御でき、電子、ホールの切り替えも可能である。抵抗変化材料層７とチャネル半導体層８ｐの接合特性も、セルゲート電圧で制御できる。低抵抗な接合状態で読み出しを実施することにより大きい電流を用いた高速な読み出し動作を実現させ、高抵抗な接合状態でセット・リセット動作を実施することにより投入エネルギーを選択セルに集中させ、小電流で低消費電力なセット・リセット動作を実現させることができる。
読み出し動作、セット・リセット動作に好適な電圧条件は、用いる抵抗変化材料の導電型、チャネル半導体層中に形成する拡散層の導電型に依存するので、以下では場合ごとに分類して説明する。
図１８は、拡散層の導電型がＮ型の場合におけるセット／リセット動作と読み出し動作について説明する図である。図１８（ａ）（ｂ）は抵抗変化材料の導電型がＰ型の場合（Ｐ−Ｔｙｐｅ ＲＶＭ）の動作を示し、図１８（ｃ）（ｄ）は、抵抗変化材料の導電型がＮ型の場合（Ｎ−Ｔｙｐｅ ＲＶＭ）の動作を示す。ＮＯＮＤ−Ｓｉはノンドープシリコン、ＧＡＴＥＯＸはゲート絶縁膜である。
図１８（ａ）（ｂ）において、拡散層の電位を０Ｖとしてゲートに正電圧を印加することにより、チャネル半導体層のゲート側をＮ型に反転させることができる。従って、抵抗変化材料とＮ型反転層との接合はＰＩＮ接合となる。このＰＩＮ接合に対して図１８（ａ）のように逆バイアスを印加、すなわちＰ型抵抗変化材料側の上部電極ＴＥに対してＮ型反転層側に正電圧を印加することによりセット動作、リセット動作を実施すると、図１８（ｂ）のように順バイアスを印加、すなわちＮ型反転層側に対してＰ型抵抗変化材料側のＴＥに正電圧を印加する場合と比較してメモリセル部の抵抗が高くなるため、少ない電流でセット動作、リセット動作に必要なエネルギーをメモリセルに与えることができる。従って図１８（ａ）のような逆バイアス条件がセット動作、リセット動作に好適である。
図１８（ｂ）の順バイアス条件においては、図１８（ａ）の逆バイアス条件と比較してより大きな電流が流れてもメモリセルの情報が書き換わらない。そこで図１８（ｂ）の順バイアス条件を読み出し動作に用いることにより、図１８（ａ）の場合と比較して、大きな電流で非破壊読み出しを実施することができる、したがって図１８（ｂ）のような順バイアス条件が読み出し動作に好適である。
なお、たとえば図１８（ａ）では上部電極ＴＥに０Ｖ、Ｎ型拡散層に正電圧を印加しているが、必要な条件は、
上部電極ＴＥの電位 ＜ Ｎ型拡散層の電位 （４）
上部電極ＴＥの電位 ＜ ゲート電位 （５）
を満たすことである。したがって、例えばＮ型拡散層を０Ｖにして上部電極に負電圧を印加しても同様の効果を得ることができる。以下でも同様である。
図１８（ｃ）（ｄ）において、拡散層の導電型がＮ型なので、図１８（ｃ）のようにゲートに負電圧を印加してＮ型抵抗変化材料側の上部電極ＴＥに正電圧を印加すると、Ｎ型抵抗変化材料／チャネル半導体層間でいわゆるＧａｔｅ-Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ（ＧＩＤＬ）が生じて、チャネル半導体層はＰ型キャリアで満たされる。このとき、抵抗変化材料とチャネル半導体層との接合はＮＩＰ接合となる。Ｎ型拡散層に０Ｖを印加すると、ＮＩＰ接合に対して逆バイアス方向に電圧が印加され電流が流れる。一方、図１８（ｄ）のように拡散層の電位を０Ｖとしてゲートに正電圧を印加するとチャネル半導体層のゲート側をＮ型に反転させることができる。Ｎ型抵抗変化材料とＮ型反転層との接合はＮＩＮ接合となる。このＮＩＮ接合に対して図１８（ｄ）のようにＮ型抵抗変化材料／Ｎ型反転層間に電位差を与えると電流が流れる。
図１８（ｃ）の条件においては抵抗変化材料とチャネル半導体層の接合部に対して逆バイアス条件で電流を流すので、エネルギーを抵抗変化材料部に集中させることができる。一方、図１８（ｄ）の条件においてはＮＩＮ接合となるので接合部の抵抗は低くなり、より大きな電流を流しても抵抗変化材料の抵抗状態を維持できる。従って図１８（ｃ）の条件がセット・リセット動作に好適で、図１８（ｄ）の条件が読み出しに好適である。
図１９は、拡散層の導電型がＰ型の場合におけるセット／リセット動作と読み出し動作について説明する図である。図１９（ａ）（ｂ）は抵抗変化材料の導電型がＰ型の場合の動作を示し、図１９（ｃ）（ｄ）は抵抗変化材料の導電型がＮ型の場合の動作を示す。
図１９（ａ）（ｂ）においては、拡散層の導電型がＰ型なので、図１９（ａ）のようにゲートに正電圧を印加してＰ型抵抗変化材料側の上部電極ＴＥに負電圧を印加すると、Ｐ型抵抗変化材料／チャネル半導体層間でいわゆるＧａｔｅ-Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ（ＧＩＤＬ）が生じて、チャネル半導体層はＮ型キャリアで満たされる。このとき、抵抗変化材料とチャネル半導体層との接合はＰＩＮ接合となる。Ｐ型拡散層に０Ｖを印加すると、ＰＩＮ接合に対して逆バイアス方向に電圧が印加され電流が流れる。一方、図１９（ｂ）のように拡散層の電位を０Ｖとしてゲートに負電圧を印加するとチャネル半導体層のゲート側をＰ型に反転させることができる。Ｐ型抵抗変化材料とＰ型反転層との接合はＰＩＰ接合となる。このＰＩＰ接合に対して図１９（ｂ）のようにＰ型抵抗変化材料／Ｐ型反転層間に電位差を与えると電流が流れる。
図１９（ａ）の条件においては抵抗変化材料とチャネル半導体層の接合部に対して逆バイアス条件で電流を流すので、エネルギーを抵抗変化材料部に集中させることができる。一方、図１９（ｂ）の条件においてはＰＩＰ接合となるので接合部の抵抗は低くなり、より大きな電流を流しても抵抗変化材料の抵抗状態を維持できる。従って図１９（ａ）の条件がセット・リセット動作に好適で、図１９（ｂ）の条件が読み出しに好適である。
図１９（ｃ）（ｄ）において、拡散層の電位を０Ｖとしてゲートに負電圧を印加することにより、チャネル半導体層のゲート側をＰ型に反転させることができる。従って、抵抗変化材料とＰ型反転層との接合はＮＩＰ接合となる。このＮＩＰ接合に対して図１９（ｃ）のように逆バイアスを印加、すなわちＮ型抵抗変化材料側の上部電極ＴＥに対してＰ型反転層側に負電圧を印加することによりセット動作、リセット動作を実施すると、図１９（ｄ）のように順バイアスを印加、すなわちＰ型反転層側に対してＰ型抵抗変化材料側のＴＥに負電圧を印加する場合と比較してメモリセル部の抵抗が高くなるため、少ない電流でセット動作、リセット動作に必要なエネルギーをメモリセルに与えることができる。従って図１９（ｃ）のような逆バイアス条件がセット動作、リセット動作に好適である。
図１９（ｄ）の順バイアス条件においては、図１９（ｃ）の逆バイアス条件と比較してより大きな電流が流れてもメモリセルの情報が書き換わらない。そこで図１９（ｄ）の順バイアス条件を読み出し動作に用いることにより、図１９（ｃ）の場合と比較して、大きな電流で非破壊読み出しを実施することができる、したがって図１９（ｄ）のような順バイアス条件が読み出し動作に好適である。
図２０は、チャネル半導体層内にＰ型拡散層とＮ型の拡散層の両方を形成した場合におけるセット／リセット動作と読み出し動作について説明する図である。図２０（ａ）（ｂ）は抵抗変化材料の導電型がＰ型の場合の動作を示し、図２０（ｃ）（ｄ）は抵抗変化材料の導電型がＮ型の場合の動作を示す。
図２０（ａ）（ｂ）においては、セット・リセット動作の場合には、図２０（ａ）のようにＰ型拡散層を浮遊状態にし、ゲートに正電位を印加してチャネル半導体層のゲート側にＮ型反転層を形成する。この状態で、Ｐ型抵抗変化材料／Ｎ型反転層間に形成されるＰＩＮ接合に逆バイアスを印加して電流を流すと接合部にエネルギーが集中して低電流でセット・リセット動作が可能となる。読み出し動作の場合には、図２０（ｂ）のようにＮ型拡散層を浮遊状態にし、ゲートに負電位を印加してチャネル半導体層のゲート側にＰ型反転層を形成する。この状態で、Ｐ型抵抗変化材料／Ｐ型反転層間に形成されるＰＩＰ接合に電位差を与えて電流を流すと図２０（ａ）の場合と比較して接合の抵抗値が低いため、抵抗変化材料の状態を維持したままより大きな電流を流すことができる。したがって、より大電流を用いた高速な読み出しが可能となる。
図２０（ｃ）（ｄ）においては、セット・リセット動作の場合には、図２０（ｃ）のようにＮ型拡散層を浮遊状態にし、ゲートに負電位を印加してチャネル半導体層のゲート側にＰ型反転層を形成する。この状態で、Ｎ型抵抗変化材料／Ｐ型反転層間に形成されるＮＩＰ接合に逆バイアスを印加して電流を流すと接合部にエネルギーが集中して低電流でセット・リセット動作が可能となる。読み出し動作の場合には、図２０（ｄ）のようにＰ型拡散層を浮遊状態にし、ゲートに負電位を印加してチャネル半導体層のゲート側にＮ型反転層を形成する。この状態で、Ｎ型抵抗変化材料／Ｎ型反転層間に形成されるＮＩＮ接合に電位差を与えて電流を流すと図２０（ｃ）の場合と比較して接合の抵抗値が低いため、抵抗変化材料の状態を維持したままより大きな電流を流すことができる。したがって、より大電流を用いた高速な読み出しが可能となる。
＜実施の形態２：まとめ＞
以上のように、本実施形態２に係る半導体記憶装置は、拡散層の導電型と抵抗変化材料の導電型に応じて、メモリセルに印加する電圧の極性を、読み出し動作時と書き換え動作時で反転させる。これにより、抵抗変化材料とチャネル半導体層の接合部における抵抗を利用して、低電流書き換えと高速読み出しを両立させることができる。
＜実施の形態３＞
実施形態２のような効果を得るためには、セルゲートによって制御されるチャネル半導体層と抵抗変化材料を接続する必要がある。しかしセルゲートと抵抗変化材料は、必ずしもチャネル半導体層を挟んだ両面にある必要はない。本発明の実施形態３では、これら各層について実施形態２とは異なる構造例を説明する。
図２１は、実施形態２と同様の効果を発揮する別構造例を示す図である。図２１（ａ）は斜視図、図２１（ｂ）はＹＺ断面図である。図２１において、Ｙ方向に延伸するゲートポリシリコン層１ｐの内部と、ゲートポリシリコン層１ｐの上下に形成された絶縁膜層７１、７２の内部それぞれを貫通する孔が形成されている。孔内にゲート絶縁膜９とチャネル半導体層８ｐが形成されている。チャネル半導体層８ｐの下部はＮ型ポリシリコン層６０ｐに接している。
図２１の例では、ゲートポリシリコン層１ｐ上の絶縁膜７１の上表面の標高よりもチャネル半導体層８ｐの上表面の標高が低くなっていて、チャネル半導体層８ｐの上部に抵抗変化材料層７が形成されている。
例えば、読み出し、セット、リセット動作は、プレート電極２に０Ｖを印加し、選択セルのセルゲートにＯＮ電圧を印加し、選択セルのビット線にそれぞれＶＲＥＡＤ、ＶＳＥＴ、ＶＲＥＳＥＴを印加することにより実施できる。例えば抵抗変化材料層７にＰ型の材料を用いる場合には、図１８（ａ）の電圧条件でセット・リセット動作を実施し、図１８（ｂ）の電圧条件で読み出し動作を実施することにより、小電流で低消費電力な書き換えと大電流を用いた高速な読み出しを両立させることができる。
実施形態２の図１８〜図２０と同様に、抵抗変化材料層７にはＰ型、Ｎ型のどちらを用いることもできる。また図２１では拡散層６０ｐはＮ型だがＰ型を用いることもできるし、図２１のチャネル半導体層８ｐの下部をＰ型とＮ型の両方の拡散層に接するように形成することもできる。
＜実施の形態４＞
実施形態１〜３においては、抵抗変化型メモリの２つの電極のうち一方がセルゲートによって制御されるチャネル半導体層であり、もう一方が金属電極である。一方、チャネル半導体層を電極として用いることによりメモリセルを高密度し低コスト化を推進する技術としては、抵抗変化型メモリの２つの電極をともにチャネル半導体層にすることも考えられる。
図２２は、本発明の実施形態４に係る半導体記憶装置のメモリセルアレイ部の構成を示す図である。図２２に示す構成例においては、チャネル半導体層８ｐ間に形成された抵抗変化材料層７の抵抗変化によって情報を書き換える。
図２２（ａ）は、本実施形態４に係る半導体記憶装置の一部を示す断面模式図である。図２２（ａ）において、Ｘ方向に延伸する下部電極配線（ワード線）２、選択トランジスタを形成するゲートポリシリコン層８１ｐ、絶縁膜層７１および７２、ゲート絶縁膜１０、チャネルポリシリコン層５０ｐ、Ｙ方向に延伸する積層体を形成するセルゲートポリシリコン層２１ｐ〜２４ｐ、絶縁膜１１〜１５、選択トランジスタゲートポリシリコン層８２ｐ、絶縁膜７３、セルトランジスタのゲート絶縁膜９、チャネル半導体層８ｐ、Ｎ型拡散層６１ｐおよび６２ｐ、Ｘ方向に延伸するビット線３、Ｘ方向に隣接するセルゲートポリシリコン層２１ｐ〜２４ｐ／絶縁膜１１〜１４／選択トランジスタゲート８２ｐ／絶縁膜７３からなる積層体、同積層体間の境界部分にＹ−Ｚ面に沿って埋め込まれた抵抗変化材料層７、が図示されている。
抵抗変化材料層７の上表面は、選択トランジスタゲート８２ｐの上表面よりは低い。ワード２、ビット線３はＹ方向に複数本配列されており、これらにはそれぞれ独立な電位を供給できるようになっている。チャネル半導体層８ｐは、ワード線２、ビット線３に挟まれた領域においてのみ上記積層体に沿ってＺ方向に延伸するように形成されている。チャネル半導体層８ｐの上部はＮ型ポリシリコン層６２ｐを介してビット線３に接続され、下部はＮ型ポリシリコン層６１ｐを介してチャネル半導体層５０ｐに接続されている。抵抗変化材料層７はチャネル半導体層８ｐのそれぞれと接続されているので、Ｙ方向に隣接するチャネル半導体層８ｐは抵抗変化材料層７を介して互いに接続されている。
本実施形態４の半導体記憶装置では、Ｙ方向に隣接するチャネル半導体層８ｐが抵抗変化材料層７を介して互いに接続されていることが重要である。このように構成されている限りは、抵抗変化材料層７は必ずしもＹ−Ｚ面のプレート状に形成されている必要はない。
例えばセット動作の際には、ｎ番目のビット線に５Ｖを印加し,ｎ＋１番目のワード線２に０Ｖを印加し、これらの電位差にしたがってＹ方向に隣接するチャネル半導体層８ｐ間に抵抗変化材料層７を介して電流を流すことにより情報を記録する。チャネル半導体層８ｐ間を流れる電流のＺ方向の位置は、セルゲート電極２１ｐ〜２４ｐによって制御することができる。
図２２（ｂ）は、図２２（ａ）の等価回路である。積層体で挟まれた領域のチャネル半導体層８ｐはＸ方向に対向して２つずつペアで形成されＹ方向に隣接して並んでいる。ペアを形成する２つのチャネル半導体層８ｐはそれぞれ別のセルゲート電極によって制御される。選択トランジスタゲート８２ｐについても同様である。上部の選択トランジスタゲート２つのうち一方にＯＮ電圧、もう一方にＯＦＦ電圧を印加する。
図２２（ｂ）では、ビット線３と導通状態になるのはＳＴＧＬＥ側のチャネル半導体層８ｐである。ＳＴＧＬＥ側と同じ側のセルゲートの４層目にＯＮ電圧を印加し、１〜３層目にはＯＦＦ電圧を印加する。逆にＳＴＧＬＯ側のセルゲートは１〜３層目にＯＮ電圧を印加し、４層目にはＯＦＦ電圧を印加する。その結果、３層目と４層目の境界の標高で、ｎ番目のチャネル半導体層８ｐのＳＴＧＬＥ側からｎ＋１番目のチャネル半導体層８ｐのＳＴＧＬＯ側に電流が流れ、この部分の抵抗変化材料層７の抵抗値が変化する。
図２３は、図２２（ｂ）において抵抗変化材料層７に電流が流れるときの電流経路を説明する図である。図２３（ａ）はＸＹ断面図、図２３（ｂ）はＸＺ断面図を示す。
図２３（ａ）において、ｎ番目のチャネル半導体層８ｐ２つ、ｎ＋１番目のチャネル半導体層８ｐ２つの４つのチャネル半導体層８ｐ間には電位差があるので、それぞれの間で電流が流れるが、もっとも電位差が大きい（５Ｖ）の経路で最大の電流が流れて動作が実現される。なお、ワード線２上に形成されたゲートポリシリコン８１ｐをゲートとする選択トランジスタは、メモリセルアレイのＸ方向の選択に用いる。上部の選択トランジスタにおいてＯＦＦ電圧が印加されたＳＴＧＬＯ側でゲートＧＬＯにＯＮ電圧を印加し、上部の選択トランジスタにおいてＯＮ電圧が印加されたＳＴＧＬＥ側ではゲートＧＬＥにＯＦＦ電圧を印加する。
図２３（ｂ）に示すように、上下の選択トランジスタにＯＮ電圧を印加する場所をＸ方向に１つずらすことにより、ビット線３からワード線２に至る電流経路を選択セルの一箇所だけに限定できる。ＯＮ状態と明記されている選択トランジスタ以外はＯＦＦ電圧が印加されているとする。
Ｘ方向の選択ができる理由は以下の通りである。下部選択トランジスタゲートＳＴＧＬｍにＯＮ電圧を印加すると、５０ｐ＋Ｘ側と５０ｐ−Ｘ側の両側のチャネル半導体層がＯＮ状態になる。しかしながら５０ｐ−Ｘ側では、８ｐ−Ｘ１、８ｐ−Ｘ２が上部の選択トランジスタでＯＦＦ状態になるため、ビット線３とワード線２の間は導通しない。一方５０ｐ＋Ｘ側では８ｐ＋Ｘ１は上部の選択トランジスタでＯＦＦ状態になるが、８ｐ＋Ｘ２が上部の選択トランジスタでもＯＮ状態になるため、ビット線３とワード線２の間が導通する。
＜実施の形態４：まとめ＞
以上のように、本実施形態４に係る半導体記憶装置は、実施形態１〜３と同様にチャネル半導体層と抵抗変化材料層が互いに異なる方向に延伸して形成されている。これにより実施形態１〜３と同様に、３次元積層化によって高密度化を図ることができ、低ビットコスト化に対して有利である。
２、３ 電極配線（ワード線、ビット線）
１ｐ、２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐ、８２ｐ ゲートポリシリコン層
７ 抵抗変化材料層
８ｐ、８ｐ−Ｘ１、８ｐ−Ｘ２、８ｐ＋Ｘ１、８ｐ＋Ｘ２ チャネル半導体層
９、１０ ゲート絶縁膜
５０ｐ、５１ｐ、５０ｐ−Ｘ、５０ｐ＋Ｘ チャネル半導体層
６０ｐ、６１ｐ、６２ｐ Ｎ型ポリシリコン層
１１、１２、１３、１４、１５、７１、７２、７３、７４ 絶縁膜
３１、３２、９０、９１、９２、９３ 絶縁膜
ＢＭ バリアメタル
ＧＡＴＥ，ＧＡＴＥ１、ＧＡＴＥ２、ＧＡＴＥ３ ゲート電極
ＧＡＴＥ ｎ−１,３、ＧＡＴＥ ｎ,３、ＧＡＴＥ ｎ＋１,３ ゲート電極
ＧＡＴＥ ｎ−１,２、ＧＡＴＥ ｎ,２、ＧＡＴＥ ｎ＋１,２ ゲート電極
ＧＡＴＥＯ,２、ＧＡＴＥＥ,２、ＧＡＴＥＯ,３、ＧＡＴＥＥ,３ ゲート電極
ＳＴＧ 選択トランジスタのゲート電極
ＳＴＧｎ、ＳＴＧｎ＋１ 選択トランジスタゲート
ＳＴＧ,ｍ−１、ＳＴＧ,ｍ、ＳＴＧ,ｍ＋１ 選択トランジスタゲート
ＳＴＧｘ,ｎ−１、ＳＴＧｘ,ｎ、ＳＴＧｘ,ｎ＋１ 選択トランジスタゲート
ＳＴＧｙ,ｍ−１、ＳＴＧｙ,ｍ、ＳＴＧｙ,ｍ＋１ 選択トランジスタゲート
ＢＬ、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬｎ−１、ＢＬｎ、ＢＬｎ＋１、ＢＬｎ＋２ ビット線
ＢＬＥ１、ＢＬＥ２、ＢＬＥ３、ＢＬＥ４ ビット線
ＢＬＯ１、ＢＬＯ２、ＢＬＯ３、ＢＬＯ４ ビット線
ＰＬ プレート電極
ＳＭＣ 選択メモリセル
ＵＳＭＣ１、ＵＳＭＣ２ 非選択メモリセル
ＣＥＬＬＡ、ＣＥＬＬＢ メモリセル
ＮＤＩＦ、ＮＤＩＦ１、ＮＤＩＦ２、ＮＤＩＦｍ,１、ＮＤＩＦｍ,２、ＮＤＩＦｍ＋１,１、ＮＤＩＦｍ＋１,１ Ｎ型拡散層
ＰＤＩＦ Ｐ型拡散層
ＮＩＮＶ Ｎ型反転層
ＰＩＮＶ Ｐ型反転層
ＮＯＮＤ−Ｓｉ ノンドープシリコン
ＴＥ 上部電極
ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、ＷＬｎ＋２ ワード線

Claims (15)

  1. セルゲート電極と、
    前記セルゲート電極の表面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記セルゲート電極に接続され、前記セルゲート電極に対する印加電位によって導通状態と絶縁状態を制御することができる、チャネル半導体層と、
    前記チャネル半導体層と接続された第１拡散層と、
    前記チャネル半導体層のうち前記ゲート絶縁膜が表面に形成されていない部分において前記チャネル半導体層と電気的に接続された抵抗変化材料層と、
    前記抵抗変化材料層と接続された金属配線と、
    前記第１拡散層、前記セルゲート電極、および前記金属配線に給電する金属配線層と、
    を備え、
    前記抵抗変化材料層と前記チャネル半導体層は、前記第１拡散層と前記金属配線の間で直列接続となるように構成されている
    ことを特徴とする半導体記憶装置。
  2. 請求項１において、
    前記セルゲート電極は、
    基板面に対して垂直な方向に延伸して形成され、前記基板面に対して平行な第１方向に複数配置されるとともに前記第１方向に対して垂直かつ前記基板面に対して平行な第２方向に複数配置されており、
    前記チャネル半導体層は、
    前記セルゲート電極に沿って前記基板面に対して垂直な方向に延伸して形成され、かつ前記ゲート絶縁膜を介して前記セルゲート電極と接続されており、
    前記金属配線は、
    前記第２方向に延伸して形成され、前記基板面に対して垂直な方向に絶縁膜を介して複数層積層され、
    前記金属配線と前記チャネル半導体層が交差する部位において、前記抵抗変化材料層を介して前記金属配線と前記チャネル半導体層が接続され、
    前記チャネル半導体層の端部のうち前記基板面との間の距離が小さい方の端部は前記第１拡散層に接続され、
    前記第１拡散層は下部電極に接続され、
    前記金属配線層は、前記下部電極を介して前記第１拡散層に給電する
    ことを特徴とする半導体記憶装置。
  3. 請求項２において、
    前記チャネル半導体層は、前記セルゲート電極の周囲を前記第１方向と前記第２方向の双方から覆うように形成されており、
    前記金属配線は、前記セルゲート電極に対応して前記第１方向に複数配置されるとともに、各前記金属配線は前記第１方向において互いに電気的に分離されている
    ことを特徴とする半導体記憶装置。
  4. 請求項２において、
    前記チャネル半導体層は、前記セルゲート電極の周囲のうち前記第１方向に沿った両側にのみ形成され、各前記セルゲート電極に対応する前記チャネル半導体層は前記第２方向において互いに分離されており、
    前記金属配線は、前記セルゲート電極に対応して前記第１方向に複数配置されるとともに、各前記金属配線は前記第１方向において互いに電気的に分離されている
    ことを特徴とする半導体記憶装置。
  5. 請求項２において、
    前記チャネル半導体層は、前記セルゲート電極の周囲のうち前記第１方向に沿った両側にのみ形成され、各前記セルゲート電極に対応する前記チャネル半導体層は前記第２方向において互いに接続されており、
    前記金属配線は、前記セルゲート電極に対応して前記第１方向に複数配置されるとともに、各前記金属配線は前記第１方向において互いに電気的に分離されている
    ことを特徴とする半導体記憶装置。
  6. 請求項２において、
    前記チャネル半導体層は、前記セルゲート電極の周囲を前記第１方向と前記第２方向の双方から覆うように形成されており、
    前記金属配線は、前記セルゲート電極に対応して前記第１方向に複数配置されるとともに、各前記金属配線は前記第１方向において互いに電気的に接続されている
    ことを特徴とする半導体記憶装置。
  7. 請求項１において、
    前記セルゲート電極は、
    基板面に対して平行な第１方向に複数並列に配置され、前記基板面に対して並行かつ前記第１方向に対して垂直な第２方向に延伸して形成され、前記基板面に対して垂直な方向に絶縁膜を介して複数層積層されており、
    前記チャネル半導体層は、
    前記セルゲート電極に沿って前記第２方向に延伸して形成され、かつ前記ゲート絶縁膜を介して前記セルゲート電極と接続されており、
    前記金属配線は、前記基板面に対して垂直な方向に延伸して形成され、
    前記金属配線と前記チャネル半導体層は前記抵抗変化材料層を介して接続され、
    前記チャネル半導体層の端部は前記第１拡散層に接続され、
    前記金属配線は選択トランジスタを介して下部電極に接続され、
    前記金属配線層は、前記下部電極を介して前記第１拡散層に給電する
    ことを特徴とする半導体記憶装置。
  8. 請求項７において、
    前記金属配線は、前記第１方向に延伸する第１選択トランジスタと、前記第２方向に延伸する第２選択トランジスタとを介して前記下部電極に接続されており、
    各前記セルゲート電極は、前記第１方向に沿った１本おきに電気的に接続されている
    ことを特徴とする半導体記憶装置。
  9. 請求項１において、
    前記抵抗変化材料層は、抵抗値の変化によって情報を記憶するメモリセルを形成するように構成されており、
    前記半導体記憶装置は、
    選択される前記メモリセルに接続されている前記第１拡散層と前記金属配線の間の電位差の正負極性、選択される前記メモリセルに接続されている前記第１拡散層と前記セルゲート電極の間の電位差の正負極性、または選択される前記メモリセルに接続されている前記金属配線と前記セルゲート電極の間の電位差の正負極性を、
    前記メモリセルに対して情報を書き込む書込動作時と前記メモリセルから情報を読み出す読出動作時において互いに逆にする
    ことを特徴とする半導体記憶装置。
  10. 請求項９において、
    前記半導体記憶装置は、前記書込動作時に前記抵抗変化材料と前記チャネル半導体層の接合界面においてＧａｔｅ−Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅを発生させる ことを特徴とする半導体記憶装置。
  11. 請求項９において、
    前記半導体記憶装置は、前記書込動作時に前記抵抗変化材料と前記チャネル半導体層の接合界面に対して逆バイアスを印加する
    ことを特徴とする半導体記憶装置。
  12. 請求項９において、
    前記第１拡散層とは導電型が異なる第２拡散層がさらに前記チャネル半導体層に接して形成されている
    ことを特徴とする半導体記憶装置。
  13. 請求項１において、
    前記セルゲート電極は、基板面に対して平行な第１方向に複数並列に形成され、
    前記セルゲート電極は、前記基板面に対して平行かつ前記第１方向に対して垂直な第２方向に延伸して形成され、
    各前記セルゲート電極内にそれぞれ複数の孔が形成され、
    前記孔内に前記ゲート絶縁膜と前記チャネル半導体層が形成され、
    前記チャネル半導体層の端部のうち前記基板面との間の距離が小さい方の端部は前記第１拡散層を介して下部電極に接続され、
    前記チャネル半導体層の端部のうち前記下部電極との間の距離が大きい方の端部に前記抵抗変化材料が電気的に接続して形成され、
    前記抵抗変化材料は、前記チャネル半導体層および前記金属配線と接続され、
    前記金属配線層は、前記下部電極を介して前記第１拡散層に給電する
    ことを特徴とする半導体記憶装置。
  14. 基板面に対して平行な第１方向に複数配置され、前記基板面に対して平行かつ前記第１方向に対して垂直な第２方向に延伸するセルゲートと絶縁膜が交互に積層されて形成された積層体と、
    前記積層体の前記第１方向の側面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記セルゲートと接続され、前記基板面に対して垂直な第３方向に延伸し、前記積層体の前記第１方向の側面で前記第１方向において互いに対向し、前記第２方向に複数配置されたチャネル半導体層と、
    前記第１方向において対向する前記チャネル半導体層どうしと前記第２方向において隣接する前記チャネル半導体層どうしを電気的に接続する抵抗変化材料層と、
    前記チャネル半導体層の端部のうち前記基板面からの距離が大きい方の端部において第１拡散層を介して前記チャネル半導体層と電気的に接続され、前記第１方向に延伸し前記第２方向に複数配置されたビット線と、
    前記チャネル半導体層の端部のうち前記基板面からの距離が小さい方の端部において第２拡散層を介して前記チャネル半導体層と電気的に接続され、前記第１方向に延伸し前記第２方向に複数配置されたワード線と、
    を備えることを特徴とする半導体記憶装置。
  15. 請求項１４において、
    前記抵抗変化材料層は、抵抗値の変化によって情報を記憶するメモリセルを形成するように構成されており、
    前記半導体記憶装置は、
    前記第２方向に隣接する前記チャネル半導体層間で前記抵抗変化材料層を介して電流を流すことにより、前記メモリセルから情報を読み出し、または前記メモリセルに対して情報を書き込む
    ことを特徴とする半導体記憶装置。
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