JP5588816B2 - 半導体記憶装置 - Google Patents

Description

本発明は半導体記憶装置に関する。

可変抵抗素子を含むメモリセルをアレイ状に配置した半導体記憶装置に関する研究開発が行われている。

例えばカルコゲナイド素子を可変抵抗素子として利用したＰＣＲＡＭ（Ｐｈａｓｅ−Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、相変化メモリ）、が知られている。

ＰＣＲＡＭでは、選択したメモリセルに印加する電流／電圧を変化させることにより、メモリセルを構成するカルコゲナイド素子の温度を制御し、カルコゲナイド素子を結晶状態または非結晶状態に相変化させることで情報の記録（書き込み）を行う。カルコゲナイド素子の抵抗値は、結晶状態のときよりもアモルファス状態のときの方が高い。したがって、メモリセルを構成するカルコゲナイド素子の抵抗値を回路で検知することで書き込んだ情報の読み出しを行うことができる。

可変抵抗素子を利用した半導体記憶装置としては、他に遷移金属酸化物素子を使用したＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ Ｂｒｉｄｇｉｎｇ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、導電性ブリッジングランダムアクセスメモリ）などが知られている（特許文献１参照）。

これらの半導体記憶装置では、電源を遮断した後も記憶した情報を不揮発に保つことができる。なお、メモリセル内部の可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる書き込み動作を「セット」と呼び、低抵抗状態から高抵抗状態へと変化させる書き込み動作を、「リセット」と呼ぶ。セットあるいはリセットを行うための回路に関していくつかの提案がなされている。

特許文献１は、データの書き込み時にメモリセルに流れる電流値を所定のリミット値に制限する電流リミット回路を備えることにより、メモリセルのセット動作またはリセット動作におけるデータの誤書き込みや誤消去を防止することを目指したものである。特許文献２および３は、三次元相変化メモリにおいてセルアレイ内の近接する二つのメモリセルをペアセルとして選択して、その一方を高抵抗値、他方を低抵抗値状態に書き込む書き込み回路と、それらペアセルの相補的な抵抗値状態を１ビットデータとして読み出す読み出し回路とを備えることにより、メモリセルの低抵抗値と高抵抗値の分布のばらつきが大きくなった場合でも、読み／書きのマージンを確保することを目指したものである。特許文献４は、複数の抵抗メモリセルをプログラムするために、第一の電流を受け取り、それを制限し、蓄積電荷を第二の電流としてパルス発生器に供給することにより、相変化メモリの書き込み時のピーク電力消費を制限することを目指したものである。

なお、関連技術文献として、非特許文献１には、多層のフラッシュメモリ技術が、開示されており、メモリセルの平面密度を４Ｆ２にする工夫が記載されている。

特開２００９−２１７９０８号公報 特表２００６−５１４３９２号公報 特表２００６−５１４４４０号 特開２００８−１６５９６４号

２００７年 アイ・イー・イー・イー インターナショナル エレクトロン デバイス ミーティング （IEEE International Electron Devices Meeting, 2007）ページ(s): 449 - 452, "Optimal Integration and Characteristics of Vertical Array Devices for Ultra-High Density, Bit-Cost Scalable Flash Memory"

本発明が解決しようとする課題は、可変抵抗素子を利用した半導体記憶装置において、メモリセルの微細化と高集積化、すなわちスケーリングを進めるうえで重要となるものである。具体的には、以下の三つである。これらの課題については、駆動回路からメモリセルへの寄生抵抗や寄生容量の影響について検討されていない上記の先行技術文献では考慮されていない。なお、以下では、簡単のため、メモリセルやメモリセルアレイを、それぞれ単にセル、およびアレイと表記する場合がある。

第一の課題は、選択セルで発生した熱が非選択セルに伝わり、それによって非選択セル内の可変抵抗素子の抵抗値が変化したり、劣化したりすることである。スケーリングが進むと、セル同士の間隔が接近する。その結果、リセットやセットのときに選択セルに電流を流すことで発生するジュール熱が近傍の非選択セルに伝わり、近傍セル内の可変抵抗素子の状態が部分的に変化したり、最悪の場合、抵抗値が大きく変化したりして、記憶内容を反転してしまうことが懸念される。本明細書では、この現象を非選択メモリセルへの熱ディスターブと呼ぶことにする。

第二の課題は、書き込み電圧の損失とばらつきである。スケーリングが進むと、書き込み回路からメモリセルアレイまでの配線が微細になり、その抵抗値が増加する。したがって、書き込み動作において、書き込み回路からアレイ内部の選択したセルに電圧を印加すると、上記の配線抵抗により電圧低下が生じて、書き込み回路で発生した電圧より、セルに印加される電圧が低くなる。さらに、書き込み回路と選択したセルの距離が、半導体チップ上の位置などによってセルごとに変わるので、上記電圧低下のばらつきも大きくなる。
電圧低下の結果、セルに流れる電流が減少するだけではなく、その量がセルによってばらつくことになり、チップの場所によりセルへの書き込み電流がばらついて、安定な動作が困難になる。

第三の課題は、読み出し速度の低下である。前記したように、可変抵抗素子を利用した半導体記憶装置の読み出し動作では、セル内部の可変抵抗素子の抵抗の大小を検知する必要がある。このためには、選択したセル内部の可変抵抗素子に電圧を印加して流れる電流の大小を検知するのが一般的である。

しかし、書き込みに必要な値に近い電圧、電流を印加するとセルの内部の可変抵抗素子の状態を変化させてしまったり、反転してしまったりする恐れがある。したがって、可変抵抗素子の状態を書き換えないように、読み出しのための電圧や電流は、書き込み時に印加する電圧や電流に比べて小さいことが望ましい。その結果、メモリセルの読み出し信号をアレイから読み出し回路に伝達する速度を高速化することが困難となる。例えばメモリセルに流れる電流で、ビット線と呼ばれる配線を駆動する速度は、メモリセルに流せる電流とビット線の寄生容量に制限される。スケーリングが進みメモリセル同士の距離が接近すると、ビット線のピッチが狭くなるのでビット線の寄生容量が増加し、読み出し速度が低下してしまう。

可変抵抗素子を利用した半導体記憶装置において、スケーリングに伴い深刻となる上記のような課題については、前記の参考文献では、十分に考慮されていなかった。

半導体記憶装置であって、半導体基板上に設けられる第１選択線と、第１選択線の上方に設けられ第１選択線と交差する方向に延伸する第２選択線と、第１選択線と第２選択線の間に設けられ電流により記憶情報が書き込まれる第１記憶素子と、第１記憶素子に接続される第１選択素子と、を具備する第１メモリセルと、第１メモリセルの上方または下方に設けられるキャパシタと、キャパシタに電荷を蓄積する駆動回路と、を有し、キャパシタに蓄積された電荷によって第１記憶素子に書き込みを行う。

本発明の効果のうち代表的なものを簡単に説明すれば、寄生抵抗や寄生容量の影響を低減した高信頼な半導体記憶装置を提供しうる。

本発明による半導体記憶装置の構成を示した実施例である。 サブアレイとサブアレイ駆動回路の一実施例における回路構成をＸＹ平面から見て表した図である。 図２の実施例をＹＺ平面から見て表した図である。 図２の実施例を鳥瞰図として表した図である。 図２から４の実施例に適したチェインセルの構造を示す一実施例である。 リード時のタイミングチャートを示す実施例である。 セット、リセット時のタイミングチャートを示す実施例である。 読み出し書き込み線の容量を適切に調整するレイアウトの実施例である。 チェインセルの平面密度を４Ｆ２にする実施例において、サブアレイとサブアレイ駆動回路の構成をＹＺ平面から見て表した図である。 図９の実施例を鳥瞰図として表した図である。 図９の実施例におけるポリシリコンゲートのレイアウトを示す図である。 チェインセルの平面密度を４Ｆ２にする第二の実施例において、サブアレイとサブアレイ駆動回路の構成をＸＹ平面から見て表した図である。 チェインセルの平面密度を２Ｆ２にする一実施例である。 図１２のチェインセルを用いた実施例において、サブアレイとサブアレイ駆動回路の構成をＸＹ平面から見て表した図である。 図１２のチェインセルを用いた実施例において、サブアレイとサブアレイ駆動回路の構成をＹＺ平面から見て表した図である。

以下の説明においてわかりやすいように、電源および信号入力端子の名前には、その端子に印加する電源および信号の名前と同じ名前を付けることがある。すなわち、電源電圧Ｖｘが入力される電源入力端子の名前をＶｘと表記したり、信号φｘを入力する信号入力端子の名前をφｘとしたりすることがある。

図１は、本発明による半導体記憶装置の構成を示す一実施例である。本実施例では、半導体チップＣＨＩＰ上に、情報を不揮発に記憶するメモリセルをｍ×ｎ個のマトリクス状に配置したメモリセルサブアレイＭＣＡ００〜ＭＣＡｍｎと、それらメモリセルサブアレイを制御するための周辺回路が集積されている。

以下では、簡単のためにメモリセルサブアレイを単にサブアレイと称する場合もある。サブアレイ中のメモリセルは、後述のように、カルコゲナイド素子などの抵抗変化素子を含んで構成されている。

図１の各ブロックの機能を説明する。データ入出力回路ＩＯ は、図示していない外部ホスト装置からのコマンドやアドレス、およびセット、リセット用データなどを受け取り、読み出したデータやステータス信号を外部ホスト装置に返す。

また、チップ制御回路ＣＣＴＬに、コマンドやデータ、アドレスなどを伝達する。チップ制御回路ＣＣＴＬは、データ入出力回路ＩＯからのコマンドやデータ、アドレスなどを受け取り、それらを元にチップＣＨＩＰ内部の他の周辺回路、すなわち、電源回路ＰＷＣ、リードメインアンプＲＭＡ、ライトデータドライバＷＤＶ、デコーダＤＥＣ、サブアレイ駆動回路ＭＣＡ−ＤＲＶなどに必要な信号を与えてサブアレイＭＣＡ００〜ＭＣＡｍｎの中のメモリセルをアドレスによって選択し、選択されたメモリセルに記憶されているデータを読み出すリード、あるいは選択したメモリセルに情報を書き込むセット、リセット動作を行う。また、必要に応じて周辺回路の状態や、動作シーケンスの状態を示すステータス信号をデータ入出力回路ＩＯを通じて外部ホストに出力する。

電源回路ＰＷＣは、外部からチップＣＨＩＰに与えられる電圧を元に、チップＣＨＩＰの動作上、必要な電圧を発生し、図示していない電源供給線を通じて、チップ内部の周辺回路あるいはサブアレイＭＣＡ００〜ＭＣＡｍｎに供給する。本図では、二つの外部電源入力端子ＶｄｄとＶｓｓを示しており、それぞれに高電圧Ｖｄｄと低電圧Ｖｓｓが印加される。必要に応じて、もっと多数の外部電源入力端子を用いてもよいことは、もちろんである。

リード用メインアンプＲＭＡは、サブアレイ駆動回路ＭＣＡ−ＤＲＶによって、メモリセルから読み出され、サブアレイ駆動回路内部にある、図示していないリード用プリアンプＲＰＡを通じて伝達された信号を増幅、整形して、チップ制御回路ＣＣＴＬを通じてデータ入出力回路ＩＯに伝達する。

ライトデータドライバＷＤＶは、データ入出力回路ＩＯからチップ制御回路ＣＣＴＬを通じて、セット、リセット用データを受け取り、増幅、整形してサブアレイ駆動回路ＭＣＡ−ＤＲＶに伝達する。

デコーダＤＥＣは、データ入出力回路ＩＯからチップ制御回路ＣＣＴＬを通じてアドレス信号を受け取り、デコードして、選択するセルの属するサブアレイのサブアレイ駆動回路ＭＣＡ−ＤＲＶを活性化するとともに、サブアレイ内部でセルを選択するためのアドレス信号をサブアレイ駆動回路ＭＣＡ−ＤＲＶ内部のサブデコーダに伝達する。

サブアレイ駆動回路ＭＣＡ−ＤＲＶは、サブアレイＭＣＡ００〜ＭＣＡｍｎそれぞれに設けられており、サブアレイ内でのセルの選択および選択されたセルに対してリード、およびセット、リセット動作を行う。ここでは、リードおよびセット、リセットにおいて、複数のサブアレイを選択し、一つのサブアレイから一つのセルを選択する動作を仮定して説明を行うが、本発明は、これに限定されるものではない。

後述のように、サブアレイ駆動回路ＭＣＡ−ＤＲＶは、各々が駆動するサブアレイの直下や直上、あるいは側面に近接した領域を利用して形成するので、半導体記憶装置を構成する半導体チップの面積を小さく保つことができる。半導体チップは周知のように、半導体ウエハ上に多数個を同時に形成するので、一つの半導体チップの面積が小さければ、１枚のウエハから取得できる数が増加するので、より低い単価で製造することが可能となる。以下では、この回路とサブアレイの構成と動作を中心に実施例を挙げて説明を行い、その説明の中で、上記の課題の解決方法を明らかにしていく。

サブアレイ駆動回路ＭＣＡ−ＤＲＶ以外の上記周辺回路の構成や動作は、半導体記憶装置の設計者であれば、その詳細な回路構成を示さなくとも設計可能と思われるので、詳細な説明は省略する。また、サブアレイ駆動回路ＭＣＡ−ＤＲＶ中の回路であっても、サブデコーダやドライバ回路など一般的なものは、図面や説明文から適宜省略することがある。

なお、図１のブロック図は、本発明の一実施例であり、本発明は、これに限定されることなく、他のチップ構成、例えばアドレスのデコードの階層を２段階ではなく、３段階にするなど、さまざまな変形に対して適応できることはもちろんである。

以下では、まず図２から図６を用いて、サブアレイ駆動回路とサブアレイの一実施例を説明する。図２から図４は、サブアレイの三次元構造と、サブアレイ駆動回路の主な部分の構成を示しており、図５はチェインセルの構造を示した実施例であり、図６、図７は、それぞれ、図２から図５の実施例に適したリード、セットおよびリセット動作のタイミングチャートの実施例である。

以下、本明細書では、半導体チップにおいて、サブアレイや回路が形成されている表面をＸＹ平面、それに垂直な方向をＺ方向と定義する。なお、ＸＹ平面において、後述するシンク線の延びている方向をＸ方向、それに垂直な方向をＹ方向と定義する。例えば後述の実施例では、ワード線と呼ぶ、サブアレイ中のＭＯＳトランジスタのポリシリコンゲートをＹ方向に伸ばして、ＸおよびＺ方向には分離する例などが示されている。

この定義によれば、図２はＸＹ平面の構成を、図３はＸＺ平面の構成を、図４はそれらの鳥瞰図を示している。なお、わかりやすくするために、構成する部品を図によって一部省略したり、相対的な寸法も変えたりしている。

図２から図４を用いて本実施例の基本的な構成と原理を説明する。まず、メモリセルを含むチェインセルについて説明する。チェインセルとは、Ｚ方向に複数のメモリセルを積層した三次元セルである。ＸＹ方向から見た図２において、丸印で示したＰＣＣ００〜ＰＣＣ３０、ＰＣＣ０１〜ＰＣＣ３１、ＰＣＣ０２〜ＰＣＣ３２、ＰＣＣ０３〜ＰＣＣ３３が、チェインセルである。ＰＣＣの添え字をｉｊとすると、ｉがＸ座標、ｊがＹ座標を示す。図２では、上記チェインセルが、４行４列合計１６個、マトリクス状に並んだサブアレイを例に説明するが、本発明は、サブアレイを構成するチェインセルの数を限定するものではなく、必要に応じて、例えば１２８行１２８列であるとか、５１２行５１２列など、もっと規模の大きいサブアレイでも、２５６行５１２列など行と列の数が異なるサブアレイでも適用できることは、もちろんである。

図３に、ＸＺ方向から見たチェインセルの構成を、図４にサブアレイの鳥瞰図を示した。図３には、Ｘ方向に隣接する二つのチェインセルＰＣＣ００とＰＣＣ０１のみを示している。本実施例では、チェインセルの上端にチェイン選択用のＭＯＳトランジスタＭＣＳ００、ＭＣＳ０１、が設けられており、その下に、それぞれ複数のメモリセルＭＣ０００〜ＭＣ００３およびＭＣ０１０〜ＭＣ０１３が積層され、下端にダイオードＤ００、Ｄ０１が接続されている。ダイオードの向きは、下端から上端に向かって順方向電流が流れるように最下端が正電極アノードになっている。

なお、チェインセルを構成するセルの数（以下では、チェイン長と呼ぶことにする）については、実施例では、４として説明を行うが、本発明がこれに限定されるものではなく、チェインセルの等価抵抗値が増大して動作速度上で問題にならない範囲で、もっと長いものを使ってもよいし、必要に応じてもっと短くしてもよい。

また、本明細書の実施例では、チェインセルアレイを１段とした実施例を用いて説明を行うが、チェインセルアレイの情報に複数のチェインセルアレイを重ねて形成することも可能である。このため、チェイン長をチェインセルの等価的な抵抗値などによって、速度に悪影響がでない範囲に制限したうえで、何段かのチェインセルアレイを重ねてサブアレイを構成すれば、高速性と集積度を両立することも可能である。

チェインセルＰＣＣ００とＰＣＣ０１は、それぞれ、その上端でシンク線ＳＬ０に、下端でリードライト線ＲＷＬ０とＲＷＬ１に接続されている。チェインを構成する個々のメモリセル、図３に示したように、ＭＯＳトランジスタと抵抗変化素子を並列に接続したものである。ここでは抵抗変化素子として、相変化材料を用いた実施例について説明するが、本発明は、前述の他の抵抗変化素子を用いたセルにも適用できることは、もちろんである。

セルのビット情報‘１’、‘０’は、それぞれ相変化材料が結晶（低抵抗）であるか、アモルファス（高抵抗）であるかで定義する。アモルファスを結晶に変える、つまり抵抗変化素子の抵抗値を下げる書き込み動作をセット、結晶をアモルファスに変える、つまり抵抗変化素子の抵抗値を上げる書き込み動作をリセットと呼ぶ。

上記チェインセルにおいて、チェイン選択用のＭＯＳトランジスタをオン状態として選択するセルのＭＯＳトランジスタをオフ状態、その他のセルのＭＯＳトランジスタをオン状態として、チェインに電流を流せば選択されたセルでは、抵抗変化素に電流が流れ、非選択セルでは、ＭＯＳトランジスタに電流が流れる。このことを利用して、チェインセルの中の複数のセルから、特定のセルの抵抗変化素子に電流を流すことができる。そのようにして選択された抵抗変化素子に相変化を起こすことで、セット、リセット動作を行う。また、リードでは、抵抗変化素子が相変化を起こさない程度の電流、電圧を印加して、流れる電流によって選択したセルの情報を判別する。

次に、図２から図４に示した配線層について説明する。ＲＷＬ０とＲＷＬ１は、リードライト線であり、ＢＬ０およびＢＬ１はリード用ビット線である。また、ＳＬ０〜ＳＬ３はシンク線である。リードライト線ＲＷＬ０、ＲＷＬ１は、配線層で形成された電極であり、セルアレイの直下に形成されている。図２から図４でわかるように、上記リードライト線は、Ｙ方向に伸びた配線をチェインセルのピッチに合わせて並べて一つ置きに短絡したものである。このため、リードライト線ＲＷＬ０およびＲＷＬ１は、配線層の間に充填される絶縁膜を介して、くし型の容量を形成することが可能となる。図２に、点線で示した容量Ｃは、この容量を示している。特に、リードライト線ＲＷＬ０と１とを同一の配線層で形成することで、ＸＹ方向の容量も利用可能となる。

リードライト線ＲＷＬ０は、Ｙ方向に伸びて八つのチェインセルＰＣＣ００〜ＰＣＣ０３、ＰＣＣ２０〜ＰＣＣ２３に接続され、リードライト線ＲＷＬ１は、八つのチェインセルＰＣＣ１０〜ＰＣＣ１３、ＰＣＣ３０〜ＰＣＣ３３に接続されている。

リードライト線ＲＷＬ０は、リードライト線ＲＷＬ００とＲＷＬ１１とを短絡した配線を示す。同様に、リードライト線ＲＷＬ１は、リードライト線ＲＷｌ１０とＲＷＬ１１とを短絡した配線を示す。リードライト線ＲＷＬ００はＹ方向に延びて、４つのチェインセルＰＣＣ００〜ＰＣＣ０３に接続され、リードライト線ＲＷＬ０１もＹ方向に延びて、４つのチェインセルＰＣＣ２０〜ＰＣＣ２３に接続される。都合、リードライト線ＲＷＬ０には、８つのチェインセルが接続されることとなる。同様に、リードライト線ＲＷＬ１にも、８つのチェインセルＰＣＣ１０〜ＰＣＣ１３、ＰＣＣ３０〜ＰＣＣ３３が接続されることになる。

シンク線ＳＬ０〜ＳＬ３は、図２〜４に示したように、チェインセルの上端をＸ方向に接続する金属配線であり、それぞれが四つのチェインセルの上端に接続されている。すなわち、ＳＬ０は、チェインセルＰＣＣ００〜ＰＣＣ３０に、ＳＬ１は、チェインセルＰＣＣ０１〜ＰＣＣ３１に、ＳＬ２は、チェインセルＰＣＣ０２〜ＰＣＣ３２に、ＳＬ３は、チェインセルＰＣＣ０３〜ＰＣＣ３３に、接続されている。

シンク線の末端は、図２に示すように電源切替スイッチブロックＶＳＷＢに接続される。電源切替スイッチブロックＶＳＷＢはＹ選択信号Ｙ０〜Ｙ３に従い、シンク線ＳＬ０〜ＳＬ３のそれぞれを低電圧電源または高電圧電源に接続する。本実施例では、この機能を、インバータ回路を利用したスイッチＳＷ０〜ＳＷ３で実現した。すなわち、インバータ回路に入力されるＹ選択信号の電位が低電位であれば、その出力であるシンク線はインバータの電源のうち高電圧電源に短絡され、Ｙ選択信号が高電位になれば、低電圧電源に短絡される。例えば後述する図６等の動作例では、シンク線用の低電圧電源を０Ｖ、高電圧電源を５Ｖとして説明しているので、これらの電圧に等しい電源をインバータ回路に供給すればよい。よく知られているようにインバータ回路は、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタで構成できる。

なお、入力されるＹ選択信号の振幅よりも、インバータに供給する電源の電位差が大きい場合には、電源の間にリーク電流が流れるなどの問題が生じる場合があるが、そのような場合には、適宜Ｙ選択信号とインバータ回路の間にレベル変換回路を挿入するなどをすればよいことはもちろんである。その他、インバータ回路以外のスイッチの構成なども種種考えられるが、当該分野の技術者であれば必用な回路を構成するのは容易であるので、ここでは最も単純な例を示した。

ここで特に配線ＳＬについて、例えばビット線、データ線といった呼称を用いず、シンク線という呼称を用いているのは、後述するビット線ＢＬにプリアンプＭＰＡ等のセンス系の回路が接続され、シンク線には当該センス系の回路が接続されないことによるものである。

サブアレイ内のチェインセルのＭＯＳトランジスタのゲート電極は、ゲート電極を構成するポリシリコン層６１ｐで配線され、Ｙ方向に接続されている。すなわち、チェイン選択用のＭＯＳトランジスタＭＣＳ００〜ＭＣＳ０３、ＭＣＳ１０〜ＭＣＳ１３、ＭＣＳ２０〜ＭＣＳ２３、ＭＣＳ３０〜ＭＣＳ３３、のゲート電極が、それぞれ接続されている。これらの配線、ＣＳＬ０〜ＣＳＬ３は、チェインセル選択線である。この線の電位を変えて接続しているＭＯＳトランジスタをオン状態あるいはオフ状態にすることによってチェインセルとシンク線の電気的な接続を制御できる。

チェインセル内の同じＺ層のセルのＭＯＳトランジスタのゲートもＹ方向にポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐで接続されている。メモリセルＭＣ００ｋ〜ＭＣ０３ｋのＭＯＳトランジスタのゲート電極は、ワード線ＷＬ０ｋで接続され、メモリセルＭＣ１０ｋ〜ＭＣ１３ｋのＭＯＳトランジスタのゲート電極は、ワード線ＷＬ１ｋで接続され、メモリセルＭＣ２０ｋ〜ＭＣ２３ｋのＭＯＳトランジスタのゲート電極は、ワード線ＷＬ２ｋで接続され、メモリセルＭＣ３０ｋ〜ＭＣ３３ｋのＭＯＳトランジスタのゲート電極は、ワード線ＷＬ３ｋで接続される。ここで、添え字のｋは０から３までの数字であり、チェインセル中のＺ方向の高さを示している。

ワード線の電位を変えて接続しているＭＯＳトランジスタをオン状態あるいはオフ状態にすることによってメモリセルの電流パスをＭＯＳトランジスタにするか、抵抗変化素子にするかを切り替えることができる。なお、図２においては、複数のワード線が重なって見えるため、１本の線に斜めの線を描いたバス表記を用いている。

つぎに、サブアレイ駆動回路ＭＣＡ−ＤＲＶの主要部分について図２を用いて説明する。ＭＯＳトランジスタＭＰＲ０およびＭＰＲ１は、それぞれ、リードライト線ＲＷＬ０、ＲＷＬ１をプリチャージするためのＭＯＳトランジスタである。ＭＰＲ０およびＭＰＲ１のゲート電極には、それぞれプリチャージ信号φＰＲ０およびφＰＲ１が入力される。ドレイン・ソース電流経路の一端は、電源入力端子ＶＰＲ０、ＶＰＲ１になっており、他端には、リードライト線ＲＷＬ０およびＲＷＬ１が接続されている。また、ＭＯＳトランジスタ、ＭＰＡ０およびＭＰＡ１は、選択セルからの読み出し信号を増幅するリード用プリアンプＲＰＡとして働く。ＭＰＡ０およびＭＰＡ１のゲート電極には、上記、リードライト線ＲＷ０、ＲＷ１が接続されている。ＭＰＡ０およびＭＰＡ１のドレイン電極には、それぞれ、リード用ビット線ＢＬ０およびＢＬ１が接続されている。ＭＰＡ０およびＭＰＡ１のソース電極は短絡されて、リードイネーブルスイッチ用ＭＯＳトランジスタＭＲＥのドレイン電極に接続される。リードイネーブルスイッチ用ＭＯＳトランジスタＭＲＥのソース電極は、接地され、ゲート電極には、リードイネーブル信号φＲＥが入力されている。

なお、図２において、ＷＤ００〜ＷＤ０ｋ、ＷＤ１０〜ＷＤ１ｋ、ＷＤ２０〜ＷＤ２ｋ、ＷＤ３０〜ＷＤ３ｋはワード線の電位を変化させるためのワードドライバである。また、ＣＳＤ０、ＣＳＤ３は、チェイン選択線の電位を変化させるためのチェイン選択線ドライバである。動作の詳細は後述するが、本実施例では、リードライト線で形成した上記の容量にプリチャージした電荷を選択したチェインセルに放電することによって、セット、リセットなどのライト動作を行う。また、リード動作においても、リードライト線で形成した上記の容量にプリチャージした電荷を選択したチェインセルが短時間に放電するかどうかによって、選択セル内部の抵抗変化素子の状態を判別する。

このように、本実施例に係る発明は、半導体基板上に設けられる第１選択線（例えば、リードライト線ＲＷＬ００）と、その上方に設けられ第１選択線と交差する方向に延伸する第２選択線（例えば、シンク線ＳＬ０）と、それらの間に設けられ、少なくとも電流により記憶情報が書き込まれる記憶素子と、記憶素子に接続される選択素子と、を有するメモリセル（例えば、ＭＣ０００）と、メモリセルの上方または下方に設けられるキャパシタと、キャパシタに電荷を蓄積する駆動回路（例えば、ＭＣＡ―ＤＲＶ）と、を有する。ここで、「上方」とは、Ｚの正の方向を意味する。

係るキャパシタを有する構成により、駆動回路からプリチャージした電位を、寄生抵抗による電圧ドロップの影響をほとんど受けずにメモリセルに供給できるので、書き込み電圧の低下やばらつきが低減できる。読み出し時にも、上記のキャパシタにプリチャージした電荷を選択したチェインセルに放電する。このとき、チェインセル中の選択セルの抵抗変化素子が、低抵抗状態にあるか、あるいは高抵抗状態にあるかによって、キャパシタ電極の電位の変化の速度が異なる。これを、検出することでデータの判別を行うことができる。

さらに、本実施例においては、上述したキャパシタを、第１選択線および第３選択線（例えば、リードライト線ＲＷＬ１０）で構成した。第３選択線と第２選択線の間にもメモリセルが設けられる点は、第１選択線と同様である。図２から図４に示したように、リードライト線ＲＷＬ０およびＲＷ１は、サブアレイの直下の配線を利用して形成されているので、特殊な材料を用いることによるコスト増やチップ面積の増加によるコスト増を避けることができる。また、電荷を供給するキャパシタとメモリセルの間に長い配線を必要としないので、余分な寄生抵抗がつくことがない。したがって、高速なセット、リセットが行えるので、選択したセルにおいて過剰なジュール熱を発生することなくセット、リセット動作を終了できる。このため、近傍の非選択セルへの熱ディスターブを防止することが可能となる。

上述したメモリセルの構造は、特に限定されるものではなく、キャパシタに蓄積した電荷で書き込みをできるような、電流により記憶情報が書き込まれる記憶素子を有するものであればよい。従って、例えば、当該記憶素子とダイオードを直列接続したメモリセルを、第１選択線と第２選択線の間に持つ、いわゆる１Ｄ１Ｒ型のメモリセルであっても良い。その上で、特に本実施例では、第１選択線と第２選択線の間にメモリセルが複数設けられ、メモリセルのそれぞれにおいて、選択素子がトランジスタであり、選択素子のソースドレイン経路と記憶素子が並列に接続され、メモリセル間で記憶素子のそれぞれが互いに直列に接続されるような構造を示した。第２選択線と第３選択線の間のメモリセルも同様である。係る構造により、選択線の間にｋ個のメモリセルを積層可能となり、よりビット当たりの実効セル面積を低減し、ビットコストを低減しうるものである。

キャパシタ電極に相当するリードライト線ＲＷＬ０およびＲＷ１は、プリアンプを構成するＭＯＳトランジスタＭＰＡ０とＭＰＡ１のゲート電極に接続されている。ＭＰＡ０とＭＰＡ１のソース―ドレイン経路は、それぞれビット線ＢＬ０、ＢＬ１と接続される。したがって、例えばチェインセルＰＣＣ００を選択した場合、ＰＣＣ００中の選択セルの抵抗変化素子が低抵抗であると、そのチェインセルに接続されているリードライト線ＲＷＬ０とプリアンプのＭＯＳトランジスタＭＯＳ−ＰＡ０のゲート電極の電位がプリチャージ電位から、低電位に急速に低下する。

逆に、チェインセルＰＣＣ００中の選択セルの抵抗変化素子が高抵抗であると、そのチェインセルに接続されているリードライト線とプリアンプのＭＯＳトランジスタのゲート電極の電位がプリチャージ電位のままで、すぐには低下しない。したがって、この状態でリードイネーブル信号ＲＥ０を低電位から高電位に遷移させれば、選択セルの抵抗変化素子が低抵抗であるときのみ、電流がプリアンプを構成するＭＯＳトランジスタを通じてリード用ビット線ＢＬ０から接地電極に流れる。つまり、リードイネーブル信号を高電位に遷移した後に図１のメインアンプによって、リード用ビット線を流れる電流を検知することによって、選択セル内の抵抗変化素子の抵抗の高低、つまり記憶されているデータが検出できる。

上記において、チェインセルが駆動する主な容量は、リードライト線の形成する容量と、上記ＭＯＳトランジスタのゲート容量のみであり、長い配線長に起因する大きな容量をもつリード用ビット線を直接駆動する必要がない。したがって、リード動作時にチェインセルに流れる電流を低減することが可能となる。

前述のように、リード時には、チェインセルを流れる電流を小さくして、抵抗変化素子の状態を変化させないようにする必要がある。このため、本実施例により、信頼性の高い読み出し動作が可能となる。さらに、リード用ビット線を電流の少ないチェインセルではなく、プリアンプのＭＯＳトランジスタで駆動するため、高速なリード動作が実現できる。

以上をまとめると、本発明の可変抵抗メモリでは、メモリセルアレイの直近に配置されたキャパシタの電極をリセット、セット、あるいはリード動作に適した電位に、いったんプリチャージしてから、上記キャパシタから選択したメモリセルに電流を流して、セット、リセット、あるいはリードを行う。この構成では、電荷を供給するキャパシタとメモリセルの間に長い配線を必要としないので、余分な寄生抵抗がつくことがない。

したがって、高速なセットやリセットが行えるので、選択したセルにおいて、過剰なジュール熱を発生することなくセット、リセット動作を終了できる。このため、近傍の非選択セルへの熱ディスターブを防止することが可能となる。

また、プリチャージ用キャパシタをサブアレイの直近に配置するために、寄生抵抗による電圧ドロップの影響をほとんど受けずに、プリチャージした電圧をメモリセルに供給できる。このため、書き込み電圧の低下やばらつきが低減できる。さらに、読み出し時には、メモリセルで直接ビット線を駆動せずに、キャパシタの電極に接続した読み出し用ＭＯＳトランジスタでビット線を駆動する。このため、読み出し速度も高速にすることが可能となる。

詳細な動作の説明は、タイミングチャートの実施例を用いて後述する。

図５は、図２から図４の実施例に適したチェインセルの構造を示した一実施例である。一つのゲートポリシリコン層における上面図とその断面図、およびメモリセルアレイの一部分に対応する等価回路図を並べて示している。等価回路については上記で説明したとおりである。上面図に示したように、個々のセルには、相変化材料と、それに並列に接続されたポリシリコンＭＯＳトランジスタが形成されている。円形の断面は、孔の一番外側にＭＯＳのゲート電極がドーナツ状に形成されており、その内側がゲート絶縁膜９、その内側がポリシリコンチャネル８ｐで、芯は相変化材料７である。図には示していないが、ポリシリコンチャネルと、相変化材料の間に必要に応じて適当な層間膜を形成してもよいことはもちろんである。断面図において、２は読み書き線ＲＷＬ０となる金属配線層、ＰＤはポリシリコンダイオード、４ｐはポリシリコンダイオードＰＤのｐ型シリコン層、５ｐはポリシリコンダイオードＰＤのノンドープドシリコン層、６ｐはポリシリコンダイオードＰＤのｎ型シリコン層、３２は隣接するポリシリコンダイオードＰＤの間に充填された絶縁物である。また、１１、１２、１３、１４、１５、７１は層間絶縁膜、２１ｐ、２２ｐ、２３ｐ、２４ｐはワード線００、ＷＬ０１、ＷＬ０２、ＷＬ０３となるポリシリコン層、６１ｐチェイン選択線ＣＳＬ００となるポリシリコン層である。さらに、３はビット線ＢＬ０となる金属配線層、３８ｐは、ポリシリコンチャネル８ｐと金属配線層３との接触抵抗を抑制するための、ｎ型ポリシリコン領域である。ゲート電極はＹ方向に繋がって、ワード線を形成している。

図６はリード、図７はセットおよびリセットにおけるアレイ駆動回路の動作を説明するタイミングチャートの実施例である。まず、図６を用いてリード動作から説明する。この図は、図２から４の実施例において、チェインセルＰＣＣ００中のメモリセルＭＣ００３を選択して、その情報を読み出す場合を示している。図には、うえからプリチャージ電源端子、ＶＰＲ０、ＶＰＲ１プリチャージ信号、φＰＲ０、φＰＲ１、リードライト線、ＲＷＬ０、ＲＷＬ１、シンク線ＳＬ０〜ＳＬ３リードイネーブル信号 φＲＥ、チェイン選択線ＣＳＬ０〜ＣＳＬ３ワード線ＷＬ０ｋ〜ＷＬ３ｋ、リード用ビット線ＢＬ０、ＢＬ１の電位が示してある。横軸は時間、縦軸は、それぞれの信号や端子の電位である。

まず、リードライト線ＲＷＬ０を２Ｖに、ＲＷＬ１を０Ｖにプリチャージする。すなわち、プリチャージ期間ｔＰＲの間に以下のようにする。プリチャージ電源端子、ＶＰＲ０を２Ｖ、ＶＰＲ１を０Ｖに保つ。プリチャージ信号、φＰＲ０およびφＰＲ１を７Ｖに保つ。その結果、リードライト線、ＲＷＬ０は２Ｖに、ＲＷＬ１は、０Ｖにプリチャージされるので、プリチャージ信号、φＰＲ０を０Ｖに戻し、φＰＲ１は、そのまま７Ｖにしておく。上記の間、シンク線は、ＳＬ０のみ０Ｖ、ＳＬ１〜ＳＬ３は５Ｖに保っておく。リードイネーブル信号φＲＥ、およびチェイン選択線ＣＳＬ０〜ＣＳＬ３は０Ｖに保っておき、ワード線は、ＷＬ０３のみ７Ｖとして、残りのワード線は０Ｖに保っておく。また、リード用ビット線ＢＬ０、ＢＬ１は、２Ｖにプリチャージしておく。

続いて、読み出し期間ｔＲＥＡＤの間に以下のようにする。プリチャージ電源端子、ＶＰＲ０を２Ｖ、ＶＰＲ１を０Ｖのままにする。プリチャージ信号、φＰＲ０も０Ｖ、φＰＲ１も７Ｖのままにする。リードイネーブル信号φＲＥと、チェイン選択線ＣＳＬ０を７Ｖにする。他のＣＳＬ１〜ＣＳＬ３は０Ｖに保っておく。ワード線は、すべて前の状態、ワード線は、ＷＬ０３のみ０Ｖとして、残りのワード線は７Ｖに保っておく。その結果、メモリセルＭＣ００３の相変化相変化材料が高抵抗なら、Ｘリード用ビット線ＢＬ０のみ０Ｖに下がり（点線）、ＢＬ１は２Ｖのままになるが、メモリセルＭＣ００３の相変化材料が低抵抗なら、Ｘリード用ビット線ＢＬ０もＢＬ１も２Ｖのままである。なお、選択セルに繋がるシンク線ＳＬ０は０Ｖに、その他のＳＬ１〜ＳＬ３は、高電圧５Ｖと等しくしておく。これによって、リードの結果リードライト線ＲＷＬ０の電位が下がっても、選択セルの属するチェインセルとチェイン選択ＭＯＳのゲート電極を共有するチェインセルでは、ダイオードが逆バイアスとなり、シンク線とリードライト線の間に電流が流れない。

上記において、選択するメモリセルに接続されないリードライト線ＲＷＬ１のプリチャージ信号を高電位のままにしたのは、ＲＷＬ０の電位が変動した再のカップリングを避けるためである。

上記の実施例では、リード時に選択されたセルの相変化材料には、最大で２Ｖの電圧しか印加されない。このため、相変化を起こすことなく読み出しができるので、信頼性の高い半導体記憶装置を実現できる。

上記図７の実施例によってリードも高速にできるので、セット、リセットの直前に、リードを行い、選択セルの状態を調べ、すでにセット状態ならセットはしないとか、すでにリセット状態ならリセットはしないなどの選択的な動作をすることも、高速に行うことが可能である。このようにすると、実質的にセット、リセットの回数が減少するので、半導体記憶装置の寿命を延ばすことが可能となる。

さらに、外部ホストあるいは、チップ上の回路によって、周期的にセルの状態を調べて、リセット状態ではあるが、抵抗値が減少してきており、放置すると誤動作の原因になるかどうかを、メインアンプの出力値からチェックして、疲労の大きいセルを選択してリフレッシュしておくことなども可能である。本実施例では、高速動作が期待できるので、そのようなことをしても、外部ホストによる本来のアクセスに大きなペナルティを与える心配が少ない。

次に図７を用いて、セットおよびリセット動作のタイミングチャートの実施例を説明する。まず、リードライト線ＲＷＬ０をセットなら４Ｖ、リセットなら５Ｖにプリチャージする。ＲＷＬ１は０Ｖにプリチャージする。本実施例において、セットとリセットの違いは、選択セルに繋がるリードライト線のプリチャージ電圧が、セットの場合は４Ｖ、リセットの場合は５Ｖであることである。このプリチャージ期間ｔＰＲの間に以下のようにする。プリチャージ電源端子ＶＰＲ０をセットなら４Ｖ、リセットなら５Ｖ、ＶＰＲ１を０Ｖに保つ。プリチャージ信号φＰＲ０とφＰＲ１を７Ｖに保つ。その結果、リードライト線ＲＷＬ０はセットなら４Ｖ、リセットなら５Ｖにプリチャージされ、ＲＷＬ１は０Ｖにプリチャージされる。プリチャージ信号φＰＲ０を０Ｖに戻し、φＰＲ１は７Ｖのままにする。シンク線ＳＬ０〜ＳＬ３、チェイン選択線ＣＳＬ０〜ＣＳＬ３は０Ｖに保っておく。ワード線ＷＬ０３のみ０Ｖとして、残りのワード線は７Ｖに保っておく。

続いて、書き込み期間ｔＷＲＩＴＥの間に以下のようにする。プリチャージ電源端子、プリチャージ信号の電位は、そのままにする。チェイン選択線ＣＳＬ０を７Ｖにする。他のＣＳＬ１〜ＣＳＬ３は０Ｖに保っておく。ワード線は、すべて前の状態、すなわちＷＬ０３のみ７Ｖ、残りのワード線は０Ｖに保っておく。その結果、チェインセルＰＣＣ００のメモリセルＭＣ００３の内部の相変化材料に、リードライト線ＲＷＬ０から電圧が印加され、電流が流れ、選択されたメモリセルの相変化材料が相変化を起こし、セットまたはリセット状態になる。なお、選択セルに繋がるシンク線ＳＬ０は０Vに、その他のＳＬ１〜ＳＬ３は、高電圧５Ｖと等しくしておく。これによって、セット、リセットが行われてリードライト線ＲＷＬ０の電位が下がっても、チェイン選択ＭＯＳトランジスタのゲート電極を選択セルの属するチェインセルと共有するチェインセルでは、ダイオードが逆バイアスとなり、シンク線とリードライト線の間に電流が流れない。

このように、本実施例によれば、高速なセット、リセットによってスケーリングされた微細かつ高集積なサブアレイでも、隣接セルに熱ディスターブを起こすことなくセット、リセットが可能となる。なお、上記実施例、図７のリード、および図８のセットとリセットでは、プリチャージ電圧を２Ｖ、４Ｖ、５Ｖとした。相変化材料の組成や形状、寸法などによって最適な値は変化するため、状況に合わせて最適な値にすることは、もちろんである。とくに、セットでは結晶に、リセットではアモルファスにするため、電流が流れて高温になった後の冷却時間をセットでは比較的大きく、リセットでは短縮することが望ましい場合がある。

例えば上記では、プリチャージ後、選択セルに接続されるリードライト線のプリチャージＭＯＳをオフにしたが、セットする場合には、プリチャージ信号を完全に０Ｖにしてプリチャージ用ＭＯＳトランジスタを完全にオフにせずに、例えば０Ｖより上げて、電流が急に切れないようにして、隣接セルの熱ディスターブが起きない範囲で、冷却時間を調整することも可能である。そのようにすれば、より安定な動作が実現できる。

図２から図４の実施例では、チェインセルを縦横四つ並べたサブアレイの下の金属配線によって、リードライト線ＲＷＬ０とＲＷＬ１からなるくし型容量を形成する例を示した。前述のように、本発明は、もっと多数のチェインセルを並べたサブアレイにも適用可能である。その場合、サブアレイの規模が大きくなると、上記のくし型容量の値も増加する。一方、スケーリングが進んで、セルが微小になり、隣接セルとのスペースも近くなると、リードライト線の容量値を非常に小さくして、セット、リセット時に過剰な電流が流れないようにしたい場合が生じる可能性がある。単純なくし型容量でも、用意に１００フェムトファラッドのオーダの容量を形成することはできるが、簡単なレイアウトの変更で、容量の値を調整できると便利である。

図８は、そのような場合に適した実施例を示したものである。本図では、ＸＹ方向からサブアレイを見た様子を示している。サブアレイを構成するチェインセルＰＣＣｉｊ（丸印）とリードライト線ＲＷＬ０、ＲＷＬ１のみを簡単に示している。４行８列のチェインセルのサブアレイを例に図面を作成しているが、この原理を規模の大きなサブアレイに適用すれば、さらに多数のバリエーションが可能であることは容易に理解できるであろう。

図８（ａ）は、１列ごとに交互の配線を用いてリードライト線ＲＷＬ０とＲＷＬ１を形成した場合である。この場合、ＲＷＬ０は、１、３、５、７列の配線を、ＲＷＬ１は、２、４、６、８列の配線を接続している。したがって、対向する配線一組の容量をＣ０とすると、ＲＷＬ０とＲＷＬ１の間の容量は、おおよそ７Ｃ０となる。

一方、図８（ｂ）では、ＲＷＬ０は、１、２、６、７列の配線を、ＲＷＬ１は、３、４、７、８列の配線を接続している。この場合、ＲＷＬ０とＲＷＬ１の間の容量は、おおよそ３Ｃ０となる。

図８（ｃ）では、ＲＷＬ０は、１、２、３、４列の配線を、ＲＷＬ１は、５、６、７、８列の配線を接続している。この場合、ＲＷＬ０とＲＷＬ１の対向する列は、４列目と５列目だけなので、容量は、おおよそＣ０となる。

本実施例によれば、配線層を増加したり、特殊な材料を用いたりすることなく、リードライト線のレイアウトを変更するだけで、容量値を調整することが可能である。したがって、コストの増加を招くことなく、セット、リセットに必要な容量を形成することができる。なお、配線層の厚さを調整することでも、ある程度の容量値の変更は可能であることは、もちろんである。

また、ここでは、リードライト線をサブアレイごとに一組だけ形成する場合を説明してきたが、セット、リセットに必要な電荷、リードライト線で形成できる容量、あるいはサブアレイごとに選択するチェインセルの数などに応じて、リードライト線を複数組、形成するなど、種種の変形を行うことができる。さらに、コストが許容できれば、２層の配線を利用してリードライト線の容量を形成したり、通常の配線の層間膜より薄い絶縁物を利用したり、種種の形状の容量をサブアレイの直近に形成してもよい。その場合は、面積当たりの容量値を上げることが容易になる。配線層を用いる場合にも、平面的な配線ではなく、上下の配線を接続するための、いわゆるコンタクト、あるいはビアと呼ばれる層間膜をＺ方向に貫通する金属を隣接して形成することで、サブアレイとサブアレイの間に、リードライト線の容量を形成することも可能である。サブアレイの間に面積を犠牲にすることなく容量を形成できれば、サブアレイの直下や直上に形成する場合よりも、サブアレイから、あるいはサブアレイへのノイズの影響を少なくできるメリットが得られる場合がある。

これまで述べてきた実施例では、図２から４に示したように、チェインセルがアレイ状に並び、チェインの上端のチェイン選択用のＭＯＳトランジスタＭＣｓｉｊのポリシリコンゲート電極が、Ｙ方向に接続されており、メモリセルＭＣｉｊｋｎｏポリシリコンゲート電極もＸ、Ｚ方向には分離されていて、Ｙ方向に接続されていた。このようなレイアウトによると、ＸＹ平面におけるチェインセル同士の最小ピッチが、Ｙ方向には２Ｆまで詰められるが、Ｘ方向には３Ｆまでしか詰めることができない。ここでＦは、半導体プロセスの最小加工寸法である。

つぎに、図９から図１１を用いて、チェインセルのピッチをＸ方向、Ｙ方向とも２Ｆにできる本発明の実施例を説明する。図９は、その実施例におけるサブアレイとサブアレイ駆動回路の構成をＹＺ平面から見て表した図である。図１０は、図９の実施例を鳥瞰図として表した図である。なお、これらの図９、図１０は、それぞれ、前述の実施例において図３、図４に対応するものである。

図１１（ａ）〜（ｃ）は、図９の実施例におけるポリシリコンゲートのレイアウトを示す図である。図１１では、サブアレイのチェインセルの数をＸ方向に４、Ｙ方向に４としたが、前述のとおり、本発明は、サブアレイの規模に限定されるものではなく、図１１の実施例も、さまざまな規模のサブアレイに適用できる。

本実施例と、前述の実施例の違いは、チェインセルにおけるＭＯＳトランジスタのポリシリコンゲート構造の違いにある。前述の実施例では、セル部分のＭＯＳトランジスタのゲート電極は、Ｙ方向には接続されていたが、ＸおよびＺ方向には分離されていた。それに対して、図９、図１０、および図１１（Ｃ）から明らかなように、本実施例では、メモリセルのＭＯＳトランジスタのポリシリコンゲートは、Ｚ方向にだけ分離されており、ＸＹ平面では、共通の電極となっており、図１１（ｃ）に示したように、１枚のポリシリコンゲートに、チェインの部分の孔を空けたような構造になっている。孔のピッチは、Ｘ方向、Ｙ方向ともに２Ｆである。一つのチェインセルでは、メモリセルのＭＯＳトランジスタとチェイン選択ＭＯＳトランジスタは直列になっている。したがって、チェイン選択ＭＯＳにおいてＹ方向の１列のみを選択する機能を設けることができれば、セルの部分のゲート電極が、ＸＹ方向に分離されていなくとも、前述の実施例と論理的には同じ動作ができる。

上記のように図１１（ｃ）の構造では、チェインの孔のスペースの最小スペースは、ＸおよびＹ方向とも２Ｆとすることができる。しかしながら、問題は、上記のようにチェイン選択ＭＯＳは、Ｘ方向には分離する必要がある点である。１層のポリシリコンゲートで、それを実現すると、Ｘ方向の最小スペースを２Ｆとすることができない。非特許文献１には、多層フラッシュメモリに関して、選択トランジスタを２層に分離してピッチを狭くする方法が開示されている。

本発明でも、チェイン選択ＭＯＳトランジスタをＺ方向の異なる２層に分けて、ピッチを詰めることが可能である。図９に示した実施例では、チェイン選択ＭＯＳトランジスタを、Ｚ方向の異なる２層に構成した。図１１（ａ）、（ｂ）に、２層に分けたチェイン選択ＭＯＳトランジスタのポリシリコンゲート電極のＸＹ平面のレイアウトを示した。両者とも、Ｙ方向に伸びたストライブ状になっており、Ｙ方向には、２Ｆのピッチでチェインセル用の孔が空いている。Ｘ方向のピッチは、４Ｆである。両者で、Ｘ方向には２Ｆだけずれているので、２層を合わせると、ＸＹ平面においては、チェイン選択ＭＯＳトランジスタが、Ｘ方向にもＹ方向にも２Ｆのピッチで並ぶことになる。結果として、前述の実施例に対して、ポリシリコン層が、一層多くなるが、チェインセルのＸＹ平面の面積が、６Ｆ２から４Ｆ２へと３分の２に減少するので、製造価格の上昇を上回るウエハ当たりのチップ取得数の増加が期待できる。

上記図９から図１１で説明した実施例では、セル部分のポリシリコンゲート層は、ＸＹ方向には分離していない板状の形状であった。このような形状では、層の形成後に、チェインセル用の孔を空けるだけなので、製造工程が単純であるというメリットがある。

しかし、上述のように、チェイン選択ＭＯＳトランジスタのゲートは、２層に分けて、Ｘ方向に分離するリソグラフィ加工が必要である。したがって、場合によっては、このようなチェイン選択ＭＯＳの製造工程を省略できれば、コストの点でさらに有利になることもできる。

図１２に、そのような場合に適した実施例を示す。図１２には、ＸＹ平面の図を描いている。本実施例では、チェインセルの平面面積は、上記の実施例と同じく４Ｆ２であり、セルの部分のポリシリコンゲートは板状である。異なるのは、チェインセルの部分の上端のチェイン選択ＭＯＳトランジスタを下地のＭＯＳトランジスタで構成し、チェインセルの部分から省略している点である。図１２ではチェインセルをＸＹ方向から見て、丸印で書いているので、図のうえではこの点が明確ではないことに注意されたい。

また、ダイオードのアノードは、Ｙ方向に、配線ＡＮＬ０からＡＮＬ３で接続する。そのうえで、サブアレイの下に、新しくチェイン選択機能をもつ、下地ＭＯＳトランジスタＭＣＳ０から３をＸ方向に並べ、そのゲート電極をチェイン選択線ＣＳＬ０からＣＳＬ３として用いる。そして、上記のアノードをＹ方向に接続した配線ＡＮＬ０から３を上記下地トランジスタＭＣＳ０から３のドレインに、それぞれ接続する。

一方、ソース電極は、一つ置きに、リードライト線ＲＷＬ０とＲＷＬ１に接続する。これで、図９から図１１の場合と回路的には等価にできる。

本実施例によれば、チェインセルのＸＹ平面面積を４Ｆ２としたうえで、チェインセルのポリシリコン層のリソグラフィ加工も不要にできる。このため、より低コストが期待できる。なお、上記のようにチェインセルのＸ方向の数だけ下地トランジスタを配列する場合、一直線にレイアウトすることが困難な場合が有り得る。そのような場合には、サブアレイのＸ方向の端から数えて、奇数番目のチェインセルに接続する下地ＭＯＳトランジスタと偶数番目に接続する下地トランジスタをサブアレイの二つの辺のそれぞれに分けて配置すると下地トランジスタを配置するピッチが緩和される。それでもレイアウトが困難な場合には、適宜、Ｙ方向に複数行に分けてレイアウトすればよい。

つぎに、上記よりさらに小さい平面寸法をもつチェインセルに、本発明を適用する実施例について説明する。

図１３は、チェインセルの平面密度を２Ｆ２にする一実施例である。これまでの実施例が、複数のゲートポリシリコン層にＺ方向に貫通する孔の中に、チェインセルを１本ずつ形成してあったのに対して、２本のチェインセル（第一チェインおよび第二チェイン）が形成されているのが、本実施例の特長である。メモリセル部分には、Ｘ方向に、第一チェインを構成するＭＯＳトランジスタのゲートポリシリコン層（２１ｐ、２２ｐ、２３ｐ、２４ｐ）、絶縁膜（９）、チャネル（８ｐ）、相変化材料（１０）があり、さらに、絶縁膜（９１）を介して、第二チェインセルを構成する相変化材料、ＭＯＳトランジスタのチャネル、絶縁膜、ポリシリコンゲートが形成されている。これまでの実施例に対してＸ方向に、２倍の数のチェインセルが形成されている。なお、同図のチェインセルのもう一つの特徴は、半導体基板１上に形成されたＭＯＳトランジスタのうえに積み重ねられている点にある。特に、本トランジスタはソース線たる金属配線層３と、同図では省略している電源端子とを接続するために用いられるものである。同図では、ＭＯＳトランジスタに関して、素子分離溝ＳＴＩ、トランジスタのゲートＧＡＴＥ，ゲート絶縁膜ＧＯＸ、拡散層ＤＩＦが示されている。また、トランジスタとビット線たる金属配線層３を接続するための構造体として、層間絶縁膜ＩＬＤ１、ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、ＩＬＤ５、配線層Ｍ１、Ｍ２、半導体基板上のデバイスとＭ１とを接続するコンタクト孔Ｃ１、Ｍ１とＭ２を接続するコンタクト孔Ｃ２、ビット線たる金属配線層３と半導体基板１上に形成されたＭＯＳトランジスタとを接続するコンタクト孔ＢＬＣ、ポリシリコンダイオードＰＤ間に埋め込まれた層間絶縁膜３１から構成される部分が図１３に示されている。

図１４は、図１３のチェインセルを用いた実施例において、サブアレイとサブアレイ駆動回路の構成をＸＹ平面から見て表した図である。また、図１５は、図１３のチェインセルを用いた実施例において、サブアレイとサブアレイ駆動回路の構成をＸＺ平面から見て表した図である。これらの図面と、図２および図３を比較すると明らかなように、図２、図３の実施例と異なる特徴は、上記のようにＸ方向に倍のチェインセルが形成されていることに加えて、隣接する孔の側面に形成されたチェインセルのポリシリコンゲートが共有されていることである。これによって、ポリシリコン層の孔のＸ方向のピッチは、２Ｆにすることが可能である。Ｙ方向のピッチは２Ｆであるから、孔のＸＹ平面密度は４ＦＦ２であり、一つの孔に二つのチェインセルが存在するので、チェインセルの平面密度は２Ｆ２と、非常に高集積である。ダイオードは、一つの孔（図１４では、点線の丸に相当する部分）の下端に形成されているので、二つのチェインで一つのダイオードを共有する接続になっている。基本的な動作原理は、リードでもセット、リセットでも前述の実施例と原理は同じである。まず、リードライト線ＲＷＬ０とＲＷＬ１が構成するキャパシタをプリチャージしながら、選択セルのポリシリコンゲートを低い電位に、非選択セルのゲートを高電位にする。つぎに選択するセルの属するチェイン選択ＭＯＳトランジスタのポリシリコンゲート電極を高い電位として、プリチャージした電圧が選択セルの相変化材料に印加されるようにしてリードやセット、リセットを行う。

前述の実施例と異なるのは、ダイオードによって、非選択チェインセルに電流が流れることを防止している点である。このことを説明しておく。リード、セット、リセットで電圧は異なるが、同じ線の電位の高低の関係は同じであるので、ここでは高い電位をＨｉｇｈ、低い電位をＬｏｗと表記して、説明を行う。なお、仕様するＭＯＳトランジスタはｎチャネルＭＯＳトランジスタを仮定し、ゲート電圧がＨｉｇｈでオン、Ｌｏｗでオフするとする。リード、セットあるいはリセットのいずれでも、サブアレイから一つだけセルを選択することとして説明する。チェイン選択ＭＯＳトランジスタのゲートは、選択するセルの含まれるものをＨｉｇｈ、それ以外をＬｏｗとする。選択シンク線と選択ワード線をＬｏｗとし、それらの線で非選択のものはＨｉｇｈとする。選択読み書き線をＨｉｇｈに、非選択をＬｏｗにする。

上記の結果、選択されたチェインセルにおいて、下端のダイオードのアノードはＨｉｇｈ、選択セルのゲート（ワード線ＷＬ）はＬｏｗ、チェイン選択ＭＯＳのゲートはＨｉｇｈ、シンク線ＳＮＬはＬｏｗとなる。したがって、アノードからシンク線ＳＮＬに電流が流れて、選択セルのみで相変化材料に電流が流れる。

一方、選択されたチェインセルとチェイン選択ＭＯＳトランジスタのゲートを共有する、つまり同一のＸ座標をもつチェインセルでは、アノードがＨｉｇｈであるがシンク線ＳＬが非選択でＨｉｇｈゆえ、電流は流れない。選択されたチェインセルとワード線ＷＬを共有するチェインでは、読み書き線ＲＷＬがＬｏｗであるため、Ｌｏｗである選択シンク線とは電位差がないが、非選択シンク線がＨｉｇｈとなり、読み書き線ＲＷＬとシンク線ＳＮＬに電位差ができる。

しかし、ダイオードが逆バイアスになるので、電流は流れない。これ以外のチェイン行では、読み書き線ＲＷＬがＨｉｇｈでシンク線ＳＮＬがＬｏｗになるものがあるが、チェイン選択ＭＯＳがオフなので、電流は流れない。なお、本実施例では、隣接するチェインセルのセルのＭＯＳトランジスタのゲート同士、チェイン選択ＭＯＳトランジスタのゲート同士が電気的に接続されている。

したがって、選択するチェインセルの隣のチェインセルもチェイン選択ＭＯＳトランジスタを介して同一のシンク線と電気的に接続される。このとき、選択されたチェインからシンク線に流入する電流の一部が、隣の非選択チェインセルに流入する場合も考えられるが、選択チェインセルに接続されているシンク線を低いインピーダンスで接地電位に接続しておけば、電流が非選択チェインセルに流入することはほとんどない。万一、流入したとしても、チェインの下端にあるダイオードのアノードに接続されているリードライト線の電位は接地しているので、電流が流れ続けることはなく、非選択チェインセルの内部にあるセルの相変化材料を発熱させて劣化を招くことは、適切な回路設計により回避することができる。

以上、説明した実施例によれば、チェインセルのＸＹ平面面積を２Ｆ２と大変小さくできるので、大容量の半導体記憶装置を実現できる。さらに、本発明の制御回路のため、相変化材料に高速に少ない電流でリードやセット、リセットを行うことが可能である。したがって、平面面積が２Ｆ２と小さい三次元構造のセルアレイであっても、熱ディスターブやばらつきの少ない安定した動作が実現できる。もちろん、前述の実施例で説明したベリファイリードや、リフレッシュ動作なども可能になるというメリットは、共通である。

以上述べてきたように、本発明によれば、サブアレイに近接したキャパシタを利用してリード、セットおよびリセットを行う。寄生抵抗や容量がほとんど付かないので、高速なセット、リセットが可能であり、余分な電流が流れ続けることもない。このため、セル同士が高密度に近接していても、非選択セル内の抵抗変化素子が、熱による変性を受けることを回避できる。

また、供給する電圧のばらつきや、配線抵抗による低下も回避できるので、信頼性の高い動作が期待できる。さらに、サブアレイごとに設けたキャパシタ電極に、小さな寄生容量と、高いインピーダンスをもつゲート電極を介して、リード用プリアンプを接続するので、選択セルに変性を起こさない低い電圧や電流を用いて高速のリードも実現される。この、高速のリードは、単にシステム性能を上げるだけではなく、上述のようにセット、リセット前にリードを行うことで、書き換え回数を実質的に改善したリセットやリセットの後にリードを行うことや、高速なベリファイをすることができる。

最後に、本発明のメリットの一つである高速のベリファイの応用例について述べておく。セットやリセットに適切な印加電圧が、セルによってばらつく場合、低目の電圧から、セットあるいはリセットを始めて、続くベリファイの結果、所望の抵抗値になったら止めて、ならなかったら、少しずつプリチャージ電圧を上げて再度セット、リセットおよびベリファイを続けることが有用である。

また、抵抗変化素子によっては、電圧は一定のまま、何回かセット、リセット動作を行わないとならない材料も有り得る。その場合は、そのような回数が、セルによってばらつく場合、セットあるいはリセットを始めて、続くベリファイの結果、所望の抵抗値になったら止めて、ならなかったら、再度セット、リセット、およびベリファイを続けることが有用である。このような場合には、複数のサブアレイで同時にセット、リセットを行うとサブアレイごとにセット、リセットが完了する回数が異なる。

その対策としては、サブアレイ駆動回路ごとに、プリアンプの出力を元にベリファイ結果をラッチする回路を設けて、ベリファイの結果、セットあるいはリセットが成功したら、次のセット、リセットでは、チェイン選択ＭＯＳトランジスタをすべてオフするような制御をすればよい。このようにすれば、すべてのサブアレイに対して、同じシーケンスでリードやセット、リセットを決められた繰り返し回数行うようにしても、セットやリセットが成功したサブアレイでは、自動的にセットやリセット動作が停止する。このようにすると、外部ホストから見ると、動作にかかる時間がいつも一定なので、チップごとにビジー状態がいつまで続くかわからない場合に比べて使い勝手がよい。

なお、決められた繰り返し回数が終了してもセットやリセットが成功しないサブアレイも有り得る。そのようなサブアレイで選択されているメモリセルは、不良の可能性があるので、ラッチ情報を外部のホスト装置に伝達することもできるし、製造直後のテストに利用すれば、冗長セルと置換することも可能である。

さらに、本発明の主旨の範囲で、前述の実施例を、変更することは、種種可能である。例えば、上記図６，７の実施例では、リードライト線のプリチャージ電圧として、リード、セット、リセットでそれぞれ２V、４V、５Vを用いた。しかし、場合によっては、多数の電圧の電源を用意することが困難な場合がありえる。そのような場合には、例えば、セット、リセットでも２Vに一旦プリチャージしておいて隣接するリードライト線との間の容量カップリングを利用して、セット、リセット時には２Vより高い電圧に昇圧することも可能である。このようにすれば、リードライト線の電源を一種類にすることもできる。

以下の符号において、i、ｊ、ｋなどの添え字は、整数を示す。
ＣＨＩＰ 半導体チップ
ＩＯ データ入出力回路
ＣＣＴＬ チップ制御回路
ＰＷＣ 電源回路
ＲＰＡ リード用プリアンプ
ＲＭＡ リード用メインアンプ
ＷＤＶ ライトデータドライバ
ＤＥＣ デコーダ
ＭＣＡ−ＤＲＶ サブアレイ駆動回路
ＭＣＡ００〜ＭＣＡｍｎ サブアレイ
ＰＣＣｉｊ チェインセル
ｍｃｓｉｊ、ｍｃｓｉ チェインセル選択用ＭＯＳトランジスタ
ｓｌｉ シンク線
ＣＳＬi チェインセル選択線
Ｒｗｌｉ リードライト線
Ｂｌｉ リード用ビット線
ｃ リードライト線のもつ容量成分
ＭＣｉｊｋ メモリセル
ｄｉｊ ダイオード
ＷＬｉｋ ワード線
ＭＰＲi プリチャージ用ＭＯＳトランジスタ
φＰＲi プリチャージ信号
ＶＰＲi 電源入力端子
ＭＰＡi プリアンプを構成するＭＯＳトランジスタ、
ＭＲＥ リードイネーブルスイッチ用ＭＯＳトランジスタ
φＲＥ リードイネーブル信号
ＷＤｉｊ ワードドライバ
ＣＳＤi チェイン選択線ドライバ

Claims (10)

1. 半導体基板上に設けられる第１選択線と、
   前記第１選択線の上方または下方に設けられ、前記第１選択線と交差する方向に延伸する第２選択線と、
   前記第１選択線と前記第２選択線の間に設けられ、電流により記憶情報が書き込まれる第１記憶素子と、前記第１記憶素子に直列に接続される第１選択素子と、を具備する第１メモリセルと、
   前記第１メモリセルの上方または下方に設けられ、第１選択線および第１選択線と対向する電極の間に形成されるキャパシタと、
   前記キャパシタに電荷を蓄積する駆動回路と、を有し、
   前記電荷によって前記第１記憶素子に書き込みを行うことを特徴とする半導体記憶装置。
2. 請求項１において、
   前記半導体基板上に設けられ、前記第１選択線と平行な方向に延伸する第３選択線と、
   前記第２選択線と前記第３選択線の間に設けられ、電流により記憶情報が書き込まれる第２記憶素子と、前記第２記憶素子に接続される第２選択素子と、を具備する第２メモリセルと、をさらに有し、
   前記キャパシタの電極は、前記第１選択線と前記第３選択線によって構成されることを特徴とする半導体記憶装置。
3. 請求項２において、
   前記第１メモリセルは、前記第１選択線と前記第２選択線の間に複数設けられ、
   前記複数の第１メモリセルのそれぞれにおいて、前記第１選択素子はトランジスタであり、前記第１選択素子のソース―ドレイン経路と前記第１記憶素子とは互いに並列に接続され、
   前記第１記憶素子のそれぞれは、互いに直列に接続され、
   前記第２メモリセルは、前記第２選択線と前記第３選択線の間に複数設けられ、
   前記複数の第２メモリセルのそれぞれにおいて、前記第２選択素子はトランジスタであり、前記第２選択素子のソース―ドレイン経路と前記第２記憶素子とは互いに並列に接続され、
   前記第２記憶素子のそれぞれは、互いに直列に接続されることを特徴とする半導体記憶装置。
4. 請求項２において、
   前記半導体基板上に設けられ、前記第１選択線と平行な方向に延伸する第４選択線と、
   前記半導体基板上に設けられ、前記第１選択線と平行な方向に延伸する第５選択線と、
   前記第２選択線と前記第４選択線の間に設けられ、電流により記憶情報が書き込まれる第３記憶素子と、前記第３記憶素子に接続される第３選択素子と、を具備する第３メモリセルと、
   前記第２選択線と前記第５選択線の間に設けられ、電流により記憶情報が書き込まれる第４記憶素子と、前記第４記憶素子に接続される第４選択素子と、を具備する第４メモリセルと、をさらに有し、
   前記第１選択線と前記第４選択線は、互いに短絡され、
   前記第３選択線と前記第５選択線は、互いに短絡されることを特徴とする半導体記憶装置。
5. 請求項４において、
   前記第３選択線は、前記第１選択線と前記第４選択線の間に設けられ、
   前記第４選択線は、前記第３選択線と前記第５選択線の間に設けられることを特徴とする半導体記憶装置。
6. 請求項４において、
   前記第３選択線は、前記第４選択線と前記第５選択線の間に設けられることを特徴とする半導体記憶装置。
7. 請求項２において、
   前記第１選択線と前記第３選択線は、同一の配線層に形成されることを特徴とする半導体記憶装置。
8. 請求項１において、
   第１ビット線および第２ビット線をさらに有し、
   前記駆動回路は、
   前記第１選択線に電荷を供給する第１プリチャージ回路と、
   前記第３選択線に電荷を供給する第２プリチャージ回路と、
   前記第１ビット線とそのソース―ドレイン経路が接続され、前記第１選択線とそのゲートが接続される第１トランジスタを具備する第１アンプと、
   前記第２ビット線とそのソース―ドレイン経路が接続され、前記第３選択線とそのゲートが接続される第２トランジスタを具備する第２アンプと、を有することを特徴とする半導体記憶装置。
9. 請求項１において、
   前記第１選択線と前記第２選択線の間に設けられ、前記第１記憶素子と直列に接続される第１ダイオードと、
   前記第２選択線と、第１電源または前記第１電源より高電位の第２電源とを接続する電源切替スイッチと、をさらに有することを特徴とする半導体記憶装置。
10. 請求項１において、
    前記第１記憶素子のいずれかに記憶情報を書き込む直前または直後に、前記第１記憶素子の記憶情報を読み出すことを特徴とする半導体記憶装置。

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