KR20210029870A - 정보 저장 구조물을 포함하는 반도체 소자 - Google Patents

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KR20210029870A
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resistance material
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김용석
김태훈
박석한
사토루 야마다
홍재호
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Abstract

정보 저장 구조물을 포함하는 반도체 소자를 제공한다. 이 반도체 소자는 기판 상의 적층 구조물, 상기 적층 구조물은 제1 방향을 따라 교대로 적층된 게이트 전극들 및 절연 층들을 포함하고; 상기 제1 방향으로 상기 적층 구조물을 관통하는 수직 개구부, 상기 수직 개구부는 채널 구조물을 포함하고; 및 상기 기판 상의 불순물 영역을 포함한다. 상기 채널 구조물은 상기 수직 개구부의 내벽 상의 반도체 층, 및 상기 반도체 층 상에서 공공(vacancy)을 포함하는 가변 저항 물질 층을 포함하고, 상기 가변 저항 물질 층의 상기 공공의 농도는 상기 반도체 층에 가까운 상기 가변 저항 물질 층 내의 공공의 농도 보다 상기 채널 구조물의 중심에 가까운 상기 가변 저항 물질 층 내의 공공의 농도가 높도록 상기 가변 저항 물질 층의 폭을 따라 변화하고, 상기 반도체 층은 상기 채널 구조물의 하부에서 상기 불순물 영역과 접촉한다.

Description

정보 저장 구조물을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING DATA STORAGE STRUCTRUE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 정보 저장 구조물을 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
제품의 가격 경쟁력을 높이기 위하여, 반도체 소자의 집적도 향상에 대한 요구가 심화되고 있다. 반도체 소자의 집적도를 향상시키기 위하여, 메모리 셀들을 2차원적으로 배열하는 대신에 메모리 셀들을 3차원적으로 배열하는 반도체 소자가 제안되고 있다. 이와 같이, 메모리 셀들을 3차원적으로 배열하면서, 메모리 셀들의 산포 특성이 열화되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 산포 특성을 개선할 수 있는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판 상의 적층 구조물, 상기 적층 구조물은 제1 방향을 따라 교대로 적층된 게이트 전극들 및 절연 층들을 포함하고; 상기 제1 방향으로 상기 적층 구조물을 관통하는 수직 개구부, 상기 수직 개구부는 채널 구조물을 포함하고; 및 상기 기판 상의 불순물 영역을 포함한다. 상기 채널 구조물은 상기 수직 개구부의 내벽 상의 반도체 층, 및 상기 반도체 층 상에서 공공(vacancy)을 포함하는 가변 저항 물질 층을 포함하고, 상기 가변 저항 물질 층의 상기 공공의 농도는 상기 반도체 층에 가까운 상기 가변 저항 물질 층 내의 공공의 농도 보다 상기 채널 구조물의 중심에 가까운 상기 가변 저항 물질 층 내의 공공의 농도가 높도록 상기 가변 저항 물질 층의 폭을 따라 변화하고, 상기 반도체 층은 상기 채널 구조물의 하부에서 상기 불순물 영역과 접촉한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판 상의 적층 구조물, 상기 적층 구조물은 제1 방향을 따라 교대로 적층된 게이트 전극들 및 절연 층들을 포함하고; 상기 제1 방향으로 상기 적층 구조물을 관통하는 수직 개구부, 상기 수직 개구부는 채널 구조물을 포함하고; 및 상기 기판 상의 불순물 영역을 포함한다. 상기 채널 구조물은 상기 수직 개구부의 내벽 상의 반도체 층, 상기 반도체 층 상의 가변 저항 물질 층, 및 상기 가변 저항 물질 층과 상기 반도체 층 사이의 버퍼 층을 포함하고, 상기 버퍼 층 전체는 상기 반도체 층 보다 작은 그레인을 갖는 구조의 물질을 포함하고, 상기 반도체 층은 상기 채널 구조물의 하부에서 상기 불순물 영역과 접촉한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 불순물 영역을 포함하는 하부 구조물; 상기 하부 구조물 상의 적층 구조물; 상기 하부 구조물 상에서 상기 적층 구조물을 관통하는 분리 구조물들; 상기 분리 구조물들 사이에서 상기 적층 구조물을 관통하는 개구부; 상기 개구부 내의 수직 구조물; 상기 수직 구조물 상에서 상기 수직 구조물과 전기적으로 연결된 콘택 플러그; 및 상기 콘택 플러그 상에서 상기 콘택 플러그와 전기적으로 연결된 비트 라인을 포함한다. 상기 적층 구조물은 서로 접촉하면서 교대로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하고, 상기 수직 구조물은, 상기 개구부의 측벽과 이격된 절연성의 코어 영역; 상기 코어 영역의 측면 및 하부면을 덮는 반도체 층; 상기 반도체 층의 외측면과 상기 게이트 전극들 사이의 게이트 유전체 층; 상기 코어 영역과 상기 반도체 층 사이에 개재되며, 상기 코어 영역의 측면 및 바닥면을 덮는 정보 저장 구조물; 및 상기 코어 영역의 상부면과 접촉하는 패드 패턴을 포함하고, 상기 정보 저장 구조물의 상단은 상기 패드 패턴과 중첩하며 상기 패드 패턴과 접촉하고, 상기 불순물 영역 및 상기 패드 패턴은 N형의 도전형을 갖는 도우프트 실리콘으로 형성되고, 상기 콘택 플러그는 상기 패드 패턴과 접촉하고, 상기 정보 저장 구조물은 공공을 갖는 가변 저항 물질 층을 포함하고, 상기 가변 저항 물질 층은 상기 반도체 층에 가까운 제1 가변 저항 물질 층 및 상기 코어 영역에 가까운 제2 가변 저항 물질 층을 포함하고, 상기 제1 가변 저항 물질 층의 공공 농도는 상기 제2 가변 저항 물질 층의 공공 농도 보다 높을 수 있다.
실시 예들에 따르면, 메모리 셀들의 산포 특성을 개선할 수 있는 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도이다.
도 2b는 도 2a의 일부를 확대한 부분 확대도이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 소자의 정보 저장 구조물 내의 공공 농도를 나타낸 그래프이다.
도 3b는 본 발명의 일 실시예에 따른 반도체 소자의 정보 저장 구조물 내의 공공 농도의 변형 예를 나타낸 그래프이다.
도 3c는 셋 상태 및 리셋 상태에서의 도 3a 또는 도 3b의 정보 저장 구조물의 공공 농도 변화를 나타낸 개념도이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 소자의 정보 저장 구조물 내의 공공 농도를 나타낸 그래프이다.
도 4b는 셋 상태 및 리셋 상태에서의 도 4a의 정보 저장 구조물의 공공 농도 변화를 나타낸 개념도이다.
도 5a는 본 발명의 일 실시예에 따른 반도체 소자의 정보 저장 구조물의 변형 예를 나타낸 부분 확대 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 반도체 소자의 정보 저장 구조물의 다른 변형 예를 나타낸 부분 확대 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 6b 내지 도 6e의 각각은 실시예에 따른 정보 저장 구조물의 다양한 공공 농도 프로파일을 나타낸 그래프이다.
도 6f는 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형 예를 나타낸 부분 확대도이다.
도 6g는 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형 예를 나타낸 부분 확대도이다.
도 7a는 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형 예를 나타낸 단면도이다.
도 7b 및 도 7c는 도 7a의 일부를 각각 확대한 부분 확대도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형 예를 나타낸 부분 확대도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형 예를 나타낸 부분 확대도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형 예를 나타낸 부분 확대도이다.
도 11a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 11b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 12a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 12b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 12c는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 12d는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 12e는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 13 내지 도 14a, 및 도 15는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 단면도들이다.
도 14b 및 도 14c는 실시예들에 따른 정보 저장 구조물을 형성하는 방법의 단계를 나타낸 개략적인 다이어그램들이다.
우선, 도 1을 참조하여 본 발명의 실시예들에 따른 반도체 소자를 설명하기로 한다. 도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위하여 일부 구성요소들을 나타낸 평면도이다.
도 1을 참조하면, 실시예들에 따른 반도체 소자(1)는 적층 구조물(18), 상기 적층 구조물(18)을 가로지르는 분리 구조물들(66), 상기 분리 구조물들(66) 사이의 수직 구조물(33), 및 도전성 라인(79)을 포함할 수 있다. 상기 분리 구조물들(66)은 제1 방향(D1)으로 연장될 수 있고, 상기 도전성 라인(79)은 상기 제1 방향(D1)과 수직한 제2 방향(D2)으로 연장될 수 있다. 상기 분리 구조물들(66)은 상기 제2 방향(D2)으로 서로 이격될 수 있고, 상기 도전성 라인(79)은 상기 제1 방향(D1)으로 이격될 수 있다.
상기 수직 구조물(33)은 상기 적층 구조물(18) 내에 배치될 수 있다. 상기 수직 구조물(33)은 상기 적층 구조물(18)을 관통할 수 있다. 상기 수직 구조물(33)은 코어 영역(55), 상기 코어 영역(55)의 측면을 둘러싸는 정보 저장 구조물(46), 상기 정보 저장 구조물(46)의 외측면을 둘러싸는 채널 반도체 층(38) 및 상기 채널 반도체 층(38)의 외측면을 둘러싸는 게이트 유전체 층(36)을 포함할 수 있다. 예를 들어, 상기 정보 저장 구조물(46), 상기 채널 반도체 층(38), 상기 게이트 유전체 층(36)의 각각은, 도 1의 평면도에서와 같이, 상기 코어 영역(55)의 전체 외측면을 감쌀 수 있다.
상기 수직 구조물(33)은 채널 구조물을 포함할 수 있고, 상기 채널 구조물은 상기 게이트 유전체 층(36), 상기 채널 반도체 층(38), 상기 정보 저장 구조물(46) 및 상기 코어 영역(55)을 포함할 수 있다.
일 예에서, 상기 정보 저장 구조물(46)은 가변 저항 물질을 포함할 수 있다.
다른 예에서, 상기 정보 저장 구조물(46)은 상변화 물질을 포함할 수 있다.
이하에서, 실시예들에 따른 반도체 소자(1)의 다양한 예들에 대하여 설명하기로 한다.
우선, 도 2a 및 도 2b를 참조하여 일 실시예에 따른 반도체 소자를 설명하기로 한다. 도 2a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위하여 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 2b는 도 2a의 'A' 로 표시된 부분을 확대한 부분 확대도이다.
도 1, 도 2a 및 도 2b를 참조하면, 하부 구조물(3) 상에 적층 구조물(18)이 배치될 수 있다. 일 예에서, 상기 하부 구조물(3)은 불순물 영역(15)을 포함할 수 있다. 상기 불순물 영역(15)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
일 예에서, 상기 하부 구조물(3)은 하부 베이스(5), 상기 하부 베이스(5) 상의 주변 회로 영역(6), 상기 주변 회로 영역(6) 상의 상부 베이스(13) 및 상기 상부 베이스(13) 상의 상기 불순물 영역(15)을 포함할 수 있다. 상기 하부 베이스(5)는 실리콘 등과 같은 반도체 물질로 형성될 수 있는 반도체 기판일 수 있다. 상기 하부 베이스(5)는 단결정 실리콘 기판일 수 있다. 상기 주변 회로 영역(6)은 주변 배선들(9) 및 상기 주변 배선들(9)을 덮는 하부 절연 층(11)을 포함할 수 있다. 상기 상부 베이스(13)는 폴리 실리콘, 금속 및/또는 금속 실리사이드를 포함할 수 있다. 상기 상부 베이스(13)는 폴리 실리콘, 금속 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 상부 베이스(13)는 텅스텐 및 상기 텅스텐 상의 텅스텐 실리사이드을 포함하는 도전성 물질 층으로 형성될 수 있다.
상기 불순물 영역(15)은 상기 상부 베이스(13) 상에 배치될 수 있다. 상기 적층 구조물(18)은 상기 불순물 영역(15) 상에 배치될 수 있다.
상기 적층 구조물(18)은 교대로 적층된 층간 절연 층들(21) 및 게이트 층들(24)을 포함할 수 있다. 상기 층간 절연 층들(21)은 최하위 층간 절연 층(21L) 및 최상위 층간 절연 층(21U)을 포함할 수 있다. 상기 층간 절연 층들(21) 및 상기 게이트 층들(24) 중에서, 최하위 층은 상기 최하위 층간 절연 층(21L)일 수 있고, 최상위 층은 상기 최상위 층간 절연 층(21U)일 수 있다. 예를 들어, 상기 층간 절연 층들(21)은 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다.
실시 예들에서, 상기 게이트 층들(24)은 게이트 전극들일 수 있다. 따라서, 이하에서, 상기 게이트 층들(24)은 게이트 전극들로 지칭하기로 한다.
일 예에서, 상기 적층 구조물(18)과 상기 하부 구조물(3) 사이에 버퍼 층(17)이 배치될수 있다. 상기 버퍼 층(17)은 상기 층간 절연 층들(21)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 버퍼 층(17)은 알루미늄 산화물 등과 같은 절연성 물질로 형성될 수 있다. 다른 예에서, 상기 버퍼 층(17)은 생략될 수 있다.
상기 수직 구조물(33)은 상기 적층 구조물(18)을 관통하는 홀(30) 내에 배치될 수 있다. 상기 홀(30)은 '수직 개구부' 또는 '개구부'로 지칭될 수 있다.
상기 홀(30)은 상기 적층 구조물(18)을 관통하며 아래로 연장되어 상기 버퍼 층(17)을 관통할 수 있다. 상기 홀(30)은 상기 하부 구조물(3)의 일부, 예를 들어 상기 불순물 영역(15)을 노출시킬 수 있다. 상기 수직 구조물(33a)은 상기 적층 구조물(18) 및 상기 버퍼 층(17)을 관통하는 상기 홀(30) 내에 형성될 수 있다.
상기 수직 구조물(33a)은 도 1에서 설명한 상기 코어 영역(55), 상기 정보 저장 구조물(46), 상기 채널 반도체 층(38) 및 상기 게이트 유전체 층(36)과 함께 패드 패턴(57)을 포함할 수 있다. 예를 들어, 도 2a에서와 같이, 상기 패드 패턴(57)은 상기 정보 저장 구조물(46) 및 상기 코어 영역(55)의 상부면 상에 위치할 수 있고, 상기 채널 반도체 층(38) 및 상기 게이트 유전체 층(36)은 각각의 상기 정보 저장 구조물(46) 및 상기 패드 패턴(57)의 외측면을 따라 연속적으로 연장될 수 있고, 상기 패드 패턴, 상기 채널 반도체 층(38), 및 상기 게이트 유전체 층(36)의 상부면들은 실질적으로 동일한 레벨에 위치할 수 있다.
상기 코어 영역(55)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있는 절연성 기둥일 수 있다.
상기 코어 영역(55)에서, 상기 패드 패턴(57)과 인접하는 상기 코어 영역(55)의 상부 부분은 실리콘 산화물로 형성될 수 있고, 상기 패드 패턴(57)과 이격된 상기 코어 영역(55)의 하부 부분은 보이드(void)를 포함하는 실리콘 산화물로 형성되거나 또는 에어 갭으로 형성될 수 있다.
상기 코어 영역(55)은 상기 홀(30)의 측벽과 이격될 수 있고, 상기 코어 영역(55)의 상부면은 상기 게이트 전극들(24) 중 최상위 게이트 전극 보다 높은 레벨에 위치할 수 있고, 상기 코어 영역(55)의 하부면은 상기 게이트 전극들(24) 중 최하위 게이트 전극 보다 낮은 레벨에 위치할 수 있다.
상기 채널 반도체 층(38)은 상기 코어 영역(55)의 측면 및 하부면을 덮을 수 있다.
상기 게이트 유전체 층(36)은 상기 채널 반도체 층(38)의 외측면과 상기 게이트 전극들(24) 사이에 개재될 수 있다.
일 예에서, 상기 게이트 유전체 층(36)은 상기 채널 반도체 층(38)의 외측면과 상기 게이트 전극들(24) 사이에 개재된 부분들로부터 상기 채널 반도체 층(38)의 외측면과 상기 층간 절연 층들(21) 사이로 연장될 수 있다.
상기 정보 저장 구조물(46)은 상기 코어 영역(55)과 상기 채널 반도체 층(38) 사이에 개재될 수 있으며, 상기 코어 영역(55)의 측면 및 바닥면을 덮을 수 있다. 예를 들어, 도 2a에서와 같이, 상기 정보 저장 구조물(46)은 상기 코어 영역(55)의 바닥 및 전체 측면들을 따라 연속적일 수 있다.
일 예에서, 상기 패드 패턴(57)은 상기 코어 영역(55)의 상부면과 접촉할 수 있다.
일 예에서, 상기 패드 패턴(57)은 상기 정보 저장 구조물(46)의 상단과 접촉할 수 있다.
일 예에서, 상기 패드 패턴(57)은 N형의 도전형을 갖는 도우프트 실리콘, 예를 들어 폴리 실리콘으로 형성될 수 있다.
일 예에서, 상기 패드 패턴(57)은 상기 채널 반도체 층(38)의 측면의 상부 부분과 접촉할 수 있다.
상기 게이트 전극들(24)은 워드라인들(24W) 및 상기 워드라인들(24W) 상의 적어도 하나의 선택 라인들(24S)을 포함할 수 있다.
상기 게이트 전극들(24) 중 상기 선택 라인들(24S)을 상기 제2 방향(D2)으로 분리시키는 절연성 패턴(27)이 배치될 수 있다. 상기 절연성 패턴(27)은 상기 선택 라인들(24S)을 상기 제2 "??*(D2)으로 분리시키면서, 수직 방향(Z)으로 연장되어 상기 최상위 층간 절연 층(21U)을 관통할 수 있다. 일 예에서, 각각의 상기 선택 라인들(24S)의 두께는 상기 워드라인들(24W) 각각의 두께 보다 클 수 있다.
상기 적층 구조물(18) 상에 차례로 적층된 제1 상부 절연 층(60) 및 제2 상부 절연 층(73)이 배치될 수 있다.
상기 제1 상부 절연 층(60) 및 상기 적층 구조물(18)을 관통하는 분리 구조물들(66)이 배치될 수 있다. 상기 분리 구조물들(66)은, 도 1에서와 같이, 상기 제1 방향(D1)으로 연장되는 라인 모양일 수 있다.
일 예에서, 상기 분리 구조물들(66)은 절연성 물질로 형성될 수 있다.
다른 예에서, 상기 분리 구조물들(66)은 절연성 물질 및 도전성 물질을 포함할 수 있다. 예를 들어, 상기 분리 구조물들(66)의 각각은 절연성 물질로 형성될 수 있는 제1 분리 패턴(68) 및 도전성 물질로 형성될 수 있는 제2 분리 패턴(70)을 포함할 수 있다. 상기 제1 분리 패턴(68)은 상기 제2 분리 패턴(70)과 상기 적층 구조물(18) 사이에 개재될 수 있다.
상기 제1 및 제2 상부 절연 층들(60, 73)을 관통하며 상기 수직 구조물(33)과 전기적으로 연결되는 콘택 플러그(76)가 배치될 수 있다. 상기 콘택 플러그(76)는 상기 수직 구조물(33)의 상기 패드 패턴(57)과 접촉하며 전기적으로 연결될 수 있다.
상기 콘택 플러그(76) 상에서 상기 콘택 플러그(76)와 전기적으로 연결되는 도전성 라인(79)이 배치될 수 있다. 상기 도전성 라인(79)은 비트라인일 수 있다.
실시 예에서, 상기 정보 저장 구조물(46)은 상기 채널 반도체 층(38)과 상기 코어 영역(55) 사이의 제1 가변 저항 층(48) 및 상기 제1 가변 저항 층(48)과 상기 코어 영역(55) 사이의 제2 가변 저항 층(50)을 포함할 수 있다.
상기 정보 저장 구조물(46)은 상기 정보 저장 구조물(46)의 폭에 따라 불균일한 농도의 공공(vacancy)을 갖는 가변 저항 물질(varicalble resistive material)을 포함할 수 있다. 예를 들어, 상기 정보 저장 구조물(46)은 상기 채널 반도체 층(38)으로부터 상기 코어 영역(55)을 향하는 방향으로 증가하는 공공 농도를 갖는 가변 저항 물질을 포함할 수 있다. 예를 들어, 상기 정보 저장 구조물(46) 내에서 상기 가변 저항 물질이 상기 코어 영역(55)과 상기 채널 반도체 층(38) 사이에서 상기 코어 영역(55)의 전체 둘레를 따라 배치되는 제1 부분(즉, 제1 가변 저항 층(48)), 및 상기 제1 가변 저항 층(48)과 상기 코어 영역(55) 사이에서 상기 코어 영역(55)의 전체 둘레를 따라 배치되는 제2 부분(즉, 제2 가변 저항 층(50))으로 구분될 수 있다. 상기 코어 영역(55)에 보다 가까운 상기 제2 가변 저항 층(50)의 공공(vacancy) 농도는 상기 코어 영역(55)에서 보다 멀리 떨어진 상기 제1 가변 저항 층(48)의 공공(vacancy) 농도 보다 클 수 있다. 이하에서, 상기 수직 구조물(33)의 방사 방향(radial direction)에 따른 공공 농도의 차이에 대한 설명의 편의를 위하여 상기 정보 저장 구조물(46)의 상기 정보 저장 물질의 상기 제1 부분(48)은 "제1 가변 저항 층"으로 지칭하고, 상기 정보 저장 구조물(46)의 상기 정보 저장 물질의 상기 제2 부분(50)은 "제2 가변 저항 층"으로 지칭하여 설명하기로 한다.
일 예에서, 상기 정보 저장 구조물(46)의 상기 정보 저장 물질은 제1 원소 및 산소를 포함할 수 있다. 예를 들어, 상기 정보 저장 구조물(46)의 상기 정보 저장 물질은 하프늄 산화물(HfO) 등과 같은 전이 금속 산화물 내에서 산소 공공의 농도가 상기 코어 영역(55)을 향하는 방향으로 증가할 수 있는 전이 금속 원소(transition metal element) 및 산소를 포함할 수 있다.
일 예에서, 상기 제1 가변 저항 층(48) 및 상기 제2 가변 저항 층(50)은 공통적으로 제1 원소 및 산소를 포함할 수 있다. 예를 들어, 상기 제1 원소는 A1, Mg, Zr, Hf 등과 같은 금속 원소일 수 있다. 예를 들어, 상기 제1 가변 저항 층(48) 및 상기 제2 가변 저항 층(50)은 공통적으로 "Hf" 및 "O"를 포함하는 HfO 물질로 형성될 수 있고, 상기 제2 가변 저항 층(50)의 상기 HfO 물질의 산소 공공(vacancy) 농도는 상기 제1 가변 저항 층(48)의 상기 HfO 물질의 산소 공공(vacancy) 농도 보다 클 수 있다. 따라서, 상기 제1 및 제2 가변 저항 층들(48, 50)은 동일한 원소로 구성되는 물질 층으로 형성될 수 있다.
일 예에서, 상기 제1 가변 저항 층(48) 및 상기 제2 가변 저항 층(50) 중 어느 하나는 제1 원소 및 산소를 포함하는 산화물이고, 다른 하나는 상기 제1 원소와 다른 제2 원소 및 산소를 포함하는 물질일 수 있다. 상기 제1 원소 및 상기 제2 원소 중 적어도 하나는 전이 금속 원소일 수 있다. 상기 제1 가변 저항 층(48)은 제1 원소를 포함하는 제1 물질로 형성되고, 상기 제2 가변 저항 층(50)은 상기 제1 원소와 다른 제2 원소를 포함하는 제2 물질로 형성될 수 있다. 예를 들어, 상기 제1 가변 저항 층(48)은 SiOx, AlOx, MgOx, ZrOx, HfOx 및 SiNx 중 어느 하나의 물질로 형성될 수 있고, 상기 제2 가변 저항 층(50)은 SiOx, AlOx, MgOx, ZrOx, HfOx 및 SiNx 중에서 상기 제1 가변 저항 층(48)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 제1 가변 저항 층(48)은 HfOx 물질로 형성될 수 있고, 상기 제2 가변 저항 층(50)은 AlOx 물질로 형성될 수 있다.
일 예에서, 상기 제1 가변 저항 층(48) 및 상기 제2 가변 저항 층(50)의 각각은 스위칭 특성을 갖는 물질, 예를 들어 SiOx, AlOx, MgOx, ZrOx, HfOx 및 SiNx 중 어느 하나를 포함할 수 있다.
상기 워드라인들(24W)의 측면들과 마주보는 상기 정보 저장 구조물(46)의 영역들은 정보를 저장할 수 있는 영역들로써 메모리 셀들을 구성할 수 있다.
실시예에서, 상기 제1 가변 저항 층(48) 및 상기 제2 가변 저항 층(50)을 포함하는 상기 정보 저장 구조물(46)을 제공함으로써, 메모리 셀들의 산포 특성을 개선할 수 있다.
상기 워드라인들(24W)과 마주보는 상기 정보 저장 구조물(46)의 정보 저장 영역들은 프로그램될 수 있다. 예를 들어, 프로그램 동작(program operation)은 상기 워드라인들(24W) 중에서 프로그램이 필요한 상기 정보 저장 구조물(46)의 정보 저장 영역과 마주보는 워드라인을 선택하고, 나머지 워드라인들을 비선택하는 것을 포함할 수 있다. 여기서, 상기 워드라인들(24W) 중에서, 선택된 워드라인(WLa)은 오프(OFF) 시킬 수 있고, 비선택된 워드라인들(WLb1, WLb2)은 온(ON) 시킬 수 있다. 예를 들어, 프로그램 동작은 상기 선택 워드라인(WLa)에 OV 또는 네거티브 전압을 인가하고, 상기 비선택 워드라인들(WLb1, WLb2)에 문턱 전압 보다 높은 전압, 예를 들어 대략 6V의 전압을 인가하고, 비트라인일 수 있는 상기 도전성 라인(79)에 대략 5~6V의 전압을 인가하고, 공통 소스 라인일 수 있는 상기 불순물 영역(15)을 접지(ground)시키는 것을 포함할 수 있다.
이 경우에, 도 2b에서 도면부호 100으로 나타낸 전류는 상기 선택 워드라인(WLa) 위쪽에 위치하는 제1 비선택 워드라인(WLb1)과 마주보는 상기 채널 반도체 층(38), 상기 선택 워드라인(WLa)과 마주보는 상기 정보 저장 구조물(46), 상기 선택 워드라인(WLa) 아래쪽에 위치하는 제2 비선택 워드라인(WLb2)과 마주보는 상기 채널 반도체 층(38)을 따라 차례로 흐를 수 있다. 도 2b에서 도면부호 100으로 표시된 점선은 프로그램 동작 시의 전류 흐름을 나타낼 수 있다. 예를 들어, 프로그램 동작 시의 전류 흐름은 상기 제1 비선택 워드라인(WLb1)과 마주보는 상기 채널 반도체 층(38)을 따라 흐르면서, 상기 제1 가변 저항 층(48)을 지나서 상기 선택 워드라인(WLa)과 마주보는 상기 제2 가변 저항 층(50)으로 이동(shift)되고, 이어서 상기 제1 가변 저항 층(48)을 지나서 제2 비선택 워드라인(WLb2)과 마주보는 상기 채널 반도체 층(38)으로 다시 이동(shift)하여 따라 흐를 수 있다.상술한 바와 같이, 상기 선택 워드라인(WLa)과 마주보는 상기 정보 저장 구조물(46)을 따라 전류가 흐르면서, 상기 정보 저장 구조물(46)의 저항이 변하고, 상기 선택 워드라인(WLa)과 마주보는 상기 정보 저장 구조물(46)의 정보 저장 영역은 셋 상태로 될 수 있다. 이와 같은 프로그램 동작에 의해, 상기 정보 저장 구조물(46)의 저항은 낮아질 수 있다.
이와 같이 프로그램된 상기 정보 저장 구조물(46)의 정보 저장 영역에 대하여 소거 동작(erase operation)을 진행하는 하는 것은 상술한 프로그램 동작과 마찬가지로 상기 선택된 워드라인(WLa)은 오프(OFF) 시키고, 상기 비선택된 워드라인들(WLb1, WLb2)은 온(ON) 시키고, 공통 소스 라인일 수 있는 상기 불순물 영역(15)에 소거 전압, 예를 들어 5 ~ 6V의 전압을 인가하고, 비트라인일 수 있는 상기 도전성 라인(79)을 접지시키어, 상술한 프로그램 동작 시의 전류 흐름과 반대 방향으로 전류가 흐르게 하면서 자기장을 변화시키어, 상기 선택 워드라인(WLa)과 마주보는 상기 정보 저장 구조물(46)의 정보 저장 영역을 리셋 상태로 변화시킬 수 있다. 즉, 소거 동작에 의해 상기 정보 저장 구조물(46)의 정보 저장 영역은 저항이 높아질 수 있다. 따라서, 상기 정보 저장 구조물(46)의 정보 저장 영역은 프로그램 동작에 의한 셋 상태의 저항과 소거 동작에 의한 리셋 상태의 저항이 서로 다를 수 있다. 예를 들어, 상기 정보 저장 구조물(46)의 정보 저장 영역에서, 셋 상태의 저항이 리셋 상태의 저항 보다 낮을 수 있다.
일 실시예에서, 상기 정보 저장 구조물(46)은 싱글 레벨 메모리 셀(single-level memory cell)을 구성할 수 있다. 예를 들어, 상기 선택 워드라인(WLa)과 마주보는 상기 정보 저장 구조물(46)의 영역은 제1 저항 상태가 되고, 상기 제1 저항 상태의 상기 정보 저장 구조물(46)의 영역은 싱글 레벨 메모리 셀을 구성할 수 있다.
다른 실시예에서, 상기 정보 저장 구조물(46)은 멀티 레벨 셀(MLC)을 구성할 수 있다. 예를 들어, 상기 선택 워드라인(WLa)과 마주보는 상기 정보 저장 구조물(46)의 영역은 인가되는 프로그램 동작에 따라 제1 저항 상태가 되거나, 또는 상기 제1 저항 보다 높은 제2 저항 상태가 될 수 있다. 따라서, 상기 선택 워드라인(WLa)과 마주보는 상기 정보 저장 구조물(46)의 영역은 서로 다른 저항 상태로 형성될 수 있으므로, 상기 정보 저장 구조물(46)은 멀티 레벨 메모리 셀을 구성할 수 있다.
다음으로, 증착 공정으로 상기 정보 저장 구조물(46)의 상기 제1 가변 저항 층(48) 및 상기 제2 가변 저항 층(50)을 차례로 형성한 직후의 상기 정보 저장 구조물(46) 내의 공공(vacancy)의 농도에 대하여 도 3a 및 도 3b를 각각 참조하여 설명하기로 한다. 도 3a는 상기 정보 저장 구조물(46) 내의 공공(vacancy)의 농도의 일 예를 나타낸 그래프이다. 도 3b는 상기 정보 저장 구조물(46) 내의 공공(vacancy)의 농도의 변형 예를 나타낸 그래프이다.
일 예에서, 도 3a를 참조하면, 상기 정보 저장 구조물(46)은 계단 구조로 농도가 변화하는 공공 농도를 가질 수 있다. 즉, 상기 정보 저장 구조물(46)의 폭 방향의 공공의 농도는 상기 채널 반도체 층(38)에서 상기 코어 영역(55)을 향하는 방향으로 계단 프로파일로 증가할 수 있다. 예를 들어, 상기 채널 반도체 층(38)에 보다 가까운 상기 제1 가변 저항 층(48)은 제1 공공 농도(C1)를 가질 수 있고, 상기 코어 영역(55)에 보다 가까운 상기 제2 가변 저항 층(50)은 상기 제1 공공 농도(C1) 보다 큰 제2 공공 농도(C2)를 가질 수 있다. 상기 제1 공공 농도(C1)는 상기 제1 가변 저항 층(48)의 두께 변화에 따라 일정한 농도일 수 있고, 상기 제2 공공 농도(C2)는 상기 제2 가변 저항 층(50)의 두께 변화에 따라 일정한 농도일 수 있다.
변형 예에서, 도 3b를 참조하면, 상기 정보 저장 구조물(46)은 점차적으로 변화하는 공공 농도를 가질 수 있다. 예를 들어, 상기 제1 가변 저항 층(48)은 상기 제2 가변 저항 층(50)과 멀어질수록 공공 농도가 증가할 수 있고, 상기 제2 가변 저항 층(50)은 상기 제1 가변 저항 층(48)과 멀어질수록 공공 농도가 감소할 수 있다. 예를 들어, 상기 제1 가변 저항 층(48) 내에서, 상기 채널 반도체 층(도 2b의 38)과 접촉하는 상기 제1 가변 저항 층(48) 부분의 공공 농도는 상기 제2 가변 저항 층(50)과 접촉하는 상기 제1 가변 저항 층(48) 부분의 공공 농도 보다 클 수 있다. 상기 제2 가변 저항 층(50) 내에서, 상기 제1 가변 저항 층(48)과 접촉하는 상기 제2 가변 저항 층(50) 부분의 공공 농도는 상기 코어 영역(도 2b의 55)과 접촉하는 상기 제2 가변 저항 층(50) 부분의 공공 농도 보다 클 수 있다. 이와 같은 상기 제2 가변 저항 층(50) 내의 공공 농도는 상기 제1 가변 저항 층(48) 내의 공공 농도 보다 클 수 있다. 상기 제1 가변 저항 층(48)은 상기 채널 반도체 층(38)으로부터 상기 제2 가변 저항 층(50)을 향하는 방향으로 농도가 감소하는 공공을 갖고, 상기 제2 가변 저항 층(50)은 상기 제1 가변 저항 층(48)으로부터 상기 코어 영역(55)의 중심을 향하는 방향으로 농도가 감소하는 공공을 가질 수 있다.
다음으로, 상기 정보 저장 구조물(46)의 셋 상태 및 리셋 상태에서의 공공 농도, 프로그램 동작 방법 및 소거 동작 방법에 대하여 도 3c를 참조하여 설명하기로 한다. 도 3c는 도 3a 또는 도 3b에서와 같이 계단 형태로 농도가 변하는 공공 농도를 갖는 상기 정보 저장 구조물(46)의 셋 상태 및 리셋 상태에서의 상기 정보 저장 구조물(46) 내의 공공 농도의 변화를 나타낸 개념도이다.
도 3c에서, 도면부호 "B1a"는 상기 채널 반도체 층(38) 내에서 상기 제1 가변 저항 층(48) 내로 셋 전류(set current)가 흐르기 시작하는 상기 채널 반도체 층(38)과 상기 제1 가변 저항 층(48) 사이의 제1 경계면(B1a)을 의미할 수 있고, 도면 부호 "B2a"는 상기 제1 가변 저항 층(48) 내로부터 상기 제2 가변 저항 층(50) 내로 셋 전류가 흐르기 시작하는 제2 경계면(B2a)을 의미할 수 있고, 도면부호 "B2b"는 상기 제2 가변 저항 층(50) 내부를 흐르는 셋 전류가 상기 제2 가변 저항 층(50) 내부로부터 상기 제1 가변 저항 층(48) 내로 흐르기 시작하는 제3 경계면(B2b)일 수 있고, 도면부호 "B1b"는 상기 제1 가변 저항 층(48) 내부를 통과하여 상기 채널 반도체 층(38) 내로 흐르기 시작하는 상기 제1 가변 저항 층(48)과 상기 채널 반도체 층(38) 사이의 제4 경계면(B1b)일 수 있다. 여기서, 셋 전류는 프로그램 동작에 의한 '프로그램 전류'일 수 있다.
도 3c를 참조하면, 프로그램 동작(program operation)에 의한 셋 상태의 상기 정보 저장 구조물(46)의 영역 내에서, 상기 제1 경계면(B1a)과 상기 제2 경계면(B2a) 사이의 상기 제1 가변 저항 층(48) 내에 제1 필라멘트(F1a)가 형성될 수 있고, 상기 제2 경계면(B2a)과 상기 제3 경계면(B2b) 사이의 상기 제2 가변 저항 층(50) 내에 제2 필라멘트(F2a)가 형성될 수 있고, 상기 제3 경계면(B2b)과 상기 제4 경계면(B1a) 사이의 상기 제1 가변 저항 층(48) 내에 제3 필라멘트(F3a)가 형성될 수 있다. 상기 제1 필라멘트(F1a), 상기 제2 필라멘트(F2a) 및 상기 제3 필라멘트(F3a)는 서로 연결될 수 있다. 따라서, 상기 정보 저장 구조물(46) 내에서 연속적으로 연결되는 상기 제1 필라멘트(F1a), 상기 제2 필라멘트(F2a) 및 상기 제3 필라멘트(F3a)를 따라 전류 패스(current path)가 형성될 수 있다.
상기 제1 필라멘트(F1a) 내에서, 상기 제1 경계면(B1a)과 인접하는 상기 제1 필라멘트(F1a)의 영역은 상기 제2 경계면(B2a)과 인접하는 상기 제1 필라멘트(F1a)의 영역 보다 공공 농도가 높을 수 있다.
상기 제2 필라멘트(F2a) 내에서, 상기 제2 경계면(B2a)과 인접하는 상기 제2 필라멘트(F2a)의 영역은 상기 제3 경계면(B2b)과 인접하는 상기 제2 필라멘트(F2a)의 영역 보다 공공 농도가 높을 수 있다.
상기 제3 필라멘트(F3a) 내에서, 상기 제3 경계면(B2b)과 인접하는 상기 제3 필라멘트(F3a)의 영역은 상기 제4 경계면(B1b)과 인접하는 상기 제3 필라멘트(F3a)의 영역 보다 공공 농도가 높을 수 있다.
소거 동작(erase operation)에 의한 리셋 상태의 상기 정보 저장 구조물(46)의 영역 내에서, 상기 제1 경계면(B1a)과 상기 제2 경계면(B2a) 사이의 상기 제1 가변 저항 층(48) 내에 제1 변형 필라멘트(F1b)가 형성될 수 있고, 상기 제2 경계면(B2a)과 상기 제3 경계면(B2b) 사이의 상기 제2 가변 저항 층(50) 내에 제2 변형 필라멘트(F2b)가 형성될 수 있고, 상기 제3 경계면(B2b)과 상기 제4 경계면(B1a) 사이에 제3 변형 필라멘트(F3b)가 형성될 수 있다. 여기서, 상기 경계면들(B1a, B2a, B2b, B1b)의 배열은 도 2b에서 상기 선택 워드라인(WLa)에 대응하는 영역 내에서의 전류 흐름을 반영할 수 있다.
도 3c에서, 상기 제1 내지 제3 필라멘트들(F1a, F2a, F3a) 및 상기 제1 내지 제3 변형 필라멘트들(F1b, F2b, F3b)의 폭들은 공공의 농도를 의미할 수 있다. 예를 들어, 상기 제1 내지 제3 필라멘트들(F1a, F2a, F3a) 및 상기 제1 내지 제3 변형 필라멘트들(F1b, F2b, F3b)에서, 상대적으로 폭이 큰 부분은 공공의 농도가 높은 것을 의미할 수 있고, 상대적으로 폭이 작은 부분은 공공의 농도가 낮은 것을 의미할 수 있다.
상기 제1 변형 필라멘트(F1b)는 상기 제1 경계면(B1a)과 접하면서 상기 제2 경계면(B2a)과 실질적으로 이격될 수 있다. 상기 제2 변형 필라멘트(F2b)는 상기 제2 필라멘트(F2a)에 비하여 상기 제3 경계면(B2b)과 접하는 영역의 공공 농도가 낮아질 수 있다. 상기 제3 변형 필라멘트(F3b)는 상기 제3 경계면(B2b)과 접하면서 상기 제4 경계면(B1b)과 실질적으로 이격될 수 있다. 따라서, 리셋 상태의 상기 정보 저장 구조물(46)의 영역 내에서, 상기 제1 변형 필라멘트(F1b)는 상기 제2 변형 필라멘트(F2b)와 끊어질 수 있고, 상기 제3 변형 필라멘트(F3b)는 상기 제4 경계면(B1b)과 끊어질 수 있다.
상술한 바와 같이, 셋 상태의 상기 정보 저장 구조물(46)의 영역은 서로 연결된 상기 제1 내지 제3 필라멘트들(F1a, F2a, F3a)을 포함할 수 있고, 리셋 상태의 상기 정보 저장 구조물(46)의 영역은 적어도 하나가 끊어진 상기 제1 내지 제3 변형 필라멘트들(F1b, F2b, F3b)을 포함할 수 있다.
다음으로, 증착 공정으로 상기 정보 저장 구조물(46)을 형성한 직후의 상기 정보 저장 구조물(46) 내의 공공(vacancy)의 농도의 변형 예에 대하여 도 4a를 참조하여 설명하기로 한다. 도 4a는 상기 정보 저장 구조물(46) 내의 공공(vacancy)의 농도의 변형 예를 나타낸 그래프이다.
변형 예에서, 도 4a를 참조하면, 상기 정보 저장 구조물(46)은 일정하게 농도가 변화하는 공공 농도를 가질 수 있다. 예를 들어, 상기 정보 저장 구조물(46) 내에서, 공공 농도는 상기 제1 가변 저항 층(48)에서 상기 제2 가변 저항 층(50)으로 점차적으로 농도가 증가할 수 있다. 따라서, 상기 제2 가변 저항 층(50)은 상기 제1 가변 저항 층(48) 보다 높은 공공 농도를 가질 수 있다.
다음으로, 상기 정보 저장 구조물(46)의 셋 상태 및 리셋 상태에서의 공공 농도에 대하여 도 4b를 참조하여 설명하기로 한다. 도 4b를 참조하여 도 3b에서와 같이 농도가 변하는 공공 농도를 갖는 상기 정보 저장 구조물(46)에서의 셋 상태 및 리셋 상태에서의 공공 농도의 변화를 설명하기로 한다. 도 4b는 상기 정보 저장 구조물(46)에서의 셋 상태 및 리셋 상태에서의 공공 농도의 변화를 나타낸 개념도이다. 도 4b에서, 도면부호 B1a, B2a, B2b, B1b는 앞의 도 4a에서 설명한 상기 제1 경계면(B1a), 상기 제2 경계면(B2a), 상기 제3 경계면(B2b) 및 상기 제4 경계면(B1b)일 수 있다.
도 4b를 참조하면, 프로그램 동작(program operation)에 의한 셋 상태의 상기 정보 저장 구조물(46)의 영역 내에서, 상기 제1 경계면(B1a)과 상기 제2 경계면(B2a) 사이의 상기 제1 가변 저항 층(48) 내에 제1 필라멘트(F1a')가 형성될 수 있고, 상기 제2 경계면(B2a)과 상기 제3 경계면(B2b) 사이의 상기 제2 가변 저항 층(50) 내에 제2 필라멘트(F2)가 형성될 수 있고, 상기 제3 경계면(B2b)과 상기 제4 경계면(B1a) 사이의 상기 제1 가변 저항 층(48) 내에 제3 필라멘트(F3a')가 형성될 수 있다. 상기 제1 필라멘트(F1a'), 상기 제2 필라멘트(F2) 및 상기 제3 필라멘트(F3a')는 서로 연결될 수 있다. 따라서, 상기 정보 저장 구조물(46) 내에서 연속적으로 연결되는 상기 제1 필라멘트(F1a'), 상기 제2 필라멘트(F2) 및 상기 제3 필라멘트(F3a')를 따라 전류 패스(current path)가 형성될 수 있다.
상기 제1 필라멘트(F1a') 내에서, 상기 제1 경계면(B1a)과 인접하는 상기 제1 필라멘트(F1a')의 영역은 상기 제2 경계면(B2a)과 인접하는 상기 제1 필라멘트(F1a')의 영역 보다 공공 농도가 낮을 수 있다.
상기 제2 필라멘트(F2a') 내에서, 상기 제2 경계면(B2a)과 인접하는 상기 제2 필라멘트(F2)의 영역은 상기 제3 경계면(B2b)과 인접하는 상기 제2 필라멘트(F2)의 영역과 실질적으로 동일한 공공 농도를 가질 수 있다.
상기 제3 필라멘트(F3a') 내에서, 상기 제3 경계면(B2b)과 인접하는 상기 제3 필라멘트(F3a')의 영역은 상기 제4 경계면(B1b)과 인접하는 상기 제3 필라멘트(F3a')의 영역 보다 공공 농도가 낮을 수 있다.
소거 동작(erase operation)에 의한 리셋 상태의 상기 정보 저장 구조물(46)의 영역 내에서, 상기 제1 경계면(B1a)과 상기 제2 경계면(B2a) 사이의 상기 제1 가변 저항 층(48) 내에 제1 변형 필라멘트(F1b)가 형성될 수 있고, 상기 제2 경계면(B2a)과 상기 제3 경계면(B2b) 사이의 상기 제2 가변 저항 층(50) 내에서 상기 제2 필라멘트(F2)는 실질적으로 변형되지 않을 수 있고, 상기 제3 경계면(B2b)과 상기 제4 경계면(B1a) 사이에 제3 변형 필라멘트(F3b')가 형성될 수 있다.
도 4b에서, 상기 제1 내지 제3 필라멘트들(F1a', F2, F3a') 및 상기 제1 및 제3 변형 필라멘트들(F1b', F3b')의 폭들은 공공의 농도를 의미할 수 있다. 예를 들어, 상기 제1 내지 제3 필라멘트들(F1a', F2, F3a') 및 상기 제1 및 제3 변형 필라멘트들(F1b', F3b')에서, 상대적으로 폭이 큰 부분은 공공의 농도가 높은 것을 의미할 수 있고, 상대적으로 폭이 작은 부분은 공공의 농도가 낮은 것을 의미할 수 있다.
상기 제1 변형 필라멘트(F1b')는 상기 제1 경계면(B1a)과 이격되어 끊어지면서 상기 제2 필라멘트(F2)와의 연결을 유지할 수 있다. 상기 제3 변형 필라멘트(F3b)는 상기 제2 필라멘트(F2)와의 연결을 유지하면서 상기 제4 경계면(B1b)과 이격되어 끊어질 수 있다.
따라서, 리셋 상태의 상기 정보 저장 구조물(46)의 영역 내에서, 상기 제1 변형 필라멘트(F1b')는 상기 제1 경계면(B1a)과 끊어질 수 있고, 상기 제3 변형 필라멘트(F3b')는 상기 제4 경계면(B1b)과 끊어질 수 있다.
다시, 도 1, 도 2a 및 도 2b를 참조하면, 상기 제1 가변 저항 층(48) 및 상기 제2 가변 저항 층(50)은 서로 동일한 두께일 수 있지만, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 상기 제1 가변 저항 층(48) 및 상기 제2 가변 저항 층(50)은 서로 다른 두께를 갖도록 변형될 수 있다. 예를 들어, 상기 제1 가변 저항 층(48) 및 상기 제2 가변 저항 층(50)의 각각은 약 1nm 내지 약 5nm의 두께를 가질 수 있다. 이와 같이 서로 다른 두께를 갖도록 변형될 수 있는 가변 저항 층들의 예들에 대하여 도 5a 및 도 5b를 각각 참조하여 설명하기로 한다. 도 5a 및 도 5b는 서로 다른 두께를 갖도록 변형될 수 있는 가변 저항 층들을 나타낸 부분 확대도들이다.
변형 예에서, 도 5a를 참조하면, 변형된 정보 저장 구조물(46a)은 제1 가변 저항 층(48a) 및 상기 제1 가변 저항 층(48a)의 두께 보다 작은 두께를 갖는 제2 가변 저항 층(50a)을 포함할 수 있다. 이와 같이, 상기 제1 가변 저항 층(48a)의 두께를 상기 제2 가변 저항 층(50a)의 두께 보다 크게 형성함으로써, 보다 낮은 전류로 반도체 소자를 동작시킬 수 있기 때문에, 반도체 소자의 전력 소모를 낮출 수 있다.
다른 변형 예에서, 도 5b를 참조하면, 변형된 정보 저장 구조물(46b)은 제1 가변 저항 층(48b) 및 상기 제1 가변 저항 층(48b)의 두께 보다 작은 두께를 갖는 제2 가변 저항 층(50b)을 포함할 수 있다. 이와 같이, 상기 제1 가변 저항 층(48b)의 두께를 상기 제2 가변 저항 층(50b)의 두께 보다 작게 형성함으로써, 산포 특성을 보다 개선할 수 있다.
다음으로, 도 6a를 참조하여 수직 구조물의 변형 예를 설명하기로 한다. 도 6a는 도 2b의 부분 확대도에 대응할 수 있는 부분 확대도이다.
변형 예에서, 도 6a를 참조하면, 수직 구조물(33b)은 앞에서 설명한 상기 게이트 유전체 층(36), 상기 채널 반도체 층(38), 상기 코어 영역(55), 및 상기 패드 패턴(57)과 함께, 변형된 정보 저장 구조물(46c)을 포함할 수 있다.
상기 정보 저장 구조물(46c)은 도 2a 및 도 2b에서 설명한 것과 같은 상기 제1 가변 저항 층(48) 및 상기 제2 가변 저항 층(50)을 포함할 수 있다. 상기 정보 저장 구조물(46c)은 상기 제1 가변 저항 층(48)과 상기 제2 가변 저항 층(50) 사이에 배치되는 하나 또는 복수의 추가 가변 저항 층(52a, 52b)을 더 포함할 수 있다. 상기 하나 또는 복수의 추가 가변 저항 층(52a, 52b)의 공공 농도는 상기 제1 가변 저항 층(48)의 공공 농도 보다 높고 상기 제2 가변 저항 층(50)의 공공 농도 보다 낮을 수 있다.
일 예에서, 상기 하나 또는 복수의 추가 가변 저항 층(52a, 52b)은 하나의 추가 가변 저항 층일 수 있다.
다른 예에서, 상기 하나 또는 복수의 추가 가변 저항 층(52a, 52b)은 복수개일 수 있고, 상기 복수의 추가 가변 저항 층(52a, 52b)은 제1 추가 가변 저항 층(52a) 및 제2 추가 가변 저항 층(52b)을 포함할 수 있다. 상기 제1 추가 가변 저항 층(52a)은 상기 제2 추가 가변 저항 층(52b)과 상기 제1 가변 저항 층(48) 사이에 개재될 수 있다.
상기 제1 추가 가변 저항 층(52a)의 공공 농도는 상기 제1 가변 저항 층(48)의 공공 농도 보다 높을 수 있다. 상기 제2 추가 가변 저항 층(52b)의 공공 농도는 상기 제1 추가 가변 저항 층(52a)의 공공 농도 보다 높을 수 있고, 상기 제2 가변 저항 층(50)의 공공 농도 보다 낮을 수 있다.
실시예에서, 상기 제1 가변 저항 층(48), 상기 제2 가변 저항 층(50), 및 상기 추가 가변 저항 층들(52a, 52b)을 포함하는 상기 정보 저장 구조물(46c)을 제공함으로써, 산포 특성을 개선할 수 있다.
다음으로, 도 6b, 도 6c, 도 6d 및 도 6e를 각각 참조하여 상기 정보 저장 구조물(46c) 내의 공공 농도에 설명하기로 한다. 도 6b, 도 6c, 도 6d 및 도 6e는 상기 정보 저장 구조물(46c)의 공공 농도의 다양한 형태를 나타낸 그래프들이다. 예를 들어, 도 6a는 상기 정보 저장 구조물(46c) 내의 공공의 농도의 일 예를 나타낸 그래프이다. 도 6b는 상기 정보 저장 구조물(46c) 내의 공공의 농도의 변형 예를 나타낸 그래프이고, 도 6c는 상기 정보 저장 구조물(46c) 내의 공공의 농도의 다른 변형 예를 나타낸 그래프이고, 도 6d는 상기 정보 저장 구조물(46c) 내의 공공의 농도의 또 다른 변형 예를 나타낸 그래프이고, 도 6e는 상기 정보 저장 구조물(46c) 내의 공공의 농도의 또 다른 변형 예를 나타낸 그래프이다.
우선, 도 6b를 참조하면, 상기 정보 저장 구조물(46c)은, 도 3a에서 설명한 것과 유사하게, 계단 프로파일로 변화하는 공공 농도를 가질 수 있다. 예를 들어, 상기 정보 저장 구조물(46c)은 상기 채널 반도체 층(도 6a의 38)에서 상기 코어 영역(도 6a의 55)을 향하는 방향으로 차례로 배치되는 상기 제1 가변 저항 층(48), 상기 제1 추가 가변 저항 층(52a), 상기 제2 추가 가변 저항 층(52b) 및 상기 제2 가변 저항 층(50)을 포함할 수 있다. 상기 제1 추가 가변 저항 층(52a)의 공공 농도는 상기 제1 가변 저항 층(48)의 공공 농도 보다 높을 수 있고, 상기 제2 추가 가변 저항 층(52b)의 공공 농도는 상기 제1 추가 가변 저항 층(52a)의 공공 농도 보다 높을 수 있고, 상기 제2 가변 저항 층(50)의 공공 농도는 상기 제2 추가 가변 저항 층(52b)의 공공 농도 보다 높을 수 있다. 앞에서 상술한 바와 같이, 상기 제1 추가 가변 저항 층(52a) 및 상기 제2 추가 가변 저항 층(52b) 중 어느 하나가 생략되는 경우에, 상기 제1 추가 가변 저항 층(52a) 및 상기 제2 추가 가변 저항 층(52b) 중 어느 하나의 공공 농도는 상기 제1 가변 저항 층(48)의 공공 농도 보다 높고 상기 제2 가변 저항 층(50)의 공공 농도 보다 낮을 수 있다.
이하에서, 상기 제1 추가 가변 저항 층(52a) 및 상기 제2 추가 가변 저항 층(52b) 중 어느 하나가 생략된 상기 정보 저장 구조물(46c)에 대한 별도의 설명이 없더라도, 앞에서 상술한 것과 마찬가지로, 상기 제1 추가 가변 저항 층(52a) 및 상기 제2 추가 가변 저항 층(52b) 중 어느 하나가 생략된 상기 정보 저장 구조물(46c)의 공공 농도는 상기 제1 추가 가변 저항 층(52a) 및 상기 제2 추가 가변 저항 층(52b)을 모두 포함하는 상기 정보 저장 구조물(46c)의 공공 농도에 대한 설명으로부터 이해될 수 있다.
변형 예에서, 도 6c를 참조하면, 상기 정보 저장 구조물(46c)의 적어도 일부의 공공 농도는 상기 제1 가변 저항 층(48)에서 상기 제2 가변 저항 층(50)으로 갈수록 증가하는 경향을 갖는 농도 프로파일을 가질 수 있다. 예를 들어, 상기 제1 추가 가변 저항 층(52a) 및 상기 제2 추가 가변 저항 층(52b)의 공공 농도 프로파일은 상기 제1 가변 저항 층(48)에서 상기 제2 가변 저항 층(50)을 향하는 방향으로 증가하는 경향을 가질 수 있다. 여기서, 상기 제1 가변 저항 층(48)과 상기 제1 추가 가변 저항 층(52a) 사이의 경계 부분의 공공 농도의 기울기 및 상기 제1 추가 가변 저항 층(52a)과 상기 제2 추가 가변 저항 층(52b) 사이의 경계 부분의 공공 농도의 기울기는 상기 제1 추가 가변 저항층(52a)의 가운데 부분의 공공 농도의 기울기 및 상기 제2 추가 가변 저항 층(52b)의 가운데 부분의 공공 농도의 기울기 보다 가파를 수 있다.
변형 예에서, 도 6d를 참조하면, 상기 정보 저장 구조물(46c)은, 도 3b에서 설명한 것과 유사하게, 계단 프로파일로 변화하는 공공 농도를 가질 수 있다. 예를 들어, 상기 채널 반도체 층(도 6a의 38)과 인접하는 상기 제1 가변 저항 층(48) 부분의 공공 농도는 상기 제1 추가 가변 저항 층(52a)과 인접하는 상기 제1 가변 저항 층(48) 부분의 공공 농도 보다 클 수 있고, 상기 제1 가변 저항 층(48)과 인접하는 상기 제1 추가 가변 저항 층(52a) 부분의 공공 농도는 상기 제2 추가 가변 저항 층(52b)과 인접하는 상기 제1 추가 가변 저항 층(52a) 부분의 공공 농도 보다 클 수 있고, 상기 제1 추가 가변 저항 층(52a)과 인접하는 상기 제2 추가 가변 저항 층(52b) 부분의 공공 농도는 상기 제2 가변 저항 층(50)과 인접하는 상기 제2 추가 가변 저항 층(52b) 부분의 공공 농도 보다 클 수 있고, 상기 제2 추가 가변 저항 층(52b)과 접촉하는 상기 제2 가변 저항 층(50) 부분의 공공 농도는 상기 코어 영역(도 6a의 55)과 접촉하는 상기 제2 가변 저항 층(50) 부분의 공공 농도 보다 클 수 있다.
변형 예에서, 도 6e를 참조하면, 상기 정보 저장 구조물(46c)은, 도 4a에서 설명한 것과 유사하게, 일정한 기울기로 농도가 변화하는 공공 농도를 가질 수 있다.
다음으로, 도 6f를 참조하여 수직 구조물의 변형 예를 설명하기로 한다. 도 7b는 도 2b의 부분 확대도에 대응할 수 있는 부분 확대도이다.
변형 예에서, 도 6f를 참조하면, 수직 구조물(33c)은 앞에서 설명한 상기 게이트 유전체 층(도 2b의 36) 대신에 유전체 구조물(136)을 포함할 수 있다. 따라서, 상기 수직 구조물(33c)은 앞에서 설명한 상기 채널 반도체 층(38), 상기 코어 영역(55), 상기 패드 패턴(57) 및 상기 정보 저장 구조물(46)과 함께, 상기 유전체 구조물(136)을 포함할 수 있다.
상기 유전체 구조물(136)은 제1 유전체 층(136a), 정보 저장 층(136b) 및 제2 유전체 층(136c)을 포함할 수 있다. 상기 정보 저장 층(136b)은 전하를 트랩할 수 있는 전하 트랩 층일 수 있다. 상기 제1 유전체 층(136a)은 실리콘 산화물 또는 질소 도핑된 실리콘 산화물로 형성될 수 있다. 상기 정보 저장 층(136b)은 전하를 트랩할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다. 상기 제2 유전체 층(136c)은 실리콘 산화물 및 고유전체(high-k dielectric)을 포함할 수 있다.
상기 유전체 구조물(136) 내의 상기 정보 저장 층(136b)은 낸드 플래시 메모리의 정보 저장 영역으로 이용될 수 있고, 상기 정보 저장 구조물(46)은 가변 저항 메모리 소자의 정보 저장 영역으로 이용될 수 있다. 따라서, 상기 채널 반도체 층(38)의 양 옆에 정보 저장 영역들을 배치할 수 있으므로, 정보 저장 밀도를 증가시킬 수 있다.
다음으로, 도 6g를 참조하여 수직 구조물의 변형 예를 설명하기로 한다. 도 7c는 도 2b의 부분 확대도에 대응할 수 있는 부분 확대도이다.
변형 예에서, 도 6g를 참조하면, 수직 구조물(33d)은 앞에서 설명한 상기 게이트 유전체 층(36), 상기 채널 반도체 층(38), 상기 코어 영역(55), 및 상기 패드 패턴(57)과 함께, 변형된 정보 저장 구조물(146)을 포함할 수 있다.
상기 정보 저장 구조물(146)은 교대로 형성된 복수의 분리 층들 및 복수의 정보 저장 층들을 포함할 수 있다. 상기 복수의 정보 저장 층들의 각각은 상변화 물질을 포함할 수 있다.
상기 복수의 정보 저장 층들은 제1 상변화 물질 층(148) 및 제2 상변화 물질 층(150)을 포함할 수 있다.
상기 복수의 분리 층들은 상기 제1 상변화 물질 층(148)과 상기 채널 반도체 층(38) 사이의 제1 분리 층(147), 및 상기 제1 상변화 물질 층(148)과 상기 제2 상변화 물질 층(150) 사이의 제2 분리 층(149)을 포함할 수 있다.
상기 제1 상변화 물질 층(148) 및 상기 제2 상변화 물질 층(150) 각각의 두께는 상기 제1 분리 층(147) 및 상기 제2 분리 층(149) 각각의 두께 보다 클 수 있다.
상기 복수의 상변화 물질 층들(148, 150)의 각각은 Ge, Sb, 및/또는 Te를 포함하는 칼코게나이드(chalcogenide) 물질 등과 같은 상변화 메모리 물질일 수 있다. 또는, 상기 복수의 상변화 물질 층들(148, 150)의 각각은 Te 또는 Se 중 적어도 하나의 원소와, Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O, N 또는 In 중 적어도 하나의 원소를 포함하는 상변화 메모리 물질일 수도 있다.
상기 복수의 상변화 물질 층들(148, 150)의 각각은 공통적으로 제1 원소를 포함할 수 있고, 상기 제2 상변화 물질 층(150) 내의 상기 제1 원소의 농도는 상기 제1 상변화 물질 층(148) 내의 상기 제1 원소의 농도 보다 높을 수 있다. 여기서, 상기 제1 원소는 "Sb" 또는 "Te"일 수 있다.
상기 복수의 분리 층들(147, 149)은 금속 질화물(e.g., TiN 등)로 형성될 수 있다.
실시 예에서, 상기 복수의 분리 층들(147, 149) 및 복수의 정보 저장 층들(148, 150)을 포함하는 상기 정보 저장 구조물(146)을 제공함으로써, 산포 특성을 개선할 수 있다.
다음으로, 도 7a, 도 7b 및 도 7c를 참조하여, 도 1의 상기 수직 구조물(33)의 변형 예를 설명하기로 한다. 도 7a는 상기 수직 구조물의 변형 예를 설명하기 위하여 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 7b는 도 7a의 'C' 로 표시된 부분을 확대한 부분 확대도이고, 도 7c는 도 7a의 'D' 로 표시된 부분을 확대한 부분 확대도이다.
도 1, 도 7a, 도 7b 및 도 7c를 참조하면, 수직 구조물(33e)는 앞에서 설명한 상기 게이트 유전체 층(36), 상기 채널 반도체 층(38), 상기 코어 영역(55), 및 상기 패드 패턴(57)과 함께, 정보 저장 구조물(46d) 및 버퍼 반도체 층(39)을 포함할 수 있다.
일 예에서, 상기 정보 저장 구조물(46d)은 단일 층의 가변 저항 층일 수 있다.
상기 버퍼 반도체 층(39)은 상기 정보 저장 구조물(46d)과 채널 반도체층(38) 사이에 개재될 수 있다. 상기 버퍼 반도체 층(39)은, 전체적으로, 상기 채널 반도체 층(38) 보다 작은 그레인(grain)을 갖는 물질로 형성될 수 있다.
일 예에서, 상기 버퍼 반도체 층(39)의 두께는 상기 채널 반도체 층(38)의 두께 보다 작을 수 있다.
일 예에서, 상기 채널 반도체 층(38)은 폴리 실리콘으로 형성될 수 있고, 상기 버퍼 반도체 층(39)은 비정질 실리콘으로 형성될 수 있다.
다른 예에서, 상기 채널 반도체 층(38)은 제1 폴리 실리콘으로 형성될 수 있고, 상기 버퍼 반도체 층(39)은 상기 제1 폴리 실리콘의 그레인(grain) 보다 작은 그레인을 갖는 제2 폴리 실리콘으로 형성될 수 있다. 예를 들어, 상기 버퍼 반도체 층(39)은 상기 채널 반도체 층(39) 보다 작은 그레인을 갖는 물질로 형성될 수 있고, 상기 버퍼 반도체 층(39)은 비정질 실리콘으로 형성될 수 있다. 앞에서 도 3c 내지 도 4b에서 설명한 것과 같이 바이어스를 인가하여 상기 버퍼 반도체 층(39)을 통하여 형성된 필라멘트들은 상기 버퍼 반도체 층(39)의 보다 작은 그레인들의 그레인 바운더리들(grain boundaries)과 보다 쉽게 얼라인될 수 있고, 상기 수직 방향(Z)을 따른 공공 분포의 균일도를 향상시킬 수 있다. 즉, 보다 작은 그레인들은 그레인 바운더리를 통해 흐르는 전류 흐름의 직진성에 보다 기여할 수 있다.일 예에서, 상기 버퍼 반도체 층(39)의 두께는 상기 채널 반도체 층(38)의 두께보다 작을 수 있다. 예를 들어, 상기 버퍼 반도체 층(39)의 두께는 약 0.5nm 내지 약 2nm일 수 있고, 상기 채널 반도체 층(38)의 두께는 약 2nm 내지 약 10nm 일 수 있다.
상기 패드 패턴(57)은 상기 채널 반도체 층(38)과 직접적으로 접촉할 수 있다.
상기 패드 패턴(57)은 상기 정보 저장 구조물(46d)의 상단 및 상기 버퍼 반도체 층(39)의 상단과 접촉할 수 있다.
일 예에서, 상기 패드 패턴(57)의 상부면 및 상기 채널 반도체 층(38)의 상부면은 공면을 이룰 수 있다.
실시 예에서, 상기 채널 반도체 층(38) 및 상기 버퍼 반도체 층(39)을 포함하는 상기 수직 구조물(33d)을 제공함으로써, 산포 특성을 개선할 수 있다.
다음으로, 도 8를 참조하여 도 7a 내지 도 7c에서 설명한 패드 패턴의 변형 예를 설명하기로 한다. 도 8는 도 7c의 부분 확대도에 대응할 수 있는 부분 확대도이다.
변형 예에서, 도 8을 참조하면, 패드 패턴(57a)은 채널 반도체 층(38a)의 상부면을 덮을 수 있다. 예를 들어, 상기 패드 패턴(57a)은 상기 정보 저장 구조물(46d)의 상단 및 상기 버퍼 반도체 층(39)의 상단을 덮으면서 상기 채널 반도체 층(38a)의 상부면을 덮는 하부면을 가질 수 있다.
다음으로, 도 9를 참조하여 도 7a 내지 도 7c에서 설명한 정보 저장 구조물의 변형 예를 설명하기로 한다. 도 10은 도 7b의 부분 확대도에 대응할 수 있는 부분 확대도이다.
변형 예에서, 도 9를 참조하면, 수직 구조물(33f)은 도 7a 내지 도 7c를 참조하여 설명한 상기 게이트 유전체 층(36), 상기 채널 반도체 층(38), 상기 버퍼 반도체 층(39), 상기 코어 영역(55) 및 상기 패드 패턴(57)과 함께, 정보 저장 구조물(46)을 포함할 수 있다.
상기 정보 저장 구조물(46)은 도 2a 및 도 2b에서 설명한 것과 같은 상기 제1 가변 저항 층(48) 및 상기 제2 가변 저항 층(50)을 포함할 수 있다. 상기 제1 가변 저항 층(48)은 상기 버퍼 반도체 층(39)과 접촉할 수 있고, 상기 제2 가변 저항 층(50)은 상기 코어 영역(55)과 접촉할 수 있다.
실시 예에서, 상기 채널 반도체 층(38), 상기 버퍼 반도체 층(39) 및 상기 정보 저장 구조물(46b)을 포함하는 상기 수직 구조물(33f)을 제공함으로써, 산포 특성을 개선할 수 있다.
다음으로, 도 10을 참조하여 도 9에서 설명한 정보 저장 구조물의 변형 예를 설명하기로 한다. 도 10은 도 9의 부분 확대도에 대응할 수 있는 부분 확대도이다.
변형 예에서, 도 10을 참조하면, 수직 구조물(33g)은 도 10에서의 상기 게이트 유전체 층(36), 상기 채널 반도체 층(38), 상기 버퍼 반도체 층(39), 상기 코어 영역(55) 및 상기 패드 패턴(57), 및 상기 정보 저장 구조물(46a)과 함께, 계면 층(41)을 더 포함할 수 있다.
일 예에서, 상기 정보 저장 구조물(46a)은 도 2a 및 도 2b에서 설명한 것과 같은 상기 제1 가변 저항 층(48) 및 상기 제2 가변 저항 층(50)을 포함할 수 있다.
다른 예에서, 상기 정보 저장 구조물(46a)은 단일 층의 가변 저항 층으로 형성될 수도 있다.
상기 계면 층(41)은 상기 코어 영역(55)과 마주보는 상기 채널 반도체 층(38) 표면을 산화시키어 형성된 상기 채널 반도체 층(38)의 산화물일 수 있다. 예를 들어, 상기 채널 반도체 층(38)이 폴리 실리콘으로 형성되는 경우, 상기 계면 층(41)은 폴리 실리콘을 산화시키어 형성된 실리콘 산화물일 수 있다.
상기 계면 층(41)은 상기 채널 반도체 층(38)과 상기 버퍼 반도체 층(39) 사이에 개재될 수 있다.
상기 계면 층(41)의 두께는 상기 정보 저장 구조물(46b)의 두께 보다 작을 수 있다.
실시 예에서, 상기 채널 반도체 층(38), 상기 계면 층(41), 상기 버퍼 반도체 층(39) 및 상기 정보 저장 구조물(46b)을 포함하는 상기 수직 구조물(33g)을 제공함으로써, 산포 특성을 개선할 수 있다.
다음으로, 도 11a 및 도 11b를 각각 참조하여 앞에서 상술한 상기 수직 구조물들의 변형 예를 설명하기로 한다.
변형 예에서, 도 11a를 참조하면, 변형된 수직 구조물(33h)은 앞에서 상술한 상기 게이트 유전체 층(36), 상기 채널 반도체 층(38), 상기 정보 저장 구조물(46), 상기 코어 영역(55) 및 상기 패드 패턴(57)과 함께, 상기 패드 패턴(57)과 상기 정보 저장 구조물(46) 사이의 장벽 층(56)을 더 포함할 수 있다. 상기 장벽 층(56)은 상기 패드 패턴(57)과 상기 정보 저장 구조물(46) 사이에 개재되면서 상기 코어 영역()과 상기 패드 패턴(57) 사이에 개재될 수 있다. 일 예에서, 상기 장벽 층(56)은 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다.
상기 장벽 층(56)은 상기 패드 패턴(57)으로부터 상기 정보 저장 구조물(46)로 흐르는 전류 흐름(current path)를 차단할 수 있다. 예를들어, 상기 장벽 층(56)은 상기 채널 반도체 층(38)을 통한 전류 흐름의 제어를 개선하기 위하여, 상기 패드 패턴(57)과 상기 정보 저장 구조물(46) 사이로 전류가 직접적으로 흐르지 않고, 상기 패드 패턴(57)으로부터 상기 채널 반도체 층(38)으로 전류가 흐르게 할 수 있다. 따라서, 상기 선택 라인(24S)을 포함하는 선택 트랜지스터의 스위칭 특성을 향상시킬 수 있다.
다른 변형 예에서, 도 11b를 참조하면, 변형된 수직 구조물(33i)은 앞에서 상술한 상기 게이트 유전체 층(36), 상기 채널 반도체 층(38), 상기 정보 저장 구조물(46) 및 상기 코어 영역(55)과 함께 변형된 패드 패턴(157)을 포함할 수 있다.
상기 패드 패턴(157)은 제1 패드 층(157a) 및 제2 패드 층(157b)을 포함할 수 있다.
상기 제1 패드 층(157a)은 상기 제2 패드 층(157b)의 하부면 및 측면을 덮을 수 있다. 상기 제2 패드 층(157b)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 제2 패드 층(157b)과 인접하는 상기 제1 패드 층(157a)의 제1 부분(157a_1)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있고, 상기 제2 패드 층(157b)의 아래에 위치하고 상기 정보 저장 구조물(46)과 접촉하는 상기 제1 패드 층(157a)의 제2 부분(157a_2)은 언도우프트 폴리 실리콘으로 형성될 수 있다.
상기 제1 패드 층(157a)의 상기 제2 부분(157a_2)은 상기 패드 패턴(157)으로부터 상기 정보 저장 구조물(46)로 흐르는 전류 흐름(current path)를 최소화할 수 있기 때문에, 상기 선택 라인(24S)을 포함하는 선택 트랜지스터의 스위칭 특성을 향상시킬 수 있다.
다음으로, 도 12a 내지 도 12e를 각각 참조하여 도 2a 및 도 2b를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들에 대하여 설명하기로 한다. 이하에서, 도 12a 내지 도 12e를 각각 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들에 대하여 설명함에 있어서, 변형된 구성요소들을 중심으로 설명하기로 한다. 따라서, 이하에서 도 12a 내지 도 12e를 각각 참조하여 설명하는 경우에, 별도의 설명이 없는 도 12a 내지 도 12e의 구성요소들은 앞에서 상술한 구성요소들로부터 이해될 수 있다.
우선, 도 12a을 참조하여 도 2a 및 도 2b를 참조하여 설명한 상기 적층 구조물의 변형 예에 대하여 설명하기로 한다. 도 12a은 도 1의 I-I'선을 따라 취해진 단면도이다.
변형 예에서, 도 12a을 참조하면, 앞에서 상술한 바와 같이, 상기 하부 구조물(3) 상에 상기 버퍼 층(17)이 배치될 수 있다. 상기 버퍼 층(17) 상에 적층 구조물(118)이 배치될 수 있다. 상기 적층 구조물(118)은 교대로 적층된 층간 절연 층들(21) 및 게이트 전극들(124)을 포함할 수 있다. 앞에서 설명한 것과 마찬가지로, 상기 층간 절연 층들(21)은 최하위 층간 절연 층(21L) 및 최상위 층간 절연 층(21U)을 포함할 수 있고, 상기 층간 절연 층들(21) 및 상기 게이트 전극들(124) 중에서, 최하위 층은 상기 최하위 층간 절연 층(121L)일 수 있고, 최상위 층은 상기 최상위 층간 절연 층(121U)일 수 있다.
도 2a에서 설명한 것과 실질적으로 동일한 상기 분리 구조물들(66)이 배치될 수 있다. 상기 분리 구조물들(66)은 상기 적층 구조물(118) 및 상기 버퍼 층(17)을 관통할 수 있다.
상기 적층 구조물(118) 및 상기 버퍼 층(17)을 관통하는 수직 구조물(33)이 배치될 수 있다. 상기 수직 구조물(33)의 단면 구조는 도 2a 내지 도 7을 참조하여 설명한 수직 구조물들(33, 33b, 33c, 33d, 33e, 33f, 33g) 중 어느 하나와 실질적으로 동일할 수 있다. 따라서, 상기 수직 구조물(33)은 앞에서 설명한 수직 구조물들(33, 33b, 33c, 33d, 33e, 33f, 33g) 중 어느 하나로 대체될 수 있다.
상기 게이트 전극들(124)의 각각은 상기 수직 구조물(33)과 인접하는 제1 게이트 부분(124a) 및 상기 분리 구조물들(66)과 인접하는 제2 게이트 부분(124b)을 포함할 수 있다. 상기 제1 게이트 부분(124a)은 상기 수직 구조물(33)의 측면을 둘러쌀 수 있다.
상기 제1 게이트 부분(124a)은 도우프트 폴리 실리콘으로 형성될 수 있고, 상기 제2 게이트 부분(124b)은 금속 실리사이드(e.g., WSi, 또는 TiSi 등), 금속 질화물(e.g., WN, 또는 TiN 등), 및/또는 금속(e.g., W 등)으로 형성될 수 있다.
상기 게이트 전극들(124)의 각각은 상기 제2 게이트 부분(124b)을 포함함으로써, 상기 게이트 전극들(124)의 전기적 특성을 개선할 수 있다. 따라서, 실시예에서, 전기적 특성이 개서된 반도체 소자를 제공할 수 있다.
다음으로, 도 12b을 참조하여 도 2a 및 도 2b를 참조하여 설명한 상기 하부 구조물의 변형 예에 대하여 설명하기로 한다. 도 12b은 도 1의 I-I'선을 따라 취해진 단면도이다.
변형 예에서, 도 12b를 참조하면, 하부 구조물(103)은 반도체 기판(105) 및 상기 반도체 기판(105) 상의 불순물 영역(115)을 포함할 수 있다. 상기 반도체 기판(105)은 단결정 실리콘 기판일 수 있다. 상기 불순물 영역(115)은 단결정 실리콘 기판이 N형으로 도핑되어 형성될 수 있다. 따라서, 상기 불순물 영역(115)은 N형의 도전형을 가질 수 있다.
다음으로, 도 12c를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기로 한다. 도 12c는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 12c를 참조하면, 제1 칩 영역(203) 및 상기 제1 칩 영역(230) 상의 제2 칩 영역(503)이 배치될 수 있다. 상기 제1 칩 영역(203)은 베이스 기판(205) 및 상기 베이스 기판(205) 상의 주변 회로 구조물(207)을 포함할 수 있다. 상기 주변 회로 구조물(207)은 주변 회로를 구성하는 주변 트랜지스터(PTR) 및 주변 배선(209), 및 상기 주변 트랜지스터(PTR) 및 상기 주변 배선(209)을 덮는 베이스 절연 층(211), 및 상기 베이스 절연 층(211) 내에 배치되며 상기 주변 배선(209)과 전기적으로 연결되는 베이스 본딩 패드(214)를 포함할 수 있다. 상기 주변 트랜지스터(PTR)는 주변 게이트(PG) 및 주변 소스/드레인(PSD)을 포함할 수 있다. 상기 베이스 본딩 패드(214) 및 상기 베이스 절연 층(211)은 공면을 이루는 상부면을 가질 수 있다. 상기 베이스 본딩 패드(214) 및 상기 주변 배선(209)는 베이스 플러그(212)에 의해 전기적으로 연결될 수 있다.
상기 제2 칩 영역(503)은 차례로 적층된 복수의 적층 구조물들(318, 418) 및 복수의 수직 구조물들(333, 433)을 포함할 수 있다. 복수의 적층 구조물들(318, 418)의 각각은 도 2a에서 설명한 상기 적층 구조물(18)과 실질적으로 동일할 수 있다. 예를 들어, 상기 복수의 적층 구조물들(318, 418)은 제1 적층 구조물(318) 및 상기 제1 적층 구조물(318) 상의 제2 적층 구조물(418)을 포함할 수 있다. 상기 제1 적층 구조물(318)은 교대로 적층된 복수의 제1 층간 절연 층들(321) 및 복수의 제1 게이트 전극들(324)을 포함할 수 있다. 상기 제2 적층 구조물(418)은 교대로 적층된 복수의 제2 층간 절연 층들(421) 및 복수의 제2 게이트 전극들(424)을 포함할 수 있다.
상기 제2 칩 영역(503)은 상기 제1 적층 구조물(318)과 상기 제1 칩 영역(203) 사이의 제1 도전성 구조물(379), 상기 제1 적층 구조물(318)과 상기 제2 적층 구조물(418) 사이의 제2 도전성 구조물(500), 상기 제2 적층 구조물(418) 상의 제2 도전성 구조물(410)을 포함할 수 있다.
상기 제1 도전성 구조물(379)은 텅스텐 또는 구리 등과 같은 금속 물질로 형성될 수 있다. 상기 제2 도전성 구조물(500)은 상기 제1 적층 구조물(418)에 인접하는 제1 도전 층(315) 및 상기 제2 적층 구조물(418)에 인접하는 제2 도전 층(479)을 포함할 수 있다. 상기 제3 도전성 구조물(410)은 상기 제2 적층 구조물(418)에 인접하는 제3 도전 층(415) 및 상기 제3 도전 층(415) 상의 제4 도전 층(413)을 포함할 수 있다. 상기 제1 도전 층(315) 및 상기 제3 도전 층(415)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 제2 도전 층(479) 및 상기 제4 도전 층(413)은 텅스텐 및/또는 텅스텐 실리사이드 등과 같은 금속성 물질로 형성될 수 있다.
상기 제2 칩 영역(503)은 상기 제3 도전성 구조물(410) 상의 절연 층(411)을 더 포함할 수 있다.
상기 제2 칩 영역(503)은 상기 제1 칩 영역(203)과 상기 제1 도전성 구조물(379) 사이에서 상기 제1 칩 영역(203)의 상기 베이스 절연 층(211)과 접촉하면서 결합된 접합 절연 층(382), 상기 접합 절연 층(238) 내에 배치되고 상기 베이스 본딩 패드(214)와 접촉하면서 결합된 칩 본딩 패드(390), 상기 접합 절연 층(238) 내에 배치되고 상기 칩 본딩 패드(390)와 상기 제1 도전성 구조물(379)을 전기적으로 연결하는 비아(385)를 더 포함할 수 있다.
상기 제2 칩 영역(503)은 상기 제1 적층 구조물(318)과 상기 제1 도전성 구조물(379) 사이의 제1 상부 절연 층(360), 상기 제1 상부 절연 층(360)과 상기 제1 도전성 구조물(379) 사이의 제2 상부 절연 층(370), 상기 제1 적층 구조물(318)과 상기 제2 도전성 구조물(500) 사이의 제1 버퍼 층(317)을 더 포함할 수 있다.
상기 제2 칩 영역(503)은 상기 제2 적층 구조물(418)과 상기 제2 도전성 구조물(500) 사이의 제3 상부 절연 층(460), 상기 제3 상부 절연 층(460)과 상기 제2 도전성 구조물(500) 사이의 제4 상부 절연 층(470), 상기 제2 적층 구조물(418)과 상기 제3 도전성 구조물(410) 사이의 제2 버퍼 층(417)을 더 포함할 수 있다.
상기 복수의 수직 구조물들(333, 433)은 상기 제1 적층 구조물(318) 및 상기 제1 버퍼 층(317)을 관통하며 상기 제2 도전성 구조물(500)과 전기적으로 연결되는 제1 수직 구조물(333) 및 상기 제2 적층 구조물(418) 및 상기 제2 버퍼 층(417)을 관통하며 상기 제3 도전성 구조물(410)과 전기적으로 연결되는 제2 수직 구조물(433)을 포함할 수 있다.
상기 복수의 수직 구조물들(333, 433)의 각각은 도 1 내지 도 11b를 참조하여 상술한 수직 구조물들(33) 중 어느 하나와 동일한 구조일 수 있다. 예를 들어, 상기 제2 칩 영역(503)을 포함하는 반도체 소자를 180도 회전시킨다면, 상기 제2 칩 영역(503) 내의 상기 제1 및 제2 수직 구조물(333, 433)의 각각은 도 2a의 상기 수직 구조물(33a)과 동일한 구조를 가질 수 있다. 예를 들어, 상기 제1 및 제2 수직 구조물(333, 433)의 각각은 도 2a를 참조하여 상술한 상기 게이트 유전체 층(도 2a의 36), 상기 채널 반도체 층(도 2a의 38), 상기 정보 저장 구조물(도 2a의 46), 상기 코어 영역(도 2a의 55) 및 상기 패드 패턴(도 2a의 57)에 각각 대응하는 게이트 유전체 층(336, 436), 채널 반도체 층(338, 438), 정보 저장 구조물(346, 446), 코어 영역(355, 455) 및 패드 패턴(357, 457)을 포함할 수 있다.
상기 제1 수직 구조물(333)의 상기 패드 패턴(357)은 상기 제1 및 제2 상부 절연 층들(360, 370)을 관통하는 콘택 플러그(376)에 의해 상기 제1 도전성 구조물(379)과 전기적으로 연결될 수 있다. 상기 제1 수직 구조물(333)의 상기 패드 패턴(357)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
상기 제1 수직 구조물(333)의 상기 채널 반도체 층(338)은 상기 제2 도전성 구조물(500)의 상기 제1 도전 층(315)과 전기적으로 연결될 수 있고, 상기 제2 수직 구조물(433)의 상기 패드 패턴(457)은 상기 제3 및 제4 상부 절연 층들(460, 470)을 관통하는 콘택 플러그(476)에 의해 상기 제2 도전성 구조물(379)의 상기 제2 도전 층(479)과 전기적으로 연결될 수 있다. 상기 제2 도전성 구조물(379)은 복수개가 배치될 수 있다.
상기 제2 수직 구조물(433)의 상기 채널 반도체 층(438)은 상기 제3 도전성 구조물(410)의 상기 제3 도전 층(415)과 전기적으로 연결될 수 있다.
상기 제1 도전성 구조물(379)은 제1 공통 소스 라인일 수 있고, 상기 제2 도전성 구조물(500)은 비트라인일 수 있고, 상기 제3 도전성 구조물(410)은 제2 공통 소스 라인일 수 있다. 따라서, 비트라인일 수 있는 상기 제2 도전성 구조물(500)은 상기 제1 수직 구조물(333)과 상기 제2 수직 구조물(433) 사이에 배치될 수 있다. 상기 제1 및 제2 수직 구조물들(333, 433)을 수직 방향으로 배치하고, 상기 제1 및 제2 수직 구조물들(333, 433) 사이에 비트라인일 수 있는 상기 제2 도전성 구조물(500)을 배치함으로써, 반도체 소자의 집적도를 향상시킬 수 있다.
다음으로, 도 12d를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기로 한다. 도 12d는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 1 및 도 12d를 참조하면, 도 2a에서 설명한 것과 같은 상기 하부 구조물(3)이 제공될 수 있다. 다른 예에서, 상기 하부 구조물(3)은 반도체 기판으로 대체될 수 있다.
상기 하부 구조물(3) 상에 수평 구조물(614)이 배치될 수 있다. 상기 수평 구조물(614)은 제1 수평 패턴(610) 및 상기 제1 수평 패턴(610) 상의 제2 수평 패턴(612)을 포함할 수 있다.
일 예에서, 상기 수평 구조물(614)은 폴리 실리콘으로 형성될 수 있다. 예를 들어, 상기 제1 수평 패턴(610) 및 상기 제2 수평 패턴(612)의 각각은 폴리 실리콘으로 형성될 수 있다.
일 예에서, 상기 제1 수평 패턴(610) 및 상기 제2 수평 패턴(612) 중 적어도 하나는 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 예를 들어, 상기 제1 및 제2 수평 패턴들(610, 612)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
상기 수평 구조물(614) 상에 적층 구조물(618)이 배치될 수 있다. 상기 적층 구조물(618)은 제1 그룹(618a) 및 상기 제1 그룹(618a) 상의 제2 그룹(618b)을 포함할 수 있다.
상기 제1 그룹(618a)은 교대로 반복적으로 적층되는 제1 층간 절연 층들(621a) 및 제1 게이트 층들(624a)을 포함할 수 있다. 상기 제1 층간 절연 층들(621a) 및 상기 제1 게이트 층들(624a) 중에서, 최하위 층은 최하위 제1 층간 절연 층일 수 있고, 최상위 층은 최상위 제1 층간 절연 층일 수 있다.
상기 제2 그룹(618a)은 교대로 반복적으로 적층되는 제2 층간 절연 층들(621b) 및 제2 게이트 층들(624b)을 포함할 수 있다. 상기 제2 층간 절연 층들(621b) 및 상기 제2 게이트 층들(624b) 중에서, 최하위 층은 최하위 제2 층간 절연 층일 수 있고, 최상위 층은 최상위 제2 층간 절연 층일 수 있다. 도 2b에서와 실질적으로 동일한 상기 절연성 패턴(27)이 배치될 수 있다. 예를 들어, 상기 절연성 패턴(27)은 상기 제2 게이트 층들(624b) 중에서 선택 라인일 수 있는 제2 게이트 층을 가로지르며 관통할 수 있다.
상기 적층 구조물(618)을 관통하는 수직 구조물들(633)이 배치될 수 있다. 상기 수직 구조물들(633)의 각각은 상기 적층 구조물(618)의 상기 제1 그룹(618a)을 관통하는 하부 부분(633a) 및 상기 하부 부분(633a) 상에서 상기 적층 구조물(618)의 상기 제2 그룹(618b)을 관통하는 상부 부분(633b)을 포함할 수 있다. 일 예에서, 상기 상부 부분(633b)과 인접하는 상기 하부 부분(633a)의 상부 영역은 상기 하부 부분(633a)과 인접하는 상기 상부 부분(633b)의 하부 영역 보다 큰 폭을 가질 수 있다.
상기 수직 구조물들(633)의 각각은 게이트 유전체 층(636), 코어 영역(655), 정보 저장 구조물(646), 채널 반도체 층(638) 및 패드 패턴(657)을 포함할 수 있다.
상기 코어 영역(655)은 상기 하부 구조물(3)의 상부면과 수직한 수직 방향(Z)으로 연장되어 적어도 상기 제1 및 제2 게이트 층들(624a, 624b)을 관통할 수 있다. 상기 패드 패턴(657)은 상기 코어 영역(655) 상에 배치될 수 있다. 상기 채널 반도체 층(638)은 상기 코어 영역(655)의 하부면 및 측면을 덮으며 상기 패드 패턴(657)의 측면 상으로 연장될 수 있다. 상기 채널 반도체 층(638)은 상기 패드 패턴(657)과 직접적으로 접촉할 수 있다. 상기 정보 저장 구조물(646)은 상기 채널 반도체 층(638)과 상기 코어 영역(655) 사이에 개재되며 상기 패드 패턴(657) 아래에 배치될 수 있다. 상기 정보 저장 구조물(646)은 서로 다른 공공 농도를 갖는 제1 가변 저항 층(648) 및 제2 가변 저항 층(650)을 포함할 수 있다. 상기 게이트 유전체 층(636)은 상기 채널 반도체 층(638)의 외측면을 둘러쌀 수 있다. 더 나아가, 상기 게이트 유전체 층(636)은 상기 채널 반도체 층(638)의 바닥면을 덮을 수 있다.
상기 수평 구조물(614) 중 적어도 일부는 상기 게이트 유전체 층(636)을 관통하며 상기 채널 반도체 층(638)과 접촉할 수 있다. 예를 들어, 상기 수평 구조물(614)의 상기 제1 수평 패턴(610)은 상기 게이트 유전체 층(636)을 관통하며 상기 채널 반도체 층(638)과 접촉할 수 있다.
상기 수직 구조물들(633)에서, 상기 채널 반도체 층(638), 상기 정보 저장 구조물(646) 및 상기 코어 영역(655)은 앞에서 도 2a 및 도 2b를 참조하여 상술한 상기 채널 반도체 층(도 2a 및 도 2b의 38), 상기 정보 저장 구조물(도 2a 및 도 2b의 46) 및 상기 코어 영역(도 2a 및 도 2b의 55)에 각각 대응할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 상기 수직 구조물들(633)은 도 5a 내지 도 11b를 참조하여 설명한 내용이 반영되도록 변형될 수 있다. 예를 들어, 상기 수직 구조물들(633)의 각각은 도 6a를 참조하여 설명한 것과 같은 상기 제1 및 제2 추가 가변 저항 층들(도 6a의 52a, 52b)을 포함할 수 있다. 또는, 상기 수직 구조물들(633)의 각각은 도 7a 내지 도 9를 참조하여 설명한 것과 같은 상기 버퍼 반도체 층(도 7a 내지 도 9의 39)을 더 포함할 수 있다. 이 경우에, 상기 수직 구조물들(633)의 각각은 상기 채널 반도체 층(638)과 상기 정보 저장 구조물(646) 사이에 상술한 것과 같은 상기 버퍼 반도체 층(도 7a 내지 도 9의 39)이 개재되는 것으로 이해될 수 있다. 또는, 상기 수직 구조물들(633)의 각각은 도 10을 참조하여 설명한 것과 같은 상기 버퍼 반도체 층(도 10의 39) 및 상기 계면 층(도 10의 41)을 더 포함할 수 있다. 또는, 상기 수직 구조물들(633)의 각각은 도 11a을 참조하여 설명한 것과 같은 상기 장벽 층(도 11a의 56)을 더 포함할 수 있다.
다음으로, 도 12e를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기로 한다. 도 12e는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 1 및 도 12e를 참조하면, 기판(703) 상에 적층 구조물(718)이 배치될 수 있다. 상기 기판(703)은 도 2a에서와 같은 상기 하부 구조물(도 2a의 3)일 수 있다. 상기 적층 구조물(718)은 제1 그룹(718a) 및 상기 제1 그룹(718a) 상의 제2 그룹(718b)을 포함할 수 있다. 상기 제1 그룹(718a)은 교대로 반복적으로 적층되는 제1 층간 절연 층들(721a) 및 제1 게이트 층들(724a)을 포함할 수 있다. 상기 제1 층간 절연 층들(721a) 및 상기 제1 게이트 층들(724a) 중에서, 최하위 층은 최하위 제1 층간 절연 층일 수 있고, 최상위 층은 최상위 제1 층간 절연 층일 수 있다. 상기 제2 그룹(718a)은 교대로 반복적으로 적층되는 제2 층간 절연 층들(721b) 및 제2 게이트 층들(724b)을 포함할 수 있다. 상기 제2 층간 절연 층들(721b) 및 상기 제2 게이트 층들(724b) 중에서, 최하위 층은 최하위 제2 층간 절연 층일 수 있고, 최상위 층은 최상위 제2 층간 절연 층일 수 있다. 도 2b에서와 실질적으로 동일한 상기 절연성 패턴(27)이 배치될 수 있다. 예를 들어, 상기 절연성 패턴(27)은 상기 제2 게이트 층들(724b) 중에서 선택 라인일 수 있는 제2 게이트 층을 가로지르며 관통할 수 있다.
상기 적층 구조물(718)을 관통하는 수직 구조물들(733)이 배치될 수 있다. 상기 수직 구조물들(733)의 각각은 상기 적층 구조물(718)의 상기 제1 그룹(718a)을 관통하는 하부 부분(733a) 및 상기 하부 부분(733a) 상에서 상기 적층 구조물(718)의 상기 제2 그룹(718b)을 관통하는 상부 부분(733b)을 포함할 수 있다.
일 예에서, 상기 상부 부분(733b)과 인접하는 상기 하부 부분(733a)의 상부 영역은 상기 하부 부분(733a)과 인접하는 상기 상부 부분(733b)의 하부 영역 보다 큰 폭을 가질 수 있다.
상기 수직 구조물(733)의 상기 하부 부분(733a)은 반도체 패턴(716), 상기 반도체 패턴(716) 상에 배치되는 제1 게이트 유전체 층(736a), 제1 코어 영역(755a), 제1 정보 저장 구조물(746a), 제1 채널 반도체 층(738a) 및 제1 패드 패턴(757a)을 포함할 수 있다.
상기 수직 구조물(733)의 상기 하부 부분(733a)에서, 상기 반도체 패턴(716)은 상기 제1 게이트 층들(724a) 중 최하위의 제1 게이트 층을 관통할 수 있고, 상기 제1 코어 영역(755a)은 상기 반도체 패턴(716) 상에서 상기 수직 방향(Z)으로 연장되어 상기 제1 게이트 층들(724a)의 나머지 제1 게이트 층들을 관통할 수 있고, 상기 제1 패드 패턴(757a)은 상기 제1 코어 영역(755a) 상에 배치될 수 있고, 상기 제1 채널 도체 층(738a)은 상기 제1 코어 영역(755a)의 하부면 및 측면을 덮으며 상기 제1 패드 패턴(757a)의 측면 상으로 연장될 수 있고, 상기 제1 정보 저장 구조물(746a)은 상기 제1 채널 반도체 층(738a)과 상기 제1 코어 영역(755a) 사이에 개재되며 상기 제1 패드 패턴(757a) 아래에 배치될 수 있고, 상기 제1 게이트 유전체 층(736a)은 상기 제1 채널 반도체 층(738a)의 외측면을 둘러쌀 수 있다. 상기 제1 정보 저장 구조물(746a)은 서로 다른 공공 농도를 갖는 제1 가변 저항 층(748) 및 제2 가변 저항 층(750)을 포함할 수 있다.
일 예에서, 상기 반도체 패턴(716)은 상기 기판(703)으로부터 에피택시얼 성장된 에피택시얼 실리콘 층일 수 있다.
일 예에서, 상기 제1 게이트 층들(724a) 중 최하위 제1 게이트 층과 상기 반도체 패턴(716) 사이의 하부 게이트 유전체 층(717)이 배치될 수 있다.
일 예에서, 상기 제1 채널 반도체 층(738)은 상기 반도체 패턴(716)과 접촉할 수 있다.
다른 예에서, 상기 반도체 패턴(716)이 생략될 수 있다. 상기 반도체 패턴(716)이 생략되는 경우에, 상기 제1 채널 반도체 층(738)은 하부로 연장되어 상기 기판(703)과 접촉할 수 있다.
상기 수직 구조물(733)의 상기 상부 부분(733b)에서, 상기 제2 코어 영역(755b)은 상기 제1 패드 패턴(757a) 상에서 상기 수직 방향(Z)으로 연장되어 상기 제2 게이트 층들(724b)을 관통할 수 있고, 상기 제2 패드 패턴(757b)은 상기 제2 코어 영역(755b) 상에 배치될 수 있고, 상기 제2 채널 도체 층(738b)은 상기 제2 코어 영역(755b)의 하부면 및 측면을 덮으며 상기 제2 패드 패턴(757b)의 측면 상으로 연장될 수 있고, 상기 제2 정보 저장 구조물(746b)은 상기 제2 채널 반도체 층(738b)과 상기 제2 코어 영역(755b) 사이에 개재되며 상기 제2 패드 패턴(757b) 아래에 배치될 수 있고, 상기 제2 게이트 유전체 층(736b)은 상기 제2 채널 반도체 층(738b)의 외측면을 둘러쌀 수 있다. 상기 제2 정보 저장 구조물(746b)은 상기 제1 정보 저장 구조물(746a)과 동일한 물질로 형성될 수 있다.
상기 수직 구조물들(733)에서, 상기 제1 및 제2 채널 반도체 층들(738a, 738b), 상기 제1 및 제2 정보 저장 구조물들(746a, 746b) 및 상기 제1 및 제2 코어 영역들(755a, 755b)은 앞에서 도 2a 및 도 2b를 참조하여 상술한 상기 채널 반도체 층(도 2a 및 도 2b의 38), 상기 정보 저장 구조물(도 2a 및 도 2b의 46) 및 상기 코어 영역(도 2a 및 도 2b의 55)에 각각 대응할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 상기 수직 구조물들(733)의 상기 하부 부분(733a) 및 상기 상부 부분(733b)의 각각은 도 5a 내지 도 11b를 참조하여 설명한 내용이 반영되도록 변형될 수 있다.
다음으로, 도 13 내지 도 15를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 설명하기로 한다. 도 13, 도 14a, 및 도 15는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이다. 도 14b 및 도 14c는 실시예들에 따른 상기 정보 저장 구조물(46)을 형성하는 방법의 단계를 나타낸 개략적인 다이어그램들이다.
도 1 및 도 13을 참조하면, 하부 구조물(3) 상에 버퍼 층(17) 및 적층 구조물(18)을 차례로 형성할 수 있다. 상기 하부 구조물(3)을 형성하는 것은 하부 베이스(5) 상에 주변 회로 영역(6)을 형성하고, 상기 주변 회로 영역(6) 상에 상부 베이스(13) 및 불순물 영역(15)을 차례로 형성하는 것을 포함할 수 있다. 상기 주변 회로 영역(6)은 주변 배선들(9) 및 상기 주변 배선들(9)을 덮는 하부 절연 층(11)을 포함할 수 있다. 상기 하부 베이스(5)는 단결정 실리콘 기판일 수 있고, 상기 상부 베이스(13)는 폴리 실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다.
다른 예에서, 상기 하부 구조물(3)을 형성하는 것은 도 12b에서와 같이 반도체 기판(도 12b의 105) 상에 불순물 영역(도 12b의 115)을 형성하는 것을 포함할 수 있다.
상기 적층 구조물(18)을 형성하는 것은 층간 절연 층들(21) 및 게이트 전극들(24)을 교대로 반복적으로 형성하는 것을 포함할 수 있다. 상기 층간 절연 층들(21)은 최하위 층간 절연 층(21L) 및 최상위 층간 절연 층(21U)을 포함할 수 있다. 상기 층간 절연 층들(21) 및 상기 게이트 전극들(24) 중에서, 최하위 층은 상기 최하위 층간 절연 층(21L)일 수 있고, 최상위 층은 상기 최상위 층간 절연 층(21U)일 수 있다. 상기 최상위 층간 절연 층(21U)을 관통하며 아래로 연장되어, 상기 게이트 전극들(24) 중 상부 게이트 전극(24S)을 관통하는 절연성 분리 패턴(27)을 형성할 수 있다. 상기 절연성 분리 패턴(27)은 실리콘 산화물로 형성될 수 있다.
상기 적층 구조물(18) 및 상기 버퍼 층(17)을 관통하는 홀(30)을 형성할 수 있다. 상기 홀(30)을 형성하는 것은 상기 적층 구조물(18)을 식각하여 상기 버퍼 층(17)을 노출시키고, 상기 버퍼 층(17)을 식각하여 상기 하부 구조물(3)을 노출시키는 것을 포함할 수 있다.
도 1 및 도 14a를 참조하면, 상기 홀(30) 내에 수직 구조물(33)을 형성할 수 있다. 상기 수직 구조물(33)은 도 2a 내지 도 11b에서 설명한 수직 구조물들(33a ~ 33i) 중 어느 하나로 형성될 수 있다. 예를 들어, 상기 수직 구조물(33)은 도 2a 및 도 2b에서 설명한 상기 수직 구조물(33a)로 형성될 수 있다. 예를 들어, 도 2a 및 도 2b에서 설명한 것과 같은 상기 수직 구조물(33a)을 형성하는 것은 상기 홀(30)의 측벽에 게이트 유전체 층(36)을 형성하고, 상기 홀(30) 내에서 상기 게이트 유전체 층(36)을 덮으며 상기 불순물 영역(15)과 접촉하는 채널 반도체 층(38)을 형성하고, 상기 홀(30) 내에서 상기 채널 반도체 층(38)을 덮는 정보 저장 구조물(46)을 형성하고, 상기 홀(30)을 부분적으로 채우는 코어 영역(55)을 형성하고, 상기 홀(30)의 나머지 부분을 채우는 패드 패턴(57)을 형성하는 것을 포함할 수 있다. 상기 정보 저장 구조물(46)을 형성하는 것은 도 2a 및 도 2b에서 설명한 것과 같은 상기 제1 가변 저항 층(48) 및 상기 제2 가변 저항 층(50)을 차례로 형성하는 것을 포함할 수 있다. 이와 같은 상기 정보 저장 구조물(46)의 가변 저항 물질을 형성하는 일 예를 도 14b 및 도 14c를 각각 참조하여 설명하기로 한다.
예를 들어, 도 14b를 참조하면, 상기 채널 반도체 층(36) 상에 제1 전이 금속 층(44)을 형성할 수 있고, 상기 제1 전이 금속 층(44) 상에 혼합물 층(47a)을 형성할 수 있다. 상기 제1 전이 금속 층(44)은 상기 채널 반도체 층(36) 상에 Hf 등과 같은 제1 전이 금속 물질을 원자층 증착 공정(atomic layer deposition, ALD)을 통해 증착하는 것을 포함할 수 있다. 상기 혼합물 층(47a)을 형성하는 것은 상기 제1 전이 금속 층(44) 상에 산소 및 추가 가스(e.g., 수소 가스 또는 질소 가스)의 혼합 가스를 이용한 ALD 공정을 통해 증착하는 것을 포함할 수 있다. 도 14b에서는 추가 가스의 종류로써 수소 가스를 이용하는 예를 도시하고 있지만, 상기 수소 가스는 질소 가스로 대체될 수 있다. 상기 제1 전이 금속 층(44) 및 상기 혼합물 층(47a)을 증착하는 것은 복수회 반복할 수 있다. 예를 들어, ALD 공정을 적어도 3 사이클(cycles) 반복 수행하여, 적어도 3개의 전이 금속 층들(44)과 3개의 혼합물 층(47a)을 교대로 적층할 수 있다.
도 14b에서와 같이, 상기 추가 가스(e.g., 수소 가스)의 양은 각각의 증착 사이클 동안에 산소의 양에 비하여 증가할 수 있다. 여기서, 상기 추가 가스(e.g., 수소 가스)의 양은 추가적으로 증착되는 각각의 혼합물 층(47a) 내에서 점차적으로 증가할 수 있다. 예를 들어, 도 14b에서와 같이, 제1 증착 사이클에서, 상기 증착된 혼합 물 층 내의 산소의 양은 수소의 양 보다 많을 수 있고, 마지막 증착 사이클에서 상기 증착된 혼합물 층의 수소의 양은 상기 산소의 양 보다 많을 수 있다.
상기 제1 전이 금속 층들(44) 및 상기 혼합물 층들(47a)이 증착되면, 상기 제1 전이 금속 층들(44) 및 상기 혼합물 층들(47a)에서 공공들(vacancies)을 형성하기 위해 상기 추가 가스를 제거하는 처리를 할 수 있다. 상기 공공들은 상기 추가 가스가 제거되면서 형성될 수 있다. 상기 추가 가스의 원자들의 양이 각 증착 사이클에서 증가됨에 따라, 상기 추가 가스의 원자들(atoms)이 제거된 후에, 상기 공공들의 양이 증가될 수 있다. 예를 들어, 상기 채널 반도체 층(38)으로부터 거리가 증가함에 따라, 상기 공공들의 양이 증가될 수 있다. 따라서, 상기 공공들의 농도는 상기 채널 반도체 층(38)으로부터의 거리가 증가됨에 따라 증가되는 상기 공공들의 증가된 농도는 상기 추가 가스의 원자들(atoms)이 제거된 후의 결과물 내의 공공들의 증가된 양(amount)으로 지칭될 수 있다.
예를 들어, 만일, 추가 가스가 수소이고, 상기 제1 전이 금속 층들(44) 및 상기 혼합물 층들(47a)을 상기 혼합물 층들(47a)로부터 수소 원자를 제거하기 위한 염소(chlorine) 처리를 하는 경우에, 상기 제거되는 수소 원자들은 공공들(45)로 대체될 수 있다. 상기 공공들이 형성된 이와 같은 결과물의 혼합물 층들(47a')은 상기 채널 반도체 층(38)으로부터 상기 수직 구조물(도 14a의 33)의 중심을 향하는 방향을 따라 공공들의 농도가 증가되는 상기 채널 반도체 층(38) 상의 상기 정보 저장 구조물(46)을 형성하기 위해서 열처리될 수 있다. 상기 공공들을 포함하는 상기 혼합물 층들(47a')의 열처리는 대략 650℃에서 대략 360초 동안 진행되는 어닐링, 또는 대략 1100℃ 에서 대략 1초 동안 진행되는 어닐링을 포함할 수 있다.
다른 예에서, 상기 추가 가스가 질소인 경우에, 상기 제1 전이 금속 층들(44) 및 상기 혼합물 층들(47a)은, 상기 채널 반도체 층(38)으로부터 상기 수직 구조물(도 14a의 33)의 중심을 향하는 방향을 따라 공공들의 농도가 증가되는 상기 채널 반도체 층(38) 상의 상기 정보 저장 구조물(46)을 형성하기 위해서, 상기 혼합물 층들(47a)로부터 질소 원소를 제거하기 위한 화학적 처리, 예를 들어, 인산(phosphoric acid)을 이용하는 질소 제거 공정을 진행할 수 있다.
예를 들어, 상기 정보 저장 구조물(46) 내의 공공 농도는 상기 혼합물 층들(47a) 내의 상기 추가 가스의 양을 조절함으로써, 조절될 수 있다. 예를 들어, 각각의 상기 전이 금속 층(44) 및 상기 혼합물 층(47a)의 증착 시간은 상기 공공들의 농도 프로파일을 조절하기 위하여 제어될 수 있다. 예를 들어, 사이클 길이는 일정한 프로파일(각 층 또는 다수 층들을 위한 계단 프로파일) 또는 점차적으로 증가하는 프로파일(점차적으로 증가하는 농도 그래프를 제공하는 농도가 증가하는 매우 짧은 사이클들)을 갖도록 제어될 수 있다.
다른 예에서, 도 14c를 참조하면, 제1 전이 금속 산화물 층(44')을 형성하기 위해서, 상기 채널 반도체 층(38) 상에 제1 전이 금속 산화물(e.g., HfO)을 증착할 수 있다. 상기 제1 전이 금속 산화물 층(44')은 ALD 공정으로 증착될 수 있다. 이어서, 상기 제1 전이 금속 산화물 층(44') 상에 비정질 실리콘 층(47b)을 증착할 수 있다. 상기 비정질 실리콘 층(47b)은 ALD 공정으로 증착될 수 있다. 이어서, 이와 같은 결과물을 열처리하여, 상기 제1 전이 금속 산화물 층(44')의 산소 원자들은 상기 비정질 실리콘 층(47b)으로 이동될 수 있다. 따라서, 상기 제1 전이 금속 산화물 층(44')으로부터 이동되어 제거된 산소 원자들은 상기 제1 전이 금속 산화물 층(44') 내에서 공공들을 형성할 수 있다. 따라서, 공공들을 갖는 제1 전이 금속 산화물 층(46)이 형성될 수 있다. 그리고, 상기 비정질 실리콘 층(47b)은 상기 제1 전이 금속 산화물 층(44')으로부터 이동된 산소 원자들에 의해 실리콘 산화물 층(47b')으로 형성될 수 있다. 이어서, 상기 실리콘 산화물 층(47b')을 제거할 수 있다. 상기 실리콘 산화물 층(47b')은 불산(hydrofluoric acid) 등을 이용하는 식각 공정으로 제거될 수 있고, 공공들이 형성된 제1 전이 금속 산화물 층을 노출시킬 수 있다. 이와 같이 공공들이 형성된 제1 전이 금속 산화물 층은 상기 채널 반도체 층(38) 상의 상기 정보 저장 구조물(46)로 정의될 수 있다. 예를 들어, 공공 농도를 점차적으로 증가시키기 위해 증착, 열처리 및 제거 등과 같은 사이클을 반복적으로 진행하는 다수의 사이클들(multiple cycles)을 수행할 수 있다.
도 1 및 도 15를 참조하면, 상기 수직 구조물(33) 및 상기 적층 구조물(18)을 덮는 제1 상부 절연 층(60)을 형성할 수 있다. 상기 제1 상부 절연 층(60), 상기 적층 구조물(18) 및 상기 버퍼 층(17)을 관통하는 분리 트렌치들(63)을 형성할 수 있다.
다른 예에서, 도 12a에서 설명한 것과 같은 게이트 전극들(도 12a의 124)을 형성하기 위하여, 상기 적층 구조물(18)을 관통하는 상기 분리 트렌치들(63)을 형성하고, 상기 분리 트렌치들(63)에 의해 노출된 상기 게이트 전극들(24)을 부분 식각하여 리세스들을 형성하고, 상기 리세스들을 금속성 물질로 채우고, 상기 버퍼 층(17)을 식각하여 상기 하부 구조물(3)을 노출시킬 수 있다. 여기서, 부분 식각된 게이트 전극들(24)은 제1 게이트 부분(도 12a의 124a)로 정의될 수 있고, 상기 리세스들을 채우는 금속성 물질은 제2 게이트 부분(도 12a의 124b)로 정의될 수 있다.
도 1, 도 2a 및 도 2b를 참조하면, 상기 분리 트렌치들(63)을 채우는 분리 구조물들(66)을 형성할 수 있다.
일 예에서, 상기 분리 구조물들(66)을 형성하는 것은 각각의 상기 분리 트렌치들(63)의 측벽을 덮는 제1 분리 패턴(68)을 형성하고, 각각의 상기 분리 트렌치들(63)을 채우는 제2 분리 패턴(70)을 형성하는 것을 포함할 수 있다. 상기 제1 분리 패턴(68)은 상기 제2 분리 패턴(70)과 상기 적층 구조물(18) 사이에 개재될 수 있다. 상기 제1 분리 패턴(68)은 절연성 물질로 형성될 수 있고, 상기 제2 분리 패턴(70)은 도전성 물질로 형성될 수 있다.
다른 예에서, 상기 분리 구조물들(66)은 절연성 물질로 형성될 수 있다.
상기 분리 구조물들(66) 및 상기 제1 상부 절연 층(60) 상에 제2 상부 절연 층(73)을 형성할 수 있다.
상기 제1 및 제2 상부 절연 층들(60, 73)을 관통하며 상기 수직 구조물(33a)과 전기적으로 연결되는 콘택 플러그(76)를 형성할 수 있다.
상기 콘택 플러그(76) 상에서 상기 콘택 플러그(76)와 전기적으로 연결되는 도전성 라인(79)을 형성할 수 있다. 이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1 : 반도체 소자 3 : 하부 구조물
15 : 불순물 영역 18, 118 : 적층 구조물
21 : 층간 절연 층 24 : 게이트 층(게이트 전극)
24S : 선택 게이트 라인 24W : 워드라인
27 : 절연성 분리 패턴 30 : 홀
33 : 수직 구조물 36 : 게이트 유전체 층
38 : 채널 반도체 층 39 : 버퍼 반도체 층
41 : 계면 층 43 : 버퍼 반도체 층
46 : 정보 저장 구조물 48 : 제1 가변 저항 층
50 : 제2 가변 저항 층 52a, 52b : 추가 가변 저항 층
55 : 코어 영역 57 : 패드 패턴
60 : 제1 상부 절연 층 63 : 분리 트렌치들
66 : 분리 구조물 73 : 제2 상부 절연 층
76 : 콘택 플러그 79 : 도전성 라인

Claims (20)

  1. 기판 상의 적층 구조물, 상기 적층 구조물은 제1 방향을 따라 교대로 적층된 게이트 전극들 및 절연 층들을 포함하고;
    상기 제1 방향으로 상기 적층 구조물을 관통하는 수직 개구부, 상기 수직 개구부는 채널 구조물을 포함하고; 및
    상기 기판 상의 불순물 영역을 포함하되,
    상기 채널 구조물은 상기 수직 개구부의 내벽 상의 반도체 층, 및 상기 반도체 층 상에서 공공(vacancy)을 포함하는 가변 저항 물질 층을 포함하고,
    상기 가변 저항 물질 층의 상기 공공의 농도는 상기 반도체 층에 가까운 상기 가변 저항 물질 층 내의 공공의 농도 보다 상기 채널 구조물의 중심에 가까운 상기 가변 저항 물질 층 내의 공공의 농도가 높도록 상기 가변 저항 물질 층의 폭을 따라 변화하고,
    상기 반도체 층은 상기 채널 구조물의 하부에서 상기 불순물 영역과 접촉하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 가변 저항 물질 층은 상기 반도체 층으로부터 상기 채널 구조물의 중심을 향하는 방향으로 상기 가변 저항 물질 층의 폭을 따라 점차적으로 증가하는 공공 농도를 갖는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 가변 저항 물질 층의 상기 증가하는 공공 농도는 상기 반도체 층으로부터 상기 채널 구조물의 중심을 향하는 방향으로 상기 가변 저항 물질 층의 폭을 따라 계단 프로파일을 갖는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 가변 저항 물질 층은 알루미늄 산화물 및 하프늄 산화물을 포함하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 채널 구조물의 상부면 상의 패드 패턴; 및
    상기 패드 패턴 상의 비트라인을 더 포함하되,
    상기 패드 패턴은 상기 반도체 층과 상기 비트라인을 전기적으로 연결하고,
    상기 패드 패턴은 적어도 상기 가변 저항 물질 층의 상부면을 덮는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 패드 패턴의 하부 및 상기 가변 저항 물질 층의 상부면 사이의 절연 층을 더 포함하되,
    상기 절연 층은 상기 패드 패턴의 하부 및 상기 가변 저항 물질 층의 상부면과 직접적으로 접촉하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 가변 저항 물질 층과 상기 반도체 층 사이의 버퍼 층을 더 포함하되,
    상기 버퍼 층은 비정질 실리콘을 포함하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 채널 구조물은 상기 채널 구조물의 중심의 코어 영역을 더 포함하고,
    상기 가변 저항 물질 층 및 상기 반도체 층은 상기 코어 영역과 상기 수직 개구부의 내벽 사이에 배치되고,
    상기 가변 저항 물질 층의 상기 공공의 농도는 상기 반도체 층에서 상기 코어 영역을 향하는 방향으로 증가하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 가변 저항 물질 층 및 상기 반도체 층의 각각은 상기 코어 영역의 전체 둘레(perimeter)를 감싸고, 평면도으로 보았을 때, 상기 가변 저항 물질 층의 상기 공공의 농도는 상기 반도체 층에서 상기 코어 영역까지 방사 방향(radial direction)으로 증가하는 반도체 소자.
  10. 기판 상의 적층 구조물, 상기 적층 구조물은 제1 방향을 따라 교대로 적층된 게이트 전극들 및 절연 층들을 포함하고;
    상기 제1 방향으로 상기 적층 구조물을 관통하는 수직 개구부, 상기 수직 개구부는 채널 구조물을 포함하고; 및
    상기 기판 상의 불순물 영역을 포함하되,
    상기 채널 구조물은 상기 수직 개구부의 내벽 상의 반도체 층, 상기 반도체 층 상의 가변 저항 물질 층, 및 상기 가변 저항 물질 층과 상기 반도체 층 사이의 버퍼 층을 포함하고,
    상기 버퍼 층 전체는 상기 반도체 층 보다 작은 그레인을 갖는 구조의 물질을 포함하고,
    상기 반도체 층은 상기 채널 구조물의 하부에서 상기 불순물 영역과 접촉하는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 버퍼 층의 두께는 상기 반도체 층의 두께 보다 작고,
    상기 버퍼 층은 비정질 실리콘을 포함하는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 가변 저항 물질 층은 전이 금속 산화물을 포함하고,
    상기 반도체 층은 폴리 실리콘을 포함하는 반도체 소자.
  13. 제 10 항에 있어서,
    상기 버퍼 층의 두께는 상기 반도체 층의 두께 보다 작고,
    상기 버퍼 층은 제1 폴리 실리콘을 포함하고,
    상기 가변 저항 물질 층은 전이 금속 산화물을 포함하고,
    상기 반도체 층은 상기 제1 폴리 실리콘 보다 큰 그레인을 갖는 제2 폴리 실리콘을 포함하는 반도체 소자.
  14. 제 10 항에 있어서,
    상기 가변 저항 물질 층의 공공의 농도는 상기 반도체 층에 가까운 상기 가변 저항 물질 층 내의 공공의 농도 보다 상기 채널 구조물의 중심에 가까운 상기 가변 저항 물질 층 내의 공공의 농도가 높도록 상기 가변 저항 물질 층의 폭을 따라 변화하는 반도체 소자.
  15. 제 10 항에 있어서,
    상기 버퍼 층과 상기 반도체 층 사이의 계면 층을 더 포함하되,
    상기 계면 층은 상기 반도체 층의 산화된 표면을 포함하는 반도체 소자.
  16. 불순물 영역을 포함하는 하부 구조물;
    상기 하부 구조물 상의 적층 구조물;
    상기 하부 구조물 상에서 상기 적층 구조물을 관통하는 분리 구조물들;
    상기 분리 구조물들 사이에서 상기 적층 구조물을 관통하는 개구부;
    상기 개구부 내의 수직 구조물;
    상기 수직 구조물 상에서 상기 수직 구조물과 전기적으로 연결된 콘택 플러그; 및
    상기 콘택 플러그 상에서 상기 콘택 플러그와 전기적으로 연결된 비트 라인을 포함하되,
    상기 적층 구조물은 서로 접촉하면서 교대로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하고,
    상기 수직 구조물은,
    상기 개구부의 측벽과 이격된 절연성의 코어 영역;
    상기 코어 영역의 측면 및 하부면을 덮는 반도체 층;
    상기 반도체 층의 외측면과 상기 게이트 전극들 사이의 게이트 유전체 층;
    상기 코어 영역과 상기 반도체 층 사이에 개재되며, 상기 코어 영역의 측면 및 바닥면을 덮는 정보 저장 구조물; 및
    상기 코어 영역의 상부면과 접촉하는 패드 패턴을 포함하고,
    상기 정보 저장 구조물의 상단은 상기 패드 패턴과 중첩하며 상기 패드 패턴과 접촉하고,
    상기 불순물 영역 및 상기 패드 패턴은 N형의 도전형을 갖는 도우프트 실리콘으로 형성되고,
    상기 콘택 플러그는 상기 패드 패턴과 접촉하고,
    상기 정보 저장 구조물은 공공을 갖는 가변 저항 물질 층을 포함하고,
    상기 가변 저항 물질 층은 상기 반도체 층에 가까운 제1 가변 저항 물질 층 및 상기 코어 영역에 가까운 제2 가변 저항 물질 층을 포함하고,
    상기 제1 가변 저항 물질 층의 공공 농도는 상기 제2 가변 저항 물질 층의 공공 농도 보다 높은 반도체 소자.
  17. 제 16 항에 있어서,
    상기 정보 저장 구조물은 셋 상태의 제1 저항을 갖는 제1 영역 및 리셋 상태의 제2 저항을 갖는 제2 영역을 포함하고,
    상기 제1 저항은 상기 제2 저항 보다 낮고,
    상기 정보 저장 구조물은, 프로그램 동작 시에, 상기 반도체 층 내에서 상기 제1 가변 저항 물질 층 내로 프로그램 전류가 흐르기 시작하는 상기 반도체 층과 상기 제1 가변 저항 물질 층 사이의 제1 경계, 상기 제1 가변 저항 물질 층 내에서 상기 제2 가변 저항 물질 층 내로 상기 프로그램 전류가 흐르기 시작하는 제2 경계, 상기 제2 가변 저항 물질 층 내에서 상기 제1 가변 저항 물질 층 내로 흐르기 시작하는 제3 경계, 상기 제1 가변 저항 물질 층 내부를 통과하여 상기 반도체 층으로 흐르기 시작하는 상기 제1 가변 저항 물질 층과 상기 반도체 층 사이의 제4 경계를 갖고,
    상기 정보 저장 구조물의 상기 제1 영역은 상기 제1 경계와 상기 제2 경계 사이의 상기 제1 가변 저항 물질 층 내에 형성된 제1 필라멘트, 상기 제2 경계와 상기 제3 경계 사이의 상기 제2 가변 저항 물질 층 내에 형성된 제2 필라멘트 및 상기 제3 경계와 상기 제4 경계 사이의 상기 제1 가변 저항 물질 층 내에 형성된 제3 필라멘트를 포함하고,
    상기 제1 필라멘트, 상기 제2 필라멘트 및 상기 제3 필라멘트는 서로 연결되고,
    상기 제1 필라멘트 내에서, 상기 제1 경계와 인접하는 상기 제1 필라멘트의 영역은 상기 제2 경계와 인접하는 상기 제1 필라멘트의 영역 보다 공공 농도가 높고,
    상기 제2 필라멘트 내에서, 상기 제2 경계와 인접하는 상기 제2 필라멘트의 영역은 상기 제3 경계와 인접하는 상기 제2 필라멘트의 영역 보다 공공 농도가 높고,
    상기 제3 필라멘트 내에서, 상기 제3 경계와 인접하는 상기 제3 필라멘트의 영역은 상기 제4 경계와 인접하는 상기 제3 필라멘트의 영역 보다 공공 농도가 높은 반도체 소자.
  18. 제 16 항에 있어서,
    상기 정보 저장 구조물은 셋 상태의 제1 저항을 갖는 제1 영역 및 리셋 상태의 제2 저항을 갖는 제2 영역을 포함하고,
    상기 제1 저항은 상기 제2 저항 보다 낮고,
    상기 정보 저장 구조물은, 프로그램 동작 시에, 상기 반도체 층 내에서 상기 제1 가변 저항 물질 층 내로 프로그램 전류가 흐르기 시작하는 상기 반도체 층과 상기 제1 가변 저항 물질 층 사이의 제1 경계, 상기 제1 가변 저항 물질 층 내에서 상기 제2 가변 저항 물질 층 내로 상기 프로그램 전류가 흐르기 시작하는 제2 경계, 상기 제2 가변 저항 물질 층 내에서 상기 제1 가변 저항 물질 층 내로 흐르기 시작하는 제3 경계, 상기 제1 가변 저항 물질 층 내부를 통과하여 상기 반도체 층으로 흐르기 시작하는 상기 제1 가변 저항 물질 층과 상기 반도체 층 사이의 제4 경계를 갖고,
    상기 정보 저장 구조물의 상기 제1 영역은 상기 제1 경계와 상기 제2 경계 사이의 상기 제1 가변 저항 물질 층 내에 형성된 제1 필라멘트, 상기 제2 경계와 상기 제3 경계 사이의 상기 제2 가변 저항 물질 층 내에 형성된 제2 필라멘트 및 상기 제3 경계와 상기 제4 경계 사이의 상기 제1 가변 저항 물질 층 내에 형성된 제3 필라멘트를 포함하고,
    상기 제1 필라멘트, 상기 제2 필라멘트 및 상기 제3 필라멘트는 서로 연결되고,
    상기 제1 필라멘트 내에서, 상기 제1 경계와 인접하는 상기 제1 필라멘트의 영역은 상기 제2 경계와 인접하는 상기 제1 필라멘트의 영역 보다 공공 농도가 낮고,
    상기 제3 필라멘트 내에서, 상기 제3 경계와 인접하는 상기 제3 필라멘트의 영역은 상기 제4 경계와 인접하는 상기 제3 필라멘트의 영역 보다 공공 농도가 높은 반도체 소자.
  19. 제 16 항에 있어서,
    상기 하부 구조물은 하부 베이스, 상기 하부 베이스 상의 주변 회로 영역, 상기 주변 회로 영역 상의 상부 베이스를 포함하고,
    상기 하부 베이스는 반도체 기판이고,
    상기 상부 베이스는 폴리 실리콘, 금속 및 금속 실리사이드 중 적어도 하나를 포함하고,
    상기 불순물 영역은 상기 상부 베이스 상에 배치되는 반도체 소자.
  20. 제 16 항에 있어서,
    상기 반도체 층과 상기 정보 저장 구조물 사이의 버퍼 층; 및
    상기 반도체 층과 상기 버퍼 층 사이의 계면 층을 더 포함하고,
    상기 버퍼 층은 상기 반도체 층의 두께 보다 작은 두께를 갖고,
    상기 반도체 층은 제1 실리콘으로 형성되고,
    상기 버퍼 층은 제1 실리콘의 그레인(grain) 보다 작은 그레인을 갖는 제2 실리콘으로 형성되고,
    상기 계면 층은 상기 코어 영역과 마주보는 상기 반도체 층의 표면을 산화시키어 형성된 상기 반도체 층의 산화물이고,
    상기 계면 층의 두께는 상기 버퍼 층의 두께 보다 작은 두께를 갖는 반도체 소자.
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