JP5396544B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP5396544B2
JP5396544B2 JP2012532845A JP2012532845A JP5396544B2 JP 5396544 B2 JP5396544 B2 JP 5396544B2 JP 2012532845 A JP2012532845 A JP 2012532845A JP 2012532845 A JP2012532845 A JP 2012532845A JP 5396544 B2 JP5396544 B2 JP 5396544B2
Authority
JP
Japan
Prior art keywords
state
layer
semiconductor
resistance value
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012532845A
Other languages
English (en)
Other versions
JPWO2012032730A1 (ja
Inventor
佳孝 笹子
浩行 峯邑
小林　　孝
俊通 新谷
悟 半澤
勝治 木下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2012532845A priority Critical patent/JP5396544B2/ja
Publication of JPWO2012032730A1 publication Critical patent/JPWO2012032730A1/ja
Application granted granted Critical
Publication of JP5396544B2 publication Critical patent/JP5396544B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は半導体記憶装置に関する。
近年、記録材料にカルコゲナイド材料を用いた相変化メモリ（特許文献１、２）が盛んに研究されている。相変化メモリのメモリ構造は、記録材料を金属電極で挟んだものである。相変化メモリは、電極間の記録材料が異なる抵抗状態をもつこと利用し情報を記憶する抵抗変化型メモリである。
相変化メモリは、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは、素子の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することで行う。
相変化メモリでは電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることによりデータ書き換え行う。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより行う。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料を結晶化温度に保持するのに十分な電流を長時間流すことで行う。この相変化メモリは、微細化を進めると相変化膜の状態を変化させるために必要となる電流が小さくなるため、原理上、微細化に向いているため、研究が盛んに行われている。
これらの抵抗変化型素子を利用したメモリを高集積化する方法として、特許文献３にゲート電極材料と絶縁膜を複数ずつ交互に積層した積層構造に全層を貫く複数の貫通孔を一括加工で形成し、貫通孔の内側にゲート絶縁膜、チャネル層、相変化膜を成膜し加工する構成が開示されている。
特開２００４−２７２９７５号公報 特開２００５−２６００１４号公報 特開２００８−１６０００４号公報
相変化メモリなどの抵抗変化型素子を用いた半導体記憶装置のデータ書込み転送レートを高速にするためには、複数のメモリセルに並列に、すなわち、同時に書込みを行う方法が有効である。並列に書込みを行うメモリセル数を多くすればするほど、書込み転送レートを向上することが可能である。しかしながら従来用いられていた書込み方法では、同時に書込みを行うメモリセル数に比例して半導体記憶装置全体の書込み時消費電流が増大するため並列度の向上による高速化に限界があった。そこで、本発明の１つめの目的は、半導体記憶装置の消費電流を増大させることなく同時に書換えるメモリセル数を増加させ、書込みが高速な半導体記憶装置を提供することにある。
また、従来の相変化メモリの書換え方法では、リセット状態の素子抵抗が高くなり過ぎると、引き続き行うセット動作の際に素子に電流を流して結晶化させるのに十分なジュール熱を発生させるために高電圧が必要になった。このため、セット動作に必要な電圧が半導体記憶装置の発生可能な電圧を上回り、セット動作ができなくなる不具合があった。そこで、本発明の２つめの目的は、リセット状態の抵抗が高くてもセット動作を安定して行うことが可能な半導体記憶装置を提供することにある。
さらに、従来の相変化メモリの書込み方法では書込み時に、書込み対象のメモリセル、電流を書込み対象のメモリセルに伝える配線などで発生した熱が、書込み対象ではない周囲のメモリセルに伝達し誤書込みを生じさせるという問題があった。メモリセルを高集積化すると、メモリセル間距離、配線／メモリセル間距離が小さくなるために、誤書込みの頻度が大きくなるので、半導体記憶装置の高集積化を妨げる要因となっていた。そこで、本発明の３つめの目的は、メモリセルへの書込みの際に生じる誤書込みを抑制した半導体記憶装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本発明による課題を解決する手段のうち、代表的なものを説明すれば、以下の通りである。
半導体記憶装置であって、第１ワード線と、前記第１ワード線と交差する方向に延伸する第１ビット線と、それぞれが、電流により記憶情報が書き込まれる第１記憶素子と、そのソース―ドレイン経路が前記第１記憶素子に並列に接続される第１トランジスタと、を具備し、前記第１ワード線と前記第１ビット線の間に設けられるＮ個（Ｎは３以上の整数）の第１メモリセルと、を有し、前記Ｎ個の前記第１記憶素子のそれぞれは、互いに直列に接続され、前記第１トランジスタの抵抗値は、第１の状態においては前記第１記憶素子よりも低く、第２の状態においては前記第１記憶素子よりも高く、前記Ｎ個の前記第１記憶素子の全てに第１の値を記憶した状態で、前記Ｎ個の前記第１トランジスタのうちＭ個（Ｍは２以上前記Ｎ未満の整数）を前記第２の状態にし、残りの（Ｎ−Ｍ）個を前記第１の状態にし、前記第１ワード線と前記第１ビット線の間に、前記Ｍ個の前記第１記憶素子に前記第１の値とは異なる第２の値を記憶するための第１電位差を印加する制御を行うことを特徴とする。
または、半導体記憶装置であって、半導体基板の上方に設けられる第１選択線と、前記第１選択線の上方に設けられ前記第１選択線と交差する方向に延伸する第２選択線と、前記半導体基板の上方に絶縁膜を介して積層されるＮ個（Ｎは３以上の整数）の第１半導体層と、前記Ｎ個の第１半導体層の側面に沿って設けられる第１ゲート絶縁膜層と、前記第１ゲート絶縁膜層の側面のうち前記第１半導体層の設けられていない側に沿って設けられ、前記第１選択線及び前記第２選択線と電気的に接続される第１チャネル層と、前記第１チャネル層の側面のうち前記第１ゲート絶縁膜層の設けられていない側に沿って設けられ、前記第１選択線及び前記第２選択線と電気的に接続され、流れる電流によって抵抗値が変化する材料を含む第１抵抗変化材料層と、を有し、前記第１チャネル層と前記第１抵抗変化材料層のうち前記第１半導体層と隣接する部分の抵抗値を比較すると、隣接する前記第１半導体層に第１電位が印加されている場合は前記第１チャネル層側の抵抗値が前記第１抵抗変化材料層側の抵抗値よりも小さく、隣接する前記第１半導体層に第２電位が印加されている場合は前記第１チャネル層側の抵抗値が前記第１抵抗変化材料層側の抵抗値よりも大きく、前記第１抵抗変化材料層のうち前記Ｎ個の前記第１半導体層と隣接する部分の抵抗値が第１抵抗値の状態で、前記Ｎ個の第１半導体層のうちＭ個（Ｍは２以上前記Ｎ未満の整数）に前記第２電位を、残りの（Ｎ−Ｍ）個に前記第１電位を印加し、その後、前記第１選択線と前記第２選択線の間に、前記第１抵抗変化材料層のうち前記第２電位を印加された前記第１半導体層に隣接する部分の抵抗値を第２抵抗値へと変化させる第３電位差を印加する制御を行うことを特徴とする。
本発明により、高信頼な半導体記憶装置を提供することができる。
本発明の実施例１の半導体記憶装置の一部断面図である。 本発明の実施例１の半導体記憶装置の一部立体模式図である。 本発明の実施例１のメモリセルアレイの立体模式図である。 本発明の相変化メモリの高抵抗化、および低抵抗化動作を説明する図である。 メモリセルアレイのリセット動作、セット動作、読出し動作の従来例を説明する図である。 メモリセルアレイのリセット動作、セット動作、読出し動作の従来例を説明する図である。 本発明の実施例１の半導体記憶装置にデータ書込み前に行うセット動作を説明する図である。（ａ）は選択チェインの１層目と３層目に対する同時セット動作、（ｂ）は選択チェインの２層目と４層目に対する同時セット動作を説明している。 図７の動作に引き続いて行う本発明の実施例１の半導体記憶装置に対するリセット動作によるデータ書込みを説明する図である。 本発明の実施例１の半導体記憶装置にデータ書込み前に行うリセット動作を説明する図である。（ａ）は選択チェインの１層目と３層目に対する同時リセット動作、（ｂ）は選択チェインの２層目と４層目に対する同時リセット動作を説明している。 図９の動作に引き続いて行う本発明の実施例１の半導体記憶装置に対するセット動作によるデータ書込みを説明する図である。 本発明の実施例１の半導体記憶装置の一部立体模式図である。 本発明の実施例１のメモリセルアレイの立体模式図である。 図１１、１２のメモリセルアレイのリセット動作、セット動作、読出し動作の従来例を説明する図である。 図１１、１２のメモリセルアレイのリセット動作、セット動作、読出し動作の従来例を説明する図である。 本発明の実施例１の半導体記憶装置にデータ書込み前に行うセット動作を説明する図である。（ａ）は選択チェインの１層目と３層目に対する同時セット動作、（ｂ）は選択チェインの２層目と４層目に対する同時セット動作を説明している。 図１５の動作に引き続いて行う本発明の実施例１の半導体記憶装置に対するリセット動作によるデータ書込みを説明する図である。 本発明の実施例１の効果を示した図である。（ａ）は単位消費電流当り、および単位時間当りのデータ転送レートの向上効果（ｂ）は誤書込み確率低減効果を示している。 本発明の実施例２のセット動作を説明する図である。 本発明の実施例２のセット動作を説明する図である。 本発明の実施例２の半導体記憶装置の一部断面図である。 本発明の実施例２の半導体記憶装置の一部立体模式図である。 図２０、２１のメモリセルアレイのリセット動作、セット動作、読出し動作の従来例を説明する図である。 本発明の実施例２のセット動作を説明する図である。 本発明の実施例３のセット動作を説明する図である。 従来方式の動作とディスターブを説明する図である。 本発明の実施例４の書換え動作を説明する図である。（ａ）データ書込みの前にアレイ内全チェインセル一括セット動作を行わない場合（ｂ）データ書込みの前にアレイ内全チェインセル一括セット動作を行う場合を説明している。 本発明の実施例４の効果を説明する図である。
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施例に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることをあらかじめ述べておく。
＜本願発明のデバイス構造＞
図１は本発明の実施例１の半導体記憶装置の一部断面図であり、メモリセルアレイ、配線、コンタクトの一部が示されている。半導体基板１上に形成された素子分離溝ＳＴＩ、トランジスタのゲートＧＡＴＥ、ゲート絶縁膜ＧＯＸ、拡散層ＤＩＦ、層間絶縁膜ＩＬＤ１、ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、ＩＬＤ５、ＩＬＤ６、配線層Ｍ１、Ｍ２、半導体基板上のデバイスとＭ１とを接続するコンタクト孔Ｃ１、Ｍ１とＭ２を接続するコンタクト孔Ｃ２、金属配線からなるワード線２、ｐ型不純物がドープされたポリシリコン層４０ｐと低濃度の不純物がドープされたポリシリコン層５０ｐとｎ型不純物がドープされたポリシリコン層６０ｐからなるポリシリコンダイオードＰＤ、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、ゲートポリシリコンに給電するための金属配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ＳＴＧＬ１、ＳＴＧＬ２、金属配線からなるビット線３、ビット線３と半導体基板１上に形成された回路とを接続するコンタクト孔ＢＬＣ、ポリシリコンダイオードＰＤとゲートポリシリコン層２１の間の絶縁膜層１１、ゲートポリシリコン層間の絶縁膜層１２、１３、１４、１５、ゲートポリシリコン層６１ｐとビット線３の間の絶縁膜７１から構成される部分が図１に示されている。
図２は実施例１の半導体記憶装置の一部立体模式図である。図２には、メモリセルアレイ、配線、コンタクトの一部が示されている。金属配線からなるワード線２、ワード線２と半導体基板１上の回路とを接続するコンタクト孔ＷＬＣ、ｐ型不純物がドープされたポリシリコン層４０ｐと低濃度の不純物がドープされたポリシリコン層５０ｐとｎ型不純物がドープされたポリシリコン層６０ｐからなるポリシリコンダイオードＰＤ、メモリセルのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、選択トランジスタのゲートポリシリコン層６１ｐ、メモリセルのゲートポリシリコン層に給電するための金属配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、選択トランジスタのゲートポリシリコン層６１ｐに給電するための金属配線ＳＴＧＬ１とＳＴＧＬ２、メモリセルのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４をそれぞれ接続するコンタクトＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、選択トランジスタのゲートポリシリコン層６１ｐと配線ＳＴＧＬ１を接続するコンタクトＳＴＧＣ１、金属配線からなるビット線３、ビット線３と半導体基板１上の回路とを接続するコンタクト孔ＢＬＣ、ポリシリコンダイオードＤＰとゲートポリシリコン層２１ｐの間の絶縁膜層１１、ゲートポリシリコン層間の絶縁膜層１２、１３、１４、１５、ゲートポリシリコン層６１ｐとビット線３の間の絶縁膜７１から構成される部分が図２に示されている。
図示されていないが、配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４はそれぞれＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４を介して半導体基板１上に形成された周辺回路と接続されている。また、配線ＳＴＧＬ１、ＳＴＧＬ２はそれぞれＳＴＧＬＣ１、ＳＴＧＬＣ２を介して周辺回路と接続されている。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐはそれぞれ一本おきに共通に接続されるように図示されている。その詳細は以下のようになる。
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐはそれぞれ、メモリアレイＭＡの部分（図３において後述する）における同一平面上に、複数本のストライプパタンをなすように形成される。この複数本のゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐのうち、奇数本目は、メモリアレイＭＡに対し図２で言うところの手前側で短絡され、互いに共通に接続されることになる。
これに対し、複数本のゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐのうち偶数本目は、図２においては他の配線とは接続されず、それぞれ孤立しているようにも見える。しかし、このストライプパタンは、図２では見えないが、メモリアレイＭＡのワード線方向の反対側で同様に接続されている。
その上で、各ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐは、コンタクトＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、ＳＴＧＣ２を介して、ゲート線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ＳＴＧＬ２とそれぞれ接続されている。図２では、各ゲートポリシリコン層のうち奇数本目側が、メモリアレイＭＡの手前側でコンタクトを介してゲート線と接続されている様子しか見えない。しかし、図２では図示されない偶数本目についても、メモリアレイＭＡの反対側で、コンタクトを介してゲート線に接続される接続関係について、奇数本目と同様である。
したがって、メモリセルのゲートポリシリコン層２１ｐは、隣り合うストライプパタンが奇数本目か偶数本目かの別を問わず、全て同一の配線ＧＬ１に接続され、互いに短絡されることになる。従って、ＧＬ１に所定の電位を印加すると、ゲートポリシリコン層２１ｐは全て、同一の当該印加した電位になる。すなわち、ＧＬ１によって、ゲートポリシリコン層２１ｐと同一平面上内にあるセルを全て、一括して選択又は非選択することができる。ゲートポリシリコン層２２ｐ、２３ｐ、２４ｐも同様である。よって、係る接続関係によって、後述するメモリアレイＭＡにおいて、ｚ軸方向（高さ方向）の選択セル／非選択セルを決定することができるのである。
これに対し、選択トランジスタのゲートポリシリコン層６１ｐは、奇数本目と偶数本目が同一の配線に接続されない。すなわち、奇数本目は配線ＳＴＧＬ１、偶数本目はＳＴＧＬ２、というように、ストライプの１つ置きにそれぞれ互いに絶縁された２つの配線ＳＴＧＬ１、ＳＴＧＬ２に接続され、独立に電圧を印加することができる。係る接続関係により、上述したゲート線ＧＬによって一括して選択されたｚ軸方向で同一高さのセルのうち、奇数個目のセルか偶数個目のセルかを特定することができる。
ここで、ゲートポリシリコン層２１ｐは結果として全て短絡されることになるのだから、奇数本目と偶数本目とを別々に短絡した上でコンタクトＧＣ１及びゲート線ＧＬ１を介して短絡するのではなく、奇数本目か偶数本目かを問わず短絡したポリシリコン層を形成してしまえばいいようにも思える。しかし、上述のように奇数本目と偶数本目とを独立して短絡し、それらの間はコンタクト及びゲート線を介して短絡することで、ゲートポリシリコン層２１ｐ（及び２２ｐ、２３ｐ、２４ｐ）と６１ｐとを同一形状とすることができる。そのため、これらのゲートポリシリコン層は全て同一のマスクで作成可能となり、製造コストを大幅に削減することが可能となるのである。
図３は図２のうち、特にメモリアレイＭＡの部分を抜き出して示した図である。複数のワード線２の上にポリシリコンダイオードＰＤがワード線２の延在方向に周期的に形成されている。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜は、ワード線２の延在方向と平行な方向にストライプ状にパターニングされている。このパタンは、加工時にゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜が残るライン部分と、加工時にゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜が除去されるスペース部分からなる。スペース部分は、最終的には図３に示す通り、ゲート絶縁膜９、チャネルポリシリコン層８ｐ、相変化材料層７、層間絶縁膜９１等で充填されることになり、空間が残る訳ではない。しかし、以下の説明では簡単のため、「ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜が除去」される領域を、（最終的に他の材料で充填されるとしても）スペース部分と呼ぶ。
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のストライプのライン部分がワード線間スペースの直上に、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のストライプのスペース部分がワード線の直上に配置されている。ビット線３はワード線２と垂直な方向に延在するストライプ形状で、絶縁膜７１上にｎ型ポリシリコン３８ｐを介して配置されている。
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分のビット線３の下部では、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐの側壁、絶縁膜層１１、１２、１３、１４の側壁と絶縁膜１５の側壁の下部にはゲート絶縁膜９、チャネルポリシリコン層８ｐ、絶縁膜層１０、相変化材料層７が順に積層される。絶縁膜層１０は、相変化材料層７とチャネルポリシリコン層８ｐ間の拡散を防止するための層である。両面の相変化材料層７の間には絶縁膜層９１が埋め込まれている。絶縁膜層１５の側壁の上部とゲートポリシリコン層６１ｐ、絶縁膜層７１の下部ではゲート絶縁膜層９、チャネルポリシリコン層８ｐが積層されている。両面のチャネルポリシリコン層８ｐ間には絶縁膜層９２が埋め込まれていて、絶縁膜層７１の上部ではゲート絶縁膜層９、チャネルポリシリコン層３８ｐが積層されている。両面のチャネルポリシリコン層８ｐ間には絶縁膜層９２が埋め込まれている。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分のビット線３の下部の底部では、ポリシリコン層６ｐの上表面とチャネルポリシリコン層８ｐが接触している。ビット線３とポリシリコンダイオードＰＤは、ポリシリコン層３８ｐ、チャネルポリシリコン層８ｐ、ポリシリコンダイオードＰＤを介して、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜の両側の側面で繋がっている。
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分、かつ、ビット線３のスペース部分の下部では、チャネルポリシリコン層８ｐ、３８ｐ、相変化材料層７、絶縁膜層１０は除去されていて、ワード線２上のポリシリコンダイオードＰＤのスペース部分になっている。見易さのために図３では省いているが、このスペース部分には、絶縁膜３２が埋め込まれる。即ち、チャネルポリシリコン層８ｐ、３８ｐ、相変化材料層７、絶縁層１０は、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜、と、絶縁層３２で囲まれた領域に形成される。
本発明の半導体記憶装置は、相変化材料層７に含まれるＧｅ２Ｓｂ２Ｔｅ５などの相変化材料がアモルファス状態と結晶状態とで抵抗値が異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは抵抗変化型素子の両端に電位差を与え、素子に流れる電流を測定することで、素子の高抵抗状態と低抵抗状態とを判別することで行える。
＜相変化材料の温度特性＞
図４は、本発明の実施例１の相変化メモリの書換え動作時の記録層の温度変化を示した図である。相変化材料を高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、すなわちセット動作、逆に低抵抗の状態である結晶状態から高抵抗の状態であるアモルファス状態に変化させる動作、すなわちリセット動作は、図４のような温度変化を相変化材料に与えることで行う。具体的には、アモルファス状態の相変化材料は結晶化温度以上に加熱し１０−６秒程度以上保持することで結晶状態にすることができる。また、結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することでアモルファス状態にすることができる。
＜１セルずつ書き換える際の動作原理＞
図５では、本実施例１のメモリセルアレイＭＡの一部分を抜き出して示している。また、ゲートポリシリコン層２１ｐにおける上面図及び等価回路図と並べて示している。絶縁膜層３１は、図２と図３では分かりやすさのために省いていたが、ＰＤ間スペースに埋め込まれた絶縁膜である。
このようなトランジスタと相変化素子が並列接続されたメモリセルが直列に接続されたセル、すなわちチェインセルでは、例えば以下のような動作を行うことができる（以下の説明で、単に「０Ｖ」と言った場合には、リセット動作時、セット動作時、読み出し動作時のどの場合でも０Ｖを印加することを意味する）。選択セルＳＭＣが接続されているゲート線ＧＬ１には０Ｖを印加し、チャネルポリシリコン層８ｐをチャネルとするトランジスタをＯＦＦ状態にする。選択セルＳＭＣが接続されていないゲート線ＧＬ２、ＧＬ３、ＧＬ４には５Ｖを印加し、トランジスタをＯＮ状態にする。ビット線ＢＬ１には０Ｖ、ワード線ＷＬ１にはリセット動作時、セット動作時、読み出し動作時にそれぞれ４、３、２Ｖを印加する。選択トランジスタのゲートポリシリコンは、ＳＭＣと接続されている側のゲート、すなわちＳＴＧＬ１に５ＶさせトランジスタをＯＮ状態にする。ＳＭＣが接続されていない側のゲート、すなわちＳＴＧＬ２には０Ｖを印加しトランジスタをＯＦＦ状態にする。非選択セルＵＳＭＣ１ではトランジスタがＯＮ状態でチャネルの抵抗が低くなり、またＯＮ状態になっているＳＴＧＬ１のチャネルポリシリコン層８ｐも抵抗が低くなっている。ＵＳＭＣ１部分での相変化材料層７の状態によらず、ほぼ同じ電流が流れるようにすることができる。ＳＭＣではトランジスタがＯＦＦ状態であるため電流は相変化材料層７を流れる。リセット動作、セット動作時には、ＳＭＣで相変化材料層７を流れる電流によって相変化材料７の抵抗値を変化させて動作を行う。読出し動作時には、ＳＭＣで相変化材料層７を流れる電流値を判定し動作を行う。非選択セルＵＳＭＣ２、非選択セルＵＳＭＣ３のトランジスタはそれぞれＳＭＣ、ＵＳＭＣ１のトランジスタとゲート電圧が共通なので、ＵＳＭＣ２のトランジスタはＯＦＦ状態、ＵＳＭＣ３のトランジスタはＯＮ状態である。ＳＴＧＬ２がゲートポリシリコン層６１ｐに接続された選択トランジスタはＯＦＦ状態であるので、ＵＳＭＣ２、ＵＳＭＣ３を経由した電流は流れない。したがって相変化材料層７に電流が流れるのはＳＭＣだけになり、選択的な動作が可能である。なお、相変化素子の上面からの形状を説明するために、図５に、縦型チェインメモリの水平面での断面図を併せて示している。
図６では、リセット動作、セット動作、読出し動作を行う際の、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ゲート配線ＳＴＧＬ１、ＳＴＧＬ２の電位の関係を示している。
図５と同様に、ＷＬ１の電位、４／３／２Ｖはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。図６の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。ビット線側がＢＬ２、ＢＬ３、またはＢＬ４と接続されワード線側がＷＬ１と接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時には共に４Ｖ、セット動作時には共に３Ｖ、読み出し動作時には共に２Ｖであり、電位差がないので電流が流れない。またビット線側がＢＬ１、ワード線側がＷＬ２またはＷＬ３と接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時、セット動作時、読み出し動作時に共に０Ｖであり、電位差がないので電流が流れない。またビット線側がＢＬ２、ＢＬ３、またはＢＬ４、ワード線側がＷＬ２またはＷＬ３と接続された縦型チェインメモリでは、リセット動作時にはワード線とビット線にそれぞれ０Ｖと４Ｖ、セット動作時にはワード線とビット線にそれぞれ０Ｖと３Ｖ、読出し動作時にはワード線とビット線にそれぞれ０Ｖと２Ｖが印加される。縦型チェインメモリを選択するポリシリコンダイオードＰＤの逆バイアス方向に電圧が印加される。ポリシリコンダイオードＰＤの逆バイアス方向のオフ電流は十分低減するように作製可能である。
ビット線側がＢＬ１、ワード線側がＷＬ１に接続された縦型チェインメモリだけ、ＰＤに順バイアスが印加され電流が流れるようにできる。図５で説明した方法により縦型チェイン内のＳＭＣを選択し動作させることができるので、結果メモリアレイ内のＳＭＣを選択して動作させることができる。
＜複数セルの同時書き換え＞
さらに、より消費電流を低減したメモリセルのセット・リセット動作を、以下のように行うことができる。
＜全てのセルをセット状態にする方法＞
チェインメモリのデータの書き換えを行う際に、まず、個々のチェインメモリのセルを全てセット状態にする。この際の方法としては、例えば図５に示す方法で1つずつセルをセット状態にすることもできるが、図７（ａ）（ｂ）のようにチェイン内のセルを同時に複数個選択しセット動作を行うこともできる。図７（ａ）の動作で選択したチェインセルの奇数番目のセルを選択して同時にセット動作を行い、図７（ｂ）の動作で選択したチェインセルの偶数番目のセルを選択して同時にセット動作を行う。
このように、奇数番目のセルを選択してその後偶数番目のセルを選択する、という風に、隣接するセルが同時にセットされないような書き込みをするのは、以下に述べる理由からである。例えば、注目するチェインの奇数番目のゲート２１ｐと偶数番目のゲート２２ｐに対応するセルに対して同時にセット動作を行なう場合、２つのセルを形成するゲート２１ｐの標高の相変化材料７、ゲート２２ｐの標高の相変化材料７に対して電流が流れるだけではなく、２つのセル間の境界部の相変化材料７、すなわち絶縁膜１２の標高にある相変化材料７にも下端から上端まで全体に電流が流れ、この部分の抵抗が下がり過ぎてしまう恐れがある。抵抗値が下がり過ぎると、書換えによりセル部分の相変化材料の抵抗値を同じにしてもチェイン全体の抵抗値が変わってしまうため、誤り読出しにより信頼性が低下したり、またそれを防ぐための制御を行う回路の追加が必要になりコストが増加したりするなどの課題がある。絶縁膜１２の標高にある相変化材料７の下端から上端まで電流が流れないように書き込むことで、係る課題を解決することができる。そのために、当該絶縁膜１２の直上と直下の２つのセル、すなわち、互いに隣接するセルを同時に書き換えない制御が有効となる。
一度にセット動作を行うセルを、より少なく（例えばｍ層ずつ（ｍ≧２））する制御も可能である。この場合も、互いに隣接するセルは同時に書き換えないので、上述の課題を解決することが可能である。但し、一度にセットするセル数が相対的に減少するため、セット動作はより長時間になる。以上を踏まえると、「隣接するセルを同時に書き変えない」という要請の下で、一度に書き換えるセルの数を最も多くできるのは、上述した奇数番目のセルと偶数番目のセルを交互にセット動作する制御方法である。
一方、奇数番目のセルと偶数番目のセルに対して別々にセット動作を行なうのではなく、奇数番目と偶数番目のセルに対して同時にセット動作を行なうこともできる。この場合、上述した絶縁膜１２の標高にある相変化材料の書き換えの問題や、セット動作時に必要なワード線電圧が大きくなる問題もあるが、同時にセット動作を行なうセル数が多くなればなるほどセット動作を短時間で行なえるようになるという効果がある。
このように、複数のセルに対し同時にセット動作を行うことで、１つずつセット動作を行う場合と比較して短時間で全てのセルをセット状態にすることができる。また直列に接続されたセルを同時に選択してセット動作しているので、必要な電流は１つのセルをセット動作する場合と比較して増加することは無い。なお、図７（ａ）（ｂ）では奇数番目の層と偶数番目の層に分けてセット動作を行った。しかし、セット動作を行う方法はこれだけには限られず、例えば全ての層を同時にセット動作させることや、ｍ層ずつ（ｍ≧２）下から順にセット動作させることなども可能である点は、上述した通りである。
＜所定のセルをリセット状態にすることで、データを書き込む方法＞
データの書込みの際には、データパタンに応じて、セルに対してリセット動作のみを行う。この際、図８に示すようにチェイン内の複数のセルに対して、同時にリセット動作を行う。図８では１番目の層と３番目の層が同時選択されている例を示している。図８で、複数の選択セルＳＭＣが接続されているゲート線ＧＬ１、ＧＬ３には０Ｖを印加し、チャネルポリシリコン層８ｐをチャネルとするトランジスタをＯＦＦ状態にする。選択セルＳＭＣが接続されていないゲート線ＧＬ２、ＧＬ４には５Ｖを印加し、トランジスタをＯＮ状態にする。ビット線ＢＬ１には０Ｖ、ワード線ＷＬ１にはリセット動作に必要な電圧、例えば５Ｖを印加する。選択トランジスタのゲートポリシリコンは、ＳＭＣと接続されている側のゲート、すなわちＳＴＧＬ１に５Ｖを印加しトランジスタをＯＮ状態にする。ＳＭＣが接続されていない側のゲート、すなわちＳＴＧＬ２には０Ｖを印加しトランジスタをＯＦＦ状態にする。非選択セルＵＳＭＣ１ではトランジスタがＯＮ状態でチャネルの抵抗が低くなり、またＯＮ状態になっているＳＴＧＬ１のチャネルポリシリコン層８ｐも抵抗が低くなっている。ＵＳＭＣ１部分での相変化材料層７の状態によらず、ほぼ同じ電流が流れるようにすることができる。ＳＭＣではトランジスタがＯＦＦ状態であるため電流は相変化材料層７を流れる。ＳＭＣで相変化材料層７を流れる電流によって相変化材料７の抵抗値を変化させてリセット動作を行う。非選択セルＵＳＭＣ２、非選択セルＵＳＭＣ３のトランジスタはそれぞれＳＭＣ、ＵＳＭＣ１のトランジスタとゲート電圧が共通なので、ＵＳＭＣ２のトランジスタはＯＦＦ状態、ＵＳＭＣ３のトランジスタはＯＮ状態である。ＳＴＧＬ２がゲートポリシリコン層６１ｐに接続された選択トランジスタはＯＦＦ状態であるので、ＵＳＭＣ２、ＵＳＭＣ３を経由した電流は流れない。したがって相変化材料層７に電流が流れるのはＳＭＣだけになり、選択的な動作が可能である。このようにすることで、一度の動作で複数のセルへの書込みが可能になるため、データ転送レートを向上することができる。また、直列に接続されたセルを同時選択するので、チェイン内の複数のセルのリセット動作を行っても、必要な電流は１つのセルへのリセット動作の場合と変わらない。したがって、消費電流当りのデータ転送レートも向上することができる。なお、書込みを行うデータによっては、チェイン内のセルにリセット動作を行わない場合やチェイン内の１つのセルにしかリセット動作を行わない場合がある。１つのセルにしかリセット動作を行わないデータの場合は、図５の動作を行う。
なお、上述した例では、リセット動作を行う対象が１番目と３番目という互いに隣接していないセルであったため、先に述べた「隣接セルの同時書き換えに伴う課題」は生じない。しかし、データパタンが例えば、「１番目と２番目にリセット動作を行う」ものである場合は、当該隣接セルの同時書き換えに伴う課題が生じる。これを防止するためには、リセット動作を行う際にも、先に、「データパタンでリセット対象かつ奇数番目のセル」にリセット動作を行い、その後に、「データパタンでリセット対象かつ偶数番目のセル」にリセット動作を行う制御を行うことが有効である。具体的には、Ｍ個のセルがリセット対称である場合に、Ｍ個のセルのそれぞれに含まれる選択トランジスタのうち、奇数番目をまずオフにして、その後、奇数番目をオンにし、さらにその後偶数番目をオフにすれば良い。さらに、データパタンを解析して、隣接するセルにリセット動作を行うようなデータパタン（例えば、セットを０、リセットを１としたとき、「００１１１０〜」のような１が隣接するデータパタン）の時だけ上述の制御を行い、隣接するセルにリセット動作を行わないようなデータパタン（例えば、「０１００１０〜」のような、１が隣接しないデータパタン）のときは、全てのセルに一括してリセット動作を行うことで、隣接セルの同時書き換えの課題を解決しつつ、より高速にデータの書き換えが可能となる。
＜複数セル同時書き換えの特徴＞
本実施例に係るメモリは、以下に述べる構造上の特徴を有する。第１に、各メモリセルが、電流により記憶情報が書き込まれる記憶素子と、そのソース―ドレイン経路が記憶素子と並列に接続されるトランジスタとを有する。第２に、トランジスタは、そのゲート電位によって、記憶素子部分よりも抵抗値の低い状態（オン状態）、又は記憶素子部分よりも抵抗値の高い状態（オフ状態）を取る。係る構造により、各セルにおいては、電流が記憶素子又はトランジスタを流れる。その上で、第３に、メモリセル間では、記憶素子が直列に接続される構造を取る。以上の構造によって、ワード線から各メモリセルを経由してビット線に至る電流経路を直列にすることが可能となり、複数のセルを同時にセット又はリセットしても、消費電流が増大することは無い。
その上で、全てのセルをセット状態（記憶素子に第１の値を記憶した状態）とし、その後、いずれか複数個のセルをリセット状態（記憶素子に第２の値を記憶した状態）とすることを制御上の特徴とする。たとえば、Ｎ個直列接続されたセルの内、Ｍ個をリセット、残りの（Ｎ−Ｍ）個をセットする場合を考える。（セル全体の数Ｎは、後に複数個リセットすることを考えると、最低３個あれば良い。そして、リセットするセルの数Ｍは、最低２個あれば、個々にリセットする場合よりも有利となる。）この場合には、まずＮ個のセル全てをセット状態とする。そして、リセットしたいＭ個のセルについては、トランジスタを高抵抗状態にする（ような電位をゲート線ＧＬに印加する）ことで、当該セル内の抵抗素子に電流が流れるようにする。反対に、セット状態を維持したい（Ｎ−Ｍ）個のセルについては、トランジスタを低抵抗状態にする（ような電位をゲート線ＧＬに印加する）ことで、トランジスタ側に電流が流れるようにする。その上で、ワード線とビット線の間に所定の電圧を所定の期間供給すれば良い。所定の期間及び所定の電圧とは、Ｍ個のセルに含まれる記録素子の抵抗値を変化できるような期間及び電圧を言う。例えば記録素子が相変化素子を含む場合は、図４の点線に示すような、相変化素子をアモルファス状態とする期間及び電圧であれば良い。
係る動作によって、複数個のセルを同時選択、同時書き換え可能となり、単位時間当たりのデータ転送レートを向上し、かつ書き換えに伴うディスターブの回数を低減できるので、誤書き込みの確率を低減できる。
Ｎ個のセル全てをセットする方法、及び、Ｍ個のセルをリセットする方法については、先に述べた通りである。
各メモリセルは、以下のように構成される。まず、半導体基板の上方に第１の選択線）ワード線ＷＬ）を設け、それと交差する方向に延伸する第２の選択線（ビット線ＢＬ）を設ける。各メモリセルのゲートとして、複数の半導体層（ゲート線ＧＬ）が、互いに絶縁膜を介して積層される形でＮ個設けられる。そして、ゲート線ＧＬの側面に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜の側面のうちゲート線の設けられていない側に沿ってチャネル層８ｐが設けられ、チャネル層の側面のうちゲート絶縁膜の設けられていない側に沿って抵抗変化材料層が設けられる。各メモリセルのセットおよびリセットは、抵抗変化材料層のうちゲート電極と隣接する部分の抵抗値を第１抵抗値と第２抵抗値（第１の値より大きい）との間で変化させることがそれぞれ対応する。ここで、ゲート電極とチャネル層や抵抗変化材料層の関係において「隣接する」とは、半導体基板との距離が等しく最も近傍にあるゲート電極とチャネル層または抵抗変化材料層との関係を指している。
各メモリセルの記憶素子は、図１，３，５に示すように、連続する記録膜７の一部によって構成される。各メモリセルのトランジスタも同様に、そのチャネル層が、連続した半導体層８ｐによって構成される。係る特徴により、ストライプパタンのスペース部分に記憶領域を構成することが可能となり、より微細化が可能となる。さらに、スペース部分の両側の側壁にそって記憶領域を構成可能となるので、単位面積あたり２倍の容量を実現できる。
記録素子としては、電流によって抵抗値が変化する素子であれば良い。相変化素子を含むことが好適であり、この場合は結晶状態とアモルファス状態を利用して、２値の抵抗値を実現できる。
＜複数セル同時書き換えの変形例＞
図７、８の例では、チェインメモリのデータの書き換えを行う際に、まず、個々のチェインメモリのセルを全てセット状態にし、データの書込みの際には、チェイン内の複数のセルセルに対してリセット動作を行った。しかし、チェインメモリのデータの書き換えを行う際に、まず、個々のチェインメモリのセルを全てリセット状態にし、データの書込みの際には、チェイン内の複数のセルに対してセット動作を行うことでも同様の効果を得ることができる。この際の方法としては、例えば図５に示す方法で1つずつセルをリセット状態にすることもできるが、図９（ａ）（ｂ）のようにチェイン内のセルを同時に複数個選択しリセット動作を行うこともできる。図９（ａ）の動作で選択したチェインセルの奇数番目のセルを選択して同時にリセット動作を行い、図９（ｂ）の動作で選択したチェインセルの偶数番目のセルを選択して同時にリセット動作を行う。このようにすることで、１つずつリセット動作を行う場合と比較して短時間で全てのセルをリセット状態にすることができる。また直列に接続されたセルを同時に選択してリセット動作しているので、必要な電流は１つのセルをリセット動作する場合と比較して増加することは無い。図１０にチェイン内の複数のセルに対してセット動作を行う場合の電圧条件を示す。図１０では１番目の層と３番目の層が同時選択されている例を示している。図１０で、複数の選択セルＳＭＣが接続されているゲート線ＧＬ１、ＧＬ３には０Ｖを印加し、チャネルポリシリコン層８ｐをチャネルとするトランジスタをＯＦＦ状態にする。選択セルＳＭＣが接続されていないゲート線ＧＬ２、ＧＬ４には５Ｖを印加し、トランジスタをＯＮ状態にする。ビット線ＢＬ１には０Ｖ、ワード線ＷＬ１にはセット動作に必要な電圧、例えば４Ｖを印加する。選択トランジスタのゲートポリシリコンは、ＳＭＣと接続されている側のゲート、すなわちＳＴＧＬ１に５Ｖを印加しトランジスタをＯＮ状態にする。ＳＭＣが接続されていない側のゲート、すなわちＳＴＧＬ２には０Ｖを印加しトランジスタをＯＦＦ状態にする。非選択セルＵＳＭＣ１ではトランジスタがＯＮ状態でチャネルの抵抗が低くなり、またＯＮ状態になっているＳＴＧＬ１のチャネルポリシリコン層８ｐも抵抗が低くなっている。ＵＳＭＣ１部分での相変化材料層７の状態によらず、ほぼ同じ電流が流れるようにすることができる。ＳＭＣではトランジスタがＯＦＦ状態であるため電流は相変化材料層７を流れる。ＳＭＣで相変化材料層７を流れる電流によって相変化材料７の抵抗値を変化させてセット動作を行う。非選択セルＵＳＭＣ２、非選択セルＵＳＭＣ３のトランジスタはそれぞれＳＭＣ、ＵＳＭＣ１のトランジスタとゲート電圧が共通なので、ＵＳＭＣ２のトランジスタはＯＦＦ状態、ＵＳＭＣ３のトランジスタはＯＮ状態である。ＳＴＧＬ２がゲートポリシリコン層６１ｐに接続された選択トランジスタはＯＦＦ状態であるので、ＵＳＭＣ２、ＵＳＭＣ３を経由した電流は流れない。したがって相変化材料層７に電流が流れるのはＳＭＣだけになり、選択的な動作が可能である。このようにすることで、一度の動作で複数のセルへの書込みが可能になるため、データ転送レートを向上することができる。また、直列に接続されたセルを同時選択するので、チェイン内の複数のセルのセット動作を行っても、必要な電流は1つのセルへのセット動作の場合と変わらない。したがって、消費電流当りのデータ転送レートも向上することができる。なお、書込みを行うデータによっては、チェイン内のセルにセット動作を行わない場合やチェイン内の１つのセルにしかリセット動作を行わない場合がある。１つのセルにしかセット動作を行わないデータの場合は、図５の動作を行う。
なお、リセット動作と、その後のセット動作において、どのセルを書き換え対象とするかは、図７、８と同様に考えることができる。例えば、リセット動作においては、図９で説明した制御以外に、全てのセルに同時にリセット動作をする制御も、ｍ層ずつ（ｍ≧２）順にリセット動作する制御も有効である。それぞれの利点は、図７及びその説明箇所で論じた内容と同様である。また、その後のセット動作においても、図１０で説明した制御以外にも、隣接セルを同時にセットしないようにする制御も、当該制御をデータパタンを解析して必要な時にのみ行うことも有効である。それぞれの利点は、図８及びその説明箇所で論じた内容と同様である。
＜デバイス構造の変形例＞
図１〜１０ではビット線とワード線の交点に独立に動作させられる２つの縦型チェインメモリが形成されている例を説明したが、図１１、１２のようにビット線とワード線の交点に1つのチェインメモリが形成されている場合でも同様の動作を行うことが可能である。電流経路がワード線から各メモリセルに経由してビット線に至る点は、前述のチェインメモリと共通だからである。図１１は実施例１の半導体記憶装置の一部立体模式図でありメモリセルアレイ、配線、コンタクトの一部が示されている。金属配線からなるワード線２、ワード線２と配線セレクタとを接続するコンタクト孔ＷＬＣ、ｐ型不純物がドープされたポリシリコン層４０ｐと低濃度の不純物がドープされたポリシリコン層５０ｐとｎ型不純物がドープされたポリシリコン層６０ｐからなるポリシリコンダイオードＰＤ、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、ゲートポリシリコンに給電するための金属配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４をそれぞれ接続するコンタクトＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４と配線セレクタを接続するコンタクトＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４、金属配線からなるビット線３、ビット線３と配線セレクタとを接続するコンタクト孔ＢＬＣ、ポリシリコンダイオードＰＤとゲートポリシリコン層２１の間の絶縁膜層１１、ゲートポリシリコン層間の絶縁膜層１２、１３、１４、ゲートポリシリコン層２４ｐとビット線３の間の絶縁膜１５から構成される部分が図１１に示されている。
図１２は、図１１のうちのメモリアレイＭＡの部分を特に抜き出して示した図である。複数のワード線２の上にポリシリコンダイオードＰＤがワード線２の延在方向に周期的に形成されている。ビット線３とポリシリコンダイオードＰＤの間には、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐとゲート間絶縁膜層１１、１２、１３、１４、１５を貫く孔（接続孔）が形成されていて、孔内にはゲート絶縁膜９、チャネルポリシリコン層８ｐ、相変化材料層７が埋め込まれている。また、孔は、ワード線２とビット線３の交差する領域に形成される。
この形のメモリセルでの書き換えは、例えば図１３のような電圧条件で行うことができる。
図１３は、メモリセルアレイの一部分を抜き出して示した図である。また、一つのゲートポリシリコン層２１ｐにおける上面図、及び、メモリセルアレイの一部分に対応する等価回路図と並べて示している。絶縁膜３２は、図１１と図１２では分かりやすさのために省いていたが、ＰＤ間スペースに埋め込まれた絶縁膜である。メモリセルの動作は以下のように行う。選択セルＳＭＣが接続されているゲート線ＧＬ１には０Ｖを印加し、チャネルポリシリコン８ｐをチャネルとするトランジスタをＯＦＦ状態にする。非選択セルＵＳＭＣが接続されているゲート線ＧＬ２、ＧＬ３、ＧＬ４には５Ｖを印加し、トランジスタをＯＮ状態にする。ビット線ＢＬ１には０Ｖ、ワード線ＷＬ１にはリセット動作時、セット動作時、読み出し動作時にそれぞれ４、３、２Ｖを印加する。非選択セルＵＳＭＣではトランジスタがＯＮ状態でチャネルの抵抗が低くなるので、電流はチャネルポリシリコン８ｐを流れる。ＵＳＭＣ部分での相変化材料７の状態によらず、ほぼ同じ電流が流れるようにすることができる。ＳＭＣではトランジスタがＯＦＦ状態であるため電流は相変化材料７を流れる。リセット動作、セット動作時には、ＳＭＣで相変化材料７を流れる電流によって相変化材料７の抵抗値を変化させて動作を行う。読出し動作時には、ＳＭＣで相変化材料７を流れる電流値を判定し動作を行う。図１１、１２のメモリセルアレイは、複数のビット線、ワード線、縦型チェインメモリ、及び、ポリシリコンダイオードＰＤで構成されている。そのため、リセット動作、セット動作、読出し動作は、例えば図１４に示すように、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４の電位を制御することで行う。図１３と同様に、ＷＬ１の電位、４／３／２Ｖはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。図１４の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。ビット線側がＢＬ２、ＢＬ３、またはＢＬ４と接続されワード線側がＷＬ１と接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時には共に４Ｖ、セット動作時には共に３Ｖ、読み出し動作時には共に２Ｖであり、電位差がないので電流が流れない。またビット線側がＢＬ１、ワード線側がＷＬ２またはＷＬ３と接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時、セット動作時、読み出し動作時に共に０Ｖであり、電位差がないので電流が流れない。またビット線側がＢＬ２、ＢＬ３、またはＢＬ４、ワード線側がＷＬ２またはＷＬ３と接続された縦型チェインメモリでは、リセット動作時にはワード線とビット線にそれぞれ０Ｖと４Ｖ、セット動作時にはワード線とビット線にそれぞれ０Ｖと３Ｖ、読出し動作時にはワード線とビット線にそれぞれ０Ｖと２Ｖが印加される。縦型チェインメモリを選択するポリシリコンダイオードＰＤの逆バイアス方向に電圧が印加される。ポリシリコンダイオードＰＤの逆バイアス方向のオフ電流は十分低減するように作製可能である。従って、ビット線側がＢＬ１、ワード線側がＷＬ１に接続された縦型チェインメモリだけ、ＰＤに順バイアスが印加され電流が流れるようにできる。図１３で説明した方法により縦型チェイン内のＳＭＣを選択し動作させることができるので、結果メモリアレイ内のＳＭＣを選択して動作させることができる。
さらに、より消費電流を低減したメモリセルのセット・リセット動作を、以下のように行うことができる。チェインメモリのデータの書き換えを行う際に、まず、個々のチェインメモリのセルを全てセット状態にする。この際の方法としては、例えば図１３に示す方法で１つずつセルをセット状態にすることもできるが、図１５（ａ）（ｂ）のようにチェイン内のセルを同時に複数個選択しセット動作を行うこともできる。図１５（ａ）の動作で選択したチェインセルの奇数番目のセルを選択して同時にリセット動作を行い、図１５（ｂ）の動作で選択したチェインセルの偶数番目のセルを選択して同時にリセット動作を行う。このようにすることで、１つずつセット動作を行う場合と比較して短時間で全てのセルをセット状態にすることができる。また直列に接続されたセルを同時に選択してセット動作しているので、必要な電流は１つのセルをセット動作する場合と比較して増加することは無い。なお、図１５（ａ）（ｂ）では奇数番目の層と偶数番目の層に分けてセット動作を行ったが方法はこれだけには限らない。例えば全ての層を同時にセット動作させることや、ｍ層ずつ（ｍ≧２）下から順にセット動作させることなども可能である。データの書込みの際には、データパタンに応じて、セルに対してリセット動作のみを行う。この際、図１６に示すようにチェイン内の複数のセルに対して、同時にリセット動作を行う。図１６では１番目の層と３番目の層が同時選択されている例を示している。図１６で、複数の選択セルＳＭＣが接続されているゲート線ＧＬ１、ＧＬ３には０Ｖを印加し、チャネルポリシリコン層８ｐをチャネルとするトランジスタをＯＦＦ状態にする。選択セルＳＭＣが接続されていないゲート線ＧＬ２、ＧＬ４には５Ｖを印加し、トランジスタをＯＮ状態にする。ビット線ＢＬ１には０Ｖ、ワード線ＷＬ１にはリセット動作に必要な電圧、例えば５Ｖを印加する。選択トランジスタのゲートポリシリコンは、ＳＭＣと接続されている側のゲート、すなわちＳＴＧＬ１に５Ｖを印加しトランジスタをＯＮ状態にする。ＳＭＣが接続されていない側のゲート、すなわちＳＴＧＬ２には０Ｖを印加しトランジスタをＯＦＦ状態にする。非選択セルＵＳＭＣ１ではトランジスタがＯＮ状態でチャネルの抵抗が低くなり、またＯＮ状態になっているＳＴＧＬ１のチャネルポリシリコン層８ｐも抵抗が低くなっている。ＵＳＭＣ１部分での相変化材料層７の状態によらず、ほぼ同じ電流が流れるようにすることができる。ＳＭＣではトランジスタがＯＦＦ状態であるため電流は相変化材料層７を流れる。ＳＭＣで相変化材料層７を流れる電流によって相変化材料７の抵抗値を変化させてリセット動作を行う。非選択セルＵＳＭＣ２、非選択セルＵＳＭＣ３のトランジスタはそれぞれＳＭＣ、ＵＳＭＣ１のトランジスタとゲート電圧が共通なので、ＵＳＭＣ２のトランジスタはＯＦＦ状態、ＵＳＭＣ３のトランジスタはＯＮ状態である。ＳＴＧＬ２がゲートポリシリコン層６１ｐに接続された選択トランジスタはＯＦＦ状態であるので、ＵＳＭＣ２、ＵＳＭＣ３を経由した電流は流れない。したがって相変化材料層７に電流が流れるのはＳＭＣだけになり、選択的な動作が可能である。このようにすることで、一度の動作で複数のセルへの書込みが可能になるため、データ転送レートを向上することができる。また、直列に接続されたセルを同時選択するので、チェイン内の複数のセルのリセット動作を行っても、必要な電流は１つのセルへのリセット動作の場合と変わらない。したがって、消費電流当りのデータ転送レートも向上することができる。なお、書込みを行うデータによっては、チェイン内のセルにリセット動作を行わない場合やチェイン内の１つのセルにしかリセット動作を行わない場合がある。１つのセルにしかリセット動作を行わないデータの場合は、図１３の動作を行う。
また、図９、１０と同様に、チェインメモリのデータの書き換えを行う際に、まず、個々のチェインメモリのセルを全てリセット状態にし、データの書込みの際には、チェイン内の複数のセルに対してセット動作を行うことでも同様の効果を得ることができる。
図１〜１６では、どれも縦型のチェインセルについて説明を行ったが、本発明の実施例１の方法は、チェイン型の相変化メモリであれば、構造が縦型であっても横型であっても適用し書き換えを高速化できる方法である。例えば特許文献１のチェインセルにも適用できる。
また、セット動作、リセット動作時には、選択セルＳＭＣと同一チェイン内の非選択セルにも電流が流れてジュール熱が発生する。発生したジュール熱が非選択セルへのディスターブとなり誤書込みが生じる怖れがある。誤書込みの確率はディスターブの回数に従って増加する。本実施例のセット動作、リセット動作は、データを書込む前にいったん全てのセルをセット状態かリセット状態にした後に複数のセルへ同時に書込みを行うので、データがあらかじめ書込まれた非選択セルに対するディスターブの回数を従来方式と比較して低減することが可能である。
なお、リセット動作時、セット動作時、読出し動作時の電位を従来の動作方式の例で４／３／２Ｖ、本発明の実施例１で５／４／２Ｖとして説明した。しかしながら、リセット動作時、セット動作時、読出し動作時の順に電位は高くなるものの、利用する回路素子によって動作に要求される電圧が変動し、これらの電圧に限定されるものではない。
本発明の実施例１の効果を図１７（ａ）（ｂ）に示す。従来の書き換えの方法と比較して、複数のセルを消費電流の増加無しに一括に書き換えできるため、単位時間当たりの書き換え速度と単位消費電流当りの書き換え速度を向上することができる。セット動作、リセット動作時の非選択セルへのディスターブ回数、および誤書込みの確率を低減することができる。
実施例１では、チェインセル内のセルを全てセット状態にする動作、またはチェインセル内のセルを全てリセット状態にする動作を、各々のチェインごとに別々に行っていた。本発明の実施例２では、互いに隣接するチェインセルどうしを同時に全てセット状態にする動作、または互いに隣接するチェインセルどうしを同時に全てリセット状態にする動作を行う例を示す。
図１８（ａ）（ｂ）は、チェインセル内のセルを全てセット状態にする際の本発明の実施例２の方法を示している。図１８（ａ）の動作で互いに隣接したチェインセルの奇数番目のセルを選択して同時にセット動作を行い、図１８（ｂ）の動作で互いに隣接したチェインセルの偶数番目のセルを選択して同時にセット動作を行う。図７（ａ）（ｂ）と比較して、選択トランジスタに給電する配線ＳＴＧＬ２の電位がオン電圧である５Ｖになっているところが異なる。ここで、「隣接」というのは、半導体基板（図示していない）に対する距離が等しく、距離の最も近い２つの配線の関係を指している。実デバイスとしては、同一のポリシリコン層（２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ）に形成される配線のうち、最も近傍にある２つの配線を、互いに「隣接」していると呼ぶ。
図４で示したように相変化メモリの書き換えはセット動作、リセット動作ともに相変化材料に流れる電流によって生じるジュール熱で行う。書き換えの際に発生するジュール熱は、相変化材料を囲む層間絶縁膜９１、界面層１０、チャネルポリシリコン８ｐ、ゲートポリシリコン２１ｐ、２２ｐ、２３ｐ、２４ｐ、ゲート絶縁膜９などを伝わって周囲のメモリセルへも伝搬する。図１８（ａ）（ｂ）のように隣接するチェインセルのセット動作で発生したジュール熱を利用し、同時にセット動作させることで、各チェインセルに流す電流が個々のチェインセルを別々にセット動作させる場合より少なくてもセット動作に必要な温度まで加熱することができる。また、複数のチェインセルを同時にセット動作させるので単位時間当たりのセット動作のスループットを向上することができる。
このように、本実施例に係る発明は、第１のチェインセルに含まれる記憶素子の全て（Ｎ個）をセットする際に、第１のチェインセルと同一のワード線に接続される第２のチェインセルに含まれる記憶素子の全て（Ｎ個）をセットする。その際、第１のチェインセルと第２のチェインセルの間で、隣接する記憶素子を同時にセットする。ここで記憶素子の関係において「隣接する」とは、半導体基板に対する距離が等しく、最も近傍にある２つの素子の関係を指している。
なお、図１８（ａ）（ｂ）では奇数番目の層と偶数番目の層に分けてセット動作を行ったが方法はこれだけには限らない。例えば全ての層を同時にセット動作させることや、ｍ層ずつ（ｍ≧２）下から順にセット動作させることなども可能である。
図１８（ａ）（ｂ）では、チェインセル内のセルを全てセット状態にする際に隣接するチェインセルを同時にセット動作させているが、チェインセル内のセルを全てリセット状態にする際に隣接するチェインセルを同時にリセット動作させることも同様にもちろん可能である。この場合には、隣接するチェインセルのリセット動作で発生したジュール熱を利用し、同時にリセット動作させることで、各チェインセルに流す電流が個々のチェインセルを別々にリセット動作させる場合より少なくてもリセット動作に必要な温度まで加熱することができる。また、複数のチェインセルを同時にリセット動作させるので単位時間当たりのセット動作のスループットを向上することができる。
また、図１８（ａ）（ｂ）の例では、ビット線とワード線の１つの交点に存在する２つの縦型チェインメモリを同時にセット動作させる例を説明したが、図１９のように隣接する複数の交点に存在する縦型チェインを同時に選択してセット動作させることもできる。
図１９の例では、ＷＬ１、ＷＬ２が選択ワード線、ＢＬ１、ＢＬ２が選択ビット線となった例を示している。これらの４交点にある各２つの縦型チェイン、すなわち８つの縦型チェインが同時に選択され、更に奇数番目の層を同時にセット動作させている。これまでに示してきたように、同様に偶数番目の層を同時にセット動作させることも可能である。
また、図１８（ａ）（ｂ）、図１９の例では、ビット線とワード線の交点に独立に動作させられる２つの縦型チェインメモリが形成されている例を説明したが、図１１、１２のようなビット線とワード線の交点に1つのチェインメモリが形成されている場合でも同様の動作を行うことが可能である。
隣接するセルを同時にセット動作する、または同時にリセット動作させる方法は、縦型のチェインセルだけではなく、横型のチェインセルであっても適用し同時セット動作、同時リセット動作による書き換え高速化が可能である。またそれだけではなく、複数のメモリセルを含む一般の相変化メモリに適用可能である。一例を図２０〜２３に示す。
図２０は本発明の実施例２の半導体記憶装置の一部断面図であり、メモリセルアレイ、配線、コンタクトの一部が示されている。半導体基板１上に形成された素子分離溝ＳＴＩ、トランジスタのゲートＧＡＴＥ、ゲート絶縁膜ＧＯＸ、拡散層ＤＩＦ、層間絶縁膜ＩＬＤ１、ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、ＩＬＤ５、配線層Ｍ１、Ｍ２、半導体基板上のデバイスとＭ１とを接続するコンタクト孔Ｃ１、Ｍ１とＭ２を接続するコンタクト孔Ｃ２、金属配線からなるワード線２、ｐ型不純物がドープされたポリシリコン層４０ｐと低濃度の不純物がドープされたポリシリコン層５０ｐとｎ型不純物がドープされたポリシリコン層６０ｐからなるポリシリコンダイオードＰＤ、電極材料４、５、と相変化材料７、金属配線からなるビット線３、ビット線３と半導体基板１上に形成された回路とを接続するコンタクト孔ＢＬＣ、グローバルビット線ＧＢＬ、グローバルビット線の下層のメタル配線層Ｍ２とを接続するコンタクト孔ＧＢＬＣから構成される部分が図２０に示されている。
図２１は実施例２の半導体記憶装置の一部立体模式図である。メモリセルアレイの一部が示されている。金属配線からなるワード線２、ワード線２上に形成されたｐ型不純物がドープされたポリシリコン層４０ｐと低濃度の不純物がドープされたポリシリコン層５０ｐとｎ型不純物がドープされたポリシリコン層６０ｐからなるポリシリコンダイオードＰＤ、ＰＤ上に形成された電極４、相変化材料層７、電極５、金属配線からなりワード線と直交する方向にストライプ状に形成されたビット線３からなる構成が図２１に示されている。図示されていないが、図２０の複数のワード線２、ビット線３はそれぞれ、半導体基板上の回路に接続されていて、独立に電圧を印加することができる。
図１〜１９のチェインセルと同様に、本実施例２の半導体記憶装置は、相変化材料層７に含まれるＧｅ２Ｓｂ２Ｔｅ５などの相変化材料がアモルファス状態と結晶状態とで抵抗値が異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは抵抗変化型素子の両端に電位差を与え、素子に流れる電流を測定することで、素子の高抵抗状態と低抵抗状態とを判別することで行える。
図２０、２１のメモリセルアレイは、複数のビット線３、ワード線２とビット線３とワード線２の交点に配置された、電極４，５、相変化素子７、及び、ポリシリコンダイオードＰＤからなるメモリセルで構成されている。
図２２では、従来方法でのリセット動作、セット動作、読出し動作を行う際の、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬｎ、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬｍの電位の関係を示している。選択セルＳＭＣは、ビット線ＢＬ１、ワード線ＷＬ１の交点のセルとしている。ＷＬ１の電位、４／３／２Ｖはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。図３２の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。ビット線側がＢＬ２、ＢＬ３、またはＢＬ４と接続されワード線側がＷＬ１と接続されたメモリセルでは、ビット線とワード線の電位がリセット動作時には共に４Ｖ、セット動作時には共に３Ｖ、読み出し動作時には共に２Ｖであり、電位差がないので電流が流れない。またビット線側がＢＬ１、ワード線側がＷＬ２またはＷＬ３と接続されたメモリセルでは、ビット線とワード線の電位がリセット動作時、セット動作時、読み出し動作時に共に０Ｖであり、電位差がないので電流が流れない。またビット線側がＢＬ２、ＢＬ３、またはＢＬ４、ワード線側がＷＬ２またはＷＬ３と接続されたメモリセルでは、リセット動作時にはワード線とビット線にそれぞれ０Ｖと４Ｖ、セット動作時にはワード線とビット線にそれぞれ０Ｖと３Ｖ、読出し動作時にはワード線とビット線にそれぞれ０Ｖと２Ｖが印加される。メモリセルを選択するポリシリコンダイオードＰＤの逆バイアス方向に電圧が印加される。ポリシリコンダイオードＰＤの逆バイアス方向のオフ電流は十分低減するように作製可能である。ビット線側がＢＬ１、ワード線側がＷＬ１に接続されたメモリセルだけ、ＰＤに順バイアスが印加され電流が流れるようにできる。その結果、メモリアレイ内のＳＭＣを選択して動作させることができる。
図２０、２１のメモリセルに対して、図２３のように隣接するセルを同時にセット動作させることで、セット動作に必要なセル当りの消費電流を低減し、単位時間当たりのセット動作のスループットを向上することができる。図２３では、隣接するセルを同時にセット動作させているが、隣接するセルを同時にリセット動作させることも同様にもちろん可能である。この場合には、隣接するセルのリセット動作で発生したジュール熱を利用し、同時にリセット動作させることで、リセット動作に必要なセル当りの消費電流を低減し、単位時間当たりのリセット動作のスループットを向上することができる。
本発明の実施例２の方法は、従来の書き換えの方法と比較して、互いのジュール熱を利用することでより少ないセル当り消費電流で同時にセット動作、またはリセット動作をさせることができる。したがって、実施例１と同様に、単位時間当たりの書き換え速度と単位消費電流当りの書き換え速度を向上することができる。
実施例１、２では相変化メモリの書き換えを相変化材料に流れる電流によるジュール熱で行っているが、本実施例３で示すように、図１〜３や図１１、１２に示すようなトランジスタのチャネルと相変化材料が近接しているチェインセルでは、トランジスタのチャネルに流れる電流によるジュール熱を利用して相変化メモリのセット動作を行うことが可能である。
図２４に図１〜３で構造を示したビット線とワード線の交点に独立に動作させられる２つの縦型チェインメモリが形成されているセルで、トランジスタのチャネル電流によって発生する熱を利用してセット動作を行う例を示す。
選択セルＳＭＣのゲート電圧をトランジスタのオフ電圧よりも少し大きく、かつ非選択セルのトランジスタのゲート電圧に用いるようなチャネルを完全にオン状態にさせる電圧よりは低い値に設定する。ここでは２Ｖとしている。選択セルＳＭＣでは、トランジスタのチャネルが非選択セルのチャネルよりも高抵抗かつＳＭＣの相変化素子の抵抗より低い状態となるため、ＳＭＣでは相変化素子よりもチャネルの方に多くの電流が流れる。したがって、ＳＭＣのチャネルで選択的にジュール熱が発生する。ＳＭＣのチャネルで発生するジュール熱により、ＳＭＣの相変化素子のセット動作を行う。
このセット動作は、チェイン内の1つのセルを選択して行うこともできるし、複数のセルを同時に選択して行なうこともできる。また、図１１、１２で構造を示したようなビット線とワード線の交点に1つのチェインメモリが形成されている場合でも同様のセット動作を行うことが可能である。
相変化材料に電流を流して発生するジュール熱によってセット動作を行う従来の方法では、セット動作を行う前のリセット状態の素子抵抗が稀に高くなり過ぎると、セット動作の際に素子に電流を流して結晶化させるのに十分なジュール熱を発生させるために高電圧が必要であった。抵抗が高くなり過ぎると、十分な高電圧が発生させられなくなりセット動作ができなくなる場合がある。
相変化材料に隣接するトランジスタのチャネル電流とそれにより発生するジュール熱をゲート電圧で制御して相変化材料のセット動作に必要な昇温を行う本発明の実施例３の方法により、リセット状態の抵抗が高くてもセット動作を安定して行うことが可能な半導体記憶装置を提供できる。
実施例２では、隣接するチェインセルを同時にセット動作、あるいはリセット動作させることでチェイン内の全てのセルをセット状態、あるいはリセット状態にするスループットを向上させた。引き続き行うデータ書込みの際には、隣接するチェインセルで発生するジュール熱は誤書込みの原因となる。本実施例４では、チェインセルへの書込みの順番を決めておくことで、隣接チェインセルからのディスターブの回数を低減し誤書込みが生じる確率を低減する。
図２５は従来の書換え方法とディスターブ回数を示している。ディスターブを受けるチェインセルＰＣＣ０へのデータ書込みが完了した後に、隣接するチェインセルＰＣＣＸ１、ＰＣＣＸ２、ＰＣＣＹ１、ＰＣＣＹ２への書換えが無制限に行われる。相変化メモリの書換え可能な回数をｎ回とすると、最悪の場合ＰＣＣＸ１、ＰＣＣＸ２、ＰＣＣＹ１、ＰＣＣＹ２の４つのチェインセルがｎ回ずつ書き換えられる可能性がありディスターブ回数は合計４ｎ回となる。相変化メモリの場合ｎの値は１００万以上になる場合もあり、ディスターブの回数は４００万回以上にもなり、ディスターブによって生じる誤書込みの確率が大きくなり信頼性を低下させる。
図２６（ａ）（ｂ）は、本発明の実施例４の半導体記憶装置でのチェインセルのデータ書込み指定方法である。従来の方法ではチェインセルへの書込みはランダムに行っていたのに対して、図２６（ａ）ではＸ方向、Ｙ方向ともに座標の小さい側から順番に書換えを行い、まずはＸ方向に座標の大きい方向に書換えを進め次にＹ方向に座標の大きい方向に書換えを進めるようにする。このように順番を決めることでチェインセルのデータ書込みが完了した後にディスターブを受ける最大回数をＸ方向、Ｙ方向に隣接するチェインセルからそれぞれ1回ずつ、合計４回に低減することができる。
更に、Ｘ方向、Ｙ方向に隣接して並ぶ全てのチェインセルを全ていったんセット状態にした後にリセット動作によりデータ書込みを行うようにすることで、図２６（ｂ）のように注目したチェインセルがディスターブを受ける最大回数をＸ方向、Ｙ方向の座標の大きい側のチェインセルから1回ずつ、合計２回に低減することができる。
書込みの順序を指定することによるディスターブ回数低減は、チェインセル以外の相変化メモリに用いても効果がある。例えば図２０、２１に示す相変化メモリのセルで、書換えをＸ方向、Ｙ方向の座標が小さい方から順に、まずはＸ方向に座標が小さい方から書換えをし、次にＹ方向に座標が小さい方から順に書換えをすることでも同様の効果が得られる。以上で述べた本発明の実施例４の半導体記憶装置の効果を、図２７に示す。
１ 半導体基板
２ ワード線
３ ビット線
４、５ 電極
４０ｐ ｐ型不純物がドープされたポリシリコン層
５０ｐ 不純物濃度が低いポリシリコン層
６０ｐ ｎ型不純物がドープされたポリシリコン層
７ 相変化材料層
８ｐ チャネルポリシリコン層
９ ゲート絶縁膜層
１０ 絶縁膜層
１１、１２、１３、１４、１５ 絶縁膜層
２１ｐ、２２ｐ、２３ｐ、２４ｐ ゲートポリシリコン層
３１、３２ 絶縁膜層
３８ｐ ｎ型不純物がドープされたポリシリコン層
６１ｐ ポリシリコン層
７１ 絶縁膜層
９１、９２ 絶縁膜層
ＩＬＤ１、ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、ＩＬＤ５、ＩＬＤ６ 層間絶縁膜
Ｍ１、Ｍ２ 金属配線層
Ｃ１ 金属配線と半導体基板上のデバイスを接続するコンタクト
Ｃ２ 金属配線間を接続するコンタクト
ＳＴＩ 半導体基板上の素子分離
ＤＩＦ 半導体基板上の拡散層
ＧＡＴＥ トランジスタのゲート
ＧＯＸ ゲート絶縁膜
ＧＢＬ グローバルビット線
ＧＢＬＣ グローバルビット線と下層の金属配線を接続するコンタクト
ＭＡ メモリアレイ
ＢＬ、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬｎ ビット線
ＷＬ、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬｍ ワード線
ＢＬＣ ビット線コンタクト
ＷＬＣ ワード線コンタクト
ＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４ ゲート電極へのコンタクト
ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４ ゲート電極に給電するための金属配線
ＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４ 金属配線と周辺回路の間のコンタクト
ＳＴＧＣ１、ＳＴＧＣ２ 選択トランジスタゲートへのコンタクト
ＳＴＧＬ１、ＳＴＧＬ２ 選択トランジスタに給電するための金属配線
ＳＭＣ 選択メモリセル
ＵＳＭＣ、ＵＳＭＣ１、ＵＳＭＣ２、ＵＳＭＣ３ 非選択メモリセル
ＰＤ ポリシリコンダイオード
ＰＣＣ０ ディスターブを受けるチェインセル
ＰＣＣＸ１ ディスターブを受けるチェインセルのＸ方向の隣接チェインセル
ＰＣＣＸ２ ディスターブを受けるチェインセルのＸ方向の隣接チェインセル
ＰＣＣＹ１ ディスターブを受けるチェインセルのＹ方向の隣接チェインセル
ＰＣＣＹ２ ディスターブを受けるチェインセルのＹ方向の隣接チェインセル

Claims (14)

  1. 第１ワード線と、
    前記第１ワード線と交差する方向に延伸する第１ビット線と、
    それぞれが、電流により記憶情報が書き込まれる第１記憶素子と、そのソース―ドレイン経路が前記第１記憶素子に並列に接続される第１トランジスタと、を具備し、前記第１ワード線と前記第１ビット線の間に設けられるＮ個（Ｎは３以上の整数）の第１メモリセルと、を有し、
    前記Ｎ個の前記第１記憶素子のそれぞれは、互いに直列に接続され、
    前記第１トランジスタの抵抗値は、第１の状態においては前記第１記憶素子よりも低く、第２の状態においては前記第１記憶素子よりも高く、
    前記第１の状態は、前記第１トランジスタのオン状態であり、
    前記第２の状態における前記第１トランジスタにおいて、ゲート電極の電位は、オン状態とオフ状態の中間の電位であり、
    前記Ｎ個の前記第１記憶素子の全てに第１の値を記憶した状態で、前記Ｎ個の前記第１トランジスタのうちＭ個（Ｍは２以上前記Ｎ未満の整数）を前記第２の状態にし、残りの（Ｎ−Ｍ）個を前記第１の状態にし、前記第１ワード線と前記第１ビット線の間に、前記Ｍ個の前記第１記憶素子に前記第１の値とは異なる第２の値を記憶するための第１電位差を印加する制御を行うことを特徴とする半導体記憶装置。
  2. 第１ワード線と、
    前記第１ワード線と交差する方向に延伸する第１ビット線と、
    それぞれが、電流により記憶情報が書き込まれる第１記憶素子と、そのソース―ドレイン経路が前記第１記憶素子に並列に接続される第１トランジスタと、を具備し、前記第１ワード線と前記第１ビット線の間に設けられるＮ個（Ｎは３以上の整数）の第１メモリセルと、を有し、
    前記Ｎ個の前記第１記憶素子のそれぞれは、互いに直列に接続され、
    前記第１トランジスタの抵抗値は、第１の状態においては前記第１記憶素子よりも低く、第２の状態においては前記第１記憶素子よりも高く、
    前記Ｎ個の前記第１記憶素子の全てに第１の値を記憶した状態で、前記Ｎ個の前記第１トランジスタのうちＭ個（Ｍは２以上前記Ｎ未満の整数）を前記第２の状態にし、残りの（Ｎ−Ｍ）個を前記第１の状態にし、前記第１ワード線と前記第１ビット線の間に、前記Ｍ個の前記第１記憶素子に前記第１の値とは異なる第２の値を記憶するための第１電位差を印加する制御を行い、
    前記Ｎ個の前記第１記憶素子の全てに前記第１の値を記憶する際に、前記Ｎ個の前記第１記憶素子のうち奇数個目に前記第１の値を記憶し、その後、前記Ｎ個の前記第１記憶素子のうち偶数個目に前記第１の値を記憶することを特徴とする半導体記憶装置。
  3. 第１ワード線と、
    前記第１ワード線と交差する方向に延伸する第１ビット線と、
    それぞれが、電流により記憶情報が書き込まれる第１記憶素子と、そのソース―ドレイン経路が前記第１記憶素子に並列に接続される第１トランジスタと、を具備し、前記第１ワード線と前記第１ビット線の間に設けられるＮ個（Ｎは３以上の整数）の第１メモリセルと、を有し、
    前記Ｎ個の前記第１記憶素子のそれぞれは、互いに直列に接続され、
    前記第１トランジスタの抵抗値は、第１の状態においては前記第１記憶素子よりも低く、第２の状態においては前記第１記憶素子よりも高く、
    前記Ｎ個の前記第１記憶素子の全てに第１の値を記憶した状態で、前記Ｎ個の前記第１トランジスタのうちＭ個（Ｍは２以上前記Ｎ未満の整数）を前記第２の状態にし、残りの（Ｎ−Ｍ）個を前記第１の状態にし、前記第１ワード線と前記第１ビット線の間に、前記Ｍ個の前記第１記憶素子に前記第１の値とは異なる第２の値を記憶するための第１電位差を印加する制御を行い、
    前記Ｍ個の前記第１トランジスタを前記第２の状態とする際に、前記Ｍ個の前記第１トランジスタの全てを前記第１の状態にし、その後、前記Ｍ個の前記第１トランジスタのうち奇数個目を前記第２の状態とし、その後、前記Ｍ個の前記第１トランジスタのうち偶数個目を前記第２の状態とすることを特徴とする半導体記憶装置。
  4. 請求項１乃至３において、
    前記Ｎ個の前記第１記憶素子のそれぞれは、連続した記録層の一部として構成され、
    前記Ｎ個の前記第１トランジスタのそれぞれのチャネル層は、連続した半導体膜の一部として構成されることを特徴とする半導体記憶装置。
  5. 請求項１乃至３において、
    前記第２の値を記憶した状態の前記第１記憶素子の抵抗値は、前記第１の値を記憶した前記第１記憶素子の抵抗値より高いことを特徴とする半導体記憶装置。
  6. 請求項５において、
    前記第１記憶素子のそれぞれは、相変化素子を含み、
    前記相変化素子は、前記第１記憶素子が前記第１の値を記憶するときは結晶状態であり、前記第１記憶素子が前記第２の値を記憶するときはアモルファス状態であることを特徴とする半導体記憶装置。
  7. 請求項２または３において、
    前記第１の状態は、前記第１トランジスタのオン状態であり、
    前記第２の状態は、前記第１トランジスタのオフ状態であることを特徴とする半導体記憶装置。
  8. ワード線と、
    ビット線と、
    それぞれが、電流により記憶情報が書き込まれる記憶素子と、そのソース―ドレイン経路が前記記憶素子に並列に接続されるトランジスタと、を具備し、前記ワード線と前記ビット線の間に設けられるＮ個（Ｎは３以上の整数）のメモリセルと、を有し、
    前記Ｎ個の前記記憶素子のそれぞれは、互いに直列に接続され、
    前記トランジスタの抵抗値は、第１の状態においては前記記憶素子よりも低く、第２の状態においては前記記憶素子よりも高く、
    前記第１の状態は、前記トランジスタのオン状態であり、
    前記第２の状態における前記トランジスタにおいて、ゲート電極の電位は、オン状態とオフ状態の中間の電位であることを特徴とする半導体記憶装置。
  9. 半導体基板の上方に設けられる第１選択線と、
    前記第１選択線の上方に設けられ前記第１選択線と交差する方向に延伸する第２選択線と、
    前記半導体基板の上方に絶縁膜を介して積層されるＮ個（Ｎは３以上の整数）の第１半導体層と、
    前記Ｎ個の第１半導体層の側面に沿って設けられる第１ゲート絶縁膜層と、
    前記第１ゲート絶縁膜層の側面のうち前記第１半導体層の設けられていない側に沿って設けられ、前記第１選択線及び前記第２選択線と電気的に接続される第１チャネル層と、
    前記第１チャネル層の側面のうち前記第１ゲート絶縁膜層の設けられていない側に沿って設けられ、前記第１選択線及び前記第２選択線と電気的に接続され、流れる電流によって抵抗値が変化する材料を含む第１抵抗変化材料層と、を有し、
    前記第１チャネル層と前記第１抵抗変化材料層のうち前記第１半導体層と隣接する部分の抵抗値を比較すると、隣接する前記第１半導体層に第１電位が印加されている場合は前記第１チャネル層側の抵抗値が前記第１抵抗変化材料層側の抵抗値よりも小さく、隣接する前記第１半導体層に第２電位が印加されている場合は前記第１チャネル層側の抵抗値が前記第１抵抗変化材料層側の抵抗値よりも大きく、
    前記第１抵抗変化材料層のうち前記Ｎ個の前記第１半導体層と隣接する部分の抵抗値が第１抵抗値の状態で、前記Ｎ個の第１半導体層のうちＭ個（Ｍは２以上前記Ｎ未満の整数）に前記第２電位を、残りの（Ｎ−Ｍ）個に前記第１電位を印加し、その後、前記第１選択線と前記第２選択線の間に、前記第１抵抗変化材料層のうち前記第２電位を印加された前記第１半導体層に隣接する部分の抵抗値を第２抵抗値へと変化させる第３電位差を印加する制御を行うことを特徴とする半導体記憶装置。
  10. 請求項９において、
    前記第１抵抗変化材料層のうち前記Ｎ個の前記第１半導体層と隣接する部分の抵抗値を前記第１抵抗値とする際に、前記Ｎ個の前記第１半導体層のうち奇数個目と隣接する部分の抵抗値を前記第１抵抗値とし、その後、前記Ｎ個の前記第１半導体層のうち偶数個目と隣接する部分の抵抗値を前記第１抵抗値とすることを特徴とする半導体記憶装置。
  11. 請求項９において、
    前記Ｍ個の前記第１半導体層に前記第２電位を印加する際に、前記Ｍ個の前記第１半導体層の全てに前記第１電位を印加し、その後、前記Ｍ個の前記第１半導体層のうち奇数個目に前記第２電位を印加し、その後、前記Ｍ個の前記第１半導体層のうち偶数個目に前記第２電位を印加することを特徴とする半導体記憶装置。
  12. 請求項９において、
    前記第２抵抗値は、前記第１抵抗値よりも高いことを特徴とする半導体記憶装置。
  13. 請求項９において、
    前記第１抵抗変化材料層は、相変化材料を含み、
    前記相変化材料は、前記第１抵抗変化材料層のうち前記第１抵抗値となる部分において結晶状態であり、前記第１抵抗変化材料層のうち前記第２抵抗値となる部分においてアモルファス状態であることを特徴とする半導体記憶装置。
  14. 請求項９において、
    前記第２選択線と平行に延伸する第３選択線と、
    前記半導体基板の上方に絶縁膜を介して積層される前記Ｎ個の第２半導体層と、
    前記Ｎ個の第２半導体層の側面に沿って設けられる第２ゲート絶縁膜層と、
    前記第２ゲート絶縁膜層の側面のうち前記第２半導体層の設けられていない側に沿って設けられ、前記第１選択線および前記第３選択線と電気的に接続される第２チャネル層と、
    前記第２チャネル層の側面のうち前記第２ゲート絶縁膜層の設けられていない側に沿って設けられ、前記第１選択線および前記第３選択線と電気的に接続され、流れる電流によって抵抗が変化する材料を含む第２抵抗変化材料層と、を有し、
    前記第２チャネル層と前記第２抵抗変化材料層のうち前記第２半導体層と隣接する部分の抵抗値を比較すると、隣接する前記第２半導体層に前記第１電位が印加されている場合は前記第１チャネル層側の抵抗値が前記第１抵抗変化材料層側の抵抗値よりも小さく、隣接する前記第２半導体層に前記第２電位が印加されている場合は前記第１チャネル層側の抵抗値が前記第２抵抗変化材料層側の抵抗値よりも大きく、
    前記第１抵抗変化材料層のうち前記Ｎ個の前記第１半導体層と隣接する部分の抵抗値を前記第１抵抗値とする際に、前記第２抵抗変化材料層のうち前記Ｎ個の前記第２半導体層と隣接する部分の抵抗値を前記第１抵抗値とする制御を行うことを特徴とする半導体記憶装置。
JP2012532845A 2010-09-08 2011-08-26 半導体記憶装置 Expired - Fee Related JP5396544B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012532845A JP5396544B2 (ja) 2010-09-08 2011-08-26 半導体記憶装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010200447 2010-09-08
JP2010200447 2010-09-08
PCT/JP2011/004751 WO2012032730A1 (ja) 2010-09-08 2011-08-26 半導体記憶装置
JP2012532845A JP5396544B2 (ja) 2010-09-08 2011-08-26 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPWO2012032730A1 JPWO2012032730A1 (ja) 2014-01-20
JP5396544B2 true JP5396544B2 (ja) 2014-01-22

Family

ID=45810341

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012532845A Expired - Fee Related JP5396544B2 (ja) 2010-09-08 2011-08-26 半導体記憶装置

Country Status (4)

Country Link
US (1) US8830740B2 (ja)
JP (1) JP5396544B2 (ja)
CN (1) CN102959635B (ja)
WO (1) WO2012032730A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9502103B1 (en) 2015-10-06 2016-11-22 Kabushiki Kaisha Toshiba Semiconductor memory device

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5765430B2 (ja) * 2011-10-07 2015-08-19 株式会社日立製作所 半導体記憶装置及びその製造方法
JP5851030B2 (ja) * 2012-06-04 2016-02-03 株式会社日立製作所 半導体記憶装置
JP5847940B2 (ja) * 2012-07-19 2016-01-27 株式会社日立製作所 半導体装置
WO2014188484A1 (ja) * 2013-05-20 2014-11-27 株式会社日立製作所 半導体記憶装置
US9312005B2 (en) 2013-09-10 2016-04-12 Micron Technology, Inc. Accessing memory cells in parallel in a cross-point array
US9905756B2 (en) 2014-02-03 2018-02-27 Hitachi, Ltd. Semiconductor storage device
WO2015140946A1 (ja) * 2014-03-19 2015-09-24 株式会社日立製作所 半導体記憶装置
WO2016030974A1 (ja) * 2014-08-27 2016-03-03 株式会社日立製作所 半導体装置
US9418740B2 (en) 2014-09-09 2016-08-16 Kabushiki Kaisha Toshiba Semiconductor storage device writing data into memory cells using a half selected state and a write state
KR20160131180A (ko) * 2015-05-06 2016-11-16 에스케이하이닉스 주식회사 전자 장치 및 그 동작방법
US9805793B2 (en) * 2016-04-01 2017-10-31 Sandisk Technologies Llc Filament confinement in reversible resistance-switching memory elements
KR20240015740A (ko) 2017-06-02 2024-02-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
JP7195068B2 (ja) 2017-06-26 2022-12-23 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP7265475B2 (ja) 2017-06-27 2023-04-26 株式会社半導体エネルギー研究所 半導体装置
US11374012B2 (en) 2017-07-06 2022-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
JP6373466B1 (ja) * 2017-09-19 2018-08-15 株式会社東芝 不揮発性記憶装置
US11417829B2 (en) * 2018-05-18 2022-08-16 Integrated Silicon Solution, (Cayman) Inc. Three dimensional perpendicular magnetic tunnel junction with thin film transistor array
US10833269B1 (en) * 2019-05-07 2020-11-10 International Business Machines Corporation 3D phase change memory
US11195842B2 (en) 2020-01-06 2021-12-07 International Business Machines Corporation Vertical non-volatile memory structure with additional bitline in wordline stack
EP3985672B1 (en) * 2020-09-04 2024-01-24 Changxin Memory Technologies, Inc. Semiconductor structure, and fabrication method and control method therefor

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4167513B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 不揮発性半導体記憶装置
JP4529493B2 (ja) 2004-03-12 2010-08-25 株式会社日立製作所 半導体装置
JP4428284B2 (ja) 2005-04-25 2010-03-10 エルピーダメモリ株式会社 半導体記憶装置およびその書込み方法
JP2008160004A (ja) 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP2008251059A (ja) * 2007-03-29 2008-10-16 Toshiba Corp 不揮発性半導体記憶装置およびそのデータ消去方法
KR101258268B1 (ko) * 2007-07-26 2013-04-25 삼성전자주식회사 비휘발성 메모리 소자의 낸드형 저항성 메모리 셀 스트링들및 그 제조방법들
JP2009104716A (ja) * 2007-10-24 2009-05-14 Toshiba Corp 抵抗変化メモリ装置とそのデータ消去方法
JP5342189B2 (ja) * 2008-08-06 2013-11-13 株式会社日立製作所 不揮発性記憶装置及びその製造方法
JP5462490B2 (ja) 2009-01-19 2014-04-02 株式会社日立製作所 半導体記憶装置
JP5388814B2 (ja) * 2009-11-24 2014-01-15 株式会社東芝 半導体記憶装置
JP2011199215A (ja) 2010-03-24 2011-10-06 Hitachi Ltd 半導体記憶装置
JP2011233831A (ja) 2010-04-30 2011-11-17 Hitachi Ltd 半導体記憶装置
JP5568370B2 (ja) 2010-05-10 2014-08-06 株式会社日立製作所 半導体装置
JP5641779B2 (ja) 2010-05-18 2014-12-17 株式会社日立製作所 不揮発性記憶装置およびその製造方法
JP5636212B2 (ja) 2010-06-02 2014-12-03 株式会社日立製作所 半導体装置およびその製造方法
JP5503416B2 (ja) 2010-06-02 2014-05-28 株式会社日立製作所 半導体記憶装置
JP5639828B2 (ja) 2010-09-27 2014-12-10 株式会社日立製作所 半導体記憶装置およびその製造方法
JP2012074542A (ja) 2010-09-29 2012-04-12 Hitachi Ltd 不揮発性記憶装置およびその製造方法
JP5588816B2 (ja) 2010-10-12 2014-09-10 株式会社日立製作所 半導体記憶装置
JP5386528B2 (ja) * 2011-02-21 2014-01-15 株式会社日立製作所 半導体記憶装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9502103B1 (en) 2015-10-06 2016-11-22 Kabushiki Kaisha Toshiba Semiconductor memory device

Also Published As

Publication number Publication date
CN102959635B (zh) 2015-06-03
JPWO2012032730A1 (ja) 2014-01-20
US8830740B2 (en) 2014-09-09
WO2012032730A1 (ja) 2012-03-15
CN102959635A (zh) 2013-03-06
US20130141968A1 (en) 2013-06-06

Similar Documents

Publication Publication Date Title
JP5396544B2 (ja) 半導体記憶装置
JP5512700B2 (ja) 半導体記憶装置およびその製造方法
JP4445398B2 (ja) 相変化メモリ装置
JP5462490B2 (ja) 半導体記憶装置
JP5662237B2 (ja) 半導体記憶装置
JP5641779B2 (ja) 不揮発性記憶装置およびその製造方法
JP5722180B2 (ja) 不揮発性記憶装置
JP5568370B2 (ja) 半導体装置
JP5481565B2 (ja) 不揮発性記憶装置およびその製造方法
JP4995834B2 (ja) 半導体記憶装置
JP5063917B2 (ja) 半導体メモリ装置のレイアウト構造及びそのレイアウト方法
US8901712B2 (en) Semiconductor memory device
JP5765430B2 (ja) 半導体記憶装置及びその製造方法
US20180174650A1 (en) One-time programmable devices using finfet structures
KR100781982B1 (ko) 반도체 메모리 장치 및 워드라인 콘택들의 레이아웃 구조
JP5639828B2 (ja) 半導体記憶装置およびその製造方法
KR100723569B1 (ko) 상 변화 메모리 장치
KR101051166B1 (ko) 상 변화 메모리 장치
KR100960462B1 (ko) 상 변화 메모리 장치 및 그 형성 방법
JP2012244109A (ja) 不揮発性記憶装置
KR100960461B1 (ko) 상 변화 메모리 장치 및 그 형성 방법
JP5427959B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130924

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131021

R151 Written notification of patent or utility model registration

Ref document number: 5396544

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees