KR20210058568A - 비트라인 전압을 제어하는 저항성 메모리 장치 - Google Patents

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KR20210058568A
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memory cell
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이경환
김용석
이천안
사토루 야마다
임준희
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삼성전자주식회사
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Abstract

비트라인 전압을 제어하는 저항성 메모리 장치가 개시된다. 본 개시에 따른 저항성 메모리 복수의 비트 라인들과 연결되는 복수의 메모리 셀들을 포함하고, 가변 저항 소자를 이용하여 데이터를 저장하는 메모리 셀 어레이, 독출 커맨드를 수신하고, 상기 독출 커맨드에 기초하여 복수의 독출 전압들을 생성하기 위한 전압 제어 신호를 생성하는 제어 로직, 상기 전압 제어 신호에 기초하여 상기 복수의 독출 전압들을 상기 복수의 비트 라인들에 순차적으로 인가하는 전압 생성기 및 상기 복수의 독출 전압에 대응하여 상기 복수의 메모리 셀들로부터 출력된 전류 값을 기초로 데이터를 판별하는 독출 회로를 포함하고, 상기 제어 로직은 상기 독출 회로를 제어함으로써, 상기 복수의 독출 전압들에 대응하여 상기 메모리 셀 어레이로부터 출력되는 전류를 기준 전류와 순차적으로 비교함으로써 상기 메모리 셀 어레이에 저장된 데이터를 판별하는 것을 특징으로 할 수 있다.

Description

비트라인 전압을 제어하는 저항성 메모리 장치{RESISTIVE MEMORY DEVICE CONTROLLING BITLINE VOLTAGE}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, 저항성 메모리 장치에 관한 것이다.
비휘발성 메모리 장치로서 플래시 메모리와 함께, PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등의 저항성 메모리 장치들이 알려져 있다. 저항성 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고속성과 함께 플래쉬 메모리의 비휘발성 특성을 갖는다.
저항성 메모리 장치의 메모리 셀들은 프로그램된 데이터에 따른 저항 산포를 가질 수 있다. 메모리 셀들에 저장된 데이터 독출 동작 시, 메모리 셀에 일정한 전압을 인가하고, 메모리 셀의 저항의 크기에 따라 변동되는 전류를 복수의 기준 전류들과 비교함으로써 데이터를 센싱할 수 있다. 이에 따라서 프로그램 상태 수에 따른 기준 전류를 생성할 필요가 있었고, 기준 전류 생성기에 따른 리소스가 많이 필요하게 되었다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 복수의 독출 전압들을 비트라인에 인가하고, 하나의 기준 전압과 비교함으로써 프로그램 상태를 판별하는 저항성 메모리 장치 및 이의 동작 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 저항성 메모리 장치는 복수의 비트 라인들과 연결되는 복수의 메모리 셀들을 포함하고, 가변 저항 소자를 이용하여 데이터를 저장하는 메모리 셀 어레이, 독출 커맨드를 수신하고, 상기 독출 커맨드에 기초하여 복수의 독출 전압들을 생성하기 위한 전압 제어 신호를 생성하는 제어 로직, 상기 전압 제어 신호에 기초하여 상기 복수의 독출 전압들을 상기 복수의 비트 라인들에 순차적으로 인가하는 전압 생성기 및 상기 복수의 독출 전압에 대응하여 상기 복수의 메모리 셀들로부터 출력된 전류 값을 기초로 데이터를 판별하는 독출 회로를 포함하고, 상기 제어 로직은 상기 독출 회로를 제어함으로써, 상기 복수의 독출 전압들에 대응하여 상기 메모리 셀 어레이로부터 출력되는 전류를 기준 전류와 순차적으로 비교함으로써 상기 메모리 셀 어레이에 저장된 데이터를 판별하는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 저항성 메모리 장치의 동작 방법은 복수의 비트라인들에 제1 전압을 인가하는 단계, 상기 제1 전압에 대응하여 메모리 셀 어레이로부터의 전류를 센싱하는 단계, 상기 제1 전압에 대응하여 센싱한 전류와 기준 전류를 비교함으로써 제1 프로그램 상태를 갖는 제1 메모리 셀들을 판별하는 단계, 상기 제1 전압과 상이한 제2 전압을 상기 복수의 비트라인들에 인가하는 단계 및 상기 제2 전압에 대응하여 센싱한 전류와 기준 전류를 비교함으로써 제2 프로그램 상태를 갖는 제2 메모리 셀들을 판별하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 저항성 메모리 장치는 저항성 메모리 소자 및 차지 트랩 층을 각각 포함하는 복수의 병합 메모리 셀들을 포함하는 메모리 셀 어레이, 독출 커맨드를 수신하고, 상기 독출 커맨드에 기초하여 복수의 리드 전압들을 생성하기 위한 전압 제어 신호를 생성하는 제어 로직, 상기 전압 제어 신호에 기초하여 상기 복수의 독출 전압들을 상기 병합 메모리 셀에 연결된 복수의 비트 라인들에 인가하고, 게이트 전압을 상기 차지 트랩 층에 인가하는 전압 생성기 및 상기 저항성 메모리 소자에 대한 제1 프로그램 상태를 판별하는 제1 센스 앰프 및 상기 차지 트랩 층에 대한 제2 프로그램 상태를 판별하는 제2 센스 앰프를 포함하는 독출 회로을 특징으로 할 수 있다.
본 개시의 기술적 사상에 따른 저항성 메모리 장치는 복수의 독출 전압들을 비트라인에 순차적으로 인가하고, 하나의 기준 전압과 각각 비교함으로써 메모리 셀들의 프로그램 상태를 판별함으로써, 하나의 기준 전압 생성기 만으로 복수의 프로그램 상태들을 판별할 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 장치의 일부를 나타내는 도면이다.
도 4는 본 개시의 예시적 실시예에 따른 메모리 셀을 나타태는 도면이다.
도 5는 본 개시의 예시적 실시예에 따른 메모리 셀의 가변 저항 소자에 대해 셋 및 리셋 기입을 보여주는 그래프이다.
도 6는 본 개시의 예시적 실시예에 따른 메모리 셀이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들의 산포를 나타내는 그래프이다.
도 7는 본 개시의 예시적 실시예에 따른 메모리 셀이 멀티 레벨 셀인 경우 저항에 따른 메모리 셀들의 산포를 나타내는 그래프이다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이를 나타내는 단면도이다.
도 10은 본 개시의 예시적 실시예에 따른 셀 스트링을 나타내는 회로도이다.
도 11은 본 개시의 예시적 실시예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 12는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이를 나타내는 단면도이다.
도 13은 본 개시의 예시적 실시예에 따른 셀 스트링을 나타내는 회로도이다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 셀의 게이트 전압-드레인 전류를 나타내는 그래프이다.
도 15는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 16은 본 개시의 예시적 실시예에 따른 메모리 셀의 프로그램 상태를 판별하는 방법을 나타내는 도면이다.
도 17은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 18a 및 도 18b는 본 개시의 예시적 실시예에 따른 메모리 셀의 프로그램 상태를 판별하는 방법을 나타내는 도면이다.
도 19a 및 도 19b는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 도면이다.
도 20은 본 개시의 예시적 실시예에 따른 제어 로직의 동작 방법을 나타내는 순서도이다.
도 21은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 도면이다.
도 22은 본 개시의 예시적 실시예에 따른 제어 로직의 동작 방법을 나타내는 순서도이다.
도 23은 본 개시의 예시적 실시예에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있고, 메모리 장치(100)는 비휘발성 메모리 장치일 수 있다.
메모리 컨트롤러(200)는 프로세서를 포함할 수 있으며, 프로세서의 제어에 기반하여 메모리 컨트롤러(200)는 하드웨어, 소프트웨어 및 이들의 조합에 기반하는 방식으로 메모리 장치(100)에 대한 각종 메모리 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 호스트(HOST)로부터의 기입/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다.
구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기입), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기입될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지 않았으나, 메모리 컨트롤러(200)는 램(RAM), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 더 포함할 수 있다. 램은 프로세서의 동작 메모리로서 이용될 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 메모리 컨트롤러(200)는 다양한 프로토콜들 중 적어도 하나를 통해 호스트(HOST)와 통신할 수 있으며, 일 예로서 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(HOST)와 통신하도록 구성될 수 있다.
한편, 메모리 컨트롤러(200) 및 메모리 장치(100)는 별개의 반도체 장치로 구현될 수 있다. 또는, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다.
메모리 장치(100)는 메모리 셀 어레이(110), 독출 매니저(120) 및 전압 생성기(130)를 포함할 수 있다. 메모리 셀 어레이(110)는 복수의 저항성 메모리 셀들을 포함할 수 있고, 이에 따라, 메모리 장치(100)는 "저항성 메모리 장치"라고도 지칭할 수 있다.
한편, 메모리 장치(100)는 다양한 형태로 구현될 수 있다. 일 예로서, 메모리 장치(100)는 하나의 메모리 칩으로 구현되는 장치일 수 있다. 또는, 메모리 장치(100)는 복수의 메모리 칩들을 포함하는 장치로 정의될 수도 있으며, 일 예로서 메모리 장치(100)는 보드 상에 복수의 메모리 칩들이 장착된 메모리 모듈일 수 있다. 그러나, 본 개시의 실시예들은 이에 국한될 필요가 없으며, 메모리 장치(100)는 하나 이상의 메모리 다이들을 포함하는 반도체 패키지 등 다양한 형태로 구현될 수 있을 것이다.
일 실시예에서, 메모리 셀 어레이(110)는 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 영역들에 각각 배치되는 복수의 저항성 메모리 셀들(미도시)을 포함할 수 있다. 이에 따라, 메모리 장치(100)를 "크로스 포인트(cross point) 메모리"라고 지칭할 수도 있다. 메모리 장치(100)가 크로스 포인트 메모리 인 실시예는 도 3 내지 도 7에서 후술한다.
복수의 저항성 메모리 셀들 각각은 하나의 비트를 저장하는 싱글 레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC, multi level cell)일 수 있다. 또한, 각각의 메모리 셀에 저장되는 비트의 개수에 따라 상기 메모리 셀들은 복수의 저항 산포들을 가질 수 있다. 일 예로, 하나의 메모리 셀에 1 개의 비트의 데이터가 기입되는 경우 메모리 셀들은 두 개의 저항 산포를 가질 수 있으며, 하나의 메모리 셀에 2 비트의 데이터가 저장되는 경우에는 메모리 셀들은 네 개의 저항 산포를 가질 수 있다.
한편, 메모리 셀 어레이(110)는 가변 저항 소자(미도시)를 포함하는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질을 포함하며, 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM(Phase-change Random Access Memory)이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
일 실시예에서, 메모리 셀 어레이(110)는 복수의 저항성 메모리 셀들이 수직으로 적층되는 저항성 스위칭 기반의 수직형 적층 메모리 셀 어레이일 수 있고, 일 예시에서, A-VNAND(A-Vertical NAND)로 칭해질 수 있다. 메모리 장치(100)가 저항성 메모리 셀들이 적층되는 수직형 메모리 셀 어레이를 포함하는 실시예는 도 8 내지 도 10에서 후술한다.
일 실시예에서, 메모리 셀 어레이(110)는 저항성 메모리 소자 및 차지 트랩 층에 데이터를 저장하는 병합 메모리 셀들이 수직으로 적층되는 저항성 스위칭 기반의 수직형 적층 메모리 셀 어레이일 수 있고, 일 예시에서, ACE-VNAND(ACE-Vertical NAND)로 칭해질 수 있다. 본 명세서에서 병합 메모리 셀은 저항성 메모리 소자 및 차지 트랩 층을 동시에 포함함으로써 하나의 메모리 셀에 두가지 방법으로 데이터를 저장하는 메모리 셀을 의미할 수 있다. 메모리 장치(100)가 병합 메모리 셀들이 적층되는 수직형 메모리 셀 어레이를 포함하는 실시예는 도 11 내지 도 13에서 후술한다.
독출 매니저(120)은 메모리 장치(100)의 각종 구성 요소들을 제어함으로써 데이터 독출 동작을 수행할 수 있다. 예를 들면, 독출 매니저(120)은 메모리 컨트롤러(도 1의 200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다.
전압 생성기(130)는 독출 매니저(120)의 제어에 기초하여 메모리 셀 어레이(110)으로부터 데이터를 독출하기 위한 다양한 종류의 전압들을 생성할 수 있다. 일 예시에서, 독출 동작 수행 시, 전압 생성기(130)는 데이터를 독출하기 위한 복수의 독출 전압들을 생성하고, 생성한 복수의 독출 전압들을 비트라인에 제공할 수 있다.
본 개시의 기술적 사상에 따르면, 독출 매니저(120)는 메모리 셀 어레이(110)로부터 데이터를 독출하기 위해 전압 생성기(130)를 제어함으로써, 복수의 독출 전압들을 순차적으로 비트라인에 인가할 수 있고, 메모리 장치(100)는 제공된 복수의 독출 전압들에 따라서 달라지는 전류량에 기초하여 데이터를 판별할 수 있다. 메모리 장치(100)는 복수의 독출 전압들을 순차적으로 제공함으로써 적은 수의 기준 전류를 이용하여 데이터를 판별할 수 있고, 기준 전류를 생성하기 위해 필요한 리소스가 감소할 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 전압 생성기(130), 로우 디코더(140), 컬럼 디코더(150), 독출 회로(160) 및 제어 로직(170)을 포함할 수 있고, 제어 로직(170)은 독출 매니저(120)를 포함할 수 있다.
메모리 셀 어레이(110)는 도 1에서 상술한 바와 같이, 크로스 포인트 메모리 셀 어레이, 저항성 메모리 셀이 수직으로 적층된 메모리 셀 어레이 및 병합 메모리 셀이 수직으로 적층된 메모리 셀 어레이 중 어느 하나로 구성될 수 있다.
로우 디코더(140)는 복수의 워드라인들을 통해 메모리 셀 어레이(110)에 연결되고, 어드레스(ADDR)를 디코딩한 결과 생성된 로우 어드레스에 응답하여 복수의 워드라인들 중 선택 워드라인을 활성화할 수 있다. 이하, 본 명세서에서 선택 워드라인은 복수의 워드라인들 중 선택 메모리 셀에 연결된 워드라인을 지칭할 수 있다.
로우 디코더(140)는 로우 어드레스에 응답하여 복수의 워드라인들(WL) 중 선택 워드라인에 인가되는 전압을 제어하거나 선택된 워드라인의 연결 관계를 제어할 수 있다. 로우 디코더(140)는 복수의 트랜지스터들을 포함할 수 있고, 복수의 워드라인들 각각에는 적어도 하나의 트랜지스터가 연결될 수 있다. 복수의 트랜지스터들의 턴-온 또는 턴-오프 동작을 통하여, 선택 워드라인이 기입/독출 동작을 위하여 활성화될 수 있다.
도시되지는 않았지만, 로우 디코더(140)는 스트링 선택 라인을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 스트링 선택 라인은 메모리 셀 어레이(110)에 포함된 복수의 셀 스트링들을 선택하는 신호 라인을 의미할 수 있다.
컬럼 디코더(150)는 복수의 비트라인들을 통해 메모리 셀 어레이(110)에 연결되고, 어드레스(ADDR)를 디코딩한 결과 생성된 컬럼 어드레스에 응답하여 복수의 비트라인들 중 선택 비트라인을 활성화할 수 있다. 이하, 본 명세서에서 선택 비트라인은 복수의 비트라인들 중 선택 메모리 셀에 연결된 비트라인을 지칭할 수 있다.
컬럼 디코더(150)는 컬럼 어드레스에 응답하여 복수의 비트라인들 중 선택된 비트라인에 인가되는 전압을 제어하거나 선택된 비트라인의 연결 관계를 제어할 수 있다. 또한, 컬럼 디코더(150)는 제어 로직(170)의 제어하에 선택 비트라인에 비트라인 전압(VBL)을 인가할 수 있다.
제어 로직(170)은 메모리 장치(100)의 각종 구성 요소들을 제어함으로써 데이터 기입 및 독출 등의 메모리 동작을 수행할 수 있다. 예를 들면, 제어 로직(170)은 메모리 컨트롤러(도 1의 200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다.
제어 로직(170)에서 출력된 각종 제어 신호는 독출 회로(160), 전압 생성기(130), 로우 디코더(140) 및 칼럼 디코더(150)에 제공될 수 있다. 구체적으로, 제어 로직(170)은 독출 회로(160)에 동작 선택 신호(CTRL_op)를 제공할 수 있고, 전압 생성기(130)에 전압 제어 신호(CTRL_vol)를 제공할 수 있다. 또한, 제어 로직(170)은 어드레스(ADDR)를 디코딩함으로써, 로우 디코더(140)에 로우 어드레스(X_ADDR)를 제공할 수 있고, 칼럼 디코더(150)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다.
본 개시의 일 실시예에 따른 제어 로직(170)은 복수의 독출 전압을 비트라인(BL)에 순차적으로 인가할 때, 이미 판별이 완료된 메모리 셀에 대응하는 스트링 선택 라인은 비활성화할 수 있다. 이를 위해 제어 로직(170)은 스트링 선택 라인 비활성화 신호(Sig_DS)를 로우 디코더(140)에 출력할 수 있고, 로우 디코더(140)는 이에 대응하여 스트링 선택 라인을 비활성화할 수 있다. 이에 관해서는 도 15 내지 도 19에서 상세하게 후술한다.
일 예시에서, 독출 동작 수행 시, 제어 로직(170)은 선택 메모리 셀로부터 데이터를 독출하기 위하여 로우 디코더(140) 및 칼럼 디코더(150)의 워드라인 및 비트라인 선택 동작, 독출 회로(160) 의 감지 동작을 제어하고, 로우 디코더(140), 칼럼 디코더(150) 및 독출 회로(160) 에 제공되는 전압들이 설정된 전압 레벨들을 갖도록 전압 생성기(130)를 제어할 수 있다. 본 개시의 일 실시예에서, 제어 로직(170)은 전압 생성기(130)을 제어함으로써 데이터를 독출하기 위해 복수의 독출 전압들을 비트라인(BL)에 순차적으로 인가할 수 있다.
전압 생성기(130)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성기(130)는 복수의 워드라인들(WL)을 구동하기 위한 워드라인 전압(VWL)들 및 복수의 비트라인들(BL)을 구동하기 위한 비트라인 전압(VBL)들을 생성할 수 있다. 예를 들어, 독출 동작 수행 시, 전압 생성기(130)는 제1 프리차지 전압, 디스차지 전압 및 로우 디코더(140)에 포함된 트랜지스터들에 대한 턴-온 또는 턴-오프 전압 등을 워드라인 전압(VWL)들로서 생성하고, 제2 프라차지 전압, 클램핑 전압, 컬럼 디코더(150)의 트랜지스터들에 대한 턴-온 또는 턴-오프 전압 및 복수의 독출 전압 등을 비트라인 전압(VBL)들로서 생성할 수 있다. 또한 전압 생성기(130)는 독출 회로(160)에 제공되는 다양한 전압들(예컨대 셋 또는 리셋 기입 전압, 기준 전압) 등을 생성할 수 있다.
독출 회로(160)는 비트라인(BL) 및/또는 워드라인(WL)에 선택적으로 연결될 수 있고, 선택된 메모리 셀에 기입된 데이터를 독출할 수 있다. 예를 들어, 독출 회로(160)는 선택 메모리 셀에 연결된 비트라인(BL)으로부터 전류를 검출하고, 전류를 기준 전류와 비교함으로써 선택 메모리 셀에 대한 프로그램 상태를 판별할 수 있다. 일 실시예에서, 독출 회로(160)는 복수의 래치들(LAT1~LAT3)를 포함하고, 선택 메모리 셀에 대한 프로그램 상태에 대한 정보를 복수의 래치들(LAT1~LAT3)에 젖아할 수 있다. 도 2에서는 세 개의 래치들(LAT1~LAT3)이 도시되어 있으나 이는 일 예시이고, 세 개보다 많거나 적은 래치들이 독출 회로(160)에 저장될 수 있다.
본 개시의 일 실시예에 따른 메모리 셀 어레이(110)에 대한 독출 동작에 있어서, 선택 비트라인으로 복수의 독출 전압들이 제공될 수 있으며, 일 예로서 선택 워드라인과 선택 비트라인 사이의 전압이 복수의 독출 전압들 별로 서로 다른 레벨 차이를 가질 수 있다. 선택 워드라인 및 선택 비트라인에 대한 프리차지 동작이 완료된 후, 선택 메모리 셀의 프로그램 상태에 따라 선택 워드라인 및 선택 비트라인 중 적어도 하나로부터 검출되는 전류는 그 레벨이 다르게 변동될 수 있다.
일 예시에서, 선택 비트라인으로부터 검출되는 전류를 이용하여 데이터를 센싱하는 동작이 수행될 때, 선택 메모리 셀의 프로그램 상태에 따라 선택 워드라인으로부터 검출되는 전류의 레벨이 다를 수 있으며, 선택 워드라인으로부터 검출되는 전류 레벨이 소정의 기준 레벨보다 큰 경우에는 선택된 메모리 셀이 리셋 상태임에 따라 "1" 의 데이터가 센싱되고, 선택 워드라인으로부터 검출되는 전류 레벨이 소정의 기준 레벨보다 작은 경우에는 선택된 메모리 셀이 셋 상태임에 따라 "0" 의 데이터가 센싱될 수 있다. 또 다른 예시에서, 메모리 장치(100)는 선택 비트라인으로부터 검출되는 전압을 이용하여 데이터를 센싱하도록 구현될 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 장치의 일부를 나타내고, 도 4는 본 개시의 예시적 실시예에 따른 메모리 셀을 나타태는 도면이다. 상세하게는, 도 3 및 도 4에서는 메모리 장치(100)가 크로스 포인트 메모리이고, 저항성 메모리 셀이 PRAM 인 경우를 나타낸다. 도 3에 도시된 메모리 셀 어레이(110a)는 하나의 셀 블록에 해당할 수 있다.
도 3를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110a), 로우 디코더(140) 및 컬럼 디코더(150)를 포함할 수 있고, 메모리 셀 어레이(110)는 제1 방향(예를 들어, X 방향)으로 로우 디코더(140)와 인접하게 배치될 수 있고, 제2 방향(예를 들어, Y 방향)으로 칼럼 디코더(150)와 인접하게 배치될 수 있다.
메모리 셀 어레이(110a)는 수평 구조의 2차원 메모리 셀 어레이일 수 있고, 복수의 워드라인들(WL0 ~ WLa), 복수의 비트라인들(BL0 ~ BLb) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀 어레이(110a)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들이 행들 및 열들로 배열될 수 있다. 여기서, 워드라인들(WL)의 개수, 비트라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에서, 복수의 메모리 셀들(MC) 각각은 가변 저항 소자(VR) 및 스위칭 소자(SW)를 포함할 수 있다. 여기서, 가변 저항 소자(VR)는 가변 저항 물질이라고 지칭할 수 있고, 스위칭 소자(SW)는 선택 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항 소자(VR)는 복수의 비트라인들(BL0 ~ BLb) 중 하나와 스위칭 소자(SW)의 사이에 연결되며, 스위칭 소자(SW)는 가변 저항 소자(VR)와 복수의 워드라인들(WL0 ~ WLa) 중 하나의 사이에 연결될 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 스위칭 소자(SW)가 복수의 비트라인들(BL0 ~ BLb) 중 하나와 가변 저항 소자(VR) 사이에 연결되고, 가변 저항 소자(VR)가 스위칭 소자(SW)와 복수의 워드라인들(WL0 ~ WLa) 중 하나의 사이에 연결될 수 있다.
스위칭 소자(SW)는 복수의 워드라인들(WL0 ~ WLa) 중 어느 하나와 가변 저항 소자(VR) 사이에 연결될 수 있으며, 연결된 워드라인과 비트라인에 인가되는 전압에 따라 가변 저항 소자(VR)로의 전류 공급을 제어할 수 있다. 스위칭 소자(SW)는 ovonic threshold switching (OTS) 물질로 구현될 수 있다. 그러나, 이에 제한되는 것은 아니며, 다른 실시예에서, 스위칭 소자(SW)는 단방향 다이오드, 양방향 다이오드, 및 트랜지스터 등과 같은 스위칭 가능한 다른 소자로 변경될 수 있다.
복수의 워드라인들(WL0 ~ WLa)과 복수의 비트라인들(BL0 ~ BLb)을 통해 메모리 셀(MC)의 가변 저항 소자(VR)에 전압이 인가되어, 가변 저항 소자(VR)에 전류가 흐를 수 있다. 예컨대, 가변 저항 소자(VR)는 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있는 상변화 물질층을 포함할 수 있다. 그러나 가변 저항 소자(VR)는 이에 한정되는 것은 아니며, 인가된 전압에 따라 저항값이 달라지는 가변 저항체라면 어떠한 것도 포함할 수 있다. 예컨대, 선택된 메모리 셀(MC)은 가변 저항 소자(VR)에 인가되는 전압에 따라 가변 저항 소자(VR)의 저항이 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있다.
가변 저항 소자(VR)의 저항 변화에 따라, 메모리 셀(MC)은 '0' 또는 '1'과 같은 디지털 정보를 기억할 수 있고, 또한 메모리 셀(MC)로부터 디지털 정보를 소거할 수도 있다. 예컨대, 메모리 셀(MC)에서 고저항 상태 '0'과 저저항 상태 '1'로 데이터가 기입될 수 있다. 여기서, 고저항 상태 '0'에서 저저항 상태 '1'로의 기입을 '셋(set) 동작'이라 칭할 수 있고, 저저항 상태 '1'에서 고저항 상태 '0'으로의 기입을 '리셋(reset) 동작'이라 칭할 수 있다. 그러나 본 개시의 실시예들에 따른 메모리 셀(MC)은 상기 예시된 고저항 상태 '0' 및 저저항 상태 '1'의 디지털 정보에만 한정되는 것은 아니며, 다양한 저항 상태들을 저장할 수 있다.
복수의 워드라인들(WL0 ~ WLa)과 복수의 비트라인들(BL0 ~ BLb)의 선택에 의해 임의의 메모리 셀(MC)이 어드레스 될 수 있고, 복수의 워드라인들(WL0 ~ WLa)과 복수의 비트라인들(BL0 ~ BLb) 사이에 소정의 신호(예컨대 전압 또는 전류)가 인가되어, 메모리 셀(MC)이 프로그램될 수 있다. 실시예에 있어서, 복수의 워드라인들(WL0 ~ WLa) 중 선택된 워드라인을 통해 전압이 측정됨으로써, 선택된 메모리 셀(MC)의 가변 저항 소자(VR)의 저항값에 따른 정보, 즉 프로그램된 데이터가 독출될 수 있다.
스위칭 소자(SW)는 트랜지스터, 다이오드 등과 같은 다양한 소자들을 이용하여 구현될 수 있다. 가변 저항 소자(VR)는 게르마늄, 안티몬 및 텔루르 혼합물(GST, Ge-Sb-Te)로 이루어진 상변화막(11)(또는 가변 저항층이라고 함), 상변화막(11) 상부에 형성된 상부 전극(12), 그리고 상변화막(11) 하부에 형성된 하부 전극(13)을 포함할 수 있다.
상부 및 하부 전극들(12, 13)은 다양한 금속, 금속 산화물 또는 금속 질화물로 형성될 수 있다. 상부 및 하부 전극들(12, 13)은 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3) 등일 수 있다.
상변화막(11)은 쌍극성(bipolar) 저항 기억 재료 또는 단극성(unipolar) 저항 기억 재료로 형성될 수 있다. 쌍극성 저항 기억 재료는 전류의 극성에 의하여 셋이나 리셋 상태로 프로그램될 수 있으며, 쌍극성 저항 기억 재료에는 페로브스카이트(Perovskite) 계열의 물질들이 사용될 수 있다. 한편, 단극성 저항 기억 재료는 동일한 극성의 전류에 의해서도 셋이나 리셋 상태로 프로그램될 수 있으며, 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 전이 금속 산화물(transition metal oxide) 등이 사용될 수 있다.
GST 물질은 비교적 높은 저항율(resistivity)을 갖는 비결정 상태(amorphous state)와 비교적 낮은 저항율을 갖는 결정 상태(crystalline state) 사이에서 프로그램될 수 있다. GST 물질을 가열함으로써 GST 물질이 프로그램될 수 있다. 가열의 크기 및 시간은 GST 물질이 비결정 상태 또는 결정 상태로 남아있는지의 여부를 결정할 수 있다. 높은 저항율 및 낮은 저항율은 각각 프로그램된 값들 로직 0 또는 로직 1로 나타낼 수 있으며, GST 물질의 저항율을 측정함으로써 감지될 수 있다. 이와 반대로, 높은 저항율 및 낮은 저항율은 각각 프로그램된 값들 로직 1 또는 로직 0으로 나타낼 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 메모리 셀의 가변 저항 소자에 대해 셋 및 리셋 기입을 보여주는 그래프이다.
도 5를 참조하면, 가변 저항 소자(도 4의 VR)을 구성하는 상변화 물질을 결정화 온도(crystallization temperature, Tx)와 용융점(melting point, Tm) 사이의 온도로 일정 시간 가열한 후에 서서히 냉각하면, 상기 상변화 물질은 결정 상태가 된다. 이러한 결정 상태를 '셋 상태'라고 지칭하며, 데이터 '0'이 저장된 상태이다. 반면, 상기 상변화 물질을 상기 용융점(Tm) 이상의 온도로 가열한 후에 급냉하면, 상기 상변화 물질은 비정질 상태가 된다. 이러한 비정질 상태를 '리셋 상태'라고 지칭하며, 데이터 '1'이 저장된 상태이다. 따라서, 가변 저항 소자(VR)에 전류를 공급하여 데이터를 저장하고, 가변 저항 소자(VR)의 저항값을 측정하여 데이터를 독취할 수 있다.
도 6는 본 개시의 예시적 실시예에 따른 메모리 셀이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들의 산포를 나타내는 그래프이고, 도 7는 본 개시의 예시적 실시예에 따른 메모리 셀이 멀티 레벨 셀인 경우, 저항에 따른 메모리 셀들의 산포를 나타내는 그래프이다.
도 6을 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다. 예를 들어, 메모리 셀(MC)이 1 비트로 프로그램되는 싱글 레벨 셀(single level cell, SLC)인 경우, 메모리 셀(MC)은 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를 가질 수 있다.
저 저항 상태(LRS) 및 고 저항 상태(HRS)는 데이터 '0' 및 데이터 '1' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨(VR)은 데이터 '0'에서 데이터 '1'의 순서로 커질 수 있다. 즉, 저 저항 상태(LRS)는 데이터 '0'에 해당하고, 고 저항 상태(HRS)는 데이터 '1'에 해당할 수 있다.
메모리 셀(MC)에 프로그램 전류를 인가하여 메모리 셀(MC)을 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 스위칭하는 동작을 셋(set) 동작 또는 셋 기입 동작이라고 한다. 또한, 메모리 셀(MC)에 프로그램 전류를 인가하여 메모리 셀(MC)을 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 스위칭하는 동작을 리셋(reset) 동작 또는 리셋 기입 동작이라고 한다.
도 7을 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다. 예를 들어, 메모리 셀(MC)이 2 비트로 프로그램되는 멀티 레벨 셀(multi level cell, MLC)인 경우, 메모리 셀(MC)은 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4) 중 하나를 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 3 비트의 데이터를 저장하는 트리플 레벨 셀들(TLC, triple level cells)을 포함할 수 있고, 이에 따라, 8개의 저항 상태들 중 하나를 각각 가질 수 있다. 또 다른 실시예에서, 복수의 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수도 있다.
각각의 저항 상태(RS1, RS2, RS3, RS4)는 데이터 '00', 데이터 '01', 데이터 '10' 및 데이터 '11' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨(VR)은 데이터 '11', 데이터 '01', 데이터 '00', 데이터 '10'의 순서로 커질 수 있다. 즉, 제1 저항 상태(RS1)는 데이터 '11'에 해당하고, 제2 저항 상태(RS2)는 데이터 '01'에 해당하고, 제3 저항 상태(RS3)는 데이터 '00'에 해당하며, 제4 저항 상태(RS4)는 데이터 '10'에 해당할 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 셀 어레이의 회로도를 나타내고, 도 9는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이의 단면도를 나타낸다. 상세하게는 도 8 및 도 9는 메모리 셀 어레이(110b)가 저항성 수직 적층 메모리 셀 어레이인 실시예를 나타낸다.
도 8을 참조하면, 메모리 셀 어레이(110b)는 공통 소스 라인(CSL), 복수개의 비트라인들(BL1, BL2, BL3) 및 공통 소스 라인(CSL)과 비트라인들(BL1-BL3) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다. 복수의 셀 스트링들(CSTR)은 복수의 메모리 셀들(MC)을 포함하고, 복수의 메모리 셀들(MC) 각각은 복수의 워드라인들(WL1~WL4)에 의해 제어되는 셀 트랜지스터(CT) 및 가변 저항 소자(VR)을 포함할 수 있다. 가변 저항 소자(VR)는 도 4 내지 도 7에서 상술한 방식으로 데이터를 저장할 수 있다.
도 9를 참조하면, 공통 소스 라인(CSL)은 기판(1) 내에 배치될 수 있다. 상기 기판(1)은 반도체 기판 자체이거나 그 위에 형성된 에피택시얼 반도체층일 수 있다. 공통 소스 라인(CSL)은 기판(1) 내에 형성된 불순물 주입 영역일 수 있다. 공통 소스 라인(CSL)은 기판(1)과 다른 도전형의 불순물로 도핑될 수 있다. 일 예에 있어서, 기판(1)에는 P형 불순물이 도핑될 수 있다. 공통 소스 라인(CSL)은 예를 들면 N형 불순물로 도핑될 수 있다.
기판(1)으로부터 활성 기둥(32)이 제1 방향(L1)으로 돌출된다. 상기 활성 기둥(32)은 중공(hollow) 구조를 가질 수 있다. 활성 기둥(32)은 기판(1)과 접할 수 있다. 활성 기둥(32)은 예를 들면 P형 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 활성 기둥(32)의 두께는 바람직하게는 50nm 이하일 수 있다. 이와 같은 얇은 두께에 의해 후속의 저항성 메모리 장치의 구동시에 가변 저항막(34)에 효과적으로 전계가 미칠 수 있다.
활성 기둥(32) 상부에는 드레인 영역(D)이 배치된다. 드레인 영역(D)에는 공통 소스 라인(CSL)과 동일한 타입의 불순물이 도핑될 수 있다. 비트라인들(BL1-BL3)은 활성 기둥(32) 상에 배치되며 드레인 영역(D)과 전기적으로 연결될 수 있다. 비트라인들(BL1-BL3)은 제2 방향(L2)으로 연장되며 서로 평행하게 이격된다.
비트라인들(BL1-BL3) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결된다. 복수의 셀 스트링들(CSTR)은 공통 소스 라인(CSL)과 병렬로 연결된다. 셀 스트링들(CSTR) 각각은 하나의 상기 활성 기둥(32)에 인접하여 배치된다. 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 하부 선택 트랜지스터(LST), 비트라인(BL1-BL3)에 접속하는 상부 선택 트랜지스터(UST) 및 하부 및 상부 선택 트랜지스터들(LST, UST) 사이에 배치되는 복수개의 메모리 셀들(MC)로 구성될 수 있다. 하부 선택 트랜지스터(LST), 상부 선택 트랜지스터(UST) 및 메모리 셀들(MC)은 직렬로 연결될 수 있다. 하부 선택 트랜지스터(LST), 상부 선택 트랜지스터(UST) 및 메모리 셀들(MC)에서 모두 활성 기둥(32) 내에 채널 영역이 형성될 수 있다.
상부 선택 트랜지스터(UST)는 상부 선택 라인(USL1-USL3)을 게이트 전극으로 사용하고, 드레인 영역(D)을 포함할 수 있다. 상부 선택 트랜지스터들(UST)은 기판(1)으로부터 실질적으로 동일한 거리에 배치될 수 있다. 상부 선택 라인들(USL1-USL3)은 제3 방향(L3)으로 연장되며 서로 평행하다.
하부 선택 트랜지스터(LST)는 하부 선택 라인(LSL1-LSL3)을 게이트 전극으로 사용할 수 있다. 하부 선택 트랜지스터들(LST)은 기판(1)으로부터 실질적으로 동일한 거리에 배치될 수 있다. 상부 선택 라인들(USL1-USL3)은 제 3 방향(L3)으로 연장되며 서로 평행하다.
복수의 메모리 셀들(MC) 각각은 셀 트랜지스터(CT)와 가변 저항막(34)을 포함한다. 셀 트랜지스터(CT)은 워드라인(WL1-WL4)을 게이트 전극으로 사용하며 그 양측의 활성 기둥(32)에 형성될 수 있는 전계 효과 소스/드레인 영역들을 포함할 수 있다. 기판(1)으로부터 같은 높이에 위치하는 셀 트랜지스터들의 게이트 전극들은 워드라인(WL1-WL4) 중의 하나에 공통으로 연결될 수 있다.
하부 및 상부 선택 트랜지스터들(LST, UST) 그리고 셀 트랜지스터(CT)는 활성 기둥(32)을 채널 영역으로 사용하는 모스 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; MOSFET)일 수 있다.
가변 저항막(34)은 활성 기둥(32)과 직접 접할 수 있다. 활성 기둥(32) 내부는 매립 절연막(36)으로 채워질 수 있다. 매립 절연막(36)은 예를 들면 실리콘 산화막 계열의 물질을 포함할 수 있다. 가변 저항막(34)은 매립 절연막(36)과 활성 기둥(32) 사이에 개재된다. 가변 저항막(34)은 활성 기둥(32)의 내부 바닥과 측벽을 덮는 컵 형태를 가질 수 있다. 가변 저항막(34)은 주어진 조건에 따라서 저항 값이 변할 수 있고 가변 저항 소자(VR)로서 역할할 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 셀 스트링을 나타내는 회로도이다. 상세하게는, 도 10은 도 8에 도시된 메모리 셀 어레이(110b)에 포함되는 하나의 셀 스트링(CSTR1)을 나타낸다.
도 10을 참조하면, 셀 스트링(CSTR1)은 복수의 메모리 셀들을 포함할 수 있다. 독출 과정에서, 셀 스트링(CSTR1)에 포함된 제1 메모리 셀(MC1)이 선택된 경우, 비트라인(BL)에는 독출 전압(Vread)이 인가될 수 있다. 또한, 제1 메모리 셀(MC1)의 셀 트랜지스터(CT)에는 선택 전압(Vsel)이 인가되고, 다른 메모리 셀들의 셀 트랜지스터에는 비선택 전압(Vunsel)이 인가될 수 있다. 선택 전압(Vsel)은 셀 트랜지스터(CT)를 턴-오프 시키는 전압일 수 있고, 비선택 전압(Vunsel)은 셀 트랜지스터(CT)를 턴-온시키는 전압일 수 있다. 일 예시에서, 선택 전압(Vsel)은 셀 트랜지스터(CT)의 문턱 전압보다 낮은 전압 레벨을 가질 수 있고, 비선택 전압(Vunsel)은 셀 트랜지스터(CT)의 문턱 전압보다 높은 전압 레벨을 가질 수 있다.
상술한 전압들의 인가에 따라서, 선택된 제1 메모리 셀(MC1)의 셀 트랜지스터(CT)외의 다른 셀 트랜지스터는 모두 턴-온 되고, 제1 메모리 셀(MC1)의 셀 트랜지스터는 턴-오프될 수 있다. 이에 따라서, 독출 전압(Vread)에 따른 전류는 제1 메모리 셀(MC1)의 가변 저항 소자(VR)를 통해 흐를 수 있고, 가변 저항 소자(VR)에 따라서 서로 다른 전류 값이 측정될 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치는 가변 저항 소자(VR)에 따른 전류 값을 독출 전압(Vread)의 전압 레벨을 순차적으로 변경함으로써 측정할 수 있고, 전류 값을 통해서 가변 저항 소자(VR)의 저항 값을 측정할 수 있다. 또한, 메모리 장치는 가변 저항 소자(VR)의 저항 값을 측정함으로써 프로그램 상태를 판별할 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 메모리 셀 어레이의 회로도를 나타내고, 도 12는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이의 단면도를 나타낸다. 상세하게는 도 11 및 도 12는 메모리 셀 어레이(110c)가 병합 수직 적층 메모리 셀 어레이(110c)인 실시예를 나타낸다. 도 8 및 도 9와 중복되는 내용은 생략한다.
도 11을 참조하면, 메모리 셀 어레이(110c)는 공통 소스 라인(CSL), 복수개의 비트라인들(BL1, BL2, BL3) 및 공통 소스 라인(CSL)과 비트라인들(BL1-BL3) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다. 복수의 셀 스트링들(CSTR)은 복수의 메모리 셀들(MC)을 포함하고, 복수의 메모리 셀들(MC) 각각은 복수의 워드라인들(WL1~WL4)에 의해 제어되는 차지 트랩 층(CTF) 및 가변 저항 소자(VR)을 포함할 수 있다.
본 개시의 일 실시예에 따른 메모리 셀(MC)은 차지 트랩 층(CTF)을 이용하여 제1 데이터를 저장하고, 가변 저항 소자(VR)를 이용하여 제2 데이터를 저장할 수 있다. 메모리 장치는 메모리 셀(MC)의 차지 트랩 층(CTF)을 턴 오프 시킴으로써 도 8 내지 도 10에서 상술한 방식으로 가변 저항 소자(VR)에 저장된 데이터를 판별할 수 있고, 메모리 셀(MC)의 게이트 전압을 제어함으로써 차지 트랩 층(CTF)에 저장된 데이터를 판별할 수 있다.
도 12를 참조하면, 도 9의 메모리 셀 어레이(110b)의 활성 기둥(32) 대신 전하 저장막(40)을 포함할 수 있다. 전하 저장막(40)은 데이터가 저장하는 차지 트랩 층(CTF)으로 역할할 수 있고, 전하 저장막(40)에 전하가 트랩됨으로써 데이터가 저장되는 경우, 전하 저장막(40)은 실리콘 질화물, 금속 산화물 등을 포함할 수 있다. 상기 금속 산화물은 예를들어, 알루미늄 산화물을 포함할 수 있다. 다른 예로, 전하 저장막(40)에 전하가 플로팅됨으로써 데이터가 저장되는 경우, 상기 전하 저장막(40)은 실리콘이 포함할 수 있다. 전하 저장막(40)은 예를들어, 불순물이 도핑된 실리콘, 비도핑 실리콘 등을 포함할 수 있다. 도시되지 않았지만, 전하 저장막(40) 주변으로 블로킹 막, 터널 절연막이 더 포함될 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 셀 스트링을 나타내는 회로도이다. 상세하게는, 도 13은 도 11에 도시된 메모리 셀 어레이(110c)에 포함되는 하나의 셀 스트링(CSTR2)을 나타낸다.
도 13을 참조하면, 셀 스트링(CSTR2)은 복수의 메모리 셀들을 포함할 수 있다. 독출 과정에서, 셀 스트링(CSTR2)에 포함된 제2 메모리 셀(MC2)이 선택된 경우, 비트라인(BL)에는 독출 전압(Vread)이 인가될 수 있다. 또한, 제2 메모리 셀(MC2)의 차지 트랩 층(CTF)에는 게이트 전압(Vg)이 인가되고, 다른 메모리 셀들의 셀 트랜지스터에는 비선택 전압(Vunsel)이 인가될 수 있다.
상술한 전압들의 인가에 따라서, 선택된 제2 메모리 셀(MC2)의 차지 트랩 층(CTF)외의 다른 차지 트랩 층는 모두 턴-온 됨에 따라서, 독출 전압(Vread)에 따른 전류는 제2 메모리 셀(MC2)을 통해 흐를 수 있다. 게이트 전압(Vg)의 전압 레벨에 따라서 제1 루트(a)를 따라서 전류가 흐르거나, 제2 루트(b)를 따라서 전류가 흐를 수 있다.
일 예시에서, 게이트 전압(Vg)이 제2 메모리 셀(MC2)의 차지 트랩 층(CTF)의 최저 턴 온 전압보다 낮은 경우, 독출 전압(Vread)에 따른 전류는 제1 루트(a)를 따라 차지 트랩 층(CTF)이 아닌 저항성 메모리 소자(VR)를 통해 흐를 수 있고, 저항성 메모리 소자(VR)에 프로그램 된 데이터가 판별될 수 있다. 또 다른 예시에서, 게이트 전압(Vg)이 제2 메모리 셀(MC2)의 차지 트랩 층(CTF)의 최저 턴 온 전압 이상인 경우, 독출 전압(Vread)에 따른 전류는 제2 루트(b)를 따라 저항성 메모리 소자(VR)가 아닌 차지 트랩 층(CTF)으로 흐를 수 있고, 차지 트랩 층(CTF)에 프로그램 된 데이터가 판별될 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 셀의 게이트 전압-드레인 전류를 나타내는 그래프이다. 상세하게는 도 14는 도 11 내지 도 13에서 상술한 병합 메모리 셀의 게이트 전압-드레인 전류를 나타낸다.
도 13 및 도 14를 참조하면, 메모리 셀에서 게이트 전압(Vg)이 셀 트랜지스터의 최저 턴 온 전압보다 낮은 경우에는, 셀 트랜지스터가 턴 오프되므로 저항성 메모리 소자(VR)의 저항 레벨이 구분될 수 있다. 메모리 셀에서 저항성 메모리 소자(VR)의 저항 레벨은 복수개로 구분될 수 있다.
저항성 메모리 소자(VR)의 저항 레벨은 드레인 전류(Id)에 의해 구분될 수 있다. 일 예로, 도시된 것과 같이 드레인 전류(Id)는 5개의 상태 중 어느 하나를 가질 수 있다. 따라서, 저항성 메모리 소자(VR)의 저항 레벨은 5개로 구분될 수 있다. 본 개시의 일 실시예에 따르면, 저항성 메모리 소자(VR)의 저항 레벨은 서로 다른 전압 레벨을 갖는 복수의 독출 전압들을 인가함으로써 구분할 수 있다.
메모리 셀에서 게이트 전압(Vg)이 차지 트랩 층(CTF)의 최저 턴온 전압보다 높은 경우에는, 차지 트랩 층(CTF)의 전하 저장 상태에 따라 턴 오프 또는 턴 온 될 수 있다. 즉, 상기 메모리 셀에서 차지 트랩 층(CTF)의 문턱 전압은 복수개로 구분될 수 있다.
차지 트랩 층(CTF)의 문턱 전압은 특정 드레인 전류값(Iverify)을 가지는 전압을 통해 구분될 수 있다. 일 예로, 도시된 것과 같이, 상기 문턱 전압의 레벨은 4개 중 어느 하나를 가질 수 있다. 따라서, 상기 제2 데이터 저장 구조물의 문턱 전압은 4개로 구분될 수 있다.
이와 같이, 본 개시의 일 실시예에 따른 메모리 셀은 하나의 메모리 셀 내에 서로 다른 메커니즘으로 데이터가 저장되는 2개의 데이터 저장 소자가 포함될 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 2 및 도 15를 참조하면, 메모리 장치(100)는 비트라인(BL)에 제1 전압을 인가함으로써 제1 프로그램 상태를 센싱할 수 있다(S110). 일 예시에서, 제1 프로그램 상태는 선택 워드라인에 의해 선택된 메모리 셀의 저항성 메모리 소자에 대한 저항 값에 대응할 수 있다.
메모리 장치(100)는 센싱한 메모리 셀에 대응하는 스트링 선택 라인을 디스에이블할 수 있다(S120). 일 예시에서, 제1 메모리 셀이 제1 프로그램 상태로 센싱된 경우, 제1 메모리 셀과 연결된 스트링 선택 라인을 디스에이블함으로써 스트링 선택 트랜지스터가 턴 오프될 수 있고, 제1 메모리 셀이 포함된 셀 스트링에는 비트라인의 전압이 인가되지 않을 수 있다.
메모리 셀 어레이가 수직 적층형 메모리 셀 어레이인 실시예에서, 스트링 선택 라인은 도 8 내지 도 13에서 상술된 상부 선택 라인(USL) 또는 하부 선택 라인(LSL) 중 어느 하나일 수 있다. 메모리 셀 어레이가 크로스 포인트 메모리 셀 어레이인 실시예에서, 스트링 선택 라인은 선택 메모리 셀을 포함하는 로우를 디스에이블 하는 신호 라인을 의미할 수 있다.
메모리 장치(100)는 비트라인(BL)에 제2 전압을 인가함으로써 제2 프로그램 상태를 센싱할 수 있다(S130). 본 개시의 기술적 사상에 따르면, 복수의 프로그램 상태를 센싱하기 위해 메모리 장치는 복수의 독출 전압들을 비트라인에 인가하고, 프로그램 상태를 판별한 메모리 셀에 대응되는 스트링 선택 라인을 디스에이블 함으로써 프로그램 상태를 중복으로 판별하는 것을 방지할 수 있다.
도 16은 본 개시의 예시적 실시예에 따른 메모리 셀의 프로그램 상태를 판별하는 방법을 나타내는 도면이다.
도 2 및 도 16을 참조하면, 메모리 셀 어레이(110)에 포함된 메모리 셀들은소거 상태(E) 및 제1 프로그램 상태(P1) 내지 제7 프로그램 상태(P7) 중 어느 하나에 대응하는 저항 값을 가질 수 있다. 일 예시에서, 소거 상태(E)에 대응하는 저항 값이 가장 작고, 제7 프로그램 상태(P7)에 대응하는 저항 값이 가장 크도록, 복수의 메모리 셀들이 프로그램 될 수 있다.
먼저, 독출 매니저(120)는 전압 생성기(130)를 제어함으로써 비트라인(BL)에 제1 전압(V1)을 인가할 수 있다. 이에 따라서 메모리 셀 어레이(110)에 포함된 셀 스트링 각각으로부터 출력 전류가 생성될 수 있고, 복수의 메모리 셀들 각각에 대응하는 출력 전류는 옴에 법칙(Ohm's Law)에 따라서 프로그램된 저항 값에 반비례하는 값을 가질 수 있다.
제1 전압(V1)이 비트라인(BL)에 인가됨에 따라서, 메모리 셀들로부터 소거 상태(E) 및 제1 프로그램 상태(P1) 내지 제7 프로그램 상태(P7) 중 어느 하나에 대응되는 출력 전류가 생성될 수 있고, 그 중 가장 낮은 저항 값을 갖는 소거 상태(E)에 대응되는 출력 전류가 기준 전류(Ith)보다 더 큰 전류 값을 가질 수 있다.
독출 매니저(120)는 복수의 메모리 셀들로부터의 출력 전류와 기준 전류(Ith)를 비교함으로써 기준 전류(Ith)보다 더 큰 전류 값을 갖는 메모리 셀들을 판별할 수 있고, 상기 메모리 셀들은 소거 상태(E)로 판별할 수 있다. 독출 매니저(120)는 소거 상태(E)로 판별된 메모리 셀들에 대응되는 스트링 선택 라인을 비활성화하기 위한 스트링 선택 라인 비활성화 신호(Sig_DS)를 출력할 수 있고, 이에 따라서, 소거 상태(E)로 판별된 메모리 셀들이 포함되는 셀 스트링이 비활성화(Disabled)될 수 있다.
그 다음으로, 독출 매니저(120)는 전압 생성기(130)를 제어함으로써 비트라인(BL)에 제1 전압(V1)보다 더 높은 전압 레벨을 갖는 제2 전압(V2)을 인가할 수 있다. 소거 상태(E)에 대응되는 메모리 셀들이 포함된 셀 스트링은 비활성화되었으므로, 메모리 셀들로부터 제1 프로그램 상태(P1) 내지 제7 프로그램 상태(P7) 중 어느 하나에 대응되는 출력 전류가 생성될 수 있다. 제1 프로그램 상태(P1) 내지 제7 프로그램 상태(P7) 중 가장 낮은 저항 값을 갖는 제1 프로그램 상태(P1)에 대응되는 출력 전류 만이 기준 전류(Ith)보다 더 큰 전류 값을 가질 수 있다.
독출 매니저(120)는 복수의 메모리 셀들로부터의 출력 전류와 기준 전류(Ith)를 비교함으로써 기준 전류(Ith)보다 더 큰 전류 값을 갖는 메모리 셀들을 판별할 수 있고, 상기 메모리 셀들은 제1 프로그램 상태(P1)로 판별할 수 있다. 독출 매니저(120)는 제1 프로그램 상태(P1)로 판별된 메모리 셀들에 대응되는 스트링 선택 라인을 비활성화하기 위한 스트링 선택 라인 비활성화 신호(Sig_DS)를 출력할 수 있고, 이에 따라서, 제1 프로그램 상태(P1)로 판별된 메모리 셀들이 포함되는 셀 스트링이 비활성화(Disabled)될 수 있다.
그 다음으로, 독출 매니저(120)는 전압 생성기(130)를 제어함으로써 비트라인(BL)에 제2 전압(V2)보다 더 높은 전압 레벨을 갖는 제3 전압(V3)을 인가할 수 있다. 소거 상태(E) 및 제1 프로그램 상태(P1)에 대응되는 메모리 셀들이 포함된 셀 스트링은 비활성화되었으므로, 메모리 셀들로부터 제2 프로그램 상태(P2) 내지 제7 프로그램 상태(P7) 중 어느 하나에 대응되는 출력 전류가 생성될 수 있다. 제2 프로그램 상태(P2) 내지 제7 프로그램 상태(P7) 중 가장 낮은 저항 값을 갖는 제2 프로그램 상태(P2)에 대응되는 출력 전류 만이 기준 전류(Ith)보다 더 큰 전류 값을 가질 수 있다.
독출 매니저(120)는 복수의 메모리 셀들로부터의 출력 전류와 기준 전류(Ith)를 비교함으로써 기준 전류(Ith)보다 더 큰 전류 값을 갖는 메모리 셀들을 판별할 수 있고, 상기 메모리 셀들은 제2 프로그램 상태(P2)로 판별할 수 있다. 독출 매니저(120)는 제2 프로그램 상태(P2)로 판별된 메모리 셀들에 대응되는 스트링 선택 라인을 비활성화하기 위한 스트링 선택 라인 비활성화 신호(Sig_DS)를 출력할 수 있고, 이에 따라서, 제2 프로그램 상태(P2)로 판별된 메모리 셀들이 포함되는 셀 스트링이 비활성화(Disabled)될 수 있다.
메모리 장치(100)는 상술한 방법과 유사한 방식으로 제3 프로그램 상태(P3) 내지 제7 프로그램 상태(P7)를 판별하고, 판별된 프로그램 상태를 데이터(DATA)로서 외부(예를 들면, 메모리 컨트롤러(도 1, 200))로 출력할 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치(100)는 복수의 독출 전압들(V1~V4)을 순차적으로 비트라인(BL)에 인가하고, 출력 전류를 기준 전류(Ith)와 비교함으로써 메모리 셀들에 대한 프로그램 상태를 판별함으로써 하나의 기준 전류(Ith) 만으로도 복수의 프로그램 상태를 판별할 수 있다.
도 16에서는 8개의 프로그램 상태(소거 상태(E) 내지 제7 프로그램 상태(P7)를 판별하는 실시예가 도시되어 있으나, 본 개시의 기술적 사상은 8개보다 많거나 적은 프로그램 상태를 판별하는 경우에도 적용될 수 있음은 당연하다.
도 17은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 2 및 도 17을 참조하면, 메모리 장치(100)는 제1 비트를 판별하기 위한 제1 판별 전압을 비트라인(BL)에 인가함으로써 제1 비트를 판별하고, 제1 래치(LAT1)에 저장할 수 있다(S210). 일 예시에서, 메모리 장치(100)는 제1 판별 전압을 비트라인(BL)에 인가함으로써 메모리 셀들로부터 생성되는 출력 전류를 기준 전류와 비교하고, 그 비교 결과를 기초로 '0' 또는 '1'을 제1 래치(LAT1)에 저장할 수 있다.
메모리 장치(100)는 제1 비트로서 제1 값을 갖는 메모리 셀에 대응하는 스트링 선택 라인을 디스에이블할 수 있다(S220). 일 예시에서, 메모리 장치(100)는 제1 비트로서 '0'을 갖는 메모리 셀들에 대응하는 스트링 선택 라인을 디스에이블함으로써 비트라인(BL)에 인가되는 전압이 제1 비트로서 '0'을 갖는 메모리 셀들에 인가되지 않게 할 수 있다.
메모리 장치(100)는 제2 비트를 판별하기 위한 제2 판별 전압을 비트라인(BL)에 인가함으로써 제1 비트로서 제2 값을 갖는 메모리 셀들의 제2 비트를 판별하고, 제2 래치(LAT2)에 저장할 수 있다(S230). 일 예시에서, 메모리 장치(100)는 제2 판별 전압을 비트라인(BL)에 인가함으로써 제1 비트로서 제2 값을 갖는 메모리 셀들로부터 생성되는 출력 전류를 기준 전류와 비교하고, 그 비교 결과를 기초로 '0' 또는 '1'을 제2 래치(LAT2)에 저장할 수 있다.
메모리 장치(100)는 제1 비트로서 제2 값을 갖는 메모리 셀에 대응하는 스트링 선택 라인을 디스에이블할 수 있다(S240). 일 예시에서, 메모리 장치(100)는 제1 비트로서 '1'을 갖는 메모리 셀들에 대응하는 스트링 선택 라인을 디스에이블함으로써 비트라인(BL)에 인가되는 전압이 제1 비트로서 '1'을 갖는 메모리 셀들에 인가되지 않게 할 수 있다.
메모리 장치(100)는 제2 비트를 판별하기 위한 제3 판별 전압을 비트라인(BL)에 인가함으로써 제1 비트로서 제1 값을 갖는 메모리 셀들의 제2 비트를 판별하고, 제2 래치(LAT2)에 저장할 수 있다(S250). 일 예시에서, 메모리 장치(100)는 제3 판별 전압을 비트라인(BL)에 인가함으로써 제1 비트로서 제1 값을 갖는 메모리 셀들로부터 생성되는 출력 전류를 기준 전류와 비교하고, 그 비교 결과를 기초로 '0' 또는 '1'을 제2 래치(LAT2)에 저장할 수 있다.
본 개시의 일 실시예에 따른 메모리 장치(100)는 복수의 판별 전압들을 비트라인에 인가하고, 비트 별로 판별이 완료된 메모리 셀을 디스에이블시킴으로써 효율적인 프로그램 상태 판별이 가능할 수 있다.
도 18a 및 도 18b는 본 개시의 예시적 실시예에 따른 메모리 셀의 프로그램 상태를 판별하는 방법을 나타내는 도면이다.
도 2 및 도 18a을 참조하면, 메모리 셀 어레이(110)에 포함된 메모리 셀들은소거 상태(E) 및 제1 프로그램 상태(P1) 내지 제7 프로그램 상태(P7) 중 어느 하나에 대응하는 저항 값을 가질 수 있다. 일 예시에서, 소거 상태(E)에 대응하는 저항 값이 가장 작고, 제7 프로그램 상태(P7)에 대응하는 저항 값이 가장 크도록, 복수의 메모리 셀들이 프로그램 될 수 있다.
먼저, 독출 매니저(120)는 전압 생성기(130)를 제어함으로써 비트라인(BL)에 제1 판별 전압(Vd1)을 인가할 수 있다. 일 실시예에서, 제1 판별 전압(Vd1)은 소거 상태(E) 내지 제3 프로그램 상태(P3)에 대응되는 저항 값과 제4 프로그램 상태(P4) 내지 제7 프로그램 상태(P7)에 대응되는 저항 값을 구분할 수 있는, 미리 결정된 전압 레벨을 가질 수 있다.
제1 판별 전압(Vd1)이 비트라인(BL)에 인가됨에 따라서, 메모리 셀들로부터 소거 상태(E) 및 제1 프로그램 상태(P1) 내지 제7 프로그램 상태(P7) 중 어느 하나에 대응되는 출력 전류가 생성될 수 있고, 독출 매니저(120)는 출력 전류를 기준 전류와 비교함으로써 제1 비트를 결정할 수 있다. 제1 판별 전압(Vd1)에 대응하여, 소거 상태(E) 내지 제3 프로그램 상태(P3)를 갖는 메모리 셀은 기준 전류보다 더 큰 전류 값을 갖는 출력 전류를 생성할 수 있고, 제4 프로그램 상태(P4) 내지 제7 프로그램 상태(P7)를 갖는 메모리 셀은 기준 전류보다 더 작은 전류 값을 갖는 출력 전류를 생성할 수 있다.
독출 매니저(120)는 비교 결과에 기초하여 독출 회로(160)를 제어함으로써, 소거 상태(E) 내지 제3 프로그램 상태(P3)를 갖는 메모리 셀에 대응하는 제1 래치(LAT1)에는 제1 비트로서 '1'을 기입하고, 제4 프로그램 상태(P4) 내지 제7 프로그램 상태(P7)를 갖는 메모리 셀에 대응하는 제1 래치(LAT1)에는 제1 비트로서 '0'을 기입할 수 있다.
독출 매니저(120)는 로우 디코더(140)를 제어함으로써 제1 비트로서 '0'을 갖는 메모리 셀, 즉, 제4 프로그램 상태(P4) 내지 제7 프로그램 상태(P7)를 갖는 메모리 셀에 대응되는 스트링 선택 라인을 디스에이블할 수 있다.
독출 매니저(120)는 비트라인(BL)에 제2 판별 전압(Vd2)을 인가할 수 있다. 일 실시예에서, 제2 판별 전압(Vd2)은 소거 상태(E) 및 제1 프로그램 상태(P1)에 대응되는 저항 값과 제2 프로그램 상태(P2) 내지 제3 프로그램 상태(P3)에 대응되는 저항 값을 구분할 수 있는, 미리 결정된 전압 레벨을 가질 수 있다. 제4 프로그램 상태(P4) 내지 제7 프로그램 상태(P7)를 갖는 메모리 셀에 대응되는 스트링 선택 라인이 디스에이블 됐으므로, 제1 비트로서 '1'을 갖는 메모리 셀, 즉, 소거 상태(E) 내지 제3 프로그램 상태(P3)를 갖는 메모리 셀에 제2 판별 전압(Vd2)이 인가될 수 있다.
이에 따라서, 메모리 셀들로부터 소거 상태(E) 내지 제3 프로그램 상태(P3) 중 어느 하나에 대응되는 출력 전류가 생성될 수 있고, 독출 매니저(120)는 출력 전류를 기준 전류와 비교함으로써 제2 비트를 결정할 수 있다. 제2 판별 전압(Vd2)에 대응하여, 소거 상태(E) 및 제1 프로그램 상태(P1)를 갖는 메모리 셀은 기준 전류보다 더 큰 전류 값을 갖는 출력 전류를 생성할 수 있고, 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)를 갖는 메모리 셀은 기준 전류보다 더 작은 전류 값을 갖는 출력 전류를 생성할 수 있다.
독출 매니저(120)는 비교 결과에 기초하여 독출 회로(160)를 제어함으로써, 소거 상태(E) 및 제1 프로그램 상태(P1)를 갖는 메모리 셀에 대응하는 제2 래치(LAT2)에는 제2 비트로서 '1'을 기입하고, 제2 프로그램 상태(P2) 내지 제3 프로그램 상태(P3)를 갖는 메모리 셀에 대응하는 제2 래치(LAT2)에는 제2 비트로서 '0'을 기입할 수 있다.
독출 매니저(120)는 로우 디코더(140)를 제어함으로써 제1 비트로서 '1'을 갖는 메모리 셀, 즉, 소거 상태(E) 내지 제3 프로그램 상태(P3)를 갖는 메모리 셀에 대응되는 스트링 선택 라인을 디스에이블할 수 있다.
독출 매니저(120)는 비트라인(BL)에 제3 판별 전압(Vd3)을 인가할 수 있다. 일 실시예에서, 제3 판별 전압(Vd3)은 제4 프로그램 상태(P4) 및 제5 프로그램 상태(P5)에 대응되는 저항 값과 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7)에 대응되는 저항 값을 구분할 수 있는, 미리 결정된 전압 레벨을 가질 수 있다. 소거 상태(E) 내지 제3 프로그램 상태(P3)를 갖는 메모리 셀에 대응되는 스트링 선택 라인이 디스에이블 됐으므로, 제1 비트로서 '0'을 갖는 메모리 셀, 즉, 제4 프로그램 상태(P4) 내지 제7 프로그램 상태(P7)를 갖는 메모리 셀에 제3 판별 전압(Vd3)이 인가될 수 있다.
이에 따라서, 메모리 셀들로부터 제4 프로그램 상태(P4) 내지 제7 프로그램 상태(P7) 중 어느 하나에 대응되는 출력 전류가 생성될 수 있고, 독출 매니저(120)는 출력 전류를 기준 전류와 비교함으로써 제2 비트를 결정할 수 있다. 제3 판별 전압(Vd3)에 대응하여, 제4 프로그램 상태(P4) 및 제5 프로그램 상태(P5)를 갖는 메모리 셀은 기준 전류보다 더 큰 전류 값을 갖는 출력 전류를 생성할 수 있고, 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7)를 갖는 메모리 셀은 기준 전류보다 더 작은 전류 값을 갖는 출력 전류를 생성할 수 있다.
독출 매니저(120)는 비교 결과에 기초하여 독출 회로(160)를 제어함으로써, 제4 프로그램 상태(P4) 및 제5 프로그램 상태(P5)를 갖는 메모리 셀에 대응하는 제2 래치(LAT2)에는 제2 비트로서 '0'을 기입하고, 제6 프로그램 상태(P4) 및 제7 프로그램 상태(P5)를 갖는 메모리 셀에 대응하는 제2 래치(LAT2)에는 제2 비트로서 '1'을 기입할 수 있다.
도 2 및 도 18b를 참조하면, 독출 매니저(120)는 로우 디코더(140)를 제어함으로써 제2 프로그램 상태(P2) 내지 제7 프로그램 상태(P7)를 갖는 메모리 셀에 대응되는 스트링 선택 라인을 디스에이블할 수 있다.
독출 매니저(120)는 비트라인(BL)에 제4 판별 전압(Vd4)을 인가할 수 있다. 일 실시예에서, 제4 판별 전압(Vd4)은 소거 상태(E)에 대응되는 저항 값과 제1 프로그램 상태(P1)에 대응되는 저항 값을 구분할 수 있는, 미리 결정된 전압 레벨을 가질 수 있다. 제2 프로그램 상태(P2) 내지 제7 프로그램 상태(P7)를 갖는 메모리 셀에 대응되는 스트링 선택 라인이 디스에이블 됐으므로, 소거 상태(E) 및 제1 프로그램 상태(P1)를 갖는 메모리 셀에 제4 판별 전압(Vd4)이 인가될 수 있다.
이에 따라서, 메모리 셀들로부터 소거 상태(E) 및 제1 프로그램 상태(P1) 중 어느 하나에 대응되는 출력 전류가 생성될 수 있고, 독출 매니저(120)는 출력 전류를 기준 전류와 비교함으로써 제3 비트를 결정할 수 있다. 제4 판별 전압(Vd4)에 대응하여, 소거 상태(E)를 갖는 메모리 셀은 기준 전류보다 더 큰 전류 값을 갖는 출력 전류를 생성할 수 있고, 제1 프로그램 상태(P1)를 갖는 메모리 셀은 기준 전류보다 더 작은 전류 값을 갖는 출력 전류를 생성할 수 있다.
독출 매니저(120)는 비교 결과에 기초하여 독출 회로(160)를 제어함으로써, 소거 상태(E)를 갖는 메모리 셀에 대응하는 제3 래치(LAT3)에는 제3 비트로서 '1'을 기입하고, 제1 프로그램 상태(P1)를 갖는 메모리 셀에 대응하는 제3 래치(LAT3)에는 제3 비트로서 '0'을 기입할 수 있다.
독출 매니저(120)는 복수의 판별 전압들(Vr5~Vr7)을 인가함으로써 소거 상태(E)와 제1 프로그램 상태(P1)에 대한 제3 비트를 판별한 방식과 유사한 방식으로 제2 프로그램 상태(P2) 내지 제7 프로그램 상태(P7)에 대응되는 제3 비트를 판별하고, 제3 래치(LAT3)에 저장할 수 있다. 독출 매니저(120)는 판별된 복수의 비트들을 기초로 데이터(DATA)를 출력할 수 있다.
본 개시의 일 실시예에 따른 메모리 장치(100)는 복수의 판별 전압들을 이용하여 복수의 비트들을 판별하고, 복수의 비트들로 프로그램 상태를 구분함으로써 효율적으로 데이터 독출을 수행할 수 있다.
도 18a 및 도 18b에서는 8개의 프로그램 상태(소거 상태(E) 내지 제7 프로그램 상태(P7))를 판별하는 실시예가 도시되어 있으나, 본 개시의 기술적 사상은 8개보다 많거나 적은 프로그램 상태를 판별하는 경우에도 적용될 수 있음은 당연하다.
도 19a 및 도 19b는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 도면이다. 상세하게는 도 19a 및 도 19b는 메모리 장치가 병합 메모리 셀 어레이를 포함하는 실시예를 도시한다.
도 19a를 참조하면, 메모리 장치(100c)는 메모리 셀 어레이(110c), 제1 센스 앰프(161), 제2 센스 앰프(162) 및 제어 로직(170)을 포함할 수 있다.
메모리 셀 어레이(110c)는 도 11 내지 도 14에서 상술한 복수의 병합 메모리 셀들을 포함할 수 있다. 상술한 바와 같이 복수의 병합 메모리 셀들은, 가변 저항 소자(VR)를 이용하여 제1 데이터를 저장하고, 차지 트랩 층(CTF)을 이용하여 제2 데이터를 저장할 수 있다.
제1 센스 앰프(161)는 가변 저항 소자(VR)에 저장된 제1 데이터를 센싱하고, 증폭함으로써 출력할 수 있다. 제1 센스 앰프(161)는 제1 센스 스위치(SS1)를 통해서 비트라인(BL)의 일단과 연결될 수 있고, 제1 센스 스위치(SS1)는 제어 로직(170)에 의해 턴-온 되거나 턴-오프될 수 있다. 일 실시예에서, 제어 로직(170)은 제1 센스 스위치(SS1)를 턴-온 시킴으로써 제1 센스 앰프(161)를 비트라인(BL)에 연결시킬 수 있고, 제1 센스 앰프(161)는 비트라인(BL)을 통해 메모리 셀 어레이(110c)로부터 제1 데이터를 센싱할 수 있다.
제2 센스 앰프(162)는 차지 트랩 층(CTF) 에 저장된 제2 데이터를 센싱하고, 증폭함으로써 출력할 수 있다. 제2 센스 앰프(162)는 제2 센스 스위치(SS2)를 통해서 비트라인(BL)의 타단과 연결될 수 있고, 제2 센스 스위치(SS2)는 제어 로직(170)에 의해 턴-온 되거나 턴-오프될 수 있다. 일 실시예에서, 제어 로직(170)은 제2 센스 스위치(SS2)를 턴-온 시킴으로써 제2 센스 앰프(162)를 비트라인(BL)에 연결시킬 수 있고, 제2 센스 앰프(162)는 비트라인(BL)을 통해 메모리 셀 어레이(110c)로부터 제2 데이터를 센싱할 수 있다.
제1 센스 스위치(SS1) 및 제2 센스 스위치(SS2)는 비트라인(BL)과 센스 앰프(161, 162)를 전기적으로 연결한거나 분리시킬 수 있는 스위칭 소자를 포함할 수 있고, 일 예시에서, 제1 센스 스위치(SS1) 및 제2 센스 스위치(SS2)는 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터 또는 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터를 포함할 수 있다.
도 19b를 참조하면, 메모리 장치(100d)는 메모리 셀 어레이(110c), 제1 센스 앰프(161), 제2 센스 앰프(162) 및 제어 로직(170)을 포함할 수 있다. 메모리 장치(100d)는 도 19a에 도시된 메모리 장치(100c)와 상이하게 비트라인(BL)의 일단에 동시에 연결된 제1 센스 앰프(161) 및 제2 센스 앰프(162)를 포함할 수 있다. 상술한 구성 이외의 구성은 도 19a의 메모리 장치(100c)와 동일하거나 유사할 수 있는바 그 설명은 생략한다.
본 개시의 일 실시예에 따른 메모리 장치(100c, 100d)는 병합 메모리 셀 어레이(110c)에 대해서 서로 다른 센스 앰프를 이용하여 데이터를 추출함으로써 한정된 리소스로부터 많은 데이터를 효율적으로 관리할 수 있다.
도 20은 본 개시의 예시적 실시예에 따른 제어 로직의 동작 방법을 나타내는 순서도이다. 상세하게는, 도 20은 병합 메모리 셀 어레이로부터 데이터를 추출하는 방법을 나타낸다.
도 19a, 도 19b 및 도 20을 참조하면, 제어 로직(170)은 제1 센스 스위치(SS1)를 턴-온시키고, 제2 센스 스위치(SS2)를 턴-오프시킬 수 있다(S410). 일 실시예에서, 제어 로직(170)은 제1 센스 스위치(SS1) 및 제2 센스 스위치(SS2)의 게이트 단에 연결되고, 제1 센스 스위치(SS1)에 턴-온 전압을 인가하고, 제2 센스 스위치(SS2)에 턴-오프 전압을 인가할 수 있다.
제어 로직(170)은 전압 생성기(도 2, 130)를 제어함으로써 비트라인 전압을 변동시킬 수 있고, 제1 센스 앰프(161)를 제어함으로써 저항성 메모리 소자(VR)로부터 제1 데이터를 센싱하고, 증폭시킴으로써 출력할 수 있다(S420). 일 실시예에서, 제어 로직(170)은 도 1 내지 도 18에서 상술한 방법을 이용하여 저항성 메모리 소자(VR)로부터 제1 데이터를 센싱할 수 있다.
제1 데이터에 대한 센싱을 완료한 이후, 제어 로직(170)은 제1 센스 스위치(SS1)를 턴-오프시키고, 제2 센스 스위치(SS2)를 턴-온시킬 수 있다(S430). 일 실시예에서, 제1 센스 스위치(SS1)에 턴-오프 전압을 인가하고, 제2 센스 스위치(SS2)에 턴-온 전압을 인가할 수 있다.
제어 로직(170)은 전압 생성기(도 2, 130)를 제어함으로써 워드라인(WL)을 통해 메모리 셀 어레이(110c)에 포함된 메모리 셀의 게이트 전압을 변동시킬 수 있고, 제2 센스 앰프(162)를 제어함으로써 차지 트랩 층(CTF)로부터 제2 데이터를 센싱하고, 증폭시킴으로써 출력할 수 있다(S440).
도 21은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 도면이다. 상세하게는 도 21은 메모리 장치가 병합 메모리 셀 어레이를 포함하는 실시예를 도시한다. 도 19a 및 도 19b와 중복되는 내용은 생략한다.
도 21을 참조하면, 메모리 장치(100e)는 메모리 셀 어레이(110c), 공통 센스 앰프(163) 및 제어 로직(170)을 포함할 수 있다.
공통 센스 앰프(163)는 제어 로직(170)의 제어에 기초하여 가변 저항 소자(VR)에 저장된 제1 데이터 또는 차지 트랩 층(CTF)에 저장된 제2 데이터를 센싱하고, 증폭함으로써 출력할 수 있다.
제어 로직(170)은 제1 시점에서 공통 센스 앰프(163)를 제어함으로써 저항성 메모리 셀(VR)로부터 제1 데이터를 센싱하고, 제2 시점에서 공통 센스 앰프(162)를 제어함으로써 차지 트랩 층(CTF)로부터 제2 데이터를 센싱할 수 있다.
본 개시의 일 실시예에 따른 메모리 장치(100e)는 병합 메모리 셀 어레이(110c)에 대해서 서로 다른 시점에서 공통 센스 앰프(163)를 이용하여 제1 데이터 및 제2 데이터를 추출함으로써 한정된 리소스로부터 많은 데이터를 효율적으로 관리할 수 있다.
도 22은 본 개시의 예시적 실시예에 따른 제어 로직의 동작 방법을 나타내는 순서도이다. 상세하게는, 도 22은 병합 메모리 셀 어레이로부터 데이터를 추출하는 방법을 나타낸다.
도 21 및 도 22을 참조하면, 제어 로직(170)은 제1 시점에서 전압 생성기(도 2, 130)를 제어함으로써 비트라인 전압을 변동시킬 수 있고, 공통 센스 앰프(163)를 제어함으로써 저항성 메모리 소자(VR)로부터 제1 데이터를 센싱하고, 증폭시킴으로써 출력할 수 있다(S510). 일 실시예에서, 제어 로직(170)은 도 1 내지 도 18에서 상술한 방법을 이용하여 저항성 메모리 소자(VR)로부터 제1 데이터를 센싱할 수 있다.
제1 데이터에 대한 센싱을 완료한 이후, 제어 로직(170)은 제2 시점에서 전압 생성기(도 2, 130)를 제어함으로써 워드라인(WL)을 통해 메모리 셀 어레이(110c)에 포함된 메모리 셀의 게이트 전압을 변동시킬 수 있고, 공통 센스 앰프(162)를 제어함으로써 차지 트랩 층(CTF)로부터 제2 데이터를 센싱하고, 증폭시킴으로써 출력할 수 있다(S520).
도 23은 본 개시의 예시적 실시예에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 23을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터(signal connector)를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 복수의 비휘발성 메모리 장치들(1230,1240, 1250)을 포함할 수 있다. 복수의 비휘발성 메모리 장치들(1230, 1240, 1250) 중 적어도 하나는 저항성 메모리 장치일 수 있으며, 전술한 본 개시의 실시예들에 따른 메모리 장치가 복수의 비휘발성 메모리 장치들(1230,1240, 1250) 중 하나로서 적용될 수 있다.
SSD 컨트롤러(1210)는 복수의 채널들(Ch1~Chn)을 통해 복수의 메모리 장치들(1230,1240, 1250)에 연결될 수 있으며, 복수의 메모리 장치들(1230,1240, 1250)에 데이터를 저장하거나 또는 복수의 메모리 장치들(1230,1240, 1250)로부터 데이터를 독출할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들은 가변 저항 소자를 이용하여 데이터를 저장하는 메모리 셀 어레이;
    독출 커맨드를 수신하고, 상기 독출 커맨드에 기초하여 복수의 독출 전압들을 생성하기 위한 전압 제어 신호를 생성하는 제어 로직;
    상기 전압 제어 신호에 기초하여 상기 복수의 독출 전압들을 상기 복수의 비트 라인들에 순차적으로 인가하는 전압 생성기;및
    상기 복수의 독출 전압에 대응하여 상기 복수의 메모리 셀들로부터 순차적으로 출력된 전류 값들을 기초로 데이터를 판별하는 독출 회로;를 포함하고,
    상기 제어 로직은 상기 독출 회로를 제어함으로써, 상기 복수의 독출 전압들에 대응하여 상기 복수의 메모리 셀들로부터 출력되는 순차적으로 전류 값들을 기준 전류 값과 순차적으로 비교함으로써 상기 복수의 메모리 셀들에 저장된 데이터를 판별하는 것을 특징으로 하는 저항성 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 셀 어레이는,
    중공 구조의 활성 기둥,
    상기 활성 기둥의 일 측면과 접하되, 산화 및 환원 반응에 의해 저항이 변화하는 가변 저항막 및
    상기 활성 기둥의 타 측면에 인접하여 배치되는 게이트를 포함하는 3차원 셀 어레이 구조를 갖는 것을 특징으로 하는 저항성 메모리 장치.
  3. 제1항에 있어서,
    상기 복수의 메모리 셀들 각각은 서로 다른 프로그램 상태에 각각 대응하는 오름 차순의 제1 저항 값 내지 제N(N은 1이상의 자연수) 저항 값 중 어느 하나를 갖고,
    상기 제어 로직은 상기 제1 저항 값 내지 제N 저항 값을 판별하기 위한 상기 전압 제어 신호를 생성하는 것을 특징으로 하는 저항성 메모리 장치.
  4. 제3항에 있어서,
    상기 제어 로직은 상기 전압 생성기를 제어함으로써 오름 차순의 제1 전압 내지 제N-1 전압을 상기 복수의 비트 라인들에 순차적으로 인가하고,
    상기 독출 회로는 상기 제어 로직의 제어에 기초하여 상기 제1 전압 내지 제N-1 전압에 따라서 상기 복수의 메모리 셀들로부터 출력되는 전류 값을 기초로, 상기 복수의 메모리 셀들에 대한 프로그램 상태를 판별하는 것을 특징으로 하는 저항성 메모리 장치.
  5. 제4항에 있어서,
    상기 독출 회로는, 기준 전류 값과 상기 제1 전압 내지 제N-1 전압에 따라서 상기 복수의 메모리 셀들로부터 출력되는 전류 값을 순차적으로 비교함으로써 메모리 셀들의 프로그램 상태를 판별하는 것을 특징으로 하는 저항성 메모리 장치.
  6. 제4항에 있어서,
    상기 제어 로직은, 프로그램 상태에 대한 판별이 완료된 메모리 셀에 대응되는 스트링 선택 라인을 비활성화시키는 것을 특징으로 하는 저항성 메모리 장치.
  7. 제4항에 있어서,
    상기 제어 로직은,
    상기 전압 생성기를 제어함으로써 제M(M은 N보다 작은 자연수) 저항 값을 판별하기 위한 제M 전압을 상기 복수의 비트라인들에 인가하고,
    상기 독출 회로를 제어함으로써 상기 기준 전류 값과 상기 복수의 메모리 셀들로부터 출력되는 전류 값을 비교함으로써 상기 제M 저항 값을 갖는 메모리 셀들을 판별하고,
    상기 제M 저항 값을 메모리 셀들에 대응되는 스트링 선택 라인을 디스에이블시키는 것을 특징으로 하는 저항성 메모리 장치.
  8. 제7항에 있어서,
    상기 메모리 셀 어레이는 상기 복수의 비트 라인들 및 복수의 워드 라인들이 교차하는 위치에 배열되는 복수의 저항성 메모리 셀들을 포함하는 크로스 포인트 셀 어레이인 것을 특징으로 하는 저항성 메모리 장치.
  9. 제3항에 있어서,
    상기 복수의 메모리 셀들의 프로그램 상태는 복수의 비트들을 포함하고,
    상기 제어 로직은, 상기 전압 생성기를 제어함으로써 상기 복수의 메모리 셀들의 제1 비트를 판별하기 위한 제1 판별 전압을 상기 복수의 비트 라인들에 인가하는 것을 특징으로 하는 저항성 메모리 장치.
  10. 제9항에 있어서,
    상기 제어 로직은, 상기 제1 비트로써 제1 값을 갖는 복수의 제1 메모리 셀들에 대응되는 스트링 선택 라인을 비활성화하고,
    상기 전압 생성기를 제어함으로써 상기 제1 비트로써 제2 값을 갖는 복수의 제2 메모리 셀들의 제2 비트를 판별하기 위한 제2 판별 전압을 상기 복수의 비트 라인들에 인가하는 것을 특징으로 하는 저항성 메모리 장치.
  11. 제10항에 있어서,
    상기 제어 로직은, 상기 복수의 제2 메모리 셀들의 제2 비트를 판별한 후, 상기 복수의 제2 메모리 셀들에 대응되는 스트링 선택 라인을 비활성화하고,
    상기 전압 생성기를 제어함으로써 상기 복수의 제1 메모리 셀들의 상기 제2 비트를 판별하기 위한 제3 판별 전압을 상기 복수의 비트 라인들에 인가하는 것을 특징으로 하는 저항성 메모리 장치.
  12. 제9항에 있어서,
    상기 독출 회로는 상기 제1 비트를 저장하기 위한 제1 래치 및 제2 비트를 저장하기 위한 제2 래치를 포함하고,
    상기 제어 로직은 상기 제1 비트에 대한 판별 완료 후, 상기 제1 래치에 상기 제1 비트를 저장하고,
    상기 제1 비트로써 제1 값을 갖는 복수의 제1 메모리 셀들에 대응되는 스트링 선택 라인을 비활성화하고,
    상기 전압 생성기를 제어함으로써 상기 제1 비트로써 제2 값을 갖는 복수의 제2 메모리 셀들의 제2 비트를 판별하기 위한 제2 판별 전압을 상기 복수의 비트 라인들에 인가하는 것을 특징으로 하는 저항성 메모리 장치.
  13. 제12항에 있어서,
    상기 제어 로직은,
    상기 제2 메모리 셀들의 제2 비트를 판별한 후, 상기 제2 래치에 상기 제2 비트를 저장하고, 상기 복수의 제2 메모리 셀들의 제2 비트를 판별한 후, 상기 복수의 제2 메모리 셀들에 대응되는 스트링 선택 트랜지스터를 턴-오프하고,
    상기 전압 생성기를 제어함으로써 상기 복수의 제1 메모리 셀들의 상기 제2 비트를 판별하기 위한 제3 판별 전압을 상기 복수의 비트 라인들에 인가하는 것을 특징으로 하는 저항성 메모리 장치.
  14. 제1항에 있어서,
    상기 메모리 셀 어레이는 저항성 메모리 소자 및 차지 트랩 층을 포함하는 복수의 병합 메모리 셀들을 포함하고,
    상기 독출 회로는, 상기 복수의 병합 메모리 셀들 각각에 포함되는 상기 저항성 메모리 소자에 대한 제1 프로그램 상태를 판별하는 제1 센스 앰프 및 상기 복수의 병합 메모리 셀들 각각에 포함되는 상기 차지 트랩 층에 대한 제2 프로그램 상태를 판별하는 제2 센스 앰프를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  15. 제14항에 있어서,
    상기 독출 회로는 상기 제1 센스 앰프와 상기 복수의 비트 라인들 사이를 연결하거나 분리하는 제1 센스 스위치 및 상기 제2 센스 앰프와 상기 복수의 비트 라인들 사이를 연결하거나 분리하는 제2 센스 스위치를 더 포함하고,
    상기 제어 로직은, 상기 제1 센스 스위치를 턴 온 시키고 상기 제2 센스 스위치를 턴 오프 시킴으로써 상기 제1 프로그램 상태를 판별하고, 상기 제1 센스 스위치를 턴 오프 시키고 상기 제2 센스 스위치를 턴 온 시킴으로써 상기 제2 프로그램 상태를 판별하는 것을 특징으로 하는 저항성 메모리 장치.
  16. 제1항에 있어서,
    상기 메모리 셀 어레이는 저항성 메모리 소자 및 차지 트랩 층을 포함하는 복수의 병합 메모리 셀들을 포함하고,
    상기 독출 회로는, 상기 복수의 병합 메모리 셀들 각각에 포함되는 상기 저항성 메모리 소자에 대한 제1 프로그램 상태 및 상기 복수의 병합 메모리 셀들 각각에 포함되는 상기 차지 트랩 층에 대한 제2 프로그램 상태를 판별하는 제3 센스 앰프를 포함하고,
    상기 제어 로직은 제1 시점에서 상기 제3 센스 앰프를 제어함으로써 상기 제1 프로그램 상태를 판별하고, 제2 시점에서 상기 제3 센스 앰프를 제어함으로써 상기 제2 프로그램 상태를 판별하는 것을 특징으로 하는 저항성 메모리 장치.
  17. 복수의 비트라인들에 제1 전압을 인가하는 단계;
    상기 제1 전압에 대응하여 메모리 셀 어레이로부터의 전류를 센싱하는 단계;
    상기 제1 전압에 대응하여 센싱한 전류와 기준 전류를 비교함으로써 제1 프로그램 상태를 갖는 제1 메모리 셀들을 판별하는 단계;
    상기 제1 전압과 상이한 제2 전압을 상기 복수의 비트라인들에 인가하는 단계;및
    상기 제2 전압에 대응하여 센싱한 전류와 기준 전류를 비교함으로써 제2 프로그램 상태를 갖는 제2 메모리 셀들을 판별하는 단계;를 포함하는 저항성 메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 제1 메모리 셀들을 판별한 이후, 상기 제1 메모리 셀들에 대응되는 스트링 선택 라인을 비활성화하는 단계;를 더 포함하는 저항성 메모리 장치의 동작 방법.
  19. 제17항에 있어서,
    상기 제1 메모리 셀들은 상기 제1 프로그램 상태를 나타내는 제1 비트로서 제1 값을 갖고,
    상기 동작 방법은,
    상기 제1 메모리 셀들의 상기 제1 비트에 대응되는 제1 래치에 상기 제1 값을 저장하는 단계;
    상기 제1 메모리 셀들 외의 나머지 셀들의 상기 제1 비트에 대응되는 제2 래치에 제2 값을 저장하는 단계;를 더 포함하는 저항성 메모리 장치의 동작 방법.
  20. 저항성 메모리 소자 및 차지 트랩 층을 각각 포함하는 복수의 병합 메모리 셀들을 포함하는 메모리 셀 어레이;
    독출 커맨드를 수신하고, 상기 독출 커맨드에 기초하여 복수의 독출 전압들을 생성하기 위한 전압 제어 신호를 생성하는 제어 로직;
    상기 전압 제어 신호에 기초하여 상기 복수의 독출 전압들을 상기 병합 메모리 셀에 연결된 복수의 비트 라인들에 순차적으로 인가하고, 게이트 전압을 상기 차지 트랩 층에 인가하는 전압 생성기;및
    상기 저항성 메모리 소자에 대한 제1 프로그램 상태를 판별하는 제1 센스 앰프 및 상기 차지 트랩 층에 대한 제2 프로그램 상태를 판별하는 제2 센스 앰프를 포함하는 독출 회로;를 포함하는 저항성 메모리 장치.

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