JP5427959B2 - 半導体記憶装置 - Google Patents

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Description

本発明は半導体記憶装置に関し、特に電流を素子に流すことにより電気的特性が変化する物質を利用して情報を記憶する半導体記憶装置に関する。
近年、微細化の限界に近付いているフラッシュメモリに代わるメモリとして、抵抗変化型メモリが研究されている。その一例として、抵抗変化型の記憶素子にＧｅ２Ｓｂ２Ｔｅ５などのカルコゲナイド（相変化材料）を用いた相変化メモリが盛んに研究されている。
相変化材料の抵抗値は、印加電流により発生されるジュール熱により、アモルファス状態と結晶状態に制御される。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。これらの抵抗値が、記憶情報に対応づけられている。
相変化メモリの書換え動作では、記憶情報に応じて、印加電流が制御される。リセット動作、すなわち情報‘０’の書込み動作では、大電流を短時間流して相変化材料を溶解させた後、電流を急減させる。このような制御により、相変化材料が急冷されることによって、相変化材料は高抵抗のアモルファス状態へ変化する。一方、セット動作、すなわち情報‘１’の書込み動作では、相変化材料の結晶化温度に保持するのに十分な電流を長時間流すことにより、相変化材料は低抵抗の結晶状態へ変化する。相変化メモリの読出し動作では、記憶素子の両端に一定の電位差を与えて、素子に流れる電流を測定することにより、素子の抵抗値を判別する。この相変化メモリは、記憶素子の形状を小さくすると、相変化材料の状態を変化させるために必要な電流が小さくなる。このため、原理上、微細化に向いている。
相変化メモリを高集積化する方法として、次の二つの方法が知られている。
第一の方法として、ショットキーダイオードからなる選択素子と相変化膜からなる可変抵抗素子を直列接続した構成のメモリセルを積み重ねた相変化メモリ装置が、特許文献１に開示されている。
特許文献１の図１５から図１９には、ワード線上に多結晶のｎ型シリコンを積層して、ショットキーダイオードＳＤを形成し、その上にカルコゲナイド材料を積層し、さらにその上にビット線を積層する技術が開示されている。係る技術によって、図１４に示すように、ワード線とビット線の交点にそれぞれ抵抗素子ＶＲを有するメモリセルが形成されることとなる。このような構造におけるメモリセルの単位セル面積は、ワード線及びビット線の幅と間隔が、それぞれ最小加工寸法Ｆとなるように加工されることで、４Ｆ２となる。また、特許文献１の図２０から図２５および図２７から図２８には、前述したメモリセルを上下に積層することで、実行セル面積を半減する技術が記載されている。具体的には、ワード線かビット線の一方を上下のメモリセルに対して共有とし、他方を上下対称に形成することで、配線加工工程を抑制しながら、実行セル面積を半減し２Ｆ２とする。
第二の方法として、ゲート電極材料と絶縁膜を交互に積み重ねた積層構造に、全層を貫く複数の貫通孔を形成し、各貫通孔の内側にゲート絶縁膜、チャネル層、相変化膜を成膜した相変化メモリが、特許文献２に開示されている。
特許文献２の図３から図４には、ゲート電極とゲート絶縁膜を複数層積層した後に貫通孔を形成し、貫通孔内にゲート絶縁膜、チャネルとなるシリコン層、カルコゲナイド層を貫通孔の中心に向かって形成することで、複数のメモリセルを高さ方向に形成する技術が記載されている。なお、特許文献２には、最小加工寸法については特に言及されていない。
特表２００５−５２２０４５号公報 特開２００８−１６０００４号公報
本願発明者等は本願に先立ち、先行技術文献に記載されているメモリセルの構造を検討した。ここで、メモリセルをシリコン基板上に投影した領域を単位セル面積、この単位セル面積を同領域に投影することができるメモリセルの数で割った値を実効セル面積と呼ぶことにする。また、一つのチップを製造する際に要する費用を製造コストと称する。コスト削減要求の厳しい大容量メモリでは、実効セル面積と製造コストの双方を低減することが求められている。以下では、これら二つの観点で、先行技術の課題を説明する。
特許文献１の図１４から図１９のようなメモリセル構造では、ワード線とビット線の交点のそれぞれに、抵抗素子を１つずつしか配置できない。したがって、実効セル面積を低減するのが困難である。図１４から図１９の構造では４Ｆ２までしか実効セル面積を低減できず、図２６のようにメモリセルを積層したとしても、実効セル面積を４Ｆ２の半分の２Ｆ２にまでしか低減できない。その上、メモリセルを積層するたびに配線やメモリセルのパターニングが必要となり、製造コストが増加する。よって、別のアプローチが必要である。
次に、特許文献２に記載のメモリセルを検討する。特許文献２に記載のメモリセルにおいて、仮に貫通孔を最小加工寸法Ｆで加工できたとすれば、ｎ層（特許文献２の場合はｎ＝４）積層した場合の実効セル面積は、４Ｆ２をｎで割った値となる。また、貫通孔の形成と、ゲート絶縁膜およびチャネルとなるシリコン膜、カルコゲナイド膜の夫々の成膜を一通り行うことによって、一度にｎ個のメモリセルを形成可能である。したがって、特許文献２に記載のメモリセルは、実効セル面積と製造コストの双方の低減に有効ではある。
しかしながら、特許文献２に記載の技術では、微細化が進んだ際に、貫通孔を最小加工寸法Ｆで加工するのが困難である。特許文献２に記載のメモリセルは、貫通孔を形成した後に、ゲート絶縁膜、チャネルとなるシリコン膜、カルコゲナイド膜を貫通孔の中心に向かって形成している。このシリコン膜は、トランジスタのオン抵抗を十分に低くする必要があるために、無条件に薄くすることはできない。同様に、カルコゲナイド膜は、相転移を起こし易くするために数原子層分の厚みが必要であるために、無条件に薄くすることはできない。これに対し、微細化が進行して最小加工寸法Ｆが小さくなると、シリコン膜やカルコゲナイド膜に求められる厚さが、最小加工寸法Ｆと比べて相対的に厚くなってしまう。その結果、貫通孔自体は最小加工寸法Ｆで形成できたとしても、その内部のシリコン膜やカルコゲナイド膜がその機能を果たすための厚さを確保できなくなるため、貫通孔を最小加工寸法Ｆ以上に広げる必要が生じる。したがって、微細加工技術が確立されたとしても、メモリセルを小さくすることができなくなるので、集積度の向上が妨げられる。
そこで、本発明の目的はこのような問題を鑑み、相変化メモリにおいて、実効セル面積および製造コストの両方を低減し、かつ微細化に好適なメモリセルおよびメモリアレーの構造と回路を提供することにある。本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
第１に、半導体記憶装置であって、第１の方向に延伸する複数の第１配線と、前記第１の方向とは異なる第２の方向に延伸する複数の第２配線と、前記複数の第１配線に接続される複数の第１ダイオードと、前記複数の第１ダイオードに直列に接続される複数の第１メモリセルと、前記複数の第１メモリセルと前記複数の第２配線の間にそのソース―ドレイン経路が設けられる複数の第１トランジスタと、前記複数の第１ダイオードに直列に接続される複数の第２メモリセルと、前記複数の第２メモリセルと前記複数の第２配線の間にそのソース―ドレイン経路が設けられる複数の第２トランジスタと、前記複数の第２トランジスタのうちｘ個目のゲート、および、前記複数の第１トランジスタのうち（ｘ＋１）個目のゲートに接続される複数の第３配線と（ｘは自然数）、前記複数の第１配線に駆動電圧を供給する複数の第１駆動回路と、前記複数の第３配線に駆動電圧を供給する複数の第２駆動回路と、を有し、前記複数の第１メモリセルのそれぞれは、そのソース―ドレイン経路が前記複数の第１ダイオードと前記複数の第２配線の間に設けられる第３トランジスタと、前記第３トランジスタの前記ソース―ドレイン経路に並列に接続され電流によって記憶情報が書き込まれる第１記憶素子と、を有し、前記複数の第２メモリセルのそれぞれは、そのソース―ドレイン経路が前記複数の第１ダイオードと前記複数の第２配線の間に設けられる第４トランジスタと、前記第４トランジスタの前記ソース―ドレイン経路に並列に接続され電流によって記憶情報が書き込まれる第２記憶素子と、を有し、前記複数の第１配線のそれぞれに、前記複数の第１駆動回路のうち互いに異なる駆動回路が接続され、前記複数の第３配線のそれぞれに、前記複数の第２駆動回路のうち互いに異なる駆動回路が接続されることを特徴とするものである。
第２に、半導体記憶装置であって、第１の方向に延伸する複数の第１配線と、前記第１の方向とは異なる第２の方向に延伸する複数の第２配線と、前記複数の第１配線に接続される複数の第１ダイオードと、前記複数の第１ダイオードに直列に接続される複数の第１メモリセルと、前記複数の第１メモリセルと前記複数の第２配線の間にそのソース―ドレイン経路が設けられる複数の第１トランジスタと、前記複数の第１ダイオードに直列に接続される複数の第２メモリセルと、前記複数の第２メモリセルと前記複数の第２配線の間にそのソース―ドレイン経路が設けられる複数の第２トランジスタと、前記複数の第２トランジスタのうちｘ個目のゲート、および、前記複数の第１トランジスタのうち（ｘ＋１）個目のゲートに接続される複数の第３配線と（ｘは自然数）、前記複数の第１配線のそれぞれに駆動電圧を供給する複数の第１駆動回路と、前記複数の第３配線のそれぞれに駆動電圧を供給する複数の第２駆動回路と、を有し、前記複数の第１メモリセルのそれぞれは、そのソース―ドレイン経路が前記複数の第１ダイオードと前記複数の第２配線の間に設けられる第３トランジスタと、前記第３トランジスタの前記ソース―ドレイン経路に並列に接続され電流によって記憶情報が書き込まれる第１記憶素子と、を有し、前記複数の第２メモリセルのそれぞれは、そのソース―ドレイン経路が前記複数の第１ダイオードと前記複数の第２配線の間に設けられる第４トランジスタと、前記第４トランジスタの前記ソース―ドレイン経路に並列に接続され電流によって記憶情報が書き込まれる第２記憶素子と、を有し、前記複数の第１配線のうち奇数本目は、互いに短絡され、前記複数の第１配線のうち偶数本目は、互いに短絡され、前記複数の第１配線のうち奇数本目と偶数本目のそれぞれに、前記複数の第１駆動回路のうち互いに異なる駆動回路が接続され、前記複数の第３配線のそれぞれに、前記複数の第２駆動回路のうち互いに異なる駆動回路が接続されることを特徴とするものである。
第３に、半導体記憶装置であって、第１の方向に延伸する複数の第１配線と、前記第１の方向とは異なる第２の方向に延伸する複数の第２配線と、前記複数の第１配線に接続される複数の第１ダイオードと、前記複数の第１ダイオードに直列に接続される複数の第１メモリセルと、前記複数の第１ダイオードと前記複数の第２配線の間にそのソース―ドレイン経路が設けられる複数の第１トランジスタと、前記複数の第１ダイオードに直列に接続される複数の第２メモリセルと、前記複数の第１ダイオードと前記複数の第２配線の間にそのソース―ドレイン経路が設けられる複数の第２トランジスタと、前記複数の第２トランジスタのうちｍ個目のゲート、および、前記複数の第１トランジスタのうち（ｍ＋１）個目のゲートに接続される複数の第３配線と（ｍは自然数）、前記複数の第１配線のそれぞれに駆動電圧を供給する複数の第１駆動回路と、前記複数の第３配線のそれぞれに駆動電圧を供給する複数の第２駆動回路と、を有し、前記複数の第１メモリセルのそれぞれは、そのソース―ドレイン経路が前記複数の第１ダイオードと前記複数の第２配線の間に直列に設けられる第３トランジスタと、前記第３トランジスタの前記ソース―ドレイン経路に並列に設けられ電流によって記憶情報が書き込まれる第１記憶素子と、を有し、前記複数の第２メモリセルのそれぞれは、そのソース―ドレイン経路が前記複数の第１ダイオードと前記複数の第２配線の間に直列に設けられる第４トランジスタと、前記第４トランジスタの前記ソース―ドレイン経路に並列に設けられ電流によって記憶情報が書き込まれる第２記憶素子と、を有し、前記複数の第１配線のそれぞれに、前記複数の第１駆動回路のうち互いに異なる駆動回路が接続され、前記複数の第３配線のうち奇数本目は、互いに短絡され、前記複数の第３配線のうち偶数本目は、互いに短絡され、前記複数の第３配線のうち奇数本目と偶数本目に、前記複数の第２駆動回路のうち互いに異なる駆動回路が接続されることを特徴とするものである。
本発明により、半導体記憶装置のビットコスト低減を実現することができる。
本発明の実施例１のメモリアレーの回路構成の例を示す図である。 図１に記載のメモリブロックの回路構成の例を示す図である。 図１に記載のメモリアレーの立体模式図である。 図３に記載のメモリアレーの一部分における断面図である。 図１に記載のメモリアレーのアノード線のレイアウトパターンの例を示す図である。 図１に記載のメモリアレーのセル選択ゲート線のレイアウトパターンの例を示す図である。 図１に記載のメモリアレーのセルチェイン選択線のレイアウトパターンの例を示す図である。 図１に記載のメモリアレーの一部分における詳細な回路構成の例を示す図である。 図１に記載のメモリアレーにおけるアノード線とビット線の動作電圧の例を示す図である。 図１に記載のメモリアレーにおけるセルチェイン選択線の動作電圧の例を示す図である。 図１に記載のメモリアレーにおける一層目のセル選択ゲート線の動作電圧の例を示す図である。 図１に記載のメモリアレーにおける二層目のセル選択ゲート線の動作電圧の例を示す図である。 図１に記載のメモリアレーにおける三層目のセル選択ゲート線の動作電圧の例を示す図である。 図１に記載のメモリアレーにおける四層目のセル選択ゲート線の動作電圧の例を示す図である。 図４に記載のメモリアレーの一部分における断面図と、メモリセルアレイのリセット動作、セット動作、読出し動作の各々における動作電圧を示す図である。 実施例２における櫛型配線のレイアウトパターンの例を示す図である。 実施例２における共通配線のレイアウトパターンの例を示す図である。 図３に記載のメモリアレーにおける配線形式を示す図である。 図２に記載のメモリブロックの要部ブロック図である。 図１９に記載のメモリブロックにおけるセルチェインの状態を示す図である。 本発明の実施例２におけるメモリアレーの選択動作の例を示す図である。 図２１に記載のメモリアレーにおけるセルチェインの状態を示す図である。 本発明の実施例２におけるメモリアレーの選択動作の別の例を示す図である。 本発明の実施例２におけるメモリアレーの選択動作の更に別の例を示す図である。 本発明の実施例２におけるメモリアレーのセル選択ゲート線のレイアウトパターンの例を示す図である。 本発明の実施例２におけるメモリアレーの回路構成の例を示す図である。 図２６に記載のメモリアレーの一部分における詳細な回路構成の例を示す図である。 本発明の実施例２におけるメモリアレーのセル選択ゲート線のレイアウトパターンの別の例を示す図である。 本発明の実施例２におけるメモリアレーの回路構成の別の例を示す図である。 図２９に記載のメモリアレーの一部分における詳細な回路構成の例を示す図である。 本発明の実施例３におけるメモリアレーのアノード線のレイアウトパターンの例を示す図である。 本発明の実施例３におけるメモリアレーのアノード線のレイアウトパターンの別の例を示す図である。 本発明の実施例３におけるメモリアレーの回路構成の例を示す図である。 図３３に記載のメモリアレーの一部分における詳細な回路構成の例を示す図である。 本発明の実施例３におけるメモリアレーの回路構成の別の例を示す図である。 図３５に記載のメモリアレーの一部分における詳細な回路構成の例を示す図である。 本発明の実施例３におけるメモリアレーの回路構成の更に別の例を示す図である。 図３７に記載のメモリアレーの一部分における詳細な回路構成の例を示す図である。 本発明の実施例４におけるメモリアレーのセルチェイン選択線のレイアウトパターンの例を示す図である。 本発明の実施例４におけるメモリアレーの回路構成の例を示す図である。 図４０に記載のメモリアレーの一部分における詳細な回路構成の例を示す図である。 本発明の実施例４におけるメモリアレーの回路構成の別の例を示す図である。 図４２に記載のメモリアレーの一部分における詳細な回路構成の例を示す図である。 本発明の実施例４におけるメモリアレーの回路構成の更に別の例を示す図である。 図４４に記載のメモリアレーの一部分における詳細な回路構成の例を示す図である。 本発明の実施例５のメモリバンクの構成の例を示す図である。 図４６に記載のメモリアレー駆動回路におけるアノードドライバのレイアウトの例を示す図である。 本発明の実施例５のメモリバンクの構成の別の例を示す図である。 本発明の実施例５のメモリバンクの構成の更に別の例を示す図である。 本発明の実施例５のメモリバンクの構成の尚更に別の例を示す図である。 本発明の半導体装置における、相変化メモリを用いたメモリモジュールの構成例を示す図である。 本発明の半導体装置における、相変化メモリを用いたメモリモジュールの構成例を示す図である。 本発明の半導体装置における、相変化メモリを用いた応用機器の構成例を示す図である。 本発明の半導体装置における、相変化メモリの構成例を示す図である。
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施例に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることを予め述べておく。また、実施例の各メモリセルを構成する回路素子は特に制限されない場合において、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。
《メモリアレーおよびメモリアレー駆動回路構成》
図１は、本実施例によるメモリアレーとメモリアレーの駆動回路群（以下では、メモリアレー駆動回路と呼ぶ）を示している。メモリアレーＭＡは次のように構成される。まず、ｍ本のアノード線ＡＮＬ０〜ＡＮＬ（ｍ―１）と、ｎ本のビット線ＢＬ０〜ＢＬ（ｎ―１）によって、ｍ行ｎ列の行列を構成する（ｍ、ｎは自然数）。そして、ｍ行ｎ列の行列の交点のそれぞれに、メモリセル群ＭＢ００〜ＭＢ（ｍ―１）（ｎ―１）を配置する（このメモリセル群ＭＢを以後、「メモリブロック」と呼ぶ）。メモリブロックＭＢのそれぞれは、２対のセルチェインを含む。図１においては、アノード線ＡＮＬとビット線ＢＬの各交点に設けられた２つの楕円のそれぞれが、１つのセルチェインに対応し、２つの楕円を一組としたものがメモリブロックである。図１では、アノード線ＡＮＬ０とビット線ＢＬ０との交点に設けられたメモリブロックＭＢ００が、代表例として明示されている。
各メモリブロックＭＢの詳細は次のようになる。まず、ｍ本のアノード線のそれぞれにダイオードＰＤが接続される（図２参照）。そして、当該ダイオードに直列に、２対のセルチェインが接続される。本実施例において、セルチェインとは、（図１においては１つの楕円として表記されているが）ｚ軸方向にｋ個のメモリセルが直列に接続された構造を指す（ｚ軸方向とは、基板に対する高さ方向であり、アノード線ＡＮＬとビット線ＢＬの両方に垂直な方向である）。従って、ｍ×ｎ個のメモリブロックＭＢのそれぞれにおいて、２対のセルチェインに対応するｋ×２個のメモリセルが、上述したダイオードＰＤに対して直列に接続されることになる。その結果、本実施例におけるメモリアレーＭＡは、ｍ×ｎ×ｋ×２個のメモリセルを有することになる。各メモリセルのそれぞれは、図２にＭＣとして示したように、そのソース―ドレイン経路がダイオードＰＤおよびビット線ＢＬに対して直列に設けられたトランジスタＴＧと、当該トランジスタＴＧに並列に設けられ、電流によって情報が書き込まれる記憶素子ＳＴＧとを有する。
次に、セルチェイン選択線ＣＳＬとセル選択ゲート線群ＭＣＧＬについて説明する。上述の通り、本実施例におけるメモリアレーは、ｍ行ｎ列の行列のそれぞれに２対のセルチェイン（すなわち、２ｋ個のメモリセル）を有するため、ｍ行とｎ列を特定するだけでは、メモリセルの選択／非選択を特定することができない。これを特定するための配線群が、セルチェイン選択線ＣＳＬ及び選択セルゲート線群ＭＣＧＬである。
まず、セルチェイン選択線ＣＳＬによって、２対のセルチェインのどちらか一方を選択する。図１では、セルチェイン選択線ＣＳＬのそれぞれから、２つの楕円の一方に対して矢印が表記されている。この矢印は、２対のセルチェインから一方を選択することに対応する。ここで、セルチェイン選択線ＣＳＬは、隣接する２つのセルチェインに共通に接続されている。例えば、ｘ本目のセルチェイン選択線ＣＳＬｘは、アノード線ＡＮＬ（ｘ―１）に接続されたセルチェインと、アノード線ＡＮＬｘに接続されたセルチェインの両方を選択している。すなわち、セルチェイン選択線ＣＳＬｘは、アノード線ＡＮＬ（ｘ―１）に接続されるセルチェインＣＣＯに含まれるセルチェイン選択ゲートＣＣＧと、アノード線ＡＮＬｘに接続されるセルチェインＣＣＥに含まれるセルチェイン選択ゲートＣＣＧの両者のゲートに接続されることとなる（ｘは、１≦ｘ≦（ｍ―１）を満たす整数）。セル選択ゲート線群ＭＣＧＬｙも同様に、アノード線ＡＮＬ（ｘ―１）に接続されるセルチェインＣＣＯに含まれるメモリセルＭＣのトランジスタＴＧと、アノード線ＡＮＬｘに接続されるセルチェインＣＣＥに含まれるメモリセルのトランジスタＴＧの両者のゲートに接続されることとなる（ｙは、１≦ｙ≦（ｍ―１）を満たす整数）。係る配線構造により、最小加工寸法Ｆに対して４Ｆ２の面積内に２対のセルチェインを形成することが可能となる。その詳細は、図３および図４で述べる。
２対のセルチェインから一方を選択しても、セルチェインにはｋ個のメモリセルが含まれている。そこで、セルチェインに含まれるｋ個のメモリセルから、どのメモリセルを選択するかを、選択セルゲート線群ＭＣＧＬによって特定する。図１では、選択セルゲート線群ＭＣＧＬのそれぞれは、１本の配線のように表記されている。しかし、これは簡単のための表記であり、実際には図２に示すような、ｋ本の配線群である。このｋ本の配線のそれぞれについて、選択または非選択の電圧を印加することにより、メモリセルの選択／非選択を可能とするのである。図１では、選択セルゲート線群ＭＣＧＬのそれぞれから、２つの楕円の一方に対して矢印が表記されているが、この矢印は、セルチェイン内におけるｋ個のメモリセルのうちどれを選択／非選択とするか、を示すものである。これらのセルチェインの詳しい構成については後述する。
アノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）は、アノードドライバ群ＡＮＤＢＫによって駆動される。また、セル選択ゲート線群ＭＣＧＬ０〜ＭＣＧＬｍは、セル選択ゲートドライバ群ＭＣＧＤＢＫによって駆動される。更に、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍは、セルチェイン選択ドライバ群ＣＳＤＢＫによって駆動される。ここで、アノード線ＡＮＬのそれぞれには、互いに異なるアノードドライバＡＮＤＢＫが接続されている。セルチェイン選択線ＣＳＬやセル選択ゲート線群ＭＣＧＬについても同様である。
ここで、配線の詳しい構造については後述するが、アノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）、セル選択ゲート線群ＭＣＧＬ０〜ＭＣＧＬｍ、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍの各々は、幅と間隔が最小加工寸法Ｆの形状にパターニングされた配線構造をなす。また、シリコン基板上に、アノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）、セル選択ゲート線群ＭＣＧＬ０〜ＭＣＧＬｍ、セルチェイン選択線ＣＳＬ０〜ＣＳＬ０ｍの順に形成される。
ビット線ＢＬ０〜ＢＬ（ｎ−１）には、ビット線選択回路ＢＳＬＣと非選択ビット線電圧給電回路ＵＳＢＶＳが各ビット線の両端に夫々接続される。前者のビット線選択回路ＢＳＬＣはビット線ＢＬ０〜ＢＬ（ｎ−１）の中から任意の一本を選択して、共通データ線ＣＢＬに電気的に接続する。共通データ線ＣＤＬには、上記メモリアレーＭＡから選択されたメモリセルの情報を書き換えたり、その情報を読み出したりする書換え回路ＷＣおよびセンスアンプＳＡが接続されている。後者の非選択ビット線電圧給電回路ＵＳＢＶＳは、待機状態においては全ビット線に、読書き動作においては選択ビット線を除く（ｎ−１）本のビット線に夫々非選択電圧を給電する。詳しくはメモリアレーの動作を説明する際に述べるが、この給電機構によって、選択セルチェイン以外への誤書込みを回避することができる。
《セルチェインの回路構成》
図２は、図１に示したメモリアレーにおいて、アノード線ＡＮＬ０とビット線ＢＬ０との交点における回路構成の詳細を表した図である。この回路構成は、アノード線ＡＮＬ０に接続されたポリシリコンダイオードＰＤに、平行に並んだ二つのセルチェインＰＣＣＥ、ＰＣＣＯが直列接続された構成である。
セルチェインＰＣＣＥ、ＰＣＣＯの各々は、ｋ個のメモリセルＭＣ０〜ＭＣ（ｋ−１）とセルチェイン選択ゲートＣＣＧが直列接続された構成である。メモリセルＭＣ０〜ＭＣ（ｋ−１）は、伝達ゲートたるＭＯＳトランジスタＴＧと可変抵抗型の記憶素子ＳＴＤとで構成される。各メモリセルＭＣにおいて、ＭＯＳトランジスタＴＧのソース―ドレイン経路と、記憶素子ＳＴＤとは、互いに並列に接続されている。これらのメモリセルの伝達ゲートＴＧのゲート電極には、セル選択ゲート線群の中の一本が接続される。また、セルチェイン選択ゲートＣＣＧには、セルチェイン選択線が接続される。
より具体的には、例えば一方のセルチェインＰＣＣＥにおいては、メモリセルＭＣ０〜ＭＣ（ｋ−１）の各々は、セル選択ゲート線群ＭＣＧＬ０の構成要素であるセル選択ゲート線ＣＧＬ００〜ＣＧＬ０（ｋ−１）にて制御される。また、セルチェイン選択ゲートＣＣＧは、セルチェイン選択線ＣＳＬ０にて制御される。同様に、他方のセルチェインＰＣＣＯにおいては、メモリセルＭＣ０〜ＭＣ（ｋ−１）の各々は、セル選択ゲート線群ＭＣＧＬ１の構成要素であるセル選択ゲート線ＣＧＬ１０〜ＣＧＬ１（ｋ−１）にて制御される。また、セルチェイン選択ゲートＣＣＧは、セルチェイン選択線ＣＳＬ１にて制御される。
《メモリアレーの構造》
図３は前述した図１のうち、特にメモリアレーＭＡの一部分を抜き出して示した鳥瞰図である。金属膜を最小加工寸法Ｆの二倍のピッチでパターニングして形成した複数のアノード線２の上に、ポリシリコンダイオードＰＤがアノード線２の延在方向に周期的に形成されている。ここで、同図では省略されているが、アノード線を形成する金属膜はシリコン基板上に堆積された絶縁膜上に成膜されている。ポリシリコンダイオードＰＤは、ｐ型不純物がドープされたポリシリコン層４ｐと低濃度の不純物がドープされたポリシリコン層５ｐとｎ型不純物がドープされたポリシリコン層６ｐが積層された構造である。
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜は、アノード線２と平行な方向にストライプ状にパターニングされていて、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のストライプのライン部分がアノード線間スペースの直上に配置され、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のストライプのスペース部分がアノード線の直上に形成されている。ビット線３は金属膜を最小加工寸法Ｆの二倍のピッチでパターニングして形成された、アノード線２と垂直な方向に延在するストライプ形状で、絶縁膜７１上にｎ型ポリシリコン３８ｐを介して配置されている。
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分のビット線３の下部では、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐの側壁、絶縁膜層１１、１２、１３、１４の側壁と絶縁膜１５の側壁の下部にはゲート絶縁膜９、チャネルポリシリコン層８ｐ、拡散防止膜１０、相変化材料層７が順に積層される。拡散防止膜１０は、相変化材料層７とチャネルポリシリコン層８ｐ間の拡散を防止するための層である。対向する相変化材料層７の間には、絶縁膜層９１が埋め込まれている。絶縁膜層１５の側壁の上部とゲートポリシリコン層６１ｐ、絶縁膜層７１の側壁の下部ではゲート絶縁膜層９、チャネルポリシリコン層８ｐが積層されている。対向するチャネルポリシリコン層８ｐ間には、絶縁膜層９２が埋め込まれていて、絶縁膜層７１の上部ではゲート絶縁膜層９、ポリシリコン層３８ｐが積層されている。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分のビット線３の下部の底部では、ポリシリコン層６ｐの上表面とチャネルポリシリコン層８ｐが接触している。ビット線たる金属配線層３とポリシリコンダイオードＰＤは、ポリシリコン層３８ｐ、チャネルポリシリコン層８ｐ、ポリシリコンダイオードＰＤを介して、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１で形成された積層膜対の対抗する側面で繋がっている。
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分、かつ、ビット線たる金属配線３のスペース部分の下部では、チャネルポリシリコン層８ｐ、ポリシリコン層３８ｐ、相変化材料層７、拡散防止膜１０は除去されていて、アノード線たる金属配線層２上のポリシリコンダイオードＰＤのスペース部分になっている。このスペース部分には、絶縁膜３３が埋め込まれる。即ち、ポリシリコン層８ｐ、３８ｐ、相変化材料層７、拡散防止膜１０は、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜と、絶縁層３３で囲まれた領域（以下、本明細書では、「接続孔」と呼ぶ。）に形成される。
このような構造にて、接続孔の一方の側壁に形成されたデバイス群が、図２に示したセルチェインＣＣＥまたはＣＣＯに相当する。すなわち、メモリセルＭＣ０〜ＭＣ（ｋ−１）（ここでは、ｋ＝４）の伝達ゲートＴＧのゲート電極は、図３に示されたゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐで夫々形成される。よって、メモリセルＭＣ０〜ＭＣ（ｋ−１）は、これらゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐの側壁に形成される。より具体的には、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐの側壁、絶縁膜層１１、１２、１３、１４の側壁と絶縁膜１５の側壁の下部に堆積されたゲート絶縁膜９とチャネルポリシリコン層８ｐによって、伝達ゲートＴＧが形成される。また、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと同じ高さの位置において、チャネルポリシリコン層８ｐは、メモリセルＭＣ０〜ＭＣｋにおける伝達ゲートＴＧのチャネルとなる。更に、絶縁膜層１１、１２、１３、１４の側壁と絶縁膜１５の側壁の下部と同じ高さの位置において、チャネルポリシリコン層８ｐは、各伝達ゲートＴＧのドレイン電極もしくはソース電極となる。
伝達ゲートＴＧが形成される位置に対応させれば、記憶素子ＳＴＤが形成される位置も容易に理解できる。すなわち、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと同じ高さの位置に対応する領域の拡散防止膜１０と相変化材料層７によって、メモリセルＭＣ０〜ＭＣｋの記憶素子ＳＴＤが形成される。したがって、記憶素子ＳＴＤとして機能する部分は、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと同じ高さの領域である。よって、記憶素子ＳＴＤを流れる電流経路は、伝達ゲートＴＧのドレイン電極−ソース電極間に拡散防止膜１０−相変化材料層７−拡散防止膜１０の順に形成される。
セルチェイン選択ゲートＣＣＧのゲート電極は、図３に示されたゲートポリシリコン層６１ｐで形成される。よって、セルチェイン選択ゲートＣＣＧは、ゲートポリシリコン層６１ｐの側壁に形成される。より具体的には、ゲートポリシリコン層６１ｐと同じ高さの位置において、チャネルポリシリコン層８ｐは、セルチェイン選択ゲートＣＣＧのチャネルとなる。更に、絶縁膜層７１の側壁と絶縁膜１５の側壁の上部と同じ高さの位置において、チャネルポリシリコン層８ｐは、セルチェイン選択ゲートＣＣＧのソース電極もしくはドレイン電極となる。なお、ビット線たる金属膜３との接触抵抗を抑制するために、ソース電極たるポリシリコン層３８ｐは、リンなどの不純物を拡散することにより、ｎ型の導電性を示す。
図４は、図３に示したＡＡ’断面を含むメモリアレーの全体構造を示す断面図である。本構造の特徴は、図１に示したメモリアレーＭＡが、半導体基板１上に形成されたＭＯＳトランジスタの上に積み重ねられている点にある。特に、本トランジスタは、メモリアレーＭＡにおけるビット線たる金属配線層３と共通データ線ＣＤＬを接続するために用いられるものである。同図では、ＭＯＳトランジスタに関して、素子分離溝ＳＴＩ、トランジスタのゲートＧＡＴＥ、ゲート絶縁膜ＧＯＸ、拡散層ＤＩＦが示されている。また、トランジスタとビット線たる金属配線層３を接続するための構造体として、層間絶縁膜ＩＬＤ１、ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、ＩＬＤ５、配線層Ｍ１、Ｍ２、半導体基板上のデバイスとＭ１とを接続するコンタクト孔Ｃ１、Ｍ１とＭ２を接続するコンタクト孔Ｃ２、ビット線たる金属配線層３と半導体基板１上に形成されたＭＯＳトランジスタとを接続するコンタクト孔ＢＬＣ、ポリシリコンダイオードＰＤ間に埋め込まれた層間絶縁膜３１から構成される部分が図１に示されている。
以上の構成により、４Ｆ２の断面積内に形成された接続孔の側壁に対向して、二つの相変化型チェインセルが形成される。よって、相変化型チェインセルを形成するのに必要な断面積は２Ｆ２とすることが可能となる。したがって、一つのメモリセルを形成するのに必要な底面積は従来よりも小さく、２Ｆ２のｋ分の１とすることができる。ここで、ｋの値は積層したメモリセル数と同数であり、図３の場合はｋ＝４である。
《メモリアレーの配線構造》
次に、メモリアレーの配線構造について説明する。図１〜図４を参照すれば、アノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）とビット線ＢＬ０〜ＢＬ（ｎ−１）とは、交差配置されている。ここで、一つのメモリブロックＭＢ００に注目すると、セルチェインＣＣＥとＣＣＯを構成するメモリセルＭＣ０〜ＭＣ（ｋ−１）（ここでは、ｋ＝４）における各伝達ゲートＴＧのゲート電極は、アノード線が延伸する方向に、個別にストライプ状に堆積されたゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐで形成される。すなわち、図５に示すように、ｍ本のアノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）が延伸する方向をＹ方向、ビット線が延伸する方向をＸ方向とすると、第一層のメモリセルＭＣ０における伝達ゲートＴＧのゲート電極が接続される（ｍ＋１）本のセル選択ゲート線ＣＧＬ００〜ＣＧＬｍ０は、図６に示すようにＹ方向に延伸される。また、第二層〜第四層のメモリセルＭＣ１〜ＭＣ（ｋ−１）（ここでは、ｋ＝４）における伝達ゲートＴＧのゲート電極が接続されるセル選択ゲート線ＣＧＬ０１〜ＣＧＬｍ１、ＣＧＬ０２〜ＣＧＬｍ２、ＣＧＬ０３〜ＣＧＬｍ３も、図６と同様の配線構造をなす。
更に、セルチェイン選択ゲートＣＣＧのゲート電極も、アノード線が延伸する方向に、個別にストライプ状に堆積されたゲートポリシリコン層６１ｐで形成される。すなわち、セルチェイン選択ゲートＣＣＧのゲート電極が接続される（ｍ＋１）本のセルチェイン選択線ＣＳＬ０〜ＣＳＬｍは、図７に示すようにＹ方向に延伸される。
以上で説明したように、セル選択ゲート線ＣＧＬ０（ｋ−１）〜ＣＧＬｍ（ｋ−１）（ここでは、ｋ＝１〜４）とセルチェイン選択線ＣＳＬ０〜ＣＳＬｍを同一の配線パターンとすることによって、図３〜図４で述べた接続孔を一度のエッチング工程で形成することができる。また、接続孔内におけるポリシリコン層８ｐ、相変化材料層７、絶縁層９、拡散防止膜１０は、それぞれ単一工程で形成される。すなわち、接続孔内に複数（ここでは、８個）のメモリセルを一度に形成可能である。したがって、従来よりも少ない工程、あるいは製造費用で、三次元メモリを実現することが可能となり、ビットコストを低減することができる。
なお、メモリアレーにおけるメモリブロックの数やセルチェインの数と、配線本数との関係は次の通りである。ビット線が延伸する方向（すなわち、Ｘ方向）にｍ個（ここで、ｍは１以上の整数）のメモリブロックを配置する場合は、図５に示すように、ｍ本のアノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）たる金属層２の配線パターンが必要である。一つのメモリブロックは二つのセルチェインを有するので、各々のアノード線の真上に、セルチェインＣＣＥ、ＣＣＯが形成される。但し、後述するように、セル選択ゲート線ＣＧＬ１（ｋ−１）〜ＣＧＬ（ｍ−１）（ｋ−１）（ここで、ｋ＝１〜４）およびセルチェイン選択線ＣＳＬ１〜ＣＳＬ（ｍ−１）の各々は、ビット線方向に隣接する二つのメモリブロックに接続されるので、セルチェインＣＣＥとＣＣＯは、二つおきに配置される。例えば、同図に示したように、ｙ列目のビット線に注目すると、メモリブロックＭＢ０ｙおよびＭＢ１ｙのセルチェインＣＣＯが隣り合わせに配置され、メモリブロックＭＢ１ｙおよびＭＢ２ｙのセルチェインＣＣＥが隣り合わせに配置される。
次に、セルチェインに接続されるセル選択ゲート線ＣＧＬ０（ｋ−１）〜ＣＧＬｍ（ｋ−１）（ｋ＝１〜４）とセルチェイン選択線ＣＳＬ０〜ＣＳＬｍは、図６〜図７に示すように（ｍ＋１）本ずつ必要である。何故ならば、セル選択ゲート線ＣＧＬ０（ｋ−１）〜ＣＧＬｍ（ｋ−１）（ここで、ｋ＝１〜４）をなすポリシリコン２１ｐ、２２ｐ、２３ｐ、２４ｐと、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍをなすポリシリコン６１ｐは、図３〜図４で説明したように、アノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）たる金属層２の配線パターンのスペース部の真上に形成されるからである。
まず、セル選択ゲート線ＣＧＬ０（ｋ−１）〜ＣＧＬｍ（ｋ−１）（ここで、ｋ＝１〜４）をなすポリシリコン２１ｐ、２２ｐ、２３ｐ、２４ｐには、双方の側壁にメモリセルが形成される。このうち、メモリアレーの外周部に形成されるセル選択ゲート線ＣＧＬ０（ｋ−１）、ＣＧＬｍ（ｋ−１）（ここで、ｋ＝１〜４）については、図６に示すように、メモリアレーの内側の側壁に形成されたメモリセルを使用する。これらのメモリセルは、例えば図６のようにｙ列目のビット線に注目すると、メモリブロックＭＢ０ｙおよびＭＢ（ｍ−１）ｙにおけるセルチェインＣＣＥの構成要素である。その他のセル選択ゲート線ＣＧＬ１（ｋ−１）〜ＣＧＬ（ｍ−１）（ｋ−１）（ここで、ｋ＝１〜４）については、双方の側壁に形成されたメモリセルが、メモリブロックＭＢ０ｙおよびＭＢ（ｍ−１）ｙにおけるセルチェインＣＣＯ、またはメモリブロックＭＢ１ｙおよびＭＢ（ｍ−２）ｙにおけるセルチェインＣＣＥ、ＣＣＯの構成要素として使用される。
次に、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍをなすポリシリコン６１ｐにも同様に、双方の側壁にセルチェイン選択ゲートＣＣＧが形成される。このうち、メモリアレーの外周部に形成されるセルチェイン選択線ＣＳＬ０（ｋ−１）、ＣＧＬｍ（ｋ−１）（ここで、ｋ＝１〜４）については、図６に示すように、メモリアレーの内側の側壁に形成されたＭＯＳトランジスタを使用する。これらのＭＯＳトランジスタは、例えば図７のようにｙ列目のビット線に注目すると、メモリブロックＭＢ０ｙおよびＭＢ（ｍ−１）ｙにおけるセルチェインＣＣＥのセルチェイン選択ゲートＣＣＧである。その他のセルチェイン選択線ＣＳＬ１〜ＣＳＬ（ｍ−１）については、双方の側壁に形成されたＭＯＳトランジスタが、メモリブロックＭＢ０ｙおよびＭＢ（ｍ−１）ｙにおけるセルチェインＣＣＯ、またはメモリブロックＭＢ１ｙおよびＭＢ（ｍ−２）ｙにおけるセルチェインＣＣＥ、ＣＣＯのセルチェイン選択ゲートＣＣＧとして使用される。
これまで説明してきたように、本実施例におけるメモリアレーは、Ｙ方向に延伸する三つの系統の制御線を有する。これらの制御線を機能の観点で区別するために、夫々をアノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）、セル選択ゲート線群ＭＣＧＬ０〜ＭＣＧＬｍ、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍと称した。これらの制御線はビット線と直交するので、何れか一つの系統を従来のメモリと同様にワード線と呼ぶことも可能である。
《メモリアレーの動作》
本実施例のメモリアレーは図１に示したように、複数のビット線と複数のアノード線との交点に形成されたメモリブロックで構成されている。以下では、メモリアレーのリセット動作、セット動作、リード動作の夫々を図８〜図１４に従って説明する。
図８は、図１に示したメモリアレーの一部が示されている。同図では、説明を簡単にするために、ビット線ＢＬ０、ＢＬ１とアノード線ＡＮＬ０〜ＡＮＬ３線との交点に形成されるメモリブロックのみが示されている。また、セル選択ゲート線ＣＧＳ００〜ＣＧＳ４０は一点鎖線、セルチェイン選択線ＣＳＬ０〜ＣＳＬ４は二点鎖線で夫々示されている。ここで、簡単のため、セル選択ゲート線ＣＧＳ０（ｋ−１）〜ＣＧＳ４（ｋ−１）（ここで、ｋ＝２〜４）が省略されているが、これらはセル選択ゲート線ＣＧＳ００〜ＣＧＳ４０と同じようは配線構造をなす。さて、メモリブロックＭＢ００のセルチェインＣＣＥにおける最下層のメモリセルＭＣ０が選択されると仮定すると、リセット動作、セット動作、リード動作の夫々は、以下のように行われる。
まず、図９に示すように、選択すべきビット線ＢＬ０と非選択状態に保持するアノード線ＡＮＬ１〜ＡＮＬ３を、何れの動作においても０Ｖとする。また、選択すべきアノード線ＡＮＬ０と非選択状態に保持するビット線ＢＬ１を、リセット動作の時は５Ｖ、セット動作の時は４Ｖ、リード動作の時は２Ｖに駆動する。このような電圧印加状態において、メモリブロック内のダイオードに対するアノード線とビット線との電位差に着目すると、アノード線ＡＮＬ０が正の電圧に駆動され、ビット線ＢＬ０が接地電圧に保持されることによって、メモリブロックＭＢ００のみが順バイアス状態となる。すなわち、メモリブロックＭＢ００が選択される。一方、アノード線ＡＮＬ１〜ＡＮＬ３とビット線ＢＬ０の双方が接地電圧（０Ｖ）に保持されるメモリブロックＭＢ１０〜ＭＢ３０は、電位差がゼロである。したがって、非選択状態に保たれる。同様に、アノード線ＡＮＬ０とビット線ＢＬ１の双方が正の同じ電圧に駆動されるメモリブロックＭＢ０１も、電位差がゼロである。したがって、非選択状態に保たれる。他方、アノード線ＡＮＬ１〜ＡＮＬ３が接地電圧に保持され、ビット線ＢＬ１が正の電圧に駆動されるメモリブロックＭＢ１１〜ＭＢ３１は、逆バイアス状態となる。ここで、ポリシリコンダイオードＰＤの耐圧を５Ｖより大きくすることができる。したがって、何れかのセルチェインが導通したとしても、ダイオード電流は抑制される。よって、これらのメモリブロックＭＢ１１〜ＭＢ３１も非選択状態に保たれる。
次に、図１０に示すように、セルチェイン選択線ＣＳＬ０を５Ｖ、他のセルチェイン選択線ＣＳＬ１〜ＣＳＬ４を０Ｖに駆動することにより、メモリブロックＭＢ００内のセルチェインＣＣＥを選択する。また、図１１〜図１４に示すように、セル選択ゲート線ＣＧＬ００を０Ｖ、他のセル選択ゲート線ＣＧＬ１０〜ＣＧＬ（ｋ−１）０、ＣＧＬ０１〜ＣＧＬ（ｋ−１）１、ＣＧＬ０２〜ＣＧＬ（ｋ−１）２、ＣＧＬ０３〜ＣＧＬ（ｋ−１）３、ＧＬ０４〜ＣＧＬ（ｋ−１）４（ここで、ｋ＝４）を５Ｖに駆動することにより、メモリブロックＭＢ００のセルチェインＣＣＥにおける最下層のメモリセルＭＣ０のみを選択する。
ここで、図１５に従って、選択されたメモリブロックＭＢ００における各素子の状態を詳細に説明する。図１５は、図２に示した回路構成に対応する、メモリブロックＭＢ００の断面図である。同図には、図８〜図１４に基づいて、各端子の動作電圧が、リセット動作時、セット動作時、リード動作時の順に示されている。また、絶縁膜層３２は、図３〜図４では分かりやすさのために省いていたが、隣接するポリシリコンダイオードＰＤの間に埋め込まれた絶縁膜である。
まず、ビット線ＢＬ０には０Ｖ、アノード線ＡＮＬ０にはリセット動作時、セット動作時、読み出し動作時にそれぞれ５、４、２Ｖを印加する。一方のセルチェインＣＣＥでは、選択するメモリセルＭＣ０が接続されているセル選択ゲート線ＣＧＬ００に０Ｖを印加して、ポリシリコン層８ｐをチャネルとするトランジスタをカットオフする。他のメモリセルＭＣ１〜ＭＣ（ｋ−１）（ここでは、ｋ＝４）が接続されているセル選択ゲート線ＣＧＬ０１〜ＣＧＬ０（ｋ−１）（ここでは、ｋ＝４）には５Ｖを印加し、トランジスタを導通状態にする。また、セルチェイン選択線ＣＳＬ０たるポリシリコン６１ｐに５Ｖを印加して、セルチェイン選択ゲートＣＣＧを導通状態にする。このような制御により、セルチェインＣＣＥでは、非選択状態にあるメモリセルＭＣ１〜ＭＣ（ｋ−１）（ここでは、ｋ＝４）において、伝達ゲートＴＧが導通状態となって、チャネルの抵抗が低くなる。また、セルチェイン選択ゲートＣＣＧも導通状態となるので、同ゲートにおけるポリシリコン層８ｐも抵抗が低くなっている。したがって、メモリセルＭＣ１〜ＭＣ（ｋ−１）（ここでは、ｋ＝４）では、相変化材料層７の状態によらず、伝達ゲートＴＧを介して、ほぼ同じ電流が流れるようにすることができる。また、選択状態にあるメモリセルＭＣ０では、伝達ゲートＴＧがカットオフされるので、相変化材料層７に電流が流れる。すなわち、リセット動作、セット動作時には、相変化材料層７自身を流れる電流によって発生されるジュール熱を利用して、相変化材料７の抵抗値を変化させる。読出し動作時には、相変化材料層７を流れる電流値を計測して、記憶情報を分別する。
他方のセルチェインＣＣＯでは、メモリセルＭＣ０〜ＭＣ（ｋ−１）（ここでは、ｋ＝４）が接続されているセル選択ゲート線ＣＧＬ１０〜ＣＧＬ１（ｋ−１）（ここでは、ｋ＝４）には５Ｖを印加し、トランジスタを導通状態にする。また、セルチェイン選択線ＣＳＬ１たるポリシリコン６１ｐを接地電圧０Ｖに保持して、セルチェイン選択ゲートＣＣＧをカットオフ状態に保つ。このような制御によって、セルチェインＣＣＯでは、非選択状態にあるメモリセルＭＣ０〜ＭＣ（ｋ−１）（ここでは、ｋ＝４）において、伝達ゲートＴＧが導通状態となっているが、セルチェイン選択ゲートＣＣＧはカットオフされているので、電流が流れない。以上のような制御により、メモリブロックＭＢ００内のセルチェインＣＣＥにおけるメモリセルＭＣ０の相変化材料層７に、選択的に電流を印加する動作が可能となる。
《本実施例の効果》
以上で説明したメモリアレーの構成と動作から、次の三つの効果を得ることができる。第一の効果は、実効的なメモリセル面積を半減することができる点にある。すなわち、本メモリアレーにおけるメモリブロックの構造の特徴の一つは、図２〜図４および図１５に示したように、接続孔の内部に形成された絶縁層９１によって、ポリシリコン層８ｐおよび相変化材料層７は、セルチェインＣＣＥに含まれる第一の領域と、向かい合う他方のセルチェインＣＣＯに含まれる第二の領域に分離されている。さらに、これらの層に流れる電流を独立に制御するスイッチ（ここでは、セルチェイン選択ゲートＣＣＧ）が、それぞれの電流経路上に設けられている。このような構成により、一方の側壁に形成されているメモリセル内の伝達ゲートＴＧがカットオフされた時、そのメモリセルが属する領域における相変化材料層７に電流を流すが、向かい合う他方の領域における相変化材料層７には電流を流さないようにすることができる。したがって、一つの接続孔の中に２倍の情報を記憶することが可能になる。
また、メモリブロックを回路構成の観点から見ると、一つのポリシリコンダイオードＰＤに対して２つのセルチェインＣＣＥ、ＣＣＯが接続された構成となっている。このポリシリコンダイオードＰＤは、アノード線とビット線の電位関係により、当該メモリブロックにおけるセルチェインを選択する素子の一端を担っている。従って、本メモリブロックは、２つのセルチェインメモリが一つの選択ダイオードを共有する構成と言うこともできる。このような構成により、一つのポリシリコンダイオードＰＤに対するビット数を増やすことが可能となる。よって、特許文献２のメモリアレーと比べて、２倍の情報を記憶することが可能となり、実効セル面積を縮小することができる。
第二の効果は、接続孔の側壁に形成される各層が接続孔を分離する絶縁層と接している構造によって、微細化が進んだ場合においても、実効的なメモリセル面積を低減できる点にある。すなわち、ポリシリコン層２４ｐの側壁には、相変化材料層７等が形成されていくが、結晶成長によって膜厚が増す方向は、二つの面が向かい合う方向である。したがって、その後に形成する膜は、この向かい合う二つの面の間を埋める方向に形成されていく。このような構成により、特許文献２のメモリセルのように、孔の中心に向かって全方向から膜が埋められることがない。よって、結晶成長によって膜厚が増す方向は、二つの面が向かい合う方向のみであるので、二つの面が向かい合う方向と直交する方向には、必要な膜の厚さを考慮して、接続孔の寸法を設定したり、接続孔を加工したりする必要がなくなる。つまり、二つの面が向かい合う方向と直交する方向の接続孔の大きさを、形成する膜の厚さに関係なく、最小加工寸法と同じにすることができる。すなわち、微細化によって、単位面積あたりのメモリセルの密度を高めることが可能となる。なお、この特徴を考えれば、絶縁層９１を用いて左右の両側に相変化領域を分ける必要がない。すなわち、相変化材料層７が一つの領域として形成された場合においても、ワード線方向の大きさを最小加工寸法に維持することが可能となり、特許文献２と比べると、メモリセルの密度を向上することができる。
第三の効果は、アノード線およびチェイン選択線のそれぞれに、駆動電圧を供給するための異なる駆動回路が接続される点にある。このように、アノード線およびチェイン選択線が互いに独立制御されていることにより、唯一つのセルチェインおよびメモリセルが選択される。係る選択方式によって、非選択セルにおいて、不必要な電流が印加される回数を最小限に抑制することが可能となり、記憶素子ＳＴＤの劣化を抑制することができる。
第四の効果は、セル選択ゲート線のそれぞれに、駆動電圧を供給するための異なる駆動回路が接続される点にある。係る選択方式も、上述した記憶素子の劣化を抑制する効果を、さらに向上するものである。
本実施例では、アノード線、セル選択ゲート線、セルチェイン選択線の配線構造の別の例を説明する。実施例１の図５〜図７では、アノード線、セル選択ゲート線、およびセルチェイン選択線のそれぞれについて、Ｙ方向に一本ずつ延伸して、各々にドライバを配置した配線構造を示した。係る構造において、これらの配線は、互いに短絡されず、独立した配線をなすこととなる。このような構造を以後、「独立型」と呼ぶことにする。しかし、配線構造は、独立型の他にも存在する。
異なる配線構造の一例を、図１６に示している。この構造では、メモリアレーの一端において、偶数番目の配線パターン同士を短絡して、配線ＣＢＬ０を形成する。同時に、メモリアレーの反対側において、奇数番目の配線パターン同士を短絡して、配線ＣＢＬ１を形成する。このような配線構造によって、同一の配線を複数のドライバにて駆動することが可能となる。したがって、このような配線構造を特にアノード線に適用した場合には、複数のメモリセルに書換え電流または読出し電流を供給することが可能となるので、同時に駆動されるメモリセル数が倍増することによって、書換えデータ転送速度および読出しデータ転送速度向上の可能性がある。または、アノード線に限らず、配線を一部共通化することによって、配線の本数を抑制し、かつ配線毎に配置される駆動回路台数、すなわちドライバ回路面積を抑制することできる可能性がある。なお、本実施例では、最も外側にある配線（図１６では、一番上と一番下の配線）は、片方がＣＢＬ０で、片方がＣＢＬ１となっているが、これに限定されるものではない。最も外側の配線を、ともにＣＢＬ０としても良いし、その逆であっても良い。
このように、複数の配線パターンのうち、奇数番目の配線パターン同士を互いに短絡し、偶数番目の配線パターン同士を互いに短絡し、奇数番目と偶数番目の間は短絡されていない配線パターンを、以後「櫛型」と呼ぶことにする。
他の配線構造の一例を、図１７に示している。この構造では、メモリアレーの両端において、全ての配線パターンを短絡する。このような配線構造を特にアノード線に適用した場合には、図１６に示した構造の場合よりも更に、同一のアノード線を複数のアノード線ドライバにて駆動することが可能となる。したがって、更に複数のメモリセルに書換え電流または読出し電流を供給することが可能となるので、更に書換えデータ転送速度および読出しデータ転送速度向上の可能性がある。または、アノード線に限らず、配線を全面的に共通化することによって、配線の本数を更に抑制し、かつ配線毎に配置される駆動回路台数、すなわちドライバ回路面積を更に抑制することできる可能がある。
このように、全ての配線パターンを互いに短絡した構造を、以後「共通型」と呼ぶことにする。
以上の、櫛型及び共通型の二つの配線構造の各々は、セル選択ゲート線やセルチェイン選択線でも形成可能である。よって、図１〜図４に示したメモリアレーにおける配線構造は、図１８に示すように２７（＝３の３乗）通り存在するとも思える。しかし、メモリアレーにおける書換え動作および読出し動作を考慮すると、任意のメモリセルを正しく選択することができる配線構造は限定される。ここで、「正しく」選択するとは、あるメモリセルを選択した際に、非選択とすべき他のメモリセルを同時に選択してしまわないことを意味する。
そこで以下では、先ず、メモリセルの選択動作に求められる配線構造の要件を説明する。続いて、配線構造の異なるメモリアレー構造と動作を説明する。
なお、更に別の配線構造としては、配線番号を４で割った余りが０になるもの（例えば、図７におけるＣＳＬ０）と配線番号を４で割った余りが１になるもの（例えば、図７におけるＣＳＬ１）とを短絡し、配線番号を４で割った余りが２になるもの（例えば、図７におけるＣＳＬ２）と配線番号を４で割った余りが３になるもの（例えば、図７におけるＣＳＬ３）とを短絡するように、配線を二本おきに短絡する方法がある。この変形例として、配線番号を４で割った余りが１になるもの（例えば、図７におけるＣＳＬ１）と配線番号を４で割った余りが２になるもの（例えば、図７におけるＣＳＬ２）とを短絡し、配線番号を４で割った余りが３になるもの（例えば、図７におけるＣＳＬ３）と配線番号を４で割った余りが０になるもの（例えば、図７におけるＣＳＬ４）とを短絡するような方法もある。以下では、これらの配線構造を「剰余算短絡型」と呼ぶ。剰余算短絡型の配線構造は、短絡する配線が二本に限定されることはない。例えば、配線番号を８で割った余りが０から３のもの同士と、４から７のもの同士のように、四本ずつ短絡する場合もあり得る。このような構造は、隣り合う配線が短絡されているという点で、共通型の部類に入る。しかし、共通型は一台の駆動回路で済むのに対して、剰余算短絡型は少なくとも二台必要になる。したがって、駆動回路台数低減の観点では、共通型の方が優位であるので、図１８では剰余算短絡型が除外されている。
《セルチェイン選択線の要件》
まず、セルチェイン選択線について求められる要件を検討する。図１９は、メモリブロックＭＢ００の要部ブロック図である。同図の構成は、図２に示した回路構成を踏襲している。但し、セルチェイン選択動作を簡単に説明するために、メモリセルＭＣ０〜ＭＣｋを一纏めに示した上で、セル選択ゲート線群ＭＣＧＬ０、ＭＣＧＬ１が省略されている。
本実施例におけるメモリブロックは、一方のセルチェインを活性化するために、三つの選択素子を有する。第一の選択素子ＳＤ０は、ポリシリコンダイオードＰＤである。また、第二乃至第三の選択素子ＳＤ１０、ＳＤ１１は、セルチェインＣＣＥに含まれるセルチェイン選択ゲートＣＣＧとセルチェインＣＣＯに含まれるセルチェイン選択ゲートＣＣＧである。したがって、第一乃至第二の選択素子が同時に活性化された時に、セルチェインＣＣＥが活性化される。一方、第一乃至第三の選択素子が同時に活性化された時に、セルチェインＣＣＯが活性化される。
次に、本実施例におけるメモリブロックにおいて、一方のセルチェインを活性化するための要件を説明する。
まず、セルチェイン選択線ＣＳＬ０とＣＳＬ１が、例えばメモリアレーの端部で短絡されており、第二乃至第三の選択素子ＳＤ１０、ＳＤ１１が同じ状態に制御される場合を考える。この場合のセルチェインＣＣＥ、ＣＣＯの状態を、図２０の左から二列目と三列目に示した。特に、第一の選択素子ＳＤ０たるポリシリコンダイオードＰＤが順バイアス状態に活性化され、第二乃至第三の選択素子ＳＤ１０、ＳＤ１１たる二つのセルチェイン選択ゲートが同時に導通状態に活性化されると、双方のセルチェインＣＣＥ、ＣＣＯが選択状態となる（同図では、一点鎖線で囲んだ状態）。すなわち、アノード線ＡＮＬ０からビット線ＢＬ０へ向かって二つの電流経路が形成されるので、任意のメモリセルのみに適切な電圧、または電流を印加することが出来なくなり、誤動作を引き起こす虞がある。
一方、別の例として、セルチェイン選択線ＣＳＬ０とＣＳＬ１が分離されており、第二乃至第三の選択素子ＳＤ１０、ＳＤ１１が個別に制御される場合を考える。この場合の状態を、図２０の左から四列目〜六列目に示した。この場合は、所望の選択動作が可能である。すなわち、第一乃の選択素子ＳＤ０と第二の選択素子ＳＤ１０が同時に活性化された時に、セルチェインＣＣＥのみが活性化される。或いは、第一の選択素子ＳＤ０と第三の選択素子ＳＤ１１が同時に活性化された時に、セルチェインＣＣＯのみが活性化される（同図では、点線で囲んだ状態）。以上から、メモリブロックにおいて任意のセルチェインを選択するための要件は、以下の通りである。
［要件１］隣接するセルチェイン選択線は、互いに分離、独立制御されなければならない。
《アノード線の要件》
次に、アノード線に求められる要件について述べる。図２１は、選択ビット線ＢＬ０上で隣接する二つのメモリブロックＭＢ００、ＭＢ１０から任意のセルチェインを選択するための要件を説明するための、メモリブロックＭＢ００、ＭＢ１０の要部ブロック構成である。同図におけるメモリブロックの構成は、図１９を踏襲している。同図における特徴は、図１および図３〜図４で説明したように、積層したポリシリコンの両側の側壁にメモリセルが形成されるメモリアレー構造上の制約から、メモリブロックＭＢ００、ＭＢ０１のセルチェインＣＣＯ（図２１において、二点鎖線で囲んだセルチェイン）が共通のセルチェイン選択線ＣＳＬ１で制御される点にある。このため、アノード線の配線構造が制限される。
例えば、アノード線ＡＮＬ０、ＡＮＬ１がメモリアレーの何処かで短絡される場合、任意のメモリセルを選択することができなくなる。すなわち、図２２の二行目（すなわち、“ＡＮＬ０／ＡＮＬ１共通”の行）の示すように、アノード線ＡＮＬ０、ＡＮＬ１の双方が同時に活性化されると、メモリブロックＭＢ００、ＭＢ０１における第一の選択素子ＳＤ０たるポリシリコンダイオードが、順バイアス状態になる。更に、セルチェイン選択線ＣＳＬ１が活性化されると、メモリブロックＭＢ００、ＭＢ０１におけるセルチェインＣＣＯにおける第二の選択素子ＳＤ１１たるセルチェイン選択ゲートＣＣＧが導通状態となる。したがって、メモリブロックＭＢ００、ＭＢ０１におけるセルチェインＣＣＯが選択された状態となる（同図では、一点鎖線で囲んだ状態）。
一方、アノード線ＡＮＬ０、ＡＮＬ１が分離、独立制御される場合、任意のメモリセルを選択することができる。すなわち、図２２の三行目（すなわち、“ＡＮＬ０／ＡＮＬ１分離”の行）の示すように、アノード線ＡＮＬ０かＡＮＬ１の何れか一方が活性化されると、メモリブロックＭＢ００かＭＢ０１の何れか一方の第一の選択素子ＳＤ０たるポリシリコンダイオードが、順バイアス状態になる。したがって、セルチェイン選択線ＣＳＬ１が活性化されると、メモリブロックＭＢ００かＭＢ０１の何れか一方におけるセルチェインＣＣＯにおける第二の選択素子ＳＤ１１たるセルチェイン選択ゲートが導通状態となり、当該セルチェインＣＣＯのみが選択される（同図では、点線で囲んだ状態）。以上から、第二の要件が導かれる。
［要件２］隣接するアノード線は、互いに分離、独立制御されなければならない。
なお、この要件２は、セルチェイン選択線ＣＳＬ１が、メモリブロックＭＢ００におけるセルチェインＣＣＯとＭＢ１０におけるセルチェインＣＣＯを同時に選択することに起因するものである。それを踏まえると、当該２つのセルチェインを独立に選択できるようなセルチェイン選択線ＣＳＬにすれば、当該要件２は不要になるようにも思える。しかし、そのようなセルチェイン選択線を実現するためには、メモリブロックＭＢ００のセルチェインＣＣＯのためのセルチェイン選択線と、メモリブロックＭＢ１０のセルチェインＣＣＯのためのセルチェイン選択線とを個別に設け、さらにそれらの間に絶縁層を設けなくてはならず、２本の配線と絶縁層のために、最小加工寸法Ｆの３倍の面積を要してしまう。そのため、却って面積的に損になってしまうため、本要件２が必要となるのである。
《アノード線とセルチェイン選択線の関係についての要件》
続いて、アノード線とセルチェイン選択線の関係について求められる要件を、図２３に従って説明する。同図では、説明を簡単にするために、メモリアレーの中から四行一列の領域に配置されたメモリブロックＭＢ００〜ＭＢ３０が示されている。同図におけるアノード線の特徴は、図１に示したメモリアレーにおける偶数番目のアノード線と奇数番目のアノード線を、メモリアレーの一端で夫々短絡して、櫛型のアノード線ＡＮＬ０、ＡＮＬ１とした点にある。
ここで、説明を簡単にする便宜上、セルチェイン選択線も、アノード線と同様に一本おきに短絡する場合を考える。図２３では、図１に示したメモリアレーにおける偶数番目のセルチェイン選択線と奇数番目のセルチェイン選択線を、メモリアレーの一端で夫々短絡して、所謂櫛型構造のセルチェイン選択線ＣＳＬ０、ＣＳＬ１としている。
今、アノード線ＡＮＬ０が５Ｖ／４Ｖ／２Ｖ（リセット動作／セット動作／リード動作）に駆動され、セルチェイン選択線ＣＳＬ０が５Ｖ／５Ｖ／５Ｖ（リセット動作／セット動作／リード動作）に駆動され、アノード線ＡＮＬ１、セルチェイン選択線ＣＳＬ１、ビット線ＢＬ０の各々が０Ｖ／０Ｖ／０Ｖ（リセット動作／セット動作／リード動作）に駆動されているものとする。この場合、メモリブロックＭＢ００およびＭＢ２０において、第一の選択素子たるポリシリコンダイオードＰＤ（ＳＤ０）が順バイアス状態となり、第二の選択素子たるセルチェインＣＣＥにおけるセルチェイン選択ゲートＣＣＧ（ＳＤ１０）が導通状態となる。したがって、メモリブロックＭＢ００およびＭＢ２０におけるセルチェインＣＣＥが選択される。この状態では、アノード線ＡＮＬ０からビット線ＢＬ０に向かって、メモリブロックＭＢ００およびＭＢ２０におけるセルチェインＣＣＥを介した二つの電流経路が発生する。これは、複数素子の選択状態に相当し、メモリアレーにて誤動作の原因となる。
また、別の動作の例として図２４に示すように、アノード線ＡＮＬ０が５Ｖ／４Ｖ／２Ｖ（リセット動作／セット動作／リード動作）に駆動され、セルチェイン選択線ＣＳＬ１が５Ｖ／５Ｖ／５Ｖ（リセット動作／セット動作／リード動作）に駆動され、アノード線ＡＮＬ１、セルチェイン選択線ＣＳＬ０、ビット線ＢＬ０の各々が０Ｖ／０Ｖ／０Ｖ（リセット動作／セット動作／リード動作）に駆動されているものとする。この場合、メモリブロックＭＢ００およびＭＢ２０において、第一の選択素子たるポリシリコンダイオードＰＤ（ＳＤ０）が順バイアス状態となり、第三の選択素子たるセルチェインＣＣＯにおけるセルチェイン選択ゲートＣＣＧ（ＳＤ１１）が導通状態となる。したがって、メモリブロックＭＢ００およびＭＢ２０におけるセルチェインＣＣＯが選択される。この状態では、アノード線ＡＮＬ０からビット線ＢＬ０に向かって、メモリブロックＭＢ００およびＭＢ２０におけるセルチェインＣＣＯを介した二つの電流経路が発生する。これも又、複数素子の選択状態に相当し、メモリアレーにて誤動作の原因となる。以上の誤動作を回避するために、第三の要件が導かれる。
［要件３］アノード線とセルチェイン選択線の双方を、櫛型の配線構造にしてはならない。
《選択動作を実現する配線構造》
さて、図１８に示したアノード線、セル選択ゲート線、セルチェイン選択線の２７通りの配線構造の組合せの中で、前述した選択動作を実現するための要件１により、共通型セルチェイン選択線を含む配線形式１〜９が除外される。次に、要件２により、図１７に示したような共通型アノード線を含む、配線形式１０、１３、１６、１９、２２、２５が除外される。最後に、要件３により、セルチェイン選択線とアノード線が共に櫛型となる場合の配線形式１１、１４、１７が除外される。
以上から、メモリアレーにおける選択動作が可能なのは、配線形式１２、１５、１８、２０、２１、２３、２４、２６、２７である。ここで、要件１〜要件３は、セルチェイン選択の可否を基準に定められたものである。したがって、セルチェインが正しく選択されれば、セル選択ゲート線の配線構造に関わらず、所望のメモリセルを選択することが可能である。また、理解の一助として、配線形式１２、１５、１８を１８系統、配線形式２０、２３、２６を２６系統、配線形式２１、２４、２７を２７系統というように、九つの配線形式を三系統に分類する。本実施例では、２７系統の配線形式について説明する。
《２７系統の配線形式によるメモリアレー１：配線形式２７》
配線形式２７のメモリアレーは、実施例１の図１〜図４にて説明した。よって、ここでは、本配線形式のメモリアレーの説明を省略する。
《２７系統の配線形式によるメモリアレー２：配線形式２４》
配線形式２４は、配線形式２７の変形例である。本配線形式の特徴は、セル選択ゲート線の配線構造を図６に示した独立型から図２５に示すような櫛型に変更した点にある。
本構造を適用したメモリアレーにおいて、ビット線が延伸する方向にｍ＝２ｋ個（ｋは１以上の整数）のメモリブロックを配置する場合、２ｍ個のセルチェインを形成するためには、図２５に示すように（ｍ＋１）本のストライプ状に堆積されたゲートポリシリコン層（図３〜図４に示した、２１ｐ、２２ｐ、２３ｐ、２４ｐ）が必要である。そして、（ｍ／２＋１）本のストライプ状に形成されたゲートポリシリコン層を有する櫛型配線パターンと、（ｍ／２）本のストライプ状に形成されたゲートポリシリコン層を有する櫛型配線パターンが向かい合わせに配置されるように短絡する。そして、（ｍ／２＋１）本の櫛型配線パターンをセル選択ゲート線ＣＧＬ００〜ＣＧＬ０３、（ｍ／２）本の櫛型配線パターンをセル選択ゲート線ＣＧＬ１０〜ＣＧＬ１３に夫々使用する。
このような構造により、メモリブロックＭＢ０ｙ〜ＭＢ（ｍ−１）ｙのセルチェインＣＣＥにおけるメモリセルはセル選択ゲート線ＣＧＬ００〜ＣＧＬ０３によって、同じくセルチェインＣＣＯにおけるメモリセルはセル選択ゲート線ＣＧＬ１０〜ＣＧＬ１３によって、夫々選択することが可能となる。すなわち、（ｍ＋１）本のゲートポリシリコン層のうち、両端の積層ゲートポリシリコンについては、メモリアレーの内側の側壁に形成されたメモリセルは、メモリブロックＭＢ０ｙ、ＭＢ（ｍ−１）ｙのセルチェインＣＣＥにおけるメモリセルとして使用される。一方、その他の積層ゲートポリシリコンのうち、セル選択ゲート線ＣＧＬ００〜ＣＧＬ０３として使われるものの側壁に形成されたメモリセルは、メモリブロックＭＢ１ｙ〜ＭＢ（ｍ−２）ｙのセルチェインＣＣＥにおけるメモリセルとして使用される。また、セル選択ゲート線ＣＧＬ１０〜ＣＧＬ１３として使われるものの側壁に形成されたメモリセルは、メモリブロックＭＢ０ｙ〜ＭＢ（ｍ−１）ｙのセルチェインＣＣＯにおけるメモリセルとして使用される。ここで、ｙは、注目しているメモリチェイン列の列番号を示しており、図２６に示したメモリアレー構成に倣えば０〜（ｎ−１）の何れかである。
図２５示すような包含関係にある櫛型配線パターンの組合せ構造では、図２６に示すように２Ｆピッチで形成されるアノード線領域の中で、セル選択ゲート線ＣＧＬ００〜ＣＧＬ０３、ＣＧＬ１０〜ＣＧＬ１３をメモリアレーの外側に同じ向き（同図では、ワード線の右方向、かつアノード線ドライバ群ＡＮＤＢＫの反対側）に引き出すことが可能となる。なお、図２７は、図２６に示したメモリアレーＭＡにおける詳細な回路構成を示している。
このような配線構造では、複数の配線パターンを一纏めにすることによって、駆動回路（ここでは、セル選択線ドライバ）の台数を低減することが可能となり、回路面積を抑制することができる。ここで、各セル選択ゲート線に配置されるドライバの数は、特に限定されない。すなわち、許容された回路面積に応じた台数のドライバを配置することが可能である。例えば、図２６に示すように、セル選択ゲート線群ＭＣＧＬ０（セル選択ゲート線ＣＧＬ００〜ＣＧＬ０３）については、セル選択ドライバ群ＭＣＧＤ０、ＭＣＧＤ２を櫛の両端部に夫々配置し、セル選択ゲート線群ＭＣＧＬ１（セル選択ゲート線ＣＧＬ１０〜ＣＧＬ１３）については、セル選択ドライバ群ＭＣＧＤ１、ＭＣＧＤ３を櫛の両端部に夫々配置することによって、所望のセル選択ゲート線の駆動時間を抑制することが可能となる。ここでは、図面を見易くするために、セル選択ゲート線ＣＧＬ０（ｋ−１）〜ＣＧＬ１（ｋ−１）（ｋ＝２〜４）を省略してあるが、これらの配線は、セル選択ゲート線ＣＧＬ００〜ＣＧＬ１０と同様の構造をなす。
《２７系統の配線形式によるメモリアレー３：配線形式２１》
配線形式２１は、配線形式２７の更に別の変形例である。本配線形式の特徴は、セル選択ゲート線の配線構造を図６に示した独立型から図２８に示すような共通型に変更した点にある。本構造を適用したメモリアレーにおいて、ビット線が延伸する方向にｍ＝２ｋ個（ｋは１以上の整数）のメモリブロックを配置する場合、（ｍ＋１）本のストライプ状に堆積されたゲートポリシリコン層（図３〜図４に示した、２１ｐ、２２ｐ、２３ｐ、２４ｐ）の各々を、メモリアレーの両端で繋ぎ合わせて、共通型の配線構造をなすセル選択ゲート線群ＭＣＧＬを実現する。
このような配線構造では、同一層に形成された全ての配線パターンを一纏めにすることによって、駆動回路（ここでは、セル選択線ドライバ）の台数を更に低減することが可能となり、配線形式２４の場合よりも回路面積を抑制することができる。例えば、図２６と図２９とを比べれば、本配線形式によって、セル選択ゲート線群ドライバの数を半減することが可能である。なお、図３０は、図２９に示したメモリアレーＭＡにおける詳細な回路構成を示している。ここでは、図面を見易くするために、セル選択ゲート線ＣＧＬ（ｋ−１）（ｋ＝２〜４）を省略してあるが、これらの配線は、セル選択ゲート線ＣＧＬ０と同様の構造をなす。
本実施例では、２６系統の配線形式について説明する。
《２６系統の配線形式によるメモリアレー１：配線型式２６》
２６系統の配線形式によるメモリアレーは、図１８に示したように、配線形式２０、２３、２６の三通りある。この中で、配線形式２６のメモリアレーは、配線形式２７とは異なるアノード線構造を有する点に特徴がある。すなわち、既に図１６で説明したように、配線形式２６のアノード線は図３１に示すような櫛型の配線構造をなす。
本構造を適用したメモリアレーにおいて、ビット線が延伸する方向にｍ＝２ｋ個（ｋは１以上の整数）のメモリブロックを配置する場合、２ｍ個のセルチェインを形成するためには、図３１に示すようにｍ本のストライプ状パターンの金属配線層２を形成する。そして、偶数番目の位置に形成された（ｍ／２）本の金属配線を有する櫛型配線パターンと、奇数番目の位置に形成された（ｍ／２）本の金属配線を有する櫛型配線パターンが向かい合わせに配置されるように短絡する。そして、前者の（ｍ／２）本の櫛型配線パターンをアノード線ＡＮＬ０、後者の（ｍ／２）本の櫛型配線パターンをアノード線ＡＮＬ１に夫々使用する。このような構造により、メモリブロックＭＢ０ｙ〜ＭＢ（ｍ−１）ｙの中で、偶数番目のメモリブロックはアノード線ＡＮＬ０によって、同じく奇数番目のメモリブロックはアノード線ＡＮＬ１によって、夫々選択することができる。
本構造による効果は、次の二つである。第一の効果は、同一のアノード線を複数のアノード線ドライバにて駆動することが可能となる。したがって、複数のメモリセルに書換え電流または読出し電流を供給することが可能となるので、同時に駆動されるメモリセル数が倍増されることによって、書換えデータ転送速度および読出しデータ転送速度を向上することができる。
第二の効果は、図３３および図３４に示すように、アノード線を一部共通化することによって、アノード線の本数を抑制して、かつアノード線毎に配置される駆動回路台数を低減できる点にある。すなわち、アノードドライバ回路の台数を抑制することによって、その面積を抑制することできる。ここで、図３４では、図面を見易くするために、セル選択ゲート線ＣＧＬ０（ｋ−１）〜ＣＧＬ４（ｋ−１）（ｋ＝２〜４）を省略してあるが、これらの配線は、セル選択ゲート線ＣＧＬ００〜ＣＧＬ４０と同様の構造をなす。
なお、以上で述べたアノード線構造とその効果は、以下に説明する配線型式２３や配線型式２０に共通のものである。また、各アノード線に配置するドライバの数は、特に限定されない。すなわち、許容された回路面積に応じた台数のドライバを配置することが可能である。例えば、図３３に示すように、ビット線が延伸する方向にｍ＝２ｋ個（ｋは１以上の整数）のメモリブロックを配置する場合、２ｍ個のセルチェインを形成するためには、図３２に示すように（ｍ＋１）本のストライプ状パターンの金属配線層２を形成する。そして、偶数番目の位置に形成された（ｍ／２＋１）本の金属配線を有する櫛型配線パターンと、奇数番目の位置に形成された（ｍ／２）本の金属配線を有する櫛型配線パターンが向かい合わせに配置されるように短絡する。そして、前者の（ｍ／２＋１）本の櫛型配線パターンをアノード線ＡＮＬ０、後者の（ｍ／２）本の櫛型配線パターンをアノード線ＡＮＬ１に夫々使用する。このような配線構造により、図３３に示すように、アノード線ＡＮＬ０については、アノードドライバＡＮＤ０、ＡＮＤ２を櫛の両端部に夫々配置し、アノード線ＡＮＬ１については、アノードドライバＡＮＤ１、ＡＮＤ３を櫛の両端部に夫々配置することが容易になる。また、アノード線の駆動に要する時間を抑制したり、配線抵抗による電圧降下を抑制したりすることが可能となる。
《２６系統の配線形式によるメモリアレー２：配線形式２３》
配線形式２３は、配線形式２６の変形例である。図３５〜図３６は、配線形式２３によるメモリアレー駆動回路構成を示している。すなわち、配線形式２３の特徴は、セル選択ゲート線の配線構造を図６に示した独立型から図２５に示すような櫛型に変更した点にある。このような配線構造では、実施例２の『２７系統の配線形式によるメモリアレー２：配線形式２４』にて説明したように、複数のセル選択ゲート線を一纏めにすることによって、駆動回路（ここでは、セル選択線ドライバ）の台数を低減することが可能となり、更に回路面積を抑制することができる。なお、図３６では、図面を見易くするために、セル選択ゲート線ＣＧＬ０（ｋ−１）〜ＣＧＬ１（ｋ−１）（ｋ＝２〜４）を省略してあるが、これらの配線は、セル選択ゲート線ＣＧＬ００〜ＣＧＬ１０と同様の構造をなす。
《２６系統の配線形式によるメモリアレー３：配線形式２０》
配線形式２０は、配線形式２６の別の変形例である。図３７〜図３８は、配線形式２０によるメモリアレー駆動回路構成を示している。すなわち、配線形式２０の特徴は、セル選択ゲート線の配線構造を図６に示した独立型から図２８に示すような共通型に変更した点にある。このような配線構造では、実施例２の『２７系統の配線形式によるメモリアレー３：配線形式２１』にて説明したように、全てのセル選択ゲート線を一纏めにすることによって、駆動回路（ここでは、セル選択線ドライバ）の台数を更に低減することが可能となり、回路面積を更に抑制することができる。ここで、図３８では、図面を見易くするために、セル選択ゲート線ＣＧＬ（ｋ−１）〜ＣＧＬ（ｋ−１）（ｋ＝２〜４）を省略してあるが、これらの配線は、セル選択ゲート線ＣＧＬ０と同様の構造をなす。
本実施例では、１８系統の配線形式について説明する。
《１８系統の配線形式によるメモリアレー１：配線形式１８》
１８系統の配線形式によるメモリアレーは、図１８に示したように、配線形式１２、１５、１８の三通りある。この中で、配線形式１８のメモリアレーは、配線形式２７と異なるセルチェイン選択線構造を有する点に特徴がある。すなわち、図３９に示すように、配線形式１８のセルチェイン選択線は櫛型の配線構造をなす。
本構造を適用したメモリアレーにおいて、ビット線が延伸する方向にｍ＝２ｋ個（ｋは１以上の整数）のメモリブロックを配置する場合、２ｍ個のセルチェインを形成するためには、図３９に示すように（ｍ＋１）本のストライプ状に堆積されたゲートポリシリコン層（図３〜図４に示した、６１ｐ）が必要である。そして、（ｍ／２＋１）本のストライプ状に形成されたゲートポリシリコン層を有する櫛型配線パターンと、（ｍ／２）本のストライプ状に形成されたゲートポリシリコン層を有する櫛型配線パターンが向かい合わせに配置されるように短絡する。そして、（ｍ／２＋１）本の櫛型配線パターンをセルチェイン選択線ＣＳＬ０、（ｍ／２）本の櫛型配線パターンをセルチェイン選択線ＣＳＬ１に夫々使用する。
このような構造により、メモリブロックＭＢ０ｙ〜ＭＢ（ｍ−１）ｙのセルチェインＣＣＥをセルチェイン選択線ＣＳＬ０によって、同じくセルチェインＣＣＯをセルチェイン選択線ＣＳＬ１によって、夫々選択することが可能となる。すなわち、（ｍ＋１）本のゲートポリシリコン層のうち、両端のゲートポリシリコンについては、メモリアレーの内側の側壁に形成されたＭＯＳトランジスタが、メモリブロックＭＢ０ｙ、ＭＢ（ｍ−１）ｙのセルチェインＣＣＥにおけるセルチェイン選択ゲートとして使用される。一方、その他のゲートポリシリコンのうち、セルチェイン選択線ＣＳＬ０として使われるものの側壁に形成されたＭＯＳトランジスタは、メモリブロックＭＢ１ｙ〜ＭＢ（ｍ−２）ｙのセルチェインにおけるセルチェイン選択ゲートとして使用される。また、セルチェイン選択線ＣＧＬ１として使われるものの側壁に形成されたＭＯＳトランジスタは、メモリブロックＭＢ０ｙ〜ＭＢ（ｍ−１）ｙのセルチェインにおけるセルチェイン選択ゲートとして使用される。ここで、ｙは、注目しているメモリチェイン列の列番号を示しており、図４０に示したメモリアレー構成に倣えば０〜（ｎ−１）の何れかである。
図３９に示すような包含関係にある櫛型配線パターンの組合せ構造では、図４０に示すように２Ｆピッチで形成されるアノード線領域の中で、セルチェイン選択線ＣＳＬ０、ＣＳＬ１をメモリアレーの外側に同じ向き（同図では、ワード線の右方向、かつアノード線ドライバ群ＡＮＤＢＫの反対側）に引き出すことが可能となる。なお、図４１は、図４０に示したメモリアレーＭＡにおける詳細な回路構成を示している。ここで、図４１では、図面を見易くするために、セル選択ゲート線ＣＧＬ０（ｋ−１）〜ＣＧＬ４（ｋ−１）（ｋ＝２〜４）を省略してあるが、これらの配線は、セル選択ゲート線ＣＧＬ００〜ＣＧＬ４０と同様の構造をなす。
以上で述べたチェイン選択線構造とその効果は、以下に説明する配線形式１８や配線型式１５に共通のものである。また、各セルチェイン選択線に配置されるドライバの数は、特に限定されない。すなわち、許容された回路面積に応じた台数のドライバを配置することが可能である。例えば、図４０に示すように、セルチェイン選択線ＣＳＬ０については、セルチェイン選択ドライバＣＳＤ０、ＣＳＤ２を櫛の両端部に夫々配置し、セルチェイン選択線ＣＳＬ１については、セルチェイン選択ドライバＣＳＤ１、ＣＳＤ３を櫛の両端部に夫々配置することによって、所望のセルチェイン選択線の駆動時間を抑制することが可能となる。
《１８系統の配線形式によるメモリアレー２：配線形式１５》
配線形式１５は、配線形式１８の変形例である。図４２〜図４３は、配線形式１５によるメモリアレー駆動回路構成を示している。すなわち、配線形式１５の特徴は、セル選択ゲート線の配線構造を図６に示した独立形型から図２７に示すような櫛形型に変更した点にある。このような配線構造では、『２７系統の配線形式によるメモリアレー２：配線型式２４』にて説明したように、複数のセル選択ゲート線を一纏めにすることによって、駆動回路（ここでは、セル選択線ドライバ）の台数を低減することが可能となり、更に回路面積を抑制することができる。なお、図４３では、図面を見易くするために、セル選択ゲート線ＣＧＬ０（ｋ−１）〜ＣＧＬ１（ｋ−１）（ｋ＝２〜４）を省略してあるが、これらの配線は、セル選択ゲート線ＣＧＬ００〜ＣＧＬ１０と同様の構造をなす。
《１８系統の配線形式によるメモリアレー３：配線形式１２》
配線形式１２は、配線形式１８の別の変形例である。図４４〜図４５は、配線形式１２によるメモリアレー駆動回路構成を示している。すなわち、配線形式１２の特徴は、セル選択ゲート線の配線構造を図６に示した独立型から図３０に示すような共通型に変更した点にある。このような配線構造では、『２７系統の配線形式によるメモリアレー３：配線形式２１』にて説明したように、全てのセル選択ゲート線を一纏めにすることによって、駆動回路（ここでは、セル選択線ドライバ）の台数を更に低減することが可能となり、回路面積を最も抑制することができる。なお、図４５では、図面を見易くするために、セル選択ゲート線ＣＧＬ（ｋ−１）〜ＣＧＬ（ｋ−１）（ｋ＝２〜４）を省略してあるが、これらの配線は、セル選択ゲート線ＣＧＬ０と同様の構造をなす。
以上で説明した通り、１８系統および２６系統の配線形式や、配線形式２１、２４では、櫛型や共通型の配線構造を適宜導入することにより、ドライバを効率良く配置することが可能になり、ドライバ面積を抑制することができる。すなわち、ビットコストを抑制することができる。また、アノード線に櫛型や共通型の配線構造を導入した２６系統の配線形式では、同一のアノード線を複数のドライバで駆動することが可能となる。すなわち、複数のメモリセルに書換え電流または読出し電流を供給することが可能となるので、同時に駆動されるメモリセル数が倍増されることによって、書換えデータ転送速度および読出しデータ転送速度を向上することができる。
図４６は、図１、図２６、図２９、図３３、図３５、図３７、図４０、図４２、図４４の各々に示したメモリアレーＭＡおよび各種駆動回路からなるメモリアレー駆動回路を行列状に配置して形成されるメモリバンクＭＢＫの構成の例を示している。同図では、簡単のために、２行２列のメモリアレー駆動回路ＭＡＣ００〜ＭＡＣ２２が明示されている。これらのメモリアレー駆動回路ＭＡＣ００〜ＭＡＣ２２において、ビット線選択回路ＢＳＬＣと非選択ビット線電圧給電回路ＵＳＢＶＳを示す回路ブロック記号が、メモリアレーＭＡを示す領域に内包されている部分は、ビット線選択回路ＢＳＬＣと非選択ビット線電圧給電回路ＵＳＢＶＳを構成するＭＯＳトランジスタが、図４に示すようにメモリアレーＭＡ直下のシリコン基板に形成されていることを示している。
図４６に示したメモリバンクＭＢＫの特徴は、各メモリアレー駆動回路が、同じ駆動回路が互いに接するような向きに配置されている点にある。このような配置によって、共通の制御線や電源線に接続するためのコンタクトを共有することによって、レイアウト面積を縮小することが可能となる。また、共通のウェルの中に互いの駆動回路を形成することにより、ウェル分離領域を削減することができて、結果として、各種駆動回路の面積を抑制することが可能となる。
また、メモリアレー駆動回路ＭＡＣ００〜ＭＡＣ２２の各々は、次の二つの特徴を有する。第一の特徴は、アノードドライバ群ＡＮＤＢＫとセル選択ゲートドライバ群ＭＣＧＤＢＫおよびセルチェイン選択ドライバ群ＣＳＤＢＫとが、メモリアレーＭＡを挟んで向かい合って配置されている点にある。このように、各種駆動回路をメモリアレーＭＡの周囲に分散配置することによって、アノードドライバ群ＡＮＤＢＫ上から、セル選択ゲート線群ＭＳＧＬ０〜ＭＳＧＬｍやセルチェイン選択線ＣＳＬ０〜ＣＳＬｍが除かれる。したがって、メモリアレー上を通過する電源配線とアノードドライバ群ＡＮＤＢＫとを繋ぐコンタクトを、局所的に複数、形成することが容易になり、電流源となるアノードドライバ群ＡＮＤＢＫにおける配線抵抗による電圧降下を抑制することが可能となって、選択したメモリセルに所望の電圧を印加することができる。すなわち、メモリアレー駆動回路の動作安定性を向上することができる。
その一例として、図４７に、アノードドライバのレイアウト例を示す。同図では、特に、アノード線ＡＮＬ０〜ＡＮＬ７を駆動するアノードドライバＡＮＤ０〜ＡＮＤ７を構成するＰＭＯＳトランジスタ部分が示されている。７００〜７０７は、アノード線ＡＮＬ０〜ＡＮＬ７となる金属配線パターンである。７１０〜７１３は、シリコン基板上に形成されるＰＭＯＳトランジスタのソース電極およびドレイン電極となるＰ型拡散層領域である。７２０〜７２７は、アノード線ＡＮＬ０〜ＡＮＬ７とＰＭＯＳトランジスタとを接続するための第一のＸ系コンタクトＣＮＴＸ１である。また、７３０と７３１は、図では省略されている電源配線と図４に示した配線層Ｍ１で形成された局部配線７４０とを繋ぐスルーホールである。更に、７５０〜７５３は、局部配線７４０とＰ型拡散層領域７１０〜７１３とを接続するための第二のＸ系コンタクトＣＮＴＸ２である。なお、同図では、説明を簡単にするために、トランジスタのゲート電極パターンを省略しているが、アノード線ＡＮＬ０〜ＡＮＬ７を駆動するためのトランジスタが、第一のＸ系コンタクトＣＮＴＸ１と第二のＸ系コンタクトＣＮＴＸ２との間に形成される。このような規則性のあるレイアウトによって、メモリチップの面積を抑制しながら、効率良くコンタクトを形成することが可能となる。
第二の特徴は、セル選択ゲートドライバ群ＭＣＧＤＢＫが、メモリアレーＭＡとセルチェイン選択ドライバ群ＣＳＤＢＫとの間に配置されている点にある。これは、各信号線と対応するドライバとを結ぶコンタクトは、下層の信号線のコンタクトがメモリアレーに最も近い位置に形成され、上層の信号線のコンタクトはメモリアレーから離れた位置に形成される制約に基づいた配置である。
なお、各種駆動回路の分散配置の別の方法としては、図４８に示すように、アノードドライバ群ＡＮＤＢＫおよびセル選択ゲートドライバ群ＭＣＧＤＢＫとセルチェイン選択ドライバ群ＣＳＤＢＫとが、メモリアレーＭＡを挟んで向かい合って配置された方法もあり得る。また、図４９に示すように、アノードドライバ群ＡＮＤＢＫおよびセルチェイン選択ドライバ群ＣＳＤＢＫとセル選択ゲートドライバ群ＭＣＧＤＢＫとが、メモリアレーＭＡを挟んで向かい合って配置された方法もあり得る。これらの配置方法の場合は、隣り合うメモリアレー駆動回路にて、セル選択ゲートドライバ群ＭＣＧＤＢＫを向かい合わせに配置することが可能である。特に独立型のセル選択ゲート線構造をなす、配線型式１８、２６、２７において、多数のデコード信号を該ドライバに繋ぐコンタクトを効率良く配置するのに好適である。
また、図５０に示すように、メモリアレーＭＡの外側に向かって、アノードドライバ群ＡＮＤＢＫ、セル選択ゲートドライバ群ＭＣＧＤＢＫ、セルチェイン選択ドライバ群ＣＳＤＢＫの順に配置することも可能である。このような配置方法の場合は、隣り合うメモリアレー駆動回路にて、メモリアレーＭＡを向かい合わせに配置することが可能である。メモリアレーが分断されることがないので、この部分のメモリブロックの形状（ここでは、セルチェインおよびポリシリコンダイオード）を均一に形成することができて、動作信頼度の高いメモリチップを実現することができる。
図５１は、本発明による半導体装置における、メモリアレーＭＡを用いたメモリモジュールの構成例を示す図である。図５１の相変化メモリモジュールＰＣＭＭＤＬは、相変化メモリＰＣＭ、外付けのランダム・アクセス・メモリＲＡＭ１、コントローラブロックＣＴＬＲＢＬＫで構成される。相変化メモリＰＣＭは，本発明の基となったメモリアレーＭＡで構成された大容量不揮発メモリチップである。外付けのランダム・アクセス・メモリＲＡＭ１は、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）またはＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）である。コントローラブロックＣＴＬＲＢＬＫは、マイクロ・プロセッサ・ユニットＭＰＵ、ランダム・アクセス・メモリＲＡＭ０、読出し専用メモリ（リード・オンリー・メモリ）ＲＯＭ、相変化メモリインタフェイスＰＣＭＩＦ、ホスト機器インタフェイスＨＯＳＴＩＦで構成される。
ランダム・アクセス・メモリＲＡＭ０は、ＳＲＡＭまたはＤＲＡＭである。外付けのランダム・アクセス・メモリＲＡＭ１やランダム・アクセス・メモリＲＡＭ０は、相変化メモリＰＣＭから読出した記憶情報や、相変化メモリＰＣＭへ新たに書き込む情報を一時的に保持する。Ｗｅａｒ ｌｅｖｅｌｉｎｇや誤り訂正などを行うプログラムは、読出し専用メモリＲＯＭに記憶される。マイクロ・プロセッサ・ユニットＭＰＵは、このプログラムを読み出して、Ｗｅａｒ ｌｅｖｅｌｉｎｇを実行する。コントローラブロックＣＴＬＲＢＬＫの各ユニットは、相変化メモリインタフェイスＰＣＭＩＦから相変化メモリ信号群ＰＣＭＳＩＧを介して相変化メモリＰＣＭと接続される。また、ＲＡＭ信号群ＲＡＭＳＩＧを介して外付けのランダム・アクセス・メモリＲＡＭ１と接続される。さらに、ホスト機器インタフェイスＨＯＳＴＩＦからホスト機器信号群ＨＯＳＴＳＩＧを介してホスト機器ＨＯＳＴと接続される。
図５２は、本発明による別の相変化メモリモジュールＰＣＭＭＤＬ１の構成例を示している。この構成の特徴は、図５１に示したホスト機器ＨＯＳＴとコントローラブロックＣＴＬＢＬＫが同一チップのコントローラＣＴＬＲに集積化された点にある。
コントローラＣＴＬＲは、より具体的にはマイクロ・プロセッサ・ユニットＭＰＵ１、内蔵ランダム・アクセス・メモリＲＡＭ２、内蔵読出し専用メモリ（リード・オンリー・メモリ）ＲＯＭ１、内蔵相変化メモリインタフェイスＰＣＭＩＦ１、内蔵ホスト機器インタフェイスＨＯＳＴＩＦ１に加えて、特定用途の集積回路ＳＰＩＣとで構成される。この特定用途の集積回路ＳＰＩＣの数は一つに限定されず、用途に応じて機能の異なる回路を複数個搭載しても良い。このような構成により、デバイス点数を削減することが可能となり、相変化メモリＰＣＭを用いたシステムのコストを抑制することができる。また、コントローラＣＴＬＲ、相変化メモリＰＣＭ、外付けランダム・アクセス・メモリＲＡＭ１を一つのパッケージに封入すれば、より実装面積を削減することが可能となり、よりシステムのコストを抑制することができる。
図５３は、本発明による相変化メモリを用いた応用機器の例として，携帯型音楽再生機器の構成例を示している。この機器は、マイクロ・プロセッサ・ユニットＭＰＵ、音声コーデックＡＣＤ、読出し専用メモリ（Ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）ＲＯＭ、ダイナミック・ランダム・アクセス・メモリＤＲＡＭ、コントローラＣＴＲＬ、相変化メモリＰＣＭ、液晶パネルＬＣＰＮＬ、ドライバ集積回路ＤＲＶＩＣ、タッチ・センサＴＣＨＳＮＳＲ、ＤＣ−ＤＣコンバータＤＣＤＣＣ、電源制御用集積回路ＶＣＴＬ、リチウム・イオン二次電池ＢＴＬＹ、ユニバーサル・シリアル・バス端子ＵＳＢ、ヘッドホン端子ＨＤＰＨＮで構成される。このような構成において、本発明による相変化メモリを用いることにより、大量の情報を処理することが可能となる。
図５４は、図５１〜図５２に示した相変化メモリモジュールを一つのチップに集積化した場合の相変化メモリＰＣＭ１の構成例を説明する。このチップは、本発明の基となったメモリアレーＭＡを複数個要する相変化メモリアレーＰＣＭＡＲＹ、内蔵ランダム・アクセス・メモリＲＡＭ３、レジスタＲＥＧ、内蔵ホスト機器インタフェイスＨＯＳＴＩＦ２、ステートマシーンＳＭ、誤り訂正＆ｗｅａｒｌｅｖｅｌｉｎｇ論理回路ＥＷＬ、マイクロ・プロセッサ・ユニットＭＰＵ２で構成される。ＭＡ、ＳＭ、ＥＷＬ、ＭＰＵ２、ＲＡＭ３、ＲＥＧの各々は、入出力線群ＩＯＢＵＳで接続される。なお、ＭＰＵ２は、データ信号群ＤＴＢＵＳ及びコマンド信号群ＣＭＤＢＵＳにも接続されており、外部機器との間で記憶情報やコマンドの授受も行う。
相変化メモリアレーＰＣＭＡＲＹは、不良ビット情報やアドレスなどを管理するテーブルの他に、メモリセルの書換え回数を平準化する処理に関する実行プログラムが記憶されている。内蔵ランダム・アクセス・メモリＲＡＭ３は、例えばスタティック・ランダム・アクセス・メモリである。この内蔵ランダム・アクセス・メモリＲＡＭ３には、相変化メモリアレーＰＣＭＡＲＹから読出した記憶情報や、相変化メモリアレーＰＣＭＡＲＹへ新たに書き込む情報が、一時的に保持される。レジスタＲＥＧは、アドレスやコマンドなどを一時記憶する。内蔵ランダム・アクセス・メモリＲＡＭ３は、データ信号群ＤＴＢＵＳから内蔵ホスト機器インタフェイスＨＯＳＴＩＦ２を介して外部ホスト機器との間で記憶情報の授受を行う。レジスタＲＥＧは、コマンド信号群ＣＭＤＢＵＳから内蔵ホスト機器インタフェイスＨＯＳＴＩＦ２を介して外部ホスト機器との間でアドレスやコマンドなどの授受を行う。
ステートマシーンＳＭは、外部ホスト機器から受信したコマンドに従い、相変化メモリＰＣＭ１の動作を調停する。また、誤り訂正＆ｗｅａｒｌｅｖｅｌｉｎｇ論理回路ＥＷＬは、誤り訂正処理の加えて、ｗｅａｒ ｌｅｖｅｌｉｎｇ処理のうちの主に入れ替え処理を専門に行う。マイクロ・プロセッサ・ユニットＭＰＵ２は主に、相変化メモリアレーＰＣＭＡＲＹに格納された前述の実行プログラムを実行し、適宜ＥＷＬを用いながらｗｅａｒ ｌｅｖｅｌｉｎｇを行う。
このような構成を用いることで、チップ点数を削減でき、前述のｗｅａｒ ｌｅｖｅｌｉｎｇを適用した高信頼な大容量相変化メモリＰＣＭ１を用いたシステムを安価に実現することができる。また、誤り訂正処理やｗｅａｒ ｌｅｖｅｌｉｎｇ処理を同一チップ内で実行することにより、チップ外部のデバイスとの読み書き動作を省略することが可能となり、処理時間の短縮を実現することができる。
なお、本発明は、記憶素子にカルコゲナイド材料を用いた相変化メモリを前提に説明したが、記憶素子の材料は限定されず、相変化メモリに限らず、磁気抵抗ランダム・アクセス・メモリや抵抗性メモリなど、電流を素子に流すことにより電気的特性が変化する様々な半導体メモリに適用することも可能である。
また、本発明は、ゲート動作を行なうゲートポリシリコン層およびソース・ドレイン経路になるチャネルポリシリコン層８ｐ等にポリシリコンを用いたことを前提に説明したが、ゲートポリシリコン層およびチャネルポリシリコン層の材料は限定されず、ゲート動作を行なうことのできる半導体材料を適用することによって本発明が実現できるようになる。
更には、本明細書では、説明を分かり易くするため、金属配線層２で形成された配線をアノード線、金属配線層３で形成された配線をビット線という表現を用いたが、両者は、一つの縦型チェインメモリを選択するために用いられる選択線である。従って、配線の役割を入れ換えても良い。この際は、金属配線層２で形成された配線にセンスアンプ等の読み出し回路が接続される。
更に別の例としては、特許文献１にて、メモリセルを積み重ねた相変化メモリ装置が示されていたように、本発明によるメモリブロックを多数積み重ねた構造の相変化メモリ装置にも適用することが可能である。
ＭＡ メモリアレー、
ＭＢ００〜ＭＢ（ｍ−１）（ｎ−１） メモリブロック、
ＣＣＥ、ＣＣＯ セルチェイン、
ＢＬ０〜ＢＬ（ｎ−１） ビット線、
ＡＮＬ０〜ＡＮＬ（ｍ−１） アノード線、
ＣＧＬ０ｋ〜ＣＧＬ（ｍ−１）ｋ、ｋ＝０〜３ セル選択ゲート線、
ＭＣＧＬ０〜ＭＣＧＬ（ｍ−１） セル選択ゲート線群、
ＣＳＬ０〜ＣＳＬ（ｍ−１）、ｋ＝０〜３ セルチェイン選択線、
ＣＤＬ 共通データ線、
ＭＣｋ（ｋ＝０〜３） メモリセル、
ＴＧ 伝達ゲート（ＭＯＳトランジスタ）、
ＳＴＤ 記憶素子、
ＣＣＧ セルチェイン選択ゲート、
ＰＤ ポリシリコンダイオード、
ＳＡ センスアンプ、
ＷＣ 書換え回路、
ＡＮＤＢＫ アノードライバ群、
ＭＣＧＤＢＫ セル選択ゲートドライバ群、
ＣＳＤＢＫ セルチェイン選択ドライバ群、
ＢＳＬＣ ビット線選択回路、
ＵＳＢＶＳ 非選択ビット線電圧給電回路、
ＳＤ０、ＳＤ１０、ＳＤ１１ 選択素子、
２、３ 金属配線層、
４ａ ｐ型不純物がドープされたアモルファスシリコン層、
５ａ 低濃度の不純物がドープされたアモルファスシリコン層、
６ａ ｎ型不純物がドープされたアモルファスシリコン層、
４ｐ ｐ型不純物がドープされたポリシリコン層、
５ｐ 低濃度の不純物がドープされたポリシリコン層、
６ｐ ｎ型不純物がドープされたポリシリコン層、
７ 相変化材料層、
８ａ アモルファスシリコン層、
８ｐ チャネルポリシリコン層、
９ ゲート絶縁膜、
１０ 拡散防止膜、
１１、１２、１３、１４、１５ 絶縁膜、
２１ｐ、２２ｐ、２３ｐ、２４ｐ ポリシリコン層、
３１、３２、３３ 絶縁膜、
３８ｐ ｎ型不純物がドープされたポリシリコン層、
６１ｐ ポリシリコン層、
７１ 絶縁膜、
９１、９２ 絶縁膜、
ＳＴＩ 素子分離溝、
ＧＡＴＥ トランジスタのゲート、
ＧＯＸ ゲート絶縁膜、
ＤＩＦ 拡散層、
ＩＬＤ１、ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、ＩＬＤ５ 層間絶縁膜、
Ｍ１、Ｍ２ 配線層、
Ｃ１、Ｃ２、ＢＬＣ コンタクト孔、
ＣＢＬ０、ＣＢＬ１ 櫛型配線、
ＣＭＬ 共通配線、
７００〜７０７ アノード線となる金属配線パターン、
７１０〜７１３ Ｐ型拡散層領域、
７２０〜７２７ 第一のＸ系コンタクトＣＮＴＸ１、
７３０、７３１ スルーホール、
７５０〜７５３ 第二のＸ系コンタクトＣＮＴＸ２、
ＰＣＭ，ＰＣＭ１ 相変化メモリ、
ＰＣＭＡＲＹ 相変化メモリアレー、
ＰＣＭＭＤＬ，ＰＣＭＭＤＬ１ 相変化メモリモジュール、
ＣＴＬＲＢＬＫ コントローラブロック、
ＣＴＬＲ コントローラ、
ＭＰＵ，ＭＰＵ１，ＭＰＵ２ マイクロ・プロセッサ・ユニット、
ＲＡＭ０ ランダム・アクセス・メモリ、
ＲＡＭ１ 外付けのランダム・アクセス・メモリ、
ＲＡＭ２，ＲＡＭ３ 内蔵ランダム・アクセス・メモリ、
ＲＯＭ 読出し専用メモリ（リード・オンリー・メモリ）、
ＲＯＭ１ 内蔵読出し専用メモリ（リード・オンリー・メモリ）、
ＰＣＭＩＦ 相変化メモリインタフェイス、
ＨＯＳＴＩＦ ホスト機器インタフェイス、
ＨＯＳＴＩＦ１，ＨＯＳＴＩＦ２ 内蔵ホスト機器インタフェイス、
ＰＣＭＩＦ１ 内蔵相変化メモリインタフェイス、
ＰＣＭＳＩＧ 相変化メモリ信号群、
ＲＡＭＳＩＧ ＲＡＭ信号群、
ＨＯＳＴＳＩＧ ホスト機器信号群、
ＳＰＩＣ 特定用途の集積回路、
ＡＣＤ 音声コーデック、
ＤＲＡＭ ダイナミック・ランダム・アクセス・メモリ、
ＬＣＰＮＬ 液晶パネル、
ＤＲＶＩＣ ドライバ集積回路、
ＴＣＨＳＮＳＲ タッチ・センサ、
ＤＣＤＣＣ ＤＣ−ＤＣコンバータ、
ＶＣＴＬ 電源制御用集積回路、
ＢＴＬＹ リチウム・イオン二次電池、
ＵＳＢ ユニバーサル・シリアル・バス端子、
ＨＤＰＨＮ ヘッドホン端子、
ＰＣＭＡＲＹ 相変化メモリアレー、
ＲＥＧ レジスタ、
ＳＭ ステートマシーン、
ＥＷＬ 誤り訂正およびｗｅａｒｌｅｖｅｌｉｎｇ論理回路、
ＩＯＢＵＳ 入出力線群。

Claims (15)

  1. 第１の方向に延伸する複数の第１配線と、
    前記第１の方向とは異なる第２の方向に延伸する複数の第２配線と、
    前記複数の第１配線に接続される複数の第１ダイオードと、
    前記複数の第１ダイオードに直列に接続される複数の第１メモリセルと、
    前記複数の第１メモリセルと前記複数の第２配線の間にそのソース―ドレイン経路が設けられる複数の第１トランジスタと、
    前記複数の第１ダイオードに直列に接続される複数の第２メモリセルと、
    前記複数の第２メモリセルと前記複数の第２配線の間にそのソース―ドレイン経路が設けられる複数の第２トランジスタと、
    前記複数の第２トランジスタのうちｘ個目のゲート、および、前記複数の第１トランジスタのうち（ｘ＋１）個目のゲートに接続される複数の第３配線と（ｘは自然数）、
    前記複数の第１配線に駆動電圧を供給する複数の第１駆動回路と、
    前記複数の第３配線に駆動電圧を供給する複数の第２駆動回路と、を有し、
    前記複数の第１メモリセルのそれぞれは、そのソース―ドレイン経路が前記複数の第１ダイオードと前記複数の第２配線の間に設けられる第３トランジスタと、前記第３トランジスタの前記ソース―ドレイン経路に並列に接続され電流によって記憶情報が書き込まれる第１記憶素子と、を有し、
    前記複数の第２メモリセルのそれぞれは、そのソース―ドレイン経路が前記複数の第１ダイオードと前記複数の第２配線の間に設けられる第４トランジスタと、前記第４トランジスタの前記ソース―ドレイン経路に並列に接続され電流によって記憶情報が書き込まれる第２記憶素子と、を有し、
    前記複数の第１配線のそれぞれに、前記複数の第１駆動回路のうち互いに異なる駆動回路が接続され、
    前記複数の第３配線のそれぞれに、前記複数の第２駆動回路のうち互いに異なる駆動回路が接続されることを特徴とする半導体記憶装置。
  2. 請求項１において、
    前記複数の第１ダイオードのうちｙ個目のものに接続される前記複数の第４トランジスタのそれぞれのゲート、および、前記複数の第１ダイオードのうち（ｙ＋１）個目のものに接続される前記複数の第３トランジスタのそれぞれのゲートに接続される複数の第４配線と（ｙは自然数）、
    前記複数の第４配線に駆動電圧を供給する複数の第３駆動回路と、をさらに有し、
    前記複数の第４配線のそれぞれに、前記複数の第３駆動回路のうち互いに異なる駆動回路が接続されることを特徴とする半導体記憶装置。
  3. 請求項１において、
    前記複数の第１ダイオードのうちｙ個目のものに接続される前記複数の第４トランジスタのそれぞれのゲート、および、前記複数の第１ダイオードのうち（ｙ＋１）個目のものに接続される前記複数の第３トランジスタのそれぞれのゲートに接続される複数の第４配線と（ｙは自然数）、
    前記複数の第４配線に駆動電圧を供給する複数の第３駆動回路と、をさらに有し、
    前記複数の第４配線のうち奇数本目は、互いに短絡され、
    前記複数の第４配線のうち偶数本目は、互いに短絡され、
    前記複数の第４配線のうち奇数本目と偶数本目に、前記複数の第３駆動回路のうち互いに異なる駆動回路が接続されることを特徴とする半導体記憶装置。
  4. 請求項１において、
    前記複数の第１ダイオードのうちｙ個目のものに接続される前記複数の第４トランジスタのそれぞれのゲート、および、前記複数の第１ダイオードのうち（ｙ＋１）個目のものに接続される前記複数の第３トランジスタのそれぞれのゲートに接続され、その全てが互いに短絡される複数の第４配線と、
    前記複数の第４配線に駆動電圧を供給する第３駆動回路と、をさらに有することを特徴とする半導体記憶装置。
  5. 請求項１において、
    前記複数の第１ダイオードのうちｙ個目のものに接続される前記複数の第４トランジスタのそれぞれのゲート、および、前記複数の第１ダイオードのうち（ｙ＋１）個目のものに接続される前記複数の第３トランジスタのそれぞれのゲートに接続される複数の第４配線と（ｙは自然数）、
    前記複数の第４配線に駆動電圧を供給する第３駆動回路と、をさらに有し、
    前記複数の第１駆動回路と、前記複数の第２駆動回路および第３駆動回路とは、前記複数の第１メモリセルおよび前記複数の第２メモリセルを基準として、互いに向かい合う位置に配置されることを特徴とする半導体記憶装置。
  6. 請求項１において、
    前記複数の第１ダイオードのうちｙ個目のものに接続される前記複数の第４トランジスタのそれぞれのゲート、および、前記複数の第１ダイオードのうち（ｙ＋１）個目のものに接続される前記複数の第３トランジスタのそれぞれのゲートに接続される複数の第４配線と（ｙは自然数）、
    前記複数の第４配線に駆動電圧を供給する第３駆動回路と、をさらに有し、
    前記複数の第２駆動回路と、前記複数の第１駆動回路および第３駆動回路とは、前記複数の第１メモリセルおよび前記複数の第２メモリセルを基準として、互いに向かい合う位置に配置されることを特徴とする半導体記憶装置。
  7. 請求項１において、
    前記複数の第１ダイオードのうちｙ個目のものに接続される前記複数の第４トランジスタのそれぞれのゲート、および、前記複数の第１ダイオードのうち（ｙ＋１）個目のものに接続される前記複数の第３トランジスタのそれぞれのゲートに接続される複数の第４配線と（ｙは自然数）、
    前記複数の第４配線に駆動電圧を供給する第３駆動回路と、をさらに有し、
    前記複数の第１駆動回路、前記複数の第２駆動回路、および前記第３駆動回路は、前記複数の第１メモリセルおよび前記複数の第２メモリセルを基準として、同じ向きに配置されることを特徴とする半導体記憶装置。
  8. 第１の方向に延伸する複数の第１配線と、
    前記第１の方向とは異なる第２の方向に延伸する複数の第２配線と、
    前記複数の第１配線に接続される複数の第１ダイオードと、
    前記複数の第１ダイオードに直列に接続される複数の第１メモリセルと、
    前記複数の第１メモリセルと前記複数の第２配線の間にそのソース―ドレイン経路が設けられる複数の第１トランジスタと、
    前記複数の第１ダイオードに直列に接続される複数の第２メモリセルと、
    前記複数の第２メモリセルと前記複数の第２配線の間にそのソース―ドレイン経路が設けられる複数の第２トランジスタと、
    前記複数の第２トランジスタのうちｘ個目のゲート、および、前記複数の第１トランジスタのうち（ｘ＋１）個目のゲートに接続される複数の第３配線と（ｘは自然数）、
    前記複数の第１配線のそれぞれに駆動電圧を供給する複数の第１駆動回路と、
    前記複数の第３配線のそれぞれに駆動電圧を供給する複数の第２駆動回路と、を有し、
    前記複数の第１メモリセルのそれぞれは、そのソース―ドレイン経路が前記複数の第１ダイオードと前記複数の第２配線の間に設けられる第３トランジスタと、前記第３トランジスタの前記ソース―ドレイン経路に並列に接続され電流によって記憶情報が書き込まれる第１記憶素子と、を有し、
    前記複数の第２メモリセルのそれぞれは、そのソース―ドレイン経路が前記複数の第１ダイオードと前記複数の第２配線の間に設けられる第４トランジスタと、前記第４トランジスタの前記ソース―ドレイン経路に並列に接続され電流によって記憶情報が書き込まれる第２記憶素子と、を有し、
    前記複数の第１配線のうち奇数本目は、互いに短絡され、
    前記複数の第１配線のうち偶数本目は、互いに短絡され、
    前記複数の第１配線のうち奇数本目と偶数本目のそれぞれに、前記複数の第１駆動回路のうち互いに異なる駆動回路が接続され、
    前記複数の第３配線のそれぞれに、前記複数の第２駆動回路のうち互いに異なる駆動回路が接続されることを特徴とする半導体記憶装置。
  9. 請求項８において、
    前記複数の第１ダイオードのうちｙ個目のものに接続される前記複数の第４トランジスタのそれぞれのゲート、および、前記複数の第１ダイオードのうち（ｙ＋１）個目のものに接続される前記複数の第３トランジスタのそれぞれのゲートに接続される複数の第４配線と（ｙは自然数）、
    前記複数の第４配線に駆動電圧を供給する複数の第３駆動回路と、をさらに有し、
    前記複数の第４配線のそれぞれに、前記複数の第３駆動回路のうち互いに異なる駆動回路が接続されることを特徴とする半導体記憶装置。
  10. 請求項８において、
    前記複数の第１ダイオードのうちｙ個目のものに接続される前記複数の第４トランジスタのそれぞれのゲート、および、前記複数の第１ダイオードのうち（ｙ＋１）個目のものに接続される前記複数の第３トランジスタのそれぞれのゲートに接続される複数の第４配線と（ｙは自然数）、
    前記複数の第４配線に駆動電圧を供給する複数の第３駆動回路と、をさらに有し、
    前記複数の第４配線のうち奇数本目は、互いに短絡され、
    前記複数の第４配線のうち偶数本目は、互いに短絡され、
    前記複数の第４配線のうち奇数本目と偶数本目に、前記複数の第３駆動回路のうち互いに異なる駆動回路が接続されることを特徴とする半導体記憶装置。
  11. 請求項８において、
    前記複数の第１ダイオードのうちｙ個目のものに接続される前記複数の第４トランジスタのそれぞれのゲート、および、前記複数の第１ダイオードのうち（ｙ＋１）個目のものに接続される前記複数の第３トランジスタのそれぞれのゲートに接続され、その全てが互いに短絡される複数の第４配線と、
    前記複数の第４配線に駆動電圧を供給する第３駆動回路と、をさらに有することを特徴とする半導体記憶装置。
  12. 第１の方向に延伸する複数の第１配線と、
    前記第１の方向とは異なる第２の方向に延伸する複数の第２配線と、
    前記複数の第１配線に接続される複数の第１ダイオードと、
    前記複数の第１ダイオードに直列に接続される複数の第１メモリセルと、
    前記複数の第１ダイオードと前記複数の第２配線の間にそのソース―ドレイン経路が設けられる複数の第１トランジスタと、
    前記複数の第１ダイオードに直列に接続される複数の第２メモリセルと、
    前記複数の第１ダイオードと前記複数の第２配線の間にそのソース―ドレイン経路が設けられる複数の第２トランジスタと、
    前記複数の第２トランジスタのうちｍ個目のゲート、および、前記複数の第１トランジスタのうち（ｍ＋１）個目のゲートに接続される複数の第３配線と（ｍは自然数）、
    前記複数の第１配線のそれぞれに駆動電圧を供給する複数の第１駆動回路と、
    前記複数の第３配線のそれぞれに駆動電圧を供給する複数の第２駆動回路と、を有し、
    前記複数の第１メモリセルのそれぞれは、そのソース―ドレイン経路が前記複数の第１ダイオードと前記複数の第２配線の間に直列に設けられる第３トランジスタと、前記第３トランジスタの前記ソース―ドレイン経路に並列に設けられ電流によって記憶情報が書き込まれる第１記憶素子と、を有し、
    前記複数の第２メモリセルのそれぞれは、そのソース―ドレイン経路が前記複数の第１ダイオードと前記複数の第２配線の間に直列に設けられる第４トランジスタと、前記第４トランジスタの前記ソース―ドレイン経路に並列に設けられ電流によって記憶情報が書き込まれる第２記憶素子と、を有し、
    前記複数の第１配線のそれぞれに、前記複数の第１駆動回路のうち互いに異なる駆動回路が接続され、
    前記複数の第３配線のうち奇数本目は、互いに短絡され、
    前記複数の第３配線のうち偶数本目は、互いに短絡され、
    前記複数の第３配線のうち奇数本目と偶数本目に、前記複数の第２駆動回路のうち互いに異なる駆動回路が接続されることを特徴とする半導体記憶装置。
  13. 請求項１２において、
    前記複数の第１ダイオードのうちｙ個目のものに接続される前記複数の第４トランジスタのそれぞれのゲート、および、前記複数の第１ダイオードのうち（ｙ＋１）個目のものに接続される前記複数の第３トランジスタのそれぞれのゲートに接続される複数の第４配線と（ｙは自然数）、
    前記複数の第４配線に駆動電圧を供給する複数の第３駆動回路と、をさらに有し、
    前記複数の第４配線のそれぞれに、前記複数の第３駆動回路のうち互いに異なる駆動回路が接続されることを特徴とする半導体記憶装置。
  14. 請求項１２において、
    前記複数の第１ダイオードのうちｙ個目のものに接続される前記複数の第４トランジスタのそれぞれのゲート、および、前記複数の第１ダイオードのうち（ｙ＋１）個目のものに接続される前記複数の第３トランジスタのそれぞれのゲートに接続される複数の第４配線と（ｙは自然数）、
    前記複数の第４配線に駆動電圧を供給する複数の第３駆動回路と、をさらに有し、
    前記複数の第４配線のうち奇数本目は、互いに短絡され、
    前記複数の第４配線のうち偶数本目は、互いに短絡され、
    前記複数の第４配線のうち奇数本目と偶数本目に、前記複数の第３駆動回路のうち互いに異なる駆動回路が接続されることを特徴とする半導体記憶装置。
  15. 請求項１２において、
    前記複数の第１ダイオードのうちｙ個目のものに接続される前記複数の第４トランジスタのそれぞれのゲート、および、前記複数の第１ダイオードのうち（ｙ＋１）個目のものに接続される前記複数の第３トランジスタのそれぞれのゲートに接続され、その全てが互いに短絡される複数の第４配線と、
    前記複数の第４配線に駆動電圧を供給する第３駆動回路と、をさらに有することを特徴とする半導体記憶装置。
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