JP5512700B2 - 半導体記憶装置およびその製造方法 - Google Patents
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Description
図1に示したように、本発明の実施例1の半導体記憶装置は、外部とのデータのやり取りを行うための入出力バッファなどを備えるI/Oインタフェース1001と、メモリセルアレイ1002と、異なる複数の電圧を供給するための複数の電源1003〜1006と、電源1003〜1006からの電圧を選ぶ電圧セレクタ1007と、電圧セレクタ1007からの出力の接続先をメモリセルアレイ1002のビット線とワード線などの配線の内から選ぶ配線セレクタ1008と、装置全体の制御を行う制御部1009とを備える。配線セレクタ1008には、センスアンプ等を有する読み取り部1010が接続される。
実施例2では、縦型チェインメモリのメモリアレイの構成要素であるゲートポリシリコン層21p、22p、23p、24p、61p、およびポリシリコンダイオードPDとゲートポリシリコンの間の絶縁膜層11、ゲートポリシリコン層間の絶縁膜層12、13、14、15、ゲートポリシリコンとビット線3の間の絶縁膜71がワード線2と平行にストライプ状に加工されている半導体記憶装置の例を示す。
実施例3では、積層メモリである縦型チェインメモリを更に積層することで、大容量化を実現する例を示す。
実施例1〜3では、縦型チェインメモリのゲートポリシリコン層21p、22p、23p、24pと金属配線GL1、GL2、GL3、GL4をそれぞれ接続するコンタクトGC1、GC2、GC3、GC4、選択トランジスタのゲートポリシリコン層61pと配線STGL1、STGL2を接続するコンタクトSTGC1、STGC2を形成するためのスペースを、ゲートポリシリコン層21p、22p、23p、24p、61pをワード線延在方向への突き出し量を順に小さくし階段状に加工することで形成した。
実施例1〜4では、選択素子にダイオードPDを使用した実施例を記載したが、特許文献1のように選択素子に縦型トランジスタを設けることも可能である。しかしながら、特許文献1のように縦型トランジスタをメモリ部の下側に位置すると縦型トランジスタを形成した後、メモリ部の貫通孔を形成する必要があり、その場合、縦型とランジスタの位置と貫通孔の位置を合わせる必要がある。また、縦型トランジスタのチャネル層とメモリ部のチャネル層とを2回に分けて形成するため、その境界部分の接触抵抗が大きくなる。そこで、本実施例5は、この縦型トランジスタとメモリ部を一括して形成できる方法を提供する。
3 ビット線
4a p型不純物がドープされたアモルファスシリコン層
5a 低濃度の不純物がドープされたアモルファスシリコン層
6a n型不純物がドープされたアモルファスシリコン層
4p p型不純物がドープされたポリシリコン層
5p 低濃度の不純物がドープされたポリシリコン層
6p n型不純物がドープされたポリシリコン層
7 相変化材料層
8a アモルファスシリコン層
8p チャネルポリシリコン層
9 ゲート絶縁膜層
10 絶縁膜層
11、12、13、14、15、16 絶縁膜層
21a、22a、23a、24a アモルファスシリコン層
21p、22p、23p、24p、25p ポリシリコン層
30、31、32、33 絶縁膜層
38a n型不純物がドープされたアモルファスシリコン層
38p n型不純物がドープされたポリシリコン層
50 絶縁膜とシリコン層に形成された孔
51、52 絶縁膜層
61a、62a アモルファスシリコン層
61p、62p ポリシリコン層
71、72 絶縁膜層
88a、89a アモルファスシリコン層
88p、89p ポリシリコン層
91、92 絶縁膜層
98p、99p ポリシリコン層
202 ワード線
203 ビット線
204p p型不純物がドープされたポリシリコン層
205p 低濃度の不純物がドープされたポリシリコン層
206p n型不純物がドープされたポリシリコン層
207 抵抗変化型素子の記録層
208p チャネル半導体層
209 ゲート絶縁膜層
210 絶縁膜層
211、212、213、214、215 絶縁膜層
221p、222p、223p、224p ポリシリコン層
231 絶縁膜層
238p n型不純物がドープされたポリシリコン層
261p、262p ポリシリコン層
271、272 絶縁膜層
291、292 絶縁膜層
301 ハードマスク(TiN)
302 ハードマスク(シリコン酸化膜)
1001 I/Oインタフェース
1002 メモリセルアレイ
1003 電源
1004 電源
1005 電源
1006 電源
1007 電圧セレクタ
1008 配線セレクタ
1009 制御部
1010 読み取り部
MA、MA1、MA2 縦型チェインメモリアレイ
BL、BL1、BL2、BL3、BL4 ビット線
WL、WL1、WL2、WL3 ワード線
BLC、BLCONT2 ビット線コンタクト
WLC、WLC2 ワード線コンタクト
GC1、GC2、GC3、GC4 ゲート電極へのコンタクト
GL1、GL2、GL3、GL4 ゲート電極に給電するための金属配線
GLC1、GLC2、GLC3、GLC4 金属配線と周辺回路の間のコンタクト
STGC1、STGC2 選択トランジスタゲートへのコンタクト
STGL1、STGL2 選択トランジスタに給電するための金属配線
SMC 選択メモリセル
USMC、USMC1、USMC2、USMC3 非選択メモリセル
GRB1、GRB2、GRB3 ポリシリコンの粒界
θ イオン打ち込みの半導体基板垂直方向を基準とした角度
θMAX 許容されるθの最大値
STC、STC2 層選択スイッチのゲート電極へのコンタクト
STL、STL2 層選択スイッチのゲート電極に給電するための金属配線
STLC、STLC2 金属配線と周辺回路の間のコンタクト
GC21、GC22、GC23、GC24 ゲート電極へのコンタクト
GL21、GL22、GL23、GL24 ゲート電極に給電するための金属配線
GLC21、GLC22、GLC23、GLC24 金属配線と周辺回路の間のコンタクト
STGC21、STGC22 選択トランジスタゲートへのコンタクト
STGL21、STGL22 選択トランジスタに給電するための金属配線
STGLC21、STGLC22 金属配線と周辺回路の間のコンタクト
PD ポリシリコンダイオード
Claims (46)
- 半導体素子を形成する基板と、
前記基板の上方に設けられた第1選択線と、
前記第1選択線の上に設けられ、P型不純物半導体とN型不純物半導体とを積層した第1ダイオード層と、
前記基板の高さ方向にN+1層(N≧1)の第1ゲート間絶縁層とN層の第1半導体層とがそれぞれ交互に積層され、前記第1ダイオード層より上方に設けられた第1積層体と、
前記第1選択線と交差する方向に延在し、前記第1積層体より上方に設けられた第2選択線と、
前記N+1層の前記第1ゲート間絶縁層の側面と前記N層の前記第1半導体層の側面に沿って設けられる第1ゲート絶縁層と、
前記第1ゲート絶縁層の側面に沿って設けられる第1チャネル層と、
前記第1チャネル層の側面に沿って設けられ、電流によって抵抗値が変化する抵抗変化材料を含む第1抵抗変化材料層と、を有し、
前記第1チャネル層、前記第1抵抗変化材料層、及び、前記第1ダイオード層は、前記第1選択線と前記第2選択線が交差する領域に設けられ、
前記第1積層体は、前記N+1層の第1ゲート間絶縁層の側面及び前記N層の第1半導体層の側面が露出するように形成された接続孔を有し、
前記第1ゲート絶縁層及び前記第1抵抗変化材料層は、前記接続孔の中に設けられ、
前記第1ダイオード層の前記第2選択線方向の幅は、前記接続孔の前記第2選択線方向の幅より大きく、
前記第1ダイオード層の前記第1選択線方向の幅は、前記接続孔の前記第2選択線方向の幅より大きいことを特徴とする半導体記憶装置。 - 半導体素子を形成する基板と、
前記基板の上方に設けられた第1選択線と、
前記第1選択線の上に設けられ、P型不純物半導体とN型不純物半導体とを積層した第1ダイオード層と、
前記基板の高さ方向にN+1層(N≧1)の第1ゲート間絶縁層とN層の第1半導体層とがそれぞれ交互に積層され、前記第1ダイオード層より上方に設けられた第1積層体と、
前記第1選択線と交差する方向に延在し、前記第1積層体より上方に設けられた第2選択線と、
前記N+1層の前記第1ゲート間絶縁層の側面と前記N層の前記第1半導体層の側面に沿って設けられる第1ゲート絶縁層と、
前記第1ゲート絶縁層の側面に沿って設けられる第1チャネル層と、
前記第1チャネル層の側面に沿って設けられ、電流によって抵抗値が変化する抵抗変化材料を含む第1抵抗変化材料層と、を有し、
前記第1チャネル層、前記第1抵抗変化材料層、及び、前記第1ダイオード層は、前記第1選択線と前記第2選択線が交差する領域に設けられ、
更に、前記基板の高さ方向にN+1層(N≧1)の第2ゲート間絶縁層とN層の第2半導体層とがそれぞれ交互に積層され、前記第1選択線より上方に設けられた第2積層体と、
前記N+1層の前記第2ゲート間絶縁層の側面と前記N層の前記第2半導体層の側面に沿って設けられた第2ゲート絶縁層と、
前記第2ゲート絶縁層の側面に沿って設けられた第2チャネル層と、
前記第2チャネル層に沿って設けられ、前記抵抗変化材料を含む第2抵抗変化材料層と、
前記第1抵抗変化材料層と前記第2抵抗変化材料層との間に設けられた第1変化領域絶縁層とを有し、
前記第2積層体は、前記第1積層体に対し同じ標高に設けられ、かつ、前記第1選択線と前記第2選択線が交差する領域を挟んだ反対側に設けられ、
前記第1チャネル層と前記第2チャネル層とは、前記第1選択線と前記第2選択線が交差する領域において、同一の前記第1ダイオード層の前記N型不純物半導体に接続されていることを特徴とする半導体記憶装置。 - 請求項2において更に、
前記第1チャネル層に流れる電流を制御する第1ノード選択トランジスタと、
前記第2チャネル層に流れる電流を制御する第2ノード選択トランジスタを有することを特徴とする半導体記憶装置。 - 請求項3において、
前記第1積層体は、前記N+1番目の第1ゲート間絶縁層の上面に積層されたN+1番目の第1半導体層と、前記N+1番目の第1半導体層の上面に積層されたN+2番目の第1ゲート間絶縁層とを更に有し、
前記第2積層体は、前記N+1番目の第2ゲート間絶縁層の上面に積層されたN+1番目の第2半導体層と、前記N+1番目の第2半導体層の上面に積層されたN+2番目の第2ゲート間絶縁層とを更に有し、
前記N+1番目の第1半導体層は、前記第1ノード選択トランジスタのゲート電極であり、
前記N+1番目の第2半導体層は、前記第2ノード選択トランジスタのゲート電極であることを特徴とする半導体記憶装置。 - 請求項2において、
前記第1選択線上に形成された前記第1ダイオード層、前記第1チャネル層、前記第1抵抗変化材料層、前記第1変化領域絶縁層、前記第2抵抗変化材料層、及び、前記第2チャネル層は、前記第2選択線が延在する方向に自己整合的に形成されたことを特徴とする半導体記憶装置。 - 請求項2において、更に、
前記第1ダイオード層の前記第2選択線方向の側面に接して設けられるダイオード絶縁層を有し、
前記ダイオード絶縁層は、前記N+1層のゲート間絶縁層のうち下から一番目のゲート間絶縁層とエッチング選択比が異なる絶縁材料で形成されることを特徴とする半導体記憶装置。 - 請求項2において更に、
前記第1チャネル層として、前記第1ゲート絶縁層と前記第1抵抗変化材料層との間に、前記第1ゲート絶縁層の側面に沿って設けられた第1半導体チャネル層を有することを特徴とする半導体記憶装置。 - 請求項7において、更に、
前記第1チャネル層として、前記第1半導体チャネル層と前記第1抵抗変化材料層の間に、前記第1半導体チャネル層の側面に沿って設けられた第2半導体チャネル層を有することを特徴とする半導体記憶装置。 - 請求項2において、
前記第1抵抗変化材料層の上面は、下から数えてN+1番目の前記第1ゲート間絶縁層の下面と上面の間の位置にあり、前記第2選択線の一部は前記第1抵抗変化材料層の上面に接することを特徴とする半導体記憶装置。 - 請求項2において、
前記第1抵抗変化材料層は、前記第1積層体に形成された孔を埋め込むように形成され、
前記半導体記憶装置は、前記第1抵抗変化材料層の中心部に設けられた絶縁膜を更に有することを特徴とする半導体記憶装置。 - 請求項2において、
前記第1ゲート間絶縁層は、SiNであることを特徴とする半導体記憶装置。 - 請求項2において、
前記N+1層の第1ゲート間絶縁層の夫々の厚さは、前記N層の第1半導体層の夫々の厚さより薄いことを特徴とする半導体記憶装置。 - 請求項2において、
前記第1抵抗変化材料層は、前記N層の第1半導体層の夫々に対応する領域の状態が変化することにより情報を記憶し、
前記N層の第1半導体層の夫々は、対応する前記第1抵抗変化材料層の領域の状態を変化させる場合に、前記第1チャネル層をオフする電圧が与えられ、対応する前記第1抵抗変化材料層の領域の状態を変化させない場合は、前記第1チャネル層をオンさせる電圧が与えられることを特徴とする半導体記憶装置。 - 請求項2において、
前記N層の第1半導体層は、ポリシリコンで構成されることを特徴とする半導体記憶装置。 - 請求項2において、
前記第1抵抗変化材料層は相変化材料で構成されることを特徴とする半導体記憶装置。 - 複数の第1選択線と、前記第1選択線の上方に設けられ、前記複数の第1選択線と交差する方向に延在する複数の第2選択線と、前記複数の第2選択線と前記複数の第1選択線が交差する領域に設けられた複数の第1メモリセルチェインとを有する第1メモリ層と、
複数の第3選択線と、前記第2選択線の上方に設けられ、前記複数の第3選択線と交差する方向に延在する複数の第4選択線と、前記複数の第4選択線と前記複数の第3選択線が交差する領域に設けられた複数の第2メモリセルチェインとを有する第2メモリ層とを具備し、
前記複数の第1メモリセルチェインの夫々は、前記複数の第1選択線のうち対応する一つと前記複数の第2選択線のうち対応する一つの間に直列に接続された第1ダイオードと、第1メモリセルと、第1層選択スイッチとを有し、
前記複数の第2メモリセルチェインの夫々は、前記複数の第3選択線のうち対応する一つと前記複数の第4選択線のうち対応する一つの間に直列に接続された第2ダイオードと、第2メモリセルと、第2層選択スイッチとを有し、
前記複数の第2選択線の夫々は、前記複数の第4選択線のうち対応する一つと共通に制御され、
前記複数の第1選択線の夫々は、前記複数の第3選択線のうち対応する一つと共通に制御され、
前記第1メモリ層に含まれる複数の前記第1層選択スイッチは、共通に制御され、
前記第2メモリ層に含まれる複数の前記第2層選択スイッチは、共通に制御され、
前記第1メモリ層に含まれる複数の前記第1層選択スイッチと、前記第2メモリ層に含まれる複数の前記第2層選択スイッチは、独立して制御されることを特徴とする半導体記憶装置。 - 請求項16において、
前記第1メモリセルは、前記第1ダイオードと対応する前記第2選択線の間に並列に設けられた第1メモリ選択スイッチ及び第1抵抗変化素子とを有し、
前記第2メモリセルは、前記第2ダイオードと対応する前記第4選択線の間に並列に設けられた第2メモリ選択スイッチ及び第2抵抗変化素子とを有し、
前記第1メモリセルチェインは、前記第1メモリセルが複数直列に接続され、
前記第2メモリセルチェインは、前記第2メモリセルが複数直列に接続され、
前記第1メモリ選択スイッチは、対応する前記第2メモリ選択スイッチと共通に制御さることを特徴とする半導体記憶装置。 - 第1選択線と、
前記第1選択線の上方に形成され前記第1選択線を交差する方向に延在する第2選択線と、
前記第2選択線と前記第1選択線との間に設けられた第1半導体層および第2半導体層と、
前記第1半導体層の側面と前記第2半導体層との間に、前記第1半導体層の側面から前記第2半導体層の側面に向かって順に形成された第1ゲート絶縁膜、第1チャネル層、第1抵抗変化材料層、第1絶縁層、第2抵抗変化材料層、第2チャネル層、及び、第2ゲート絶縁膜と、を有し、
前記第1チャネル層は、前記第1選択線と前記第2選択線との間に第1電流経路を形成し、
前記第2チャネル層は、前記第1選択線と前記第2選択線との間に第2電流経路を形成し、
前記第1抵抗変化材料層は、前記第1チャネル層を経由して流れる電流によって抵抗状態が変化し、
前記第2抵抗変化材料層は、前記第2チャネル層を経由して流れる電流によって抵抗状態が変化し、
前記第1チャネル層に流れる電流と前記第2チャネル層に流れる電流は、独立して制御されることを特徴とする半導体記憶装置。 - 請求項18において、
前記第1半導体層と前記第2選択線の間に設けられた第3半導体層と、
前記第2半導体層と前記第2選択線の間に設けられた第4半導体層とを更に具備し、
前記第3半導体層の側壁には、前記第1ゲート絶縁膜、前記第1チャネル層、及び、第2絶縁層とが形成され、
前記第4半導体層の側壁には、前記第2ゲート絶縁膜、前記第2チャネル層、及び、前記第2絶縁層とが形成され、
前記第1半導体層と前記第2半導体層とは、電気的に接続され、
前記第3半導体層に印加される電圧により、前記第1チャネル層の導電状態が制御され、
前記第4半導体層に印加される電圧により、前記第2チャネル層の導電状態が制御され、
前記第3半導体層と前記第4半導体層とは、電気的に独立して制御されることを特徴とする半導体記憶装置。 - 第1選択線と、
前記第1選択線の上方に形成され、前記第1選択線が延在する方向と交差する方向に延在する第2選択線と、
前記第1選択線と前記第2選択線の間に形成され、前記第2選択線が延在する方向に並ぶ第1及び第2半導体層と、
前記第1半導体層から前記第2半導体層に向かって順に形成された第1ゲート絶縁膜層、第1チャネル層、第1抵抗変化材料層と、
前記第1チャネル層、及び、前記第1抵抗変化材料層の一端と接触する第1絶縁層と、
前記第1チャネル層、及び、前記第1抵抗変化材料層の他端と接触する第2絶縁層とを具備し、
前記第1チャネル層、及び、前記第1抵抗変化材料層は、前記第1半導体層、前記第2半導体層、前記第1絶縁層、及び、前記第2絶縁層で囲まれる領域に形成されることを特徴とする半導体記憶装置。 - 請求項20において、
前記第1半導体層と前記第2選択線の間に設けられた第3半導体層と、
前記第2半導体層と前記第2選択線の間に設けられた第4半導体層と、
前記第1抵抗変化材料層から前記第2半導体層に向かって順に形成された第3絶縁層、
第2抵抗変化材料層、第2チャネル層、及び、第2ゲート絶縁膜層とを更に具備し、
前記第3半導体層と前記第4半導体層の間には、前記第1ゲート絶縁膜層、前記第1チャネル層、前記第3絶縁層、前記第2チャネル層、及び、前記第2ゲート絶縁膜層が形成され、
前記第1半導体層と前記第2半導体層とは、電気的に接続され、
前記第3半導体層に印加される電圧により、前記第1チャネル層の導電状態が制御され、
前記第4半導体層に印加される電圧により、前記第2チャネル層の導電状態が制御され、
前記第3半導体層と前記第4半導体層とは、電気的に独立して制御されることを特徴とする半導体記憶装置。 - 第1選択線と、
第2選択線と、
前記第1選択線に接続され、第1メモリセルと第2メモリセルとが直列に接続された第1メモリセルチェインと、
前記第2選択線と前記第1メモリセルチェインとの間に接続された第1ダイオードとを有し、
前記第1メモリセルは、第1抵抗変化素子と前記第1抵抗変化素子に流す電流を制御する第1メモリ選択スイッチとが電気的に並列に接続され、
前記第2メモリセルは、第2抵抗変化素子と前記第2抵抗変化素子に流す電流を制御する第2メモリ選択スイッチとが電気的に並列に接続され、
前記第1抵抗変化素子、前記第2抵抗変化素子、及び、前記第1ダイオードは、前記第1選択線と前記第2選択線が交差する領域に設けられることを特徴とする半導体記憶装置。 - 請求項22において更に、
前記第1選択線と前記第1ダイオードとの間に、前記第1メモリセルチェインと並列に接続された第2メモリセルチェインと、
前記第1ダイオードと前記第1選択線の間に、前記第1メモリセルチェインと直列に接続された第1ノード選択スイッチと、
前記第1ダイオードと前記第1選択線の間に、前記第2メモリセルチェインと直列に接続された第2ノード選択スイッチとを有し、
前記第2メモリセルチェインは、第3メモリセルと第4メモリセルとが直列に接続され、
前記第3メモリセルは、第3抵抗変化素子と前記第3抵抗変化素子に流す電流を制御する第3メモリ選択スイッチとが電気的に並列に接続され、
前記第4メモリセルは、第4抵抗変化素子と前記第4抵抗変化素子に流す電流を制御する第4メモリ選択スイッチとが電気的に並列に接続され、
前記第1ノード選択スイッチと前記第2ノード選択スイッチは、独立に制御されることを特徴とする半導体記憶装置。 - 請求項23において、
前記第1メモリ選択スイッチと第3メモリ選択スイッチとは、共通に制御され、
前記第2メモリ選択スイッチと第4メモリ選択スイッチとは、共通に制御されることを特徴とする半導体記憶装置。 - 請求項22において、更に、
第3選択線と、
第4選択線と、
前記第3選択線に接続され、第5メモリセル及び第6メモリセルが直列に接続された第3メモリセルチェインと、
前記第4選択線と前記第3メモリセルチェインとの間に接続された第2ダイオードと、
前記第1選択線と前記第1ダイオードとの間に、前記第1メモリセルチェインと直列に接続された第1アレイ選択スイッチと、
前記第3選択線と前記第2ダイオードとの間に、前記第3メモリセルチェインと直列に接続された第2アレイ選択スイッチとを有し、
前記第5メモリセルは、第5抵抗変化素子と前記第5抵抗変化素子に流す電流を制御する第5メモリ選択スイッチとが電気的に並列に接続され、
前記第6メモリセルは、第6抵抗変化素子と前記第6抵抗変化素子に流す電流を制御する第6メモリ選択スイッチとが電気的に並列に接続され、
前記第1選択線および前記第3選択線は、電気的に接続され、
前記第2選択線および前記第4選択線は、電気的に接続され、
第1メモリ選択スイッチおよび第5メモリ選択スイッチは、共通に制御され、
第2メモリ選択スイッチおよび第6メモリ選択スイッチは、共通に制御され、
前記第1アレイ選択スイッチと前記第2アレイ選択スイッチとは、独立して制御されることを特徴とする半導体記憶装置。 - 半導体素子を形成する基板と、
前記基板の上方に設けられた複数の第1選択線と、
前記複数の第1選択線の上方に設けられ、前記複数の第1選択線と交差する方向に延在する複数の第2選択線と、
前記基板の高さ方向にN+1層(N≧1)の第1ゲート間絶縁層とN層の第1半導体層とがそれぞれ交互に積層され積層体と、前記積層体の側面に沿って設けられたチャネル層と、前記チャネル層の側面に沿って設けられた抵抗変化材料層とを有し、前記複数の第1選択線と前記複数の第2選択線の間に設けられたメモリアレイと、
前記N層の第1半導体層にN本のコンタクトを介して接続されるN本の制御信号線とを有し、
前記N本のコンタクトは、前記メモリアレイの第1方向の端部に位置する領域に形成され、前記第1方向と交差する第2方向に並んで配置され、
前記N層の第1半導体層のうち、下層の第1半導体層は、前記下層の第1半導体層よりも上層の第1半導体層に比べて、前記第1方向の端部が前記第2方向において広がっていることで、前記N層の第1半導体層は階段状の構造を有することを特徴とする半導体記憶装置。 - 請求項26において、
前記積層体は、前記複数の第1選択線と前記複数の第2選択線の交差する領域に貫通孔が形成されており、
前記チャネル層及び前記抵抗変化材料層は、前記貫通孔の側壁に沿って設けられることを特徴とする半導体記憶装置。 - 請求項26において、
前記積層体は、前記第1方向にストライプ状に形成され、
前記チャネル層及び前記抵抗変化材料層は、前記複数の第1選択線と前記複数の第2選択線の交差する領域において、前記ストライプ状に形成された積層体の側壁に沿って設けられることを特徴とする半導体記憶装置。 - 請求項26において、
前記N層の第1半導体層は、前記複数のコンタクトが形成される領域において、前記基板に近い層の方が前記第2方向の幅が広いことを特徴とする半導体記憶装置。 - N+1層(N≧1)のゲート間絶縁層とN層のゲート半導体層とを交互に積層した積層体を形成する第1工程と、
前記積層体の一部を第1番目の前記ゲート間絶縁層の下面から第N+1番目の前記ゲート間絶縁層の上面まで第1方向にストライプ状に除去する第2工程と、
前記第2工程で除去することにより形成された前記積層体の側壁に第1絶縁層を形成する第3工程と、
前記第3工程で形成した前記第1絶縁層の側面に沿って、抵抗変化材料を含む第1抵抗変化材料層を形成する第4工程と、
前記第4工程で形成した前記第1抵抗変化材料層の一部を除去し、前記第1抵抗変化材料層を残した領域と前記第1抵抗変化材料層を除去した領域が前記第1方向に交互になるように形成する第5工程とを有する半導体記憶装置の製造方法。 - 請求項30において、更に、
前記第1工程より前に、半導体基板に第2絶縁層、第1選択線層、第1導電型不純物がドープされた第1半導体層、第2半導体層、及び、第2導電型不純物がドープされた第3半導体層とを順に積層する第6工程と、
前記第1選択線層、前記第1半導体層、前記第2半導体層、及び、前記第3半導体層を第1方向にストライプ状に加工する第7工程と、
前記第7工程の後に、第3絶縁層を堆積する第8工程と、
前記第1半導体層、前記第2半導体層、及び、前記第3半導体層を前記第1方向と交差する第2方向にストライプ状に加工する第9工程と、
前記第9工程の後に、第4絶縁層を堆積する第10工程と、
化学的機械研磨法で前記第3絶縁層および前記第4絶縁層を除去し、第3半導体層の上表面を露出させる第11工程と、を有する半導体記憶装置の製造方法。 - 請求項31において、更に、
前記第7工程において、前記第1選択線層、前記第1半導体層、前記第2半導体層、及び、前記第3半導体層は、一括して加工される半導体記憶装置の製造方法。 - 請求項30において、更に、
前記第4工程の後に、前記第1方向と交差する第2方向にストライプ状にマスク層を形成する第12工程とを有し、
前記第5工程は、前記第12工程で形成されたマスク層をマスクとして前記第1抵抗変化材料層の一部を除去する半導体記憶装置の製造方法。 - 請求項30において、更に、
前記第4工程の後、第2選択線層を積層し、前記第1方向と交差する第2方向にストライプ状に前記第2選択線層を加工する第13工程を有し、
前記第5工程は、前記第13工程で形成された前記第2選択線層をマスクとして前記第1抵抗変化材料層の一部を除去する半導体記憶装置の製造方法。 - 請求項30において、
前記第3工程は、前記第1絶縁層を形成した後、前記第1絶縁層の側面に第1半導体チャネル層を形成し、
前記第4工程において、前記第1抵抗変化材料層は、前記第1半導体チャネル層の側面に形成され、
前記第4工程は、更に、前記第1抵抗変化材料層の側面に沿って、第5絶縁層を形成し、前記ストライプ状に加工された積層体の間を埋め込み、
前記第5工程は、前記第1抵抗変化材料層と共に、前記第1半導体チャネル層、前記第5絶縁層を除去する半導体記憶装置の製造方法。 - 請求項30において、更に、
前記第1工程より前に、半導体基板に第2絶縁層、第1選択線層、第1導電型不純物がドープされた第1半導体層、及び、第2導電型不純物がドープされた第2半導体層とを順に積層する第6工程と、
前記第1選択線層、前記第1半導体層、及び、前記第2半導体層を第1方向にストライプ状に加工する第7工程とを有し、
前記第5工程は、前記第1抵抗変化材料層と共に、前記第1半導体層、及び、前記第2半導体層を一括して加工する半導体記憶装置の製造方法。 - 請求項31において、
前記第3絶縁層及び前記第4絶縁層は、前記ゲート間絶縁層とエッチング選択比の異なる絶縁材料で形成される半導体記憶装置の製造方法。 - 請求項30において更に、
前記第3工程は、前記第1絶縁層を形成した後、前記第1絶縁層の側面に第1半導体チャネル層を形成する半導体記憶装置の製造方法。 - 請求項38において、
前記第3工程は、前記第1半導体チャネル層を形成した後、前記第1半導体チャネル層の側面に第2半導体チャネル層を形成する半導体記憶装置の製造方法。 - 請求項39において、
前記第3工程において、前記第1半導体チャネル層を形成した後、前記ストライプ状に加工された積層体の間の領域の底部にある前記第1絶縁層及び前記第1半導体チャネル層を除去し、その後、前記第2半導体チャネル層を形成する半導体記憶装置の製造方法。 - 請求項30において、更に、
前記第4工程の後に、前記第1抵抗変化材料層を下からN+1番目の前記ゲート間絶縁層の上面と下面の間の位置まで除去し、その後に第2選択線層を積層する工程を有する半導体記憶装置の製造方法。 - 請求項30において、
前記ゲート間絶縁層は、前記第1絶縁層より誘電率の高い材料で形成される半導体記憶装置の製造方法。 - 請求項30において、
前記ゲート間絶縁層の夫々の厚さは、前記ゲート半導体層の夫々の厚さより薄く形成される半導体記憶装置の製造方法。 - 請求項31において、
前記第6工程は、前記ストライプ状に加工された前記第1選択線層、前記第1半導体層、前記第2半導体層、及び、前記第3半導体層の間の領域に第3絶縁層を形成し、
前記第2工程において前記ストライプ状に加工された積層体の前記第1方向と交差する第2方向の幅は、前記第6工程において形成される第3絶縁層の前記第2方向の幅より小さい半導体記憶装置の製造方法。 - 請求項30において、
前記ゲート半導体層は、ポリシリコンで形成される半導体記憶装置の製造方法。 - 請求項30において、
前記第1抵抗変化材料層は、相変化材料で形成される半導体記憶装置の製造方法。
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