JP2023526558A - 改善された垂直３ｄメモリデバイス及びアクセス方法 - Google Patents

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Abstract

本開示は、メモリデバイス及びそのアクセス／選択解除方法を提供する。メモリデバイスは、その中に形成されたメモリセルの垂直３次元（３Ｄ）メモリアレイを含むメモリ層であって、メモリセルは、相互に直交するワード線及びデジット線を通じてアクセスされ、デジット線は、垂直方向に拡張する導電性ピラーの形態にある、メモリ層と、メモリ層の下方に形成され、メモリセルにアクセスするためのその中に形成された薄膜トランジスタ（ＴＦＴ）を有するピラー選択層と、ピラー選択層の下方に形成され、ワード線及びビット線のためのセンスアンプ及びデコーディング回路を有する周辺回路層とを含み、ＴＦＴはピラー毎に構成される。

Description

［クロスリファレンス］
本特許出願は、本出願の譲受人に譲渡されかつその全体が本書類に参照によって明確に組み込まれる、ＶＩＬＬＡ等による「ＩＭＰＲＯＶＥＤ ＶＥＲＴＩＣＡＬ ３Ｄ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＡＮＤ ＡＣＣＥＳＳＩＮＧ ＭＥＴＨＯＤ」と題され２０２０年５月２５日出願の国際特許出願番号ＰＣＴ／ＩＢ２０２０／０２００２８の国内移行出願である。
以下の開示は、一般的に、エレクトロニクスの分野に関し、より具体的には、改善された垂直３Ｄ（３次元）メモリデバイス構造体及び関連するアクセス方法に関する。
電子メモリデバイス（以下、簡単に“メモリデバイス”と称する）は、タブレット、コンピュータ、無線通信デバイス（例えば、スマートフォン）、カメラ、及びデジタルディスプレイ等の様々な電子デバイス内にデータを蓄積するために広く使用されている。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタルディスプレイ等の様々な電子デバイス内に情報を蓄積するために広く使用されている。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理１又は論理０でしばしば示される２つの状態の内の１つを頻繁に蓄積する。他のデバイスでは、２つよりも多い状態が蓄積され得る。蓄積された情報にアクセスするために、デバイスのコンポーネントは、メモリデバイス内の少なくとも１つの蓄積された状態を読み出し得、又はセンシングし得る。情報を蓄積するために、デバイスのコンポーネントは、メモリデバイス内に状態を書き込み得、又はプログラミングし得る。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）、及びその他のカルコゲナイドベ－スのメモリ等を含む様々なタイプのメモリデバイスが存在する。メモリデバイスは、揮発性又は不揮発性であり得る。
メモリデバイスの改善は、一般的に、メトリクスの中でもとりわけ、メモリセル密度の増加、読み出し／書き込み速度の向上、信頼性の向上、データ保持の向上、電力消費の削減、又は製造コストの削減等を含み得る。メモリアレイ内のスペースの節約、メモリセル密度の増加、又は３次元垂直アーキテクチャを用いるメモリアレイの全体的な電力使用の削減のための解決策が要望され得る。
本開示の目的は、追加の選択素子を有する改善されたメモリデバイスと、メモリデバイスのメモリセルにアクセスするための効率的な方法とを提供することである。
本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする例示的なメモリアレイの一例を説明する。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする例示的なメモリアレイの図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする例示的なメモリアレイの図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする例示的なメモリアレイの図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする例示的なメモリアレイの図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする例示的なメモリアレイの図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする例示的なメモリアレイの図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする例示的なメモリアレイの図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする例示的なメモリアレイの図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする例示的なメモリアレイの図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする例示的なメモリアレイの図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする例示的なメモリアレイの図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする例示的なメモリアレイの図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする例示的なメモリアレイの図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする例示的なメモリアレイの図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする例示的なメモリアレイの図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする更なる例示的なメモリアレイの図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする更なる例示的なメモリアレイの図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする更なる例示的なメモリアレイを説明する。 本明細書に開示するような例に従った例示的なＮＭＯＳ ＴＦＴを説明する。 本明細書に開示するような例に従った例示的なＮＭＯＳ ＴＦＴセレクタの図を示す。 本明細書に開示するような例に従った例示的なＮＭＯＳ ＴＦＴセレクタの図を示す。 本明細書に開示するような例に従った例示的なＮＭＯＳ ＴＦＴセレクタの図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスのメモリセルにアクセスするための図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスのメモリセルにアクセスするための図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスのメモリセルにアクセスするための図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスのメモリセルにアクセスするための図を示す。 本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスにアクセスする方法を説明するフロ－チャ－トを示す。
本開示は、ＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイス、及びそれにアクセスする方法に関する。メモリデバイスは、その中に形成されたメモリセルの垂直３次元（３Ｄ）メモリアレイを含むメモリ層であって、メモリセルは、相互に直交するワード線及びデジット線を通じてアクセスされ、デジット線は、垂直方向に拡張する導電性ピラーの形態にある、メモリ層と、メモリ層の下方に形成され、メモリセルにアクセスするためにその中に形成された薄膜トランジスタ（ＴＦＴ）を有するピラー選択層と、ピラー選択層の下方に形成され、ワード線及びビット線のためのセンスアンプ及びデコーディング回路を有する周辺回路層とを含み得、ＴＦＴはピラー毎に構成される。幾つかの場合、ＴＦＴは、ピラーに結合されたドレイン領域を有するｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタである。幾つかの場合、ＴＦＴのチャネル領域は第１の所定値まで拡張される。幾つかの場合、ＴＦＴは、チャネル領域の一方の側にあるゲート酸化物と、チャネル領域の他方の側にある別のゲート酸化物とを有する２つのゲート領域を有する。幾つかの場合、チャネル領域はドレイン領域の下方に形成され、ソース領域はチャネル領域の下方に形成される。幾つかの場合、チャネル領域の長さは第２の所定値まで延長される。幾つかの場合、第１の所定値は１２０ｎｍである。幾つかの場合、第２の所定値は２２０ｎｍである。幾つかの場合、導電性ピラーは、相互に別個の第１のサブピラーと第２のサブピラーとを更に含み、２つのＴＦＴは、第１のサブピラーのための一方と、第２のサブピラーのための他方とを有する導電性ピラーのために構成される。幾つかの場合、ＴＦＴのピッチはピラーのピッチに一致する。
幾つかの例では、デジット線毎に１つのトランジスタを有するデジット線の下方及び／又は上方に薄膜トランジスタ（ＴＦＴ）のマトリックスが設けられる一方、ワード線及びビット線のためのセンスアンプ及びデコーディング回路を有する該マトリックスの下方に周辺回路が形成される。
したがって、薄膜トランジスタのマトリックスはポリシリコン層内に形成される一方、周辺回路層はシリコン基板層内に実現され、幾つかの例では、周辺回路層は該ポリシリコン層の下方にあり得、ポリシリコン層は３Ｄメモリアレイの下方にあり得る。
幾つかの例では、メモリデバイスは、メモリデバイスのメモリアレイに印加される電圧を持続するための誘電体の厚さを維持しつつメモリセル間の間隔を減少させ得る、導電性材料及び絶縁性材料の代替層を通る導電性コンタクト及び開口部の配置を含み得、メモリデバイスはまた、垂直３Ｄメモリデバイスのデコーディングを可能にするＮＭＯＳ ＴＦＴである、各導電性コンタクトに結合された選択トランジスタを含み得る。
幾つかの例では、メモリデバイスは、あるパタ－ン（例えば、幾何学的パタ－ン）に配置されたコンタクトのセットを有する基板と、基板上に形成された第１の絶縁性材料（例えば、誘電体材料）とを含み得る。導電性材料のプレーンのセットは、第２の絶縁性材料（例えば、誘電体材料）によって相互に分離され得、基板材料上に形成され得る。すなわち、導電性材料と絶縁性材料との交互のプレーンが基板上に形成され得る。導電性材料のプレーンはワード線の例であり得る。
メモリデバイスの製造中に、導電性材料と絶縁性材料との交互のプレーンをエッチングすることによって、１つ以上のトレンチが形成され得る。トレンチは、相互に平行に拡張し得、基板を露出させ得る。幾つかの例では、導電性材料及び誘電体材料のプレーンはトレンチの側壁を形成し得る。導電性材料のプレーンは、誘電体材料及び導電性材料のプレーンが凹部のセットを形成するようにエッチングされ得、各凹部はストレージ素子材料（例えば、カルコゲナイド材料）を受け入れるように構成され得る。トレンチ内に犠牲層（例えば、コンフォ－マル材料）が堆積し得、幾つかの場合、犠牲層は凹部を充填する。犠牲層の最上部のトレンチ内に絶縁性材料が堆積し得る。
犠牲層及び絶縁性の一部分は、第１の開口部を形成するために除去され得る。第１の開口部は、基板の一部分、導電性コンタクトのセットの少なくともいくつか、並びに導電性材料のプレーン及び誘電体材料のプレーンの一部分を露出させ得る。第１の開口部内にストレージ素子材料（例えば、カルコゲナイド材料）が堆積し得る。ストレージ素子材料は、誘電体材料のプレーン及び導電性材料のプレーンによって形成された凹部を充填し得る。ストレージ素子材料は、凹部内のストレージ素子材料が残るように、第１の開口部から部分的に除去され得る。凹部に位置付けられたストレージ素子材料は、ストレージ素子コンポーネント（例えば、カルコゲナイドコンポーネント）であり得る。
凹部内にストレージコンポーネントを含む第１の開口部内に導電性ピラーが形成され得る。導電性ピラーは、（例えば、導電性材料のプレーンに対して実質的に垂直に）導電性材料のプレーンを通って拡張し、基板に接触するように配置され得る。各導電性ピラーは、導電性材料の同じプレーンに各々順に接触する２つのストレージ素子コンポーネントに接触し得る。各導電性ピラーは、１つ又は２つの導電性コンタクトと更に結合され得、したがって、ＮＭＯＳ ＴＦＴは各導電性ピラーに関連付けられ得る。幾つかの場合、ピラーは、バリア材料及び導電性材料で形成され得る。幾つかの場合、ピラー毎に単一のＮＭＯＳ ＴＦＴが提供され得る。
導電性ピラーの一部分は、第２の開口部を形成するために除去され得る。第２の開口部は、各ピラーを第１のピラーと第２のピラーとに分割し得る。第１及び第２のピラーはデジット線の例である。第１のピラーは、導電性材料のプレーンに結合された第１のストレージ素子コンポーネントと接触し得、第２のピラーは、導電性材料のプレーンに結合された第２のストレージ素子コンポーネントと接触し得る。幾つかの場合、第１のピラー及び第２のピラーの各々は、基板上の異なる導電性コンタクトと結合され得る。幾つかの他の場合、第１のピラーの各々は、基板上の異なる導電性コンタクトと結合され得、第２のピラーの各々は、第１の基板の上方に形成された第２の基板上の異なる導電性コンタクトと結合され得る。幾つかの場合、第１のピラー及び第２のピラーの各々は、個別のＮＭＯＳ ＴＦＴに関連付けられ得る。言い換えれば、１つのピラーは、それに結合された単一のＮＭＯＳ ＴＦＴを有し得る。
幾つかの場合、ＮＭＯＳ ＴＦＴは、メモリセルのアレイの下方、特に各ピラーの下方に形成され得る。幾つかの場合、ＮＭＯＳ ＴＦＴのドレイン領域はピラーに結合され得る。幾つかの場合、ＮＭＯＳ ＴＦＴの活性領域（すなわち、ポリシリコンチャンネル）は、所定値（例えば、１２０ｎｍ）まで拡張され得る。幾つかの場合、ＮＭＯＳ ＴＦＴは、チャネル領域の一方の側にあるゲート酸化物と、チャネル領域の他方の側にある別のゲート酸化物とを有する２つのゲート領域を有し得、したがって、ＮＭＯＳ ＴＦＴの幅を２倍にする。幾つかの場合、メモリデバイスの第１の底部シリコン層は、ワード線及びビット線のためのセンスアンプ及びデコーディング回路の専用であり得る。幾つかの場合、第１のシリコン層の上方にポリシリコンのエピタキシャル成長が提供され、このポリシリコン層内において、ＮＭＯＳ ＴＦＴがピラーの下方に一種のマトリックスとして提供され得る。
本開示は更に、ＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスのメモリセルにアクセスするための方法に関する。一般的に、３Ｄメモリアレイのセルは、ワード線及びビット線によってアドレッシングされ得る。対象のセルをアドレッシングするために、正のバイアス電圧が（ビット線の垂直部分であり得る）デジット線に印加され得、負のバイアス電圧がワード線プレ－トに印加され得る。しかしながら、負のバイアス電圧を受け入れるワード線は、同じワード線プレ－トに関連付けられ、他のピラー（すなわち、ビット線の垂直部分）にリンクされたその他の全てのセルと共通であり得る。したがって、所望のビット線を決定する必要がある。
以下に詳細に説明するであろうアクセス方法に従って、他の全てを選択解除している間に、単一のＮＭＯＳ ＴＦＴを有する単一のセルを選択することが可能である。したがって、セット電圧又はプログラミング及びリセット電圧、並びに読み出し電圧をバイアスすることも可能である。開示する解決策はまた、負のバイアス電圧が（ビット線の垂直部分であり得る）デジット線に印加され、正のバイアス電圧がワード線プレ－トに印加された場合に単一のセルを選択するのに適している。
図１は、本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トするメモリアレイ１００（例えば、３次元（３Ｄ）メモリアレイ）の一例を説明する。メモリアレイ１００は、基板１０４の上方に位置付けられたメモリセルの第１のアレイ又はデッキ１０５と、第１のアレイ又はデッキ１０５の上にあるメモリセルの第２のアレイ又はデッキ１０８とを含み得る。
メモリアレイ１００は、ワード線１１０及びデジット線１１５を含み得る。第１のデッキ１０５及び第２のデッキ１０８のメモリセルは、１つ以上の自己選択メモリセルを各々有し得る。図１に含まれる幾つかの素子は、数表示でラベルが付され、その他の対応する素子はラベルが付されていないが、それらは同じであり、又は同様であると理解されるであろう。
メモリセルのスタックは、第１の誘電体材料１２０、ストレージ素子材料１２５（例えば、カルコゲナイド材料）、第２の誘電体材料１３０、ストレージ素子材料１３５（例えば、カルコゲナイド材料）、及び第３の誘電体材料１４０を含み得る。第１のデッキ１０５及び第２のデッキ１０８の自己選択メモリセルは、幾つかの例では、各デッキ１０５及び１０８の対応する自己選択メモリセルがデジット線１１５又はワード線１１０を共有し得るように、共通の導電線を有し得る。
幾つかの例では、メモリセルは、メモリストレージ素子を含み得るセルに電気パルスを提供することによってプログラミングされ得る。パルスは、第１のアクセス線（例えば、ワード線１１０）若しくは第２のアクセス線（例えば、デジット線１１５）又はそれらの組み合わせを介して提供され得る。幾つかの場合、パルスを提供すると、メモリセルの極性に依存して、イオンがメモリストレージ素子内を移動し得る。したがって、メモリストレージ素子の第１の側又は第２の側に対するイオンの濃度は、第１のアクセス線と第２のアクセス線との間の電圧の極性に少なくとも部分的に基づき得る。幾つかの場合、非対称形状のメモリストレージ素子は、より広い面積を有する素子の部分においてイオンをより密集させ得る。メモリストレージ素子のある部分は、より高い抵抗率を有し得、したがって、メモリストレージ素子の他の部分よりも高閾値電圧を生じさせ得る。イオン移動のこの説明は、本明細書に説明する結果を実現するための自己選択メモリセルのメカニズムの一例を表す。メカニズムのこの例は、限定的とみなすべきではない。この開示は、本明細書に説明する結果を実現するための自己選択メモリセルのメカニズムの他の例をも含む。
メモリアレイ１００のアーキテクチャは、幾つかの場合、メモリセルがワード線１１０とデジット線１１５との間のトポロジカルなクロスポイントで形成される垂直クロスポイントアーキテクチャと称され得る。そうしたクロスポイントアーキテクチャは、他のメモリアーキテクチャと比較して製造コストが低く、比較的高密度のデータストレージを提供し得る。例えば、クロスポイントアーキテクチャは、他のアーキテクチャと比較して面積が削減され、その結果、メモリセル密度が増加したメモリセルを有し得る。
図１の例は２つのメモリデッキ１０５及び１０８を示しているが、他の構成が可能である。幾つかの例では、自己選択メモリセルの単一のメモリデッキが基板１０４の上方に構築され得、これは２次元メモリと称され得る。幾つかの例では、メモリセルの３つ又は４つのメモリデッキが、３次元クロスポイントアーキテクチャにおいて同様の方法で構成され得る。
メモリアレイ１００は、グリッド又はジグザグパタ－ンで配置されたコンタクトのセットを有する基板１０４を含み得る。幾つかの場合、コンタクトのセットは、基板を通って拡張し得、メモリアレイ１００のアクセス線と結合し得る。メモリアレイ１００は、（例えば、２つのデッキ１０５及び１０８の上方に位置付けられた）追加の基板１０４を含み得る。追加の基板１０４は、（例えば、基板を通って拡張する）コンタクトのセットを有し得、メモリアレイ１００のアクセス線と結合され得る。
メモリアレイ１００は、基板材料上の第１の絶縁性材料上に形成された第２の絶縁性材料によって相互に分離された導電性材料のプレーンのセットを含み得る。導電性材料のプレーンのセットの各々は、その中に形成された凹部のセットを含み得る。プレーンのセットは、例えば、同じデッキ（例えば、メモリデッキ１０５、メモリデッキ１０８）上の１つ以上のワード線１１０に対応するワード線プレ－トは、スタック堆積処理ステップ中のエッチングのために犠牲層（例えば、コンフォ－マル層）を使用し、セル画定後にコンフォ－マル層を除去し、コンフォ－マル層をより導電性の高い材料と置換することによる置換プロセスによって得られ得る。
導電性ピラーのセットは、導電性材料及び基板のプレーンのセットに対して実質的に垂直に拡張するように開口部内に形成され得る。導電性ピラーのセットは、ピラー対のセットに分割され得る。ピラーの対の各ピラーは、導電性コンタクトの異なる１つに結合され得る。幾つかの場合、ピラーの対の各ピラーは、基板１０４上の導電性コンタクトに結合され得る。追加的又は代替的に、ピラーの各対の一方のピラーは、基板１０４上の導電性コンタクトに結合され得、ピラーの各対の他方のピラーは、（例えば、メモリデッキ１０５及び１０８の上方に位置付けられた）異なる基板１０４上の導電性コンタクトに結合され得る。
幾つかの例では、メモリデッキ１０５及び１０８は、論理状態を蓄積するように構成されたカルコゲナイド材料を含み得る。例えば、メモリデッキ１０５及び１０８のメモリセルは、自己選択メモリセルの例であり得る。カルコゲナイド材料は、凹部のセットの各個別の１つ内のカルコゲナイド材料がピラーの対のセットの１つのピラーと少なくとも部分的に接触するように、凹部のセット内に形成され得る。
図２Ａ～図２Ｆは、本明細書に開示するような例に従った積み重ねられたメモリデバイスを形成するために実施され得る一連のステップ又はプロセス中の例示的なメモリアレイ２００－ａ、２００－ｂ、２００－ｃ、及び２００－ｄの様々な図を示す。具体的には、図２Ａ～図２Ｆには、ワード線プレーンを形成し、犠牲層及び絶縁性材料を堆積するプロセスが示されている。
図２Ａは、例示的なメモリアレイ２００－ａの側面図を示す。図２Ｂは、図２Ａに説明したものに続くプロセスステップ中の図２Ａの切断線Ａ－Ａ′に沿った例示的なメモリアレイ２００－ｂの上面図を示す。図２Ｃは、図２Ｂの切断線Ｂ－Ｂ′に沿って取られた（例えば、図２Ｂに示したような）メモリアレイ２００－ｂの断面図を示す。図２Ｄは、図２Ｂ及び図２Ｃに説明したものに続くプロセスステップ中の図２Ｂの切断線Ｂ－Ｂ′に沿って取られたメモリアレイ２００－ｃの断面図を示す。図２Ｅは、図２Ｄに説明したものに続くプロセスステップ中の図２Ｂの切断線Ｂ－Ｂ′に沿って取られたメモリアレイ２００－ｄの断面図を示す。図２Ｆは、図２Ｅの切断線Ａ－Ａ′に沿った（例えば、図２Ｄに示したような）例示的なメモリアレイ２００－ｄの上面図を示す。
図２Ａは、本明細書に開示するような例に従った例示的なメモリアレイ２００－ａの側面図を説明し、例えば、メモリアレイ２００－ａは、ＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トし得る。メモリアレイ２００－ａは、基板１０４－ａ又は１０４－ｂを通って拡張する導電性コンタクト２３５のセットを含み得る。メモリアレイ２００－ａは、材料２４０及び絶縁性材料２４５（例えば、絶縁性材料層、誘電体層）の交互層を更に含み得る。幾つかの場合、材料２４０は、（例えば、導電層を形成するための）導電性材料であり得る。他の場合では、材料２４０は、（例えば、絶縁性材料２４５とは異なる）犠牲絶縁性材料であり得る。
基板１０４は、誘電体膜等の誘電体材料であり得る。導電性コンタクト２３５のセットの単一の導電性コンタクトは、任意の単一の垂直ピラー（例えば、デジット線）をトランジスタ（例えば、選択トランジスタ又はデジット線セレクタ）と結合するように構成され得る。
幾つかの例では、導電性コンタクト２３５は、基板１０４－ａ及び１０４－ｂの両方内に形成され得る。例えば、導電性コンタクト２３５－ａは、（例えば、デジット線に対応する）ピラーの対の第１のピラーをトランジスタに結合し得る。導電性コンタクト２３５－ｃは、ピラーの対の第２のピラーをトランジスタに結合し得る。導電性コンタクト２３５－ｂ及び導電性コンタクト２３５－ｄは、ピラーの第２の対の１つのピラーをトランジスタに各々結合し得る。追加的又は代替的に、導電性コンタクト２３５の各々は、基板１０４－ｂを通って拡張し得る（例えば、導電性コンタクト２３５－ｃ及び２３５－ｄは、基板１０４－ｂを通って形成され得る）。例えば、導電性コンタクト２３５－ａは、ピラー対の第１のピラーをトランジスタに結合し得、コンタクト２３５－ｂは、ピラーの対の第２のピラーをトランジスタに結合し得る。
導電性コンタクト２３５のセットは、グリッドパタ－ンで配置され得る。幾つかの例では、導電性コンタクト２３５のセットの個別の１つは、最大８つの他の導電性コンタクト２３５によって取り囲まれ得る。追加的又は代替的に、導電性コンタクト２３５のセットは、互い違いのパタ－ン又は六角形のパタ－ンで配置され得る。例えば、導電性コンタクト２３５のセットの個別の１つは、最大６つの他の導電性コンタクト２３５によって取り囲まれ得る。
メモリアレイ２００－ａはまた、絶縁性材料２４５の積み重ねられたプレーンのセットと、材料２４０の積み重ねられたプレーン（例えば、ワード線プレーン又はワード線プレ－ト）のセットとを含み得、材料２４０は、導電性材料又は（例えば、図２Ａに説明したものに続くプロセスステップ中に導電性材料に置換される）絶縁性材料であり得る。材料２４０の積み重ねられたプレーンは、絶縁性材料２４５のプレーンのセットによって相互にｚ方向に分離され（例えば、垂直に分離され）得る。例えば、第２の絶縁性材料２４５の第１のプレーン（底部プレーン）が基板１０４－ｂのプレーン上に形成され（例えば、堆積され）得、その後、材料２４０のプレーンが第２の絶縁性材料２４５の第１のプレーン上に形成され得る。幾つかの例では、第１の絶縁性材料２４５の層は、基板１０４－ｂ上に堆積し得る。幾つかの例では、材料２４０は、導電性炭素の層又は活性材料と適合可能なその他の導電層であり得る。幾つかの例では、材料２４０は、保護バリアを通じて活性材料によって分離された導電層を含み得る。材料２４０の各層は、少なくとも１つのワード線プレ－トとして機能するように構成され得る。幾つかの例では、材料２４０及び絶縁性材料２４５は、交互層等の層のセットを形成する。
或いは、材料２４０は犠牲絶縁性材料であり得る。ここで、メモリアレイ２００－ａは、犠牲絶縁性材料２４０の積み重ねられたプレーンのセットと、絶縁性材料２４５の積み重ねられたプレーンのセットとを含み得る。犠牲絶縁性材料２４０は、絶縁性材料２４５とは異なる材料（例えば、夫々、酸化物材料と窒化物材料と）であり得る。図２Ａに説明したものに続くプロセスステップ中、犠牲絶縁性材料２４０は除去され得、導電性材料（例えば、導電性炭素の層又は活性材料と適合可能なその他の導電層）によって置換され得る。
第２の絶縁性材料２４５の追加のプレーンは、図２Ａに説明するように交互の方法で材料２４０上に形成され得る。第２の絶縁性材料２４５は、誘電膜又は層等の誘電体材料であり得る。幾つかの例では、第２の絶縁性材料２４５及び基板１０４－ａは、同じタイプの絶縁性材料であり得る。本明細書に開示する絶縁性材料の例は、酸化シリコン等の誘電体材料を含むが、これに限定されない。
材料２４０のプレーンのセットの各個別の１つは、メモリアレイ２００－ａの異なるレベルにあり（例えば、該レベルを形成し）得る。メモリセルを形成する材料の個々のプレーンは、３Ｄメモリアレイ２００－ａのデッキと称され得る。材料２４０（例えば、導電性材料）は、とりわけ、金属（若しくは半金属）材料又はドープされたポリシリコン材料等の半導体材料を含み（例えば、それらで形成され）得る。幾つかの例では、材料２４０は導電性炭素のプレーンであり得る。
材料２４０の６つのプレーン及び第２の絶縁性材料２４５の７つのプレーンが図２Ａに示されている。第２の絶縁性材料２４５の第７のプレーンは、メモリアレイ２００－ａの最上層であり得る。材料２４０及び第２の絶縁性材料２４５のプレーンの量は、図２Ａに説明した量に限定されない。材料２４０及び第２の絶縁性材料２４５は、６つを超えるデッキ又は６つ未満のデッキに配置され得る。
図２Ｂは、図２Ａの切断線Ａ－Ａ′に沿ったメモリアレイ２００－ｂの上面図を示す。図２Ｂは、メモリアレイ２００－ｂの材料２４０（例えば、導電性材料、絶縁性材料）及び第２の絶縁性材料２４５の交互のプレーンを通るトレンチ２５０の形成を示す。トレンチ２５０は、トレンチ２５０の底部で基板１０４及び（図２Ａに以前に示した）導電性コンタクト２３５を露出させ得る。トレンチ２５０は、上から下にエッチングされ得、直線形状にエッチングされ得る。幾つかの場合、トレンチ２５０は、トレンチ２５０内に凹部を形成するために垂直及び水平エッチングプロセスの組み合わせによって形成され得る。エッチングプロセス及び凹部について追加の詳細は、図２Ｃを参照して示され、説明される。トレンチ２５０は、材料２４０の各プレーン（例えば、ワード線プレーン、導電層）上で実質的に平行な方向に拡張する開口部のセットを形成し得る。
図２Ｃは、図２Ｂの線Ｂ－Ｂ′に沿って取られたメモリアレイ２００－ｂの側面図を示す。メモリアレイ２００－ｂは、メモリアレイ２００－ｂのプレーンの各々において、材料２４０（例えば、導電性材料、絶縁性材料）内に凹部２１５のセットを形成することを説明する。例えば、トレンチ２５０の側壁２９０及び２９１に凹部２１５のセットを等方的な方法で形成するために、選択的エッチング動作が実施され得る。幾つかの例では、トレンチ２５０は、第２の側壁２９１から隔離した第１の側壁２９０を含み、第１の絶縁性材料２４５によって形成された第１の側壁２９０の第１の部分２９２は、第１の絶縁性材料２４５によって形成された第２の側壁２９１の第１の部分２９３から第１距離だけ隔離される。第１の材料２４０によって形成された第１の側壁２９０の第２の部分２９４は、第１の材料２４０によって形成された第２の側壁２９１の第２の部分２９４から、第１の距離よりも大きい第２の距離だけ隔離され得る。幾つかの例では、第１の材料２４０によって形成されたトレンチ２５０の側壁２９０及び２９１の部分は、第１の絶縁性材料２４５によって形成されたトレンチ２５０の側壁２９０及び２９１の部分に対して凹んでいる。
エッチング動作は、１つ以上の垂直エッチングプロセス（例えば、異方性エッチングプロセス若しくはドライエッチングプロセス又はそれらの組み合わせ）若しくは水平エッチングプロセス（例えば、等方性エッチングプロセス）又はそれらの組み合わせを含み得る。例えば、垂直エッチングプロセスは、基板１０４－ｂと１つ以上の導電性コンタクト２３５を露出させるためにトレンチ２５０を垂直にエッチングするために実施され得、水平エッチングプロセスは、少なくとも１つの材料２４０内に少なくとも１つの凹部２１５を形成するために使用され得る。エッチングパラメ－タは、材料２４０が例えば、第２の絶縁性材料２４５よりも速くエッチングされるように選択され得る。
図２Ｄは、図２Ｂの線Ｂ－Ｂ′に沿って取られたメモリアレイ２００－ｂの側面図を示す。メモリアレイ２００－ｃは、コンフォ－マル材料２２０（例えば、犠牲材料又は犠牲層）を形成することを説明する。コンフォ－マル材料２２０は、メモリアレイ２００－ｃのトレンチ２５０中に堆積し得る。コンフォ－マル材料２２０は、コンフォ－マル材料２２０をコンフォ－マルに堆積させることによって図２Ｃに示すように凹部２１５内に形成され得る。コンフォ－マル材料２２０は、（例えば、基板１０４－ｂ及びコンタクト２３５と接触する）各トレンチ２５０の第１の側壁２９０、第２の側壁２９１、及び底壁２９５と接触する。図２Ｄは、トレンチ２５０の側壁上（例えば、トレンチ２５０に面する異なる層内の第２の絶縁性材料２４５及び材料２４０の表面上）に形成されたコンフォ－マル材料２２０を示しているが、例はそのように限定されない。例えば、コンフォ－マル材料２２０は、幾つかの場合、異なる層の材料２４０（例えば、導電性材料、絶縁性材料）内の凹部２１５のセットに制限され得る。幾つかの場合、コンフォ－マル材料２２０は、コンフォ－マル層又は犠牲層と称され得る。
幾つかの場合、コンフォ－マル材料２２０の形成に続いてエッチング動作が実施され得る。エッチング動作では、コンフォ－マル材料２２０は、開口部又はトレンチ２５０を形成するためにエッチングされ得る。エッチング動作は、コンフォ－マル材料２２０の表面（例えば、トレンチ２５０に面する表面）が第２の絶縁性材料２４５の表面（例えば、トレンチ２５０に面する表面）から隔離されることをもたらし得る。幾つかの場合、エッチング動作は、コンフォ－マル材料２２０の表面（例えば、トレンチ２５０に面する表面）が第２の絶縁性材料２４５の表面（例えば、トレンチ２５０に面する表面）と凡そ同一平面にあることをもたらし得、それによってトレンチの連続した側壁を形成する。エッチング動作は更に、（例えば、トレンチ２５０の底壁２９５からコンフォ－マル材料２２０を除去して）基板１０４－ｂ及びコンタクト２３５が露出されることをもたらし得る。本明細書に説明するエッチング動作は、垂直エッチングプロセス（例えば、異方性エッチングプロセス若しくはドライエッチングプロセス又はそれらの組み合わせ）又は水平エッチングプロセス（例えば、等方性エッチングプロセス）であり得る。例えば、トレンチ２５０を垂直にエッチングするために垂直エッチングプロセスが実施され得、第１の材料２４０（例えば、第１の導電性材料２４０、犠牲絶縁性材料２４０）内に少なくとも１つの凹部を形成するために水平エッチングプロセスが使用され得る。
図２Ｅは、図２Ｂの線Ｂ－Ｂ′に沿って取られたメモリアレイ２００－ｂの側面図を示す。メモリアレイ２００－ｄは、メモリアレイ２００－ｄのコンフォ－マル材料２２０の上のトレンチ２５０内に誘電体材料２１８を堆積させることを説明する。誘電体材料２１８はコンフォ－マル材料２２０に接触し得る。誘電体材料２１８は１つ以上のコンタクト２３５に更に接触し得る。誘電体材料２１８及びコンフォ－マル材料２２０は、トレンチ２５０を充填するように協働し得る。幾つかの場合、誘電体材料２１８は、絶縁性材料の一例である。幾つかの例では、コンフォ－マル材料２２０は、誘電体材料２１８と同一平面を形成するように選択的にエッチングバックされ得る。凹部の深さは、所望の厚さに依存して画定され得る。
図２Ｆは、図２Ｅの切断線Ａ－Ａ′に沿った例示的なメモリアレイ２００－ｄの上面図を示す。図２Ｆは、誘電体材料２１８がトレンチ２５０のセット中に堆積した後のメモリアレイ２００－ｄを説明する。メモリアレイ２００－ｄのトレンチ２５０の各々は、コンフォ－マル材料２２０でライニングされ、誘電体材料２１８で充填される。トレンチ２５０は、図２Ｅに示すように、材料２４０（例えば、導電性材料２４０、犠牲絶縁性材料２４０）の層の各々を通って拡張し得る。
図３Ａ～図３Ｉは、本明細書に開示するような例に従った積み重ねられたメモリデバイスを形成するために実施され得る一連のステップ又はプロセス中の例示的なメモリアレイ２００－ｅ、２００－ｆ、２００－ｇ、２００－ｈ、及び２００－ｉの様々な図を示す。
図３Ａは、図２Ｆに説明したものに続くプロセスステップ中の例示的なメモリアレイ２００－ｅの上面図の図２Ｆの断面Ｃ－Ｃ′を示す。図３Ｂは、図３Ａの切断線Ｂ－Ｂ′に沿った例示的なメモリアレイ２００－ｅの断面図を示す。図３Ｃ及び図３Ｄは、図３Ａ及び図３Ｂに説明したものに続くプロセスステップ中の例示的なメモリアレイ２００－ｆを説明する。図３Ｃは、例示的なメモリアレイ２００－ｆの上面図の（図２Ｆに説明した）断面Ｃ－Ｃ′を示し、図３Ｄは、図３Ｃの切断線Ｂ－Ｂ′に沿った例示的なメモリアレイ２００－ｆの断面図を示す。図３Ｅ、図３Ｆ、及び図３Ｇは、図３Ｃ及び図３Ｄに示されたものに続くプロセスステップ中の例示的なメモリアレイ２００－ｇを説明する。図３Ｅは、（例えば、図３Ｄの切断線Ａ－Ａ′に沿った）例示的なメモリアレイ２００－ｇの上面図の（図２Ｆに説明した）断面Ｃ－Ｃ′を示す。図３Ｆは、例示的なメモリアレイ２００－ｇの上面図を示し、図３Ｇは、図３Ｅの切断線Ｂ－Ｂ′に沿った例示的なメモリアレイ２００－ｇの断面図を示す。図３Ｈは、図３Ｅ、図３Ｆ、及び図３Ｇに示したものに続くプロセスステップ中の例示的なメモリアレイ２００－ｈの上面図の図３Ｆの断面Ｃ－Ｃ′を示す。図３Ｉは、本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする例示的なメモリアレイを説明する。
図３Ａは、例示的なメモリアレイ２００－ｅの上面図の図２Ｆの断面Ｃ－Ｃ′を示す。例示的なメモリアレイ２００－ｅは、図２Ｅ及び２Ｆに説明したものに続く処理ステップ中の図２Ｆに示したような例示的メモリアレイ２００－ｄの断面－Ｃ′を示し得る。開口部３６０は、誘電体材料２１８及び／又はコンフォ－マル材料２２０の一部分をエッチング除去することによってトレンチ２５０内に形成され得る。開口部３６０は、開口部３６０の形成がコンタクト２３５の内の１つの少なくとも一部分を露出させるように、コンタクト２３５の内の１つ以上の上方に位置付けられ得る。開口部３６０とコンタクト２３５との間の関係についての更なる詳細は、図３Ｂを参照して示され、説明される。幾つかの場合、例示的なメモリアレイ２００－ｅは開口部３６０のセットを含み得る。例えば、開口部のセットは、トレンチ２５０の各々に沿って間隔を空けて形成され得る。トレンチ２５０内の開口部３６０の各々は、誘電体材料２１８によってトレンチ２５０内の他の開口部から分離され得る。開口部３６０を形成するためのエッチングプロセスは垂直エッチングプロセスであり得る。幾つかの例では、エッチング動作は、例えば、開口部３６０が形成されていない場合、コンフォ－マル材料３２０の全ての部分をエッチング除去しなくてもよい。
図３Ｂは、図３Ａの線Ｂ－Ｂ′に沿って取られたメモリアレイ２００－ｅの側面図を示す。図３Ｂに示すように、プレーンの各々の材料２４０内に凹部２１５のセットが形成され得る。凹部２１５のセットは、（例えば、図３Ａを参照して論じたように）開口部３６０の形成中に形成され得る。例えば、完全に又は部分的に等方的な方法で凹部２１５のセットを形成するために選択的エッチング動作が実施され得る。エッチング化学物質は、材料２４０に選択的に到達するように選択され得る。コンタクト２３５は、トレンチ２５０内に開口部３６０を形成することによって露出され得る。
図３Ｃは、本明細書に開示するような例に従った例示的なメモリアレイ２００－ｆの図２Ｆに説明した断面Ｃ－Ｃ′の上面図を示す。上面図は、図３Ｂの切断線Ａ－Ａ′に沿って取られた図であり得る。例示的なメモリアレイ２００－ｆは、例示的なメモリアレイ２００－ｅによって図３Ａ及び図３Ｂに説明した処理ステップに続いて形成され得る。図３Ｃに示すように、開口部３６０内にストレージ素子材料３６５が形成され得る。幾つかの場合、ストレージ素子材料３６５は、材料２４０の各側壁に接触するように拡張し得る。ストレージ素子材料３６５は、コンフォ－マル材料２２０及び誘電体材料２１８に更に接触し得る。（例えば、開口部３６０内にストレージ素子材料３６５を堆積させることによって）開口部３６０内にストレージ素子材料３６５を形成することは、開口部３６０のサイズを減少させ得る。
ストレージ素子材料３６５は、自己選択ストレージ素子材料（例えば、選択デバイス及びストレージ素子の両方として機能し得る材料）として機能し得る、カルコゲナイド合金及び／又はガラス等のカルコゲナイド材料の一例であり得る。例えば、ストレージ素子材料３６５は、プログラミングパルス等の印加電圧に応答し得る。閾値電圧未満の印加電圧の場合、ストレージ素子材料３６５は非導電状態（例えば、“オフ”状態）のままであり得る。或いは、閾値電圧よりも大きい印加電圧に応答して、ストレージ素子材料３６５は、導電状態（例えば、“オン”状態）に入り得る。
図３Ｄは、図３Ｃの線Ｂ－Ｂ′に沿って取られたメモリアレイ２００－ｆの側面図を示す。ストレージ素子材料３６５は、ストレージ素子材料３６５をトレンチ２５０中にコンフォ－マルに堆積させることによって、凹部２１５のセット内に形成され得る。ストレージ素子材料３６５は、コンフォ－マル材料３２０のエッチングによって露出したトレンチ２５０の側壁２９０及び２９１並びに底壁２９５に接触するように堆積し得る。ストレージ素子材料３６５がトレンチ２５０の底壁２９５に接触する場合、ストレージ素子材料３６５は、露出したコンタクト２３５を覆う。ストレージ素子材料３６５は最上層３６６を含み得る。
図３Ｅは、（例えば、切断線Ａ－Ａ′に沿った）例示的なメモリアレイ２００－ｇの上面図の（図２Ｆに説明した）断面Ｃ－Ｃ′を示す。エッチング動作は、例示的なメモリアレイ２００－ｇを生成するために、図３Ｃ及び図３Ｄに示した例示的なメモリアレイ２００－ｆに対して実施され得る。エッチング動作は、（例えば、ストレージ素子材料３６５を含む）ストレージ素子コンポーネントを創出するために、ストレージ素子材料３６５の一部分を除去し得る。ストレージ素子材料３６５のストレージ素子コンポーネントの各々は、材料２４０（例えば、導電性材料２４０）の層と接触し得る。幾つかの例では、コンフォ－マル材料２２０の一部分は、ストレージ素子材料３６５のストレージ素子コンポーネントの両側に設置され得る。ストレージ素子材料３６５のエッチングは、開口部３６０によってストレージ素子材料３６５のストレージ素子コンポーネントを分離し得る。ストレージ素子コンポーネントは、メモリアレイ２００－ｇ（及びメモリアレイ２００－ｇに続く処理ステップによって形成されるメモリアレイ２００）がデータを蓄積することを可能にし得る。すなわち、ストレージ素子コンポーネントは、ストレージ素子材料３６５を含み得、論理状態（例えば、論理値Ｏ′又は論理値′）を蓄積するように構成され得る。
ストレージ素子コンポーネントは、プログラミング閾値を満たすパルス（例えば、プログラミングパルス）を印加することによって目標状態にプログラミングされ得る。プログラミングパルスの振幅、形状、又はその他の特徴は、ストレージ素子材料３６５に目標状態を示させるように構成され得る。例えば、プログラミングパルスを印加した後、ストレージ素子コンポーネントのイオンはストレージ素子全体に再分配され得、それによって、読み出しパルスが印加された場合に検出されるメモリセルの抵抗を変更する。幾つかの場合、ストレージ素子コンポーネントの閾値電圧は、プログラミングパルスを印加することに基づいて変化し得る。
ストレージ素子コンポーネントによって蓄積された状態は、読み出しパルスをストレージ素子コンポーネントに印加することによってセンシングされ得、検出され得、又は読み出され得る。読み出しパルスの振幅、形状、又はその他の特徴は、ストレージ素子コンポーネント上に如何なる状態が蓄積されているかをセンスコンポーネントが判定することを可能にするように構成され得る。例えば、幾つかの場合、読み出しパルスの振幅は、ストレージ素子コンポーネントが第１の状態では“オン”状態にあるであろう（例えば、電流が材料を通って伝導する）が、第２の状態では“オフ”状態にあるであろう（例えば、殆ど又は全く電流が材料を通って伝導しない）レベルにあるように構成される。
幾つかの場合、ストレージ素子コンポーネントに印加される（プログラミングであるか読み出しであるかにかかわらない）パルスの極性は、実施されている動作の結果に影響を与え得る。例えば、ストレージ素子コンポーネントが第１の状態を蓄積する場合、第１の極性の読み出しパルスは、ストレージ素子コンポーネントが“オン”状態を示すことをもたらし得る一方、第２の極性の読み出しパルスは、ストレージ素子コンポーネントが“オフ”状態を示すことをもたらし得る。このことは、状態を蓄積している場合に、ストレージ素子コンポーネント内のイオン又はその他の材料の非対称分布が原因で発生し得る。同様の原理が、プログラミングパルス及びその他のパルス又は電圧に適用される。
ストレージ素子コンポーネントとして機能し得るカルコゲナイド材料の例は、カルコゲナイド材料の中でもとりわけ、Ｉｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７等のインジウム（Ｉｎ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＩＳＴ）材料、及びＧｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７等のゲルマニウム（Ｇｅ）－アンチモン－（Ｓｂ）－テルル（Ｔｅ）（ＧＳＴ）材料を含み、実例として、動作中に相を変化させない合金（例えば、セレンベ－スのカルコゲナイド合金）を含む。更に、カルコゲナイド材料は、少量の濃度のその他のド－パント材料を含み得る。カルコゲナイド材料の他の例は、テルル－ヒ素（Ａｓ）－ゲルマニウム（ＯＴＳ）材料、Ｇｅ、Ｓｂ、Ｔｅ、シリコン（Ｓｉ）、ニッケル（Ｎｉ）、ガリウム（Ｇａ）、Ａｓ、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、インジウム（Ｉｎ）、セレン（Ｓｅ）、酸素（Ｏ）、硫黄（Ｓ）、窒素（Ｎ）、炭素（Ｃ）、イットリウム（Ｙ）、及びスカンジウム（Ｓｃ）材料、並びにそれらの組み合わせを含み得る。本明細書で使用するとき、ハイフンでつながれた化学組成表記は、特定の混合物又は化合物に含まれる元素を指し示し、指し示された元素を含む全ての化学量論を表すことを意図している。幾つかの例では、カルコゲナイド材料は、カルコゲナイドガラス又はアモルファスカルコゲナイド材料であり得る。幾つかの例では、主にセレン（Ｓｅ）、ヒ素（Ａｓ）、及びゲルマニウム（Ｇｅ）を有するカルコゲナイド材料はＳＡＧ合金と称され得る。幾つかの例では、ＳＡＧ合金はシリコン（Ｓｉ）を含み得、そうしたカルコゲナイド材料はＳｉＳＡＧ合金と称され得る。幾つかの例では、カルコゲナイドガラスは、水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）、塩素（Ｃｌ）、又はフッ素（Ｆ）等の追加の元素を、各々原子又は分子の形態で含み得る。幾つかの例では、導電率は、様々な化学種を使用したド－ピングを通じて制御され得る。例えば、ド－ピングすることは、第３族（例えば、ホウ素（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）等）又は第４族（スズ（Ｓｎ）、炭素（Ｃ）、シリコン（Ｓｉ）等）元素を組成物に組み込むことを含み得る。
図３Ｆは、図３Ｄの切断線Ａ－Ａ′に沿った例示的なメモリアレイ２００－ｇの上面図を示す。図３Ｆは、図３Ｅに説明した断面Ｃ－Ｃ′を含む。例示的なメモリアレイ２００－ｇはトレンチ２５０のセットを示す。トレンチ２５０の各々は、ストレージ素子材料３６５のストレージ素子コンポーネントのセットを含む。ストレージ素子コンポーネントのセットは、開口部３６０及び誘電体材料２１８によって他のストレージ素子コンポーネントから分離され得る。ストレージ素子コンポーネントは、コンフォ－マル材料２２０と接触し得る。
図３Ｇは、図３Ｆの線Ｂ－Ｂ′に沿って取られたメモリアレイ２００－ｇの側面図を示す。エッチング動作は、ストレージ素子材料３６５の表面（例えば、トレンチ２５０に面する表面）が絶縁性材料２４５の層の表面（例えば、トレンチ２５０に面する表面）と凡そ同一平面上にあるように（例えば、図３Ｃ及び図３Ｄを参照して論じたような）ストレージ素子材料３６５を形成することに続いて実施され得る。ストレージ素子材料３６５のエッチングは、連続的な側壁を形成し得、図３Ｄに示したようなストレージ素子材料３６５の最上層３６６を除去し得る。ストレージ素子材料３６５のエッチングはまた、基板１０４－ｂ内のコンタクト２３５を露出させ得る。
凹部内に位置付けられたストレージ素子材料３６５の部分は、ストレージ素子コンポーネントに対応し得る。各凹部において、ストレージ素子材料３６５の各ストレージ素子コンポーネントは、単一の導電性材料２４０（例えば、ストレージ素子材料３６５のセルに隣接して設置された単一の導電性材料２４０）と、少なくとも２つの誘電体層（例えば、ストレージ素子材料３６５のストレージ素子コンポーネントの最上部に設置された最上部絶縁性材料２４５、及びストレージ素子材料３６５のストレージ素子コンポーネントの底部に設置された底部絶縁性材料２４５）とに接触し得る。幾つかの場合、ストレージ素子材料３６５の各ストレージ素子コンポーネントは単一の材料２４０に接触し得る。ここで、材料２４０は、その後（例えば、図３Ｇに説明したものに続くプロセスステップ中に）除去され得、導電性材料によって置換され得る。ストレージ素子材料３６５のエッチングは、ストレージ素子材料３６５のストレージ素子コンポーネントを露出させ得る。ストレージ素子材料３６５のエッチングは、基板１０４－ｂ内のコンタクト２３５をも露出させ得る。
図３Ｈは、図３Ｅ、図３Ｆ、及び図３Ｇに説明したものに続くプロセスステップ中の例示的なメモリアレイ２００－ｈの上面図の（図３Ｆに説明した）断面Ｃ－Ｃ′を説明する。図３Ｈに示すように、開口部３６０中に導電性材料３７０が堆積する。導電性材料３７０は、第１の基板（例えば、図２Ｃを参照して説明したような基板１０４－ａ）から第２の基板（例えば、基板１０４－ｂ）まで拡張する導電性ピラーを形成し得る。幾つかの実装では、導電性材料３７０は、図３Ｇに示したように、絶縁性材料層２４５及びストレージ素子材料３６５の層の少なくとも一部分に接触する。幾つかの例では、導電性材料３７０は活性材料と適合する。導電性材料３７０は、均一な導電性材料（例えば、コンフォ－マル導電性材料）、又は内部材料を有するバリア層（例えば、バリア層が導電性材料を取り囲む場合）であり得る。
導電性材料３７０がバリア層及び内部材料を含む場合、開口部３６０中にバリア材料が堆積し得る。幾つかの実装では、バリア材料は、図３Ｇに示したように絶縁性材料２４５及びストレージ素子材料３６５の少なくとも一部分と接触し得る。幾つかの例では、バリア材料は活性材料と適合され得る。バリア材料は、導電性材料（例えば、コンフォ－マル導電性材料）、又は導電性材料を有するバリア層であり得る。例えば、バリア材料は酸化アルミニウムを含み得る。内部材料は、導電性ピラーを形成するために（例えば、バリア材料と接触するように）開口部３６０内に堆積し得る。内部材料は、とりわけ、金属（若しくは半金属）材料、又はドープされたポリシリコン材料等の半導体材料であり得る。しかしながら、その他の金属、半金属、又は半導体材料が金属材料又は誘電体材料として使用され得る。
導電性材料３７０は、ストレージ素子材料３６５で形成された第１及び第２のストレージ素子コンポーネントに接触し得る。開口部３６０のセットの各個別の１つ内に形成された（例えば、導電性材料３７０の）ピラーは、材料２４０及び絶縁性材料２４５の交互のプレーンに実質的に直交して拡張するように配置され得る。開口部３６０のセットの各個別の１つ内に形成されたストレージ素子材料３６５及び導電性ピラーは、実質的に正方形の形状に形成され得る。本開示の例は、正確な又は準正確な正方形の形状に限定されない。実例として、ストレージ素子材料３６５及び導電性ピラーは、円形又は楕円形を含む任意の形状で形成され得る。
図３Ｉは、本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする例示的なメモリアレイ２００－ｉを説明する。図３Ｉに示したメモリデバイスの構成において、導電性材料のピラー３７０は、同じ基板１０４－ｂ上のコンタクト２３５に接触する。基板１０４－ｂは、導電性材料３７０のピラーの下方に位置付けられるように示されているが、幾つかの他の場合では、コンタクト２３５は、導電性材料３７０のピラーの上方に位置付けられた基板１０４－ａを通って形成され得る。
コンタクト２３５は、導電性材料３７０で形成されたピラーを、選択トランジスタ等の追加の選択素子に結合し得る。例えば、コンタクト２３５は、ピラー（例えば、デジット線）を、基板１０４－ｂの下方のピラー選択層内に形成されたＮＭＯＳ ＴＦＴ３０５に結合し得る。幾つかの例（図示せず）では、ピラー選択層はメモリ層の上方にあり得、例えば、ＴＦＴはデジット線の上方から接触し得る。２つの構成の組み合わせも可能であり、例えば、デジット線の選択が一部は上方からで、一部は下方からであり得るように、幾つかのＴＦＴはメモリ層の下方にあり得、幾つかはメモリ層の上にあり得る。ＮＭＯＳ ＴＦＴ３０５の詳細は以下に説明されるであろう。ピラー選択層の上方の部分は、メモリセルの垂直３Ｄメモリアレイが設置されるメモリ層を形成し得る。トランジスタ３０５は、規則的なマトリックスで形成されたデジット線セレクタであり得る。トランジスタ３０５は、アクセス動作（例えば、読み出し動作、書き込み動作、リフレッシュ動作）中の様々な時間にピラー（例えば、デジット線）を選択的に結合又は絶縁するように位置付けられ得る。トランジスタ３０５を活性化することは、ストレージ素子材料３６５で形成されたストレージ素子コンポーネントの内の１つのアクセス動作を開始し得る。例えば、トランジスタ３０５を活性化し、材料２４０に電圧を印加する（例えば、ワード線ドライバによって導電性材料に電圧を印加する）ことは、ストレージ素子材料３６５で形成されたストレージ素子コンポーネントにアクセスし得る。
ピラー選択層の下方に周辺回路層が形成され得、周辺回路層内には、例えば、センスアンプ及びデコーディング回路がワード線及びビット線のために配置され得る。
図４Ａ及び図４Ｂは、本明細書に開示するような例に従った積み重ねられたメモリデバイスを形成するために実施され得る一連のステップ又はプロセス中の例示的なメモリアレイ２００－ｊ及び２００－ｋを説明する。
図４Ａは、本明細書に開示するような例に従った例示的なメモリアレイ２００－ｊの上面図を示す。それは、図３Ｇの後に実施され得る一連のステップ又はプロセス中の例示的なメモリアレイ２００－ｊを説明し得る。
導電性ピラーを形成するために、開口部３６０中に導電性材料３７０が堆積し得る。幾つかの場合、ピラーは、導電性材料３７０によって部分的に充填され得、続いて誘電体材料７０５によって充填され得る。幾つかの場合、誘電体材料７０５は誘電体材料２１８と同じであり得る。ピラーは、第１の基板（例えば、基板１０４－ａ）から第２の基板（例えば、基板１０４－ｂ）まで拡張し得る。
導電性材料３７０は、ストレージ素子材料３６５で形成された第１及び第２のストレージ素子コンポーネントに接触し得る。開口部３６０のセットの各個別の１つ内に形成された（例えば、導電性材料３７０及び誘電体材料７０５の）ピラーは、材料２４０及び絶縁性材料２４５の交互のプレーンに実質的に直交して拡張するように配置され得る。
図４Ｂは、本明細書に開示するような例に従った例示的なメモリアレイ２００－ｋの上面図を示す。メモリアレイ２００－ｋは、第２の開口部を形成し、続いて第２の開口部を絶縁性材料７１０で充填した後に形成され得る。幾つかの場合、誘電体材料７０５及び絶縁性材料７１０は同じ材料の例である。トレンチ２５０内の第２の開口部は、導電性材料３７０の一部分をエッチング除去することによって形成され得る。エッチングプロセスは、他の材料の一部分をエッチング除去することを更に含み得る。例えば、エッチングプロセスは、誘電体材料２１８のいくつか（又は全て）をエッチングし得る。エッチングプロセスは、材料２４０及び絶縁性材料２４５の交互のプレーンに対して実質的に直交して発生する垂直エッチングプロセスを含み得る。例えば、エッチングプロセスは、例示的なメモリアレイ２００－ｋの第２の開口部を創出するためのシングルゲート垂直チャネル３Ｄ ｎｏｔ ＡＮＤ（ＳＧＶＣ）技術を含み得る。第２の開口部は、１つ以上のコンタクト２３５を露出させるために、底部基板（例えば、１０４－ｂ）まで拡張し得る。第２の開口部は、（例えば、導電性材料３７０及び誘電体材料７０５を含む）ピラーを、第１のピラー（例えば、サブピラー）と第２のピラー（例えば、サブピラー）とを含むピラーの対に分割し得る。ピラーの対の各サブピラーはデジット線に対応し得る。ピラーの対の各サブピラーのサイズ（例えば、断面積）は、メモリアレイ２００－ｋの動作に影響を与えなくてもよい。すなわち、（例えば、基板１０４－ａ等の第１の基板から基板１０４－ｂ等の第２の基板まで拡張する）ピラーの対の各サブピラーの高さは、比較的低くてもよい（例えば、２マイクロメートル未満であってもよい）。
幾つかの場合、トレンチ２５０は拡張し得、（例えば、誘電体材料２１８によって分離された）第２の開口部のセットを含み得、各開口部はピラーをピラーの対に分割する。絶縁性材料７１０は誘電体材料であり得る。幾つかの場合、絶縁性材料７１０は、誘電体材料２１８と同じ材料であり得る。絶縁性材料７１０は、導電性材料３７０で形成されたピラーに接触し得る。絶縁性材料７１０は、最上部基板（例えば、図２Ａに示した基板１０４－ａ）から底部基板（例えば、図２Ａに示した基板１０４－ｂ）まで拡張し得、したがって、ピラーの対の各サブピラーを絶縁する。絶縁性材料７１０は、絶縁性材料２１８に接触するように更に拡張し得る。ここで、絶縁性材料（例えば、絶縁性材料２１８と組み合わせた絶縁性材料４１０）は、トレンチ２５０の長さに渡って拡張し得る。
絶縁性材料７１０は、ピラー対内のピラーを相互に絶縁し得る。このことは、第１及び第２のストレージ素子コンポーネントが同じ凹部内に位置付けられた場合に、第２のストレージ素子コンポーネント上の第１のストレージ素子コンポーネントへのアクセスの影響を減少させ得る。絶縁性材料７１０は、トレンチ２５０の両側でストレージ素子材料３６５を絶縁し得る。すなわち、絶縁性材料７１０は、トレンチ２５０の第１の側壁に接触する（例えば、ストレージ素子材料３６５で形成された）メモリセルを、トレンチ２５０の第２の側壁に接触するメモリセルから（例えば、電気的に）絶縁し得る。
図５は、本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスをサポ－トする更なる例示的なメモリアレイ２００－Ｉを説明する。具体的には、図５は、デジット線をデジット線セレクタに結合するための構成を説明する。
図５は、メモリアレイ２００－Ｉの断面図を示す。断面図は、図４Ｂの何れかに示したような切断線Ｂ－Ｂ′に沿い得る。図５は、（例えば、ピラーの対の）導電性材料３７０の各ピラーが同じ基板１０４上のコンタクト２３５に接触するメモリデバイスの構成を説明する。基板１０４－ｂは、導電性材料３７０のピラーの下方に位置付けられるように示されているが、幾つかの他の場合では、コンタクト２３５は、導電性材料３７０のピラーの上方に位置付けられた基板１０４－ａを通って形成され得る。
メモリアレイ２００－Ｉは、基板１０４－ｂのコンタクト２３５－ａと接触する導電性材料３７０－ａで形成された第１のピラー（又は第１のサブピラー）を含み得る。コンタクト２３５－ａは、導電性材料３７０－ａで形成されたピラーを、選択トランジスタ等の追加の選択素子に結合し得る。例えば、コンタクト２３５－ａは、第１のピラー（例えば、デジット線）を、基板１０４－ｂの下方のピラー選択層（図５には示さず、図３Ｉに示すものと同様）内に形成されたＮＭＯＳ ＴＦＴ５０５－ａに結合し得る。ＮＭＯＳ ＴＦＴ５０５－ａの詳細は以下に説明されるであろう。ピラー選択層の上方の部分は、メモリセルの垂直３Ｄメモリアレイが設置されるメモリ層（図５には示さず、図３Ｉに示すものと同様）を形成し得る。トランジスタ５０５－ａは、規則的なマトリックスで形成されたデジット線セレクタであり得る。トランジスタ５０５－ａは、アクセス動作（例えば、読み出し動作、書き込み動作、リフレッシュ動作）中の様々な時間にピラー（例えば、デジット線）を選択的に結合又は絶縁するように位置付けられ得る。トランジスタ５０５－ａを活性化することは、ストレージ素子材料３６５で形成されたストレージ素子コンポーネントの内の１つのアクセス動作を開始し得る。例えば、トランジスタ５０５－ａを活性化し、材料２４０－ａに電圧を印加する（例えば、ワード線ドライバによって導電性材料に電圧を印加する）ことは、ストレージ素子材料３６５－ａで形成されたストレージ素子コンポーネントにアクセスし得る。材料２４０－ａは、導電性材料２４０の一例であり得る。幾つかの場合、材料２４０－ａは、導電性材料として（例えば、図２Ａに以前に説明したプロセスステップ中に）スタック上に堆積し得る。幾つかの他の場合、材料２４０－ａは、犠牲絶縁性材料としてスタック上に堆積し得る。後続のプロセスステップにおいて、材料２４０－ａは除去され、導電性材料２４０－ａと置換され得る。
メモリアレイ２００－Ｉは、基板１０４－ｂのコンタクト２３５－ｂと接触する導電性材料３７０－ｂで形成された第２のピラー（又は第２のサブピラー）を更に含み得る。導電性材料３７０－ａで形成されたピラーと導電性材料３７０－ｂで形成されたピラーとはピラーの対であり得る。すなわち、導電性材料３７０－ａで形成されたピラーと導電性材料３７０－ｂで形成されたピラーとは、導電性ピラーがエッチングプロセスによって分割された場合に形成され得る。コンタクト２３５－ｂは、導電性材料３７０－ｂで形成された第２のピラーを、規則的なマトリックスで形成されたデジット線セレクタであり得るトランジスタ（例えば、ＮＭＯＳ ＴＦＴ）５０５－ｂに結合し得る。幾つかの場合、トランジスタ５０５－ｂは、トランジスタ５０５－ａと同じレベル（例えば、同じマトリックスの一部）にあり得る。ＮＭＯＳ ＴＦＴ５０５－ａ及び５０５－ｂの詳細は以下で説明されるであろう。
幾つかの実施形態では、セレクタＴＦＴ５０５－ａ及び５０５－ｂは、メモリ層の両側にあり得、（図５に描写したように）下方から及び上方から（図示せず）個別のサブピラーに接触し得、幾つかの場合、両方のＴＦＴがメモリ層の上方のピラー選択層、例えば、ポリシリコン層内にあり得る。図５には示さず、図３Ｉにしたものと同様である周辺回路層は、ピラー選択層の下方に形成され得、周辺回路層には、例えば、ワード線及びビット線のためにセンスアンプ及びデコーディング回路が配置され得る。
図６は、本明細書に開示するような例に従ったトランジスタ半導体デバイス、実例として、電界効果ＮＭＯＳ薄膜トランジスタ（ＴＦＴ）の一例を説明する。図６は、垂直方向に向けられたビット線部分又はアレイデジット線（図示せず）を選択するために使用され得る２つのＴＦＴ選択デバイス５０４ａ及び５０４ｂを描写する一実施形態の図である。各ＴＦＴ選択デバイス５０４ａ、５０４ｂは、２つのソース／ドレイン（Ｓ／Ｄ）領域を有する。ソース／ドレイン領域は、チャネル領域の両側上にある。ソース／ドレイン領域及びチャネル領域は、一実施形態ではポリシリコンである。ＴＦＴ選択デバイス５０４ａ、５０４ｂは、チャネル領域と上部Ｄとの間の上部接合部と、チャネル領域と下部Ｓとの間の下部接合部とを有する。
ＴＦＴ選択デバイス５０４ａ、５０４ｂの各々は、２つのゲート５０７と、チャネル領域及びＳ／Ｄ領域から各ゲートを分離する誘電体材料５０５とを有する。この誘電体は、ゲート５０７をチャネル領域及びＳ／Ｄ領域から分離するので、ゲート誘電体と称され得る。一実施形態では、ゲート誘電体５０５は、ソース／ドレイン領域及びチャネル領域又は各選択デバイスの側面に沿って拡張する。ゲート誘電体は、チャネル領域及びＳ／Ｄ領域を含むピラー構造体の垂直側壁に沿ってｘ方向に延長され得る。
ゲート誘電体は、幾つかの場合、チャネル領域又はソース／ドレイン領域の何れかからゲートを分離する。この例では、各ゲート５０７は、下部接合部の下方から上部接合部の上方まで垂直方向に拡張する。すなわち、ゲート５０７は、チャネル領域の垂直範囲に直接隣接し、両方のＳ／Ｄ領域の垂直範囲の一部分に直接隣接して形成される。上部ドレインは、垂直方向に向けられたビット線部分又はアレイデジット線に接続され得る。幾つかの実施形態では、ゲート５０７は、ゲート材料を堆積させ、それを選択的に、例えば、異方的に除去して形成され得、例えば、チャネル領域に沿って及び／又はチャネル領域の周りに、ゲート誘電体に隣接するゲート材料のスペ－サ状の構造体を形成する。
酸化物等のギャップ充填誘電体５２０は、隣接する選択デバイス間に絶縁性材料として形成される。幾つかの場合、ＴＦＴ選択デバイス５０４ａ及び５０４ｂは、それらの間で同じゲート５０７を共有し得る。言い換えれば、隣接する選択デバイス５０４ａと５０４ｂとの間にギャップが存在しなくてもよい。
幾つかの場合、ＴＦＴ選択デバイスは、メモリアレイの下方、特に、メモリセルのピラーの下方に規則的なマトリックスで形成され得る。この例では、ｘ方向の隣接するＴＦＴ選択デバイスのピッチは、メモリセルの対応するピッチと一致し得、それは、図７Ａ～図７Ｃを参照して更に説明されるであろう。
図７Ａ～図７Ｃは、本明細書に開示するような例に従った例示的なＮＭＯＳ ＴＦＴセレクタの様々な図を示す。
従来、実例としてピッチが４８ｎｍでチャネル長が１００ｎｍのポリＳｉベ－スのＴＦＴは、最大ドレインバイアスとして１．５Ｖ、最大ゲートバイアスとして３．５Ｖをサポ－トすることが可能であり得、２０μＡのＩＯＮを有し得る。その他の電圧及び／又は電流値が可能である。これは、Ｎ＋Ｓ／ＤインプラントとＮ－チャネルインプラントとを備えた常時空乏型ＭＯＳＦＥＴである。しかしながら、本開示では、Ｖ－３Ｄ ＭＴＸセルの著しく緩和したピッチと首尾一貫して、１０倍を超えるＩＯＮを可能にする並列の少なくとも２つの細長いＴＦＴで構成されたセレクタトランジスタが提案される。この１０倍は、（１１０ｎｍ～２２０ｎｍの）チャネル長の倍化の結果として５倍以上になるであろう。
図７Ａ～図７Ｃに示すように、ストリップ７１０はゲート端子を表し得る。矩形のボックスによって表され得るチャネル領域７２０の一方の側にゲート酸化物を有し、他方の側に別のゲート酸化物を有する２つのゲートがあり得、したがって、ＴＦＴの幅は２倍であり得る。矩形のボックス７２０の下方には、ＴＦＴのソース領域があり得、矩形のボックスはトランジスタチャネルのポリシリコンピラーに物理的に対応する一方、ドレイン領域はピラーに接続される。
言い換えれば、薄膜トランジスタ（ＴＦＴ）のマトリックスには、デジット線毎に１つのＴＦＴトランジスタがデジット線の下方に提供される。薄膜トランジスタ（ＴＦＴ）は、３Ｄメモリアレイの下方のポリシリコン層内に形成される一方、ワード線及びビット線のためのセンスアンプ及びデコーディング回路を備えた周辺回路がマトリックスの下方に形成される。
これらの図７Ａから分かり得るように、トランジスタチャネルは、５０ｎｍに制限された統合距離で１２０ｎｍまで拡張されている。したがって、トランジスタの幅は緩和又は拡張され、（幅が広いので）駆動能力が約５倍であり得、したがってメモリセルに適切な電流を供給することが可能であるように２つのトランジスタは並列に配置されている。
図７Ｂは、ゲート端子のストリップ７３０が正方形の構成でチャネル領域７４０を囲むように形成された代替構成を概略的に示す。
更なる代替として、図７Ｃでは、統合距離を５５ｎｍに削減したまま維持しながら、２つの隣接チャネル領域７２０間でストリップ７５０を２重にした例を示す。
図８Ａ～図８Ｄは、本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイスのメモリセルにアクセスするための様々な図を示す。具体的には、図８Ａ～図８Ｄは、その他の全てを選択解除している間に、単一のＮＭＯＳ ＴＦＴを有する単一のメモリセルを選択することが可能な方法を示す。
これらの図は、ピラー（Ｐ１、・・・、Ｐ９、すなわち、ピラーが読者に向かって垂直に伸びている）の例示的な３×３マトリックスとしてのみ示し、より詳細には、９個のＴＦＴ選択トランジスタの小さなマトリックスには、ピラー毎に１つのＴＦＴがこれらのピラーの底部に提供されている。
図８Ａに示すように、ＧＮＤに短絡することができない非選択のピラーに対するフロ－ティングバイアスの方策が、選択解除のために安全に採用されている。フロ－ティングのままの非選択のピラーの電位は、ピラーとＷＬとの間の容量比によって規定され（選択されていないものは全てＧＮＤにバイアスされ、選択されているものは－３．５Ｖにバイアスされ）、したがって、凡そＧＮＤにある。
図８Ａの左側には、ピラー（Ｐ１、・・・、Ｐ９）の例示的な３×３マトリックスが表されている。各ピラーは、図１のデジット線１１５に対応し得、幾つかの例では、上に説明したように、導電性材料３７０を含み得る。各ピラー（Ｐ１、・・・、Ｐ９）は、ピラーセレクタトランジスタ３０５、５０５－ａ、５０５－ｂに対応し得、幾つかの例ではＮＭＯＳ薄膜トランジスタ（ＴＦＴ）であり得る個別の選択トランジスタ（Ｔ１、・・・、Ｔ９）に結合される。トランジスタ（Ｔ１、・・・、Ｔ９）は、メモリ層の下方のピラー選択層内に形成され得、ピラー選択層の下方に周辺回路層が形成され得る。セレクタトランジスタ（Ｔ１、・・・、Ｔ９）は、上に図６及び図７を参照して説明したように形成され得る。
ピラー（Ｐ１、・・・、Ｐ９）及びセレクタトランジスタ（Ｔ１、・・・、Ｔ９）は、図８Ａに描写するように行及び列に編成され得る。例えば、トランジスタＴ１、Ｔ２、及びＴ３は、共通線Ｌ０に結合された個別の端子、例えばソース端子を有し得、トランジスタＴ４、Ｔ５、及びＴ６は、共通線Ｌ１に結合された個別の端子、例えばソース端子を有し得、トランジスタＴ７、Ｔ８、及びＴ９は、共通線Ｌ３に結合された個別の端子、例えばソース端子を有し得る。線Ｌ０、Ｌ１、及びＬ２は、ピラー選択層の下方に形成された周辺回路層、例えばＣＭＯＳアンダーアレイ等のシリコン基板層内に形成されたデジット線ドライバに結合され得る（図示せず）。線Ｌ０、Ｌ１、及びＬ２は、選択されたデジット線のプログラミング（例えば、セット／リセット）若しくは読み出し電圧又は非選択のデジット線電圧であり得る個別の線電圧Ｖ＿Ｌ０、Ｖ＿Ｌ１、及びＶ＿Ｌ２にバイアスされるように構成される。
描写した行／列編成では、トランジスタＴ１、Ｔ４、及びＴ７は、共通の行線Ｒ２に結合された個別のゲート端子を有し得、トランジスタＴ２、Ｔ５、及びＴ８は、共通の行線Ｒ１に結合された個別のゲート端子を有し得、トランジスタＴ３、Ｔ６、及びＴ９は、共通の行線Ｒ０に結合された個別のゲート端子を有し得る。線Ｒ０、Ｒ１、及びＲ２は、周辺回路層内に形成されたデジット線ドライバ制御回路に結合され得る（図示せず）。行線Ｒ０、Ｒ１、及びＲ２は、実施される動作及びセル又はピラーのアドレスに基づいて、通過電圧であり得る個別の行線電圧Ｖ＿Ｒ０、Ｖ＿Ｒ１、及びＶ＿Ｒ２に、又は抑制電圧にバイアスされるように構成される。
図８Ａの右側には、３Ｄメモリアレイの一部分の概略断面が表されている。各メモリセルは、デジット線、例えばピラーＰｉと、選択されたワード線ＳＷＬ又は非選択のワード線ＵＷＬであり得るワード線との交点にストレージ素子を含む。適切な振幅及び極性のプログラミングパルスを印加することによって、メモリセルは少なくとも２つの状態の内の１つにプログラミングされ得る。例えば、メモリセルは、メモリセルの閾値電圧よりも高い大きさを有する第１の極性パルスを印加して、第１の状態、セット状態にプログラミングされ得、第１の極性は、図８Ｂを参照した論考にみられるように、正の極性、例えば、デジット線電圧よりも高いワード線電圧であり得る。メモリセルは、メモリセルの閾値電圧よりも高い大きさを有する第２の極性パルスを印加して、第２の状態、リセット状態にプログラミングされ得、第２の極性は、第１の極性とは異なり得、例えば、反対であり得、したがって、第２の極性は、図８Ｃを参照した論考にみられるように、負の極性、例えばデジット線電圧よりも小さいワード線電圧であり得る。幾つかの実施形態では、プログラミング極性は相互に交換され得、例えば、幾つかの場合、セット状態は負の極性でプログラミングされ得、リセット状態は正の極性でプログラミングされ得る。セット状態及びリセット状態は、論理１及び論理０の状態に夫々対応し得るが、異なる規則が採用されてもよい。
異なる状態（例えば、セットとリセット、又は論理１と０）にあるメモリセルは、異なる閾値電圧を有し得る。したがって、メモリセルに渡ってセンシング又は読み出し電圧を印加してセル状態を読み出すことが可能である。読み出し電圧は、正の電圧又は負の電圧であり得、以下に説明するように、読み出し電圧の極性に依存して、異なる状況が発生し得る。
一般的に言えば、所与の極性にあるプログラミングパルスの後、メモリセルは、同じ極性で読み出しが実行された場合に低閾値電圧を有する一方、反対の極性で読み出された場合に高閾値電圧を有する。したがって、上に説明したように、セット状態が正の極性パルスでプログラミングされた場合、同じ（正極の）極性で読み出された場合に低閾値電圧を有する。反対に、正の極性パルスでセット状態にプログラミングされたセルは、反対の（負の）極性で読み出された場合に高閾値電圧を有する。同時に、上に説明したように、リセット状態が負の極性のパルスでプログラミングされた場合、反対の（正の）極性で読み出された場合に高閾値電圧を有する。反対に、負の極性パルスでリセット状態にプログラミングされたセルは、同じ（負の）極性で読み出された場合に低閾値電圧を有する。
読み出し極性とは無関係に、セット状態とリセット状態とを区別することが可能であり、それ故、それに関連するセルの論理状態を読み出すことが可能である。実際、選択されたデジット線端子及び選択されたワード線ＳＷＬ端子を、メモリセルの低閾値電圧と高閾値電圧との間の中間である読み出し電圧にバイアスし、何れのメモリセルが高電流を流すか、又は閾値を有するかを検出するのに十分である。上の例では、負の極性読み出し方式を採用すると、正の極性パルスでセット状態にプログラミングされたセルは閾値化しない一方、負の極性でリセット状態にプログラミングされたセルは閾値化する。既に述べたように、異なる読み出し方式、例えば正の極性読み出し方式が採用され得る。
図８Ａの右側に示した断面を再び参照すると、アクセス動作中、ピラーが選択されたピラー（例えば、図８Ａの左部分のピラーＰ５）である場合、ピラーは、動作が実行されることに基づいて、プログラミング電圧（例えば、セット又はリセット電圧）であり得るアドレッシングされたデジット線アクセス電圧に、又は読み出し電圧にバイアスされる。選択されたピラーに結合された全てのセルは、デジット線アクセス電圧にバイアスされたデジット線端子を有するが、アドレッシングされたセル（描写した例では、下から４番目のプレーンにあるセル）のみが、ワード線アクセス電圧ＶＷＬにバイアスされたワード線端子ＳＷＬを有し、その他の全てのセル、例えば選択されたピラー内の非選択のセルは、非選択電圧、例えば接地（ＧＮＤ）電圧にバイアスされた非選択のワード線ＵＷＬ端子を有する。
アクセス動作中、ピラーが非選択のピラー（例えば、ピラーＰ１、・・・、Ｐ４、Ｐ６、・・・、Ｐ９）である場合、以下で詳細に説明するように、対応するセレクタトランジスタ（Ｔ１、・・・、Ｔ４、Ｔ６、・・・、Ｔ９）は抑制状態にあり、それ故、ピラーをバイアス回路から効果的に絶縁する（又はバイアス回路によって提供された抑制電圧、例えば接地電圧ＧＮＤを通過する）ので、ピラーはフロ－ティング（又は接地）される。非選択のピラーがフロ－ティングである場合、それはワード線に容量結合されるため、実際のピラー電圧は、個別の容量比（各ＷＬノ－ドに関するピラー容量を総容量、例えば、全てのＷＬノ－ドに対するピラー容量で割ったもの）によって重み付けされたワード線電圧に依存する。非アドレッシングの又は非選択の全てのワード線ＵＷＬはアクセス動作中に接地電圧にあり、アドレッシングされた又は選択されたワード線ＳＷＬのみがアクセス電圧にあるので、ピラー電圧は接地に近いままである。接地電圧からの逸脱は、ワード線の数が増加すると、例えば、３Ｄメモリアレイ内のプレーン又はデッキの数が増加すると減少する。
３行３列に編成されたピラー（Ｐ１、・・・、Ｐ９）及びセレクタトランジスタ（Ｔ１、・・・、Ｔ９）の小さなマトリックスが図８Ａに示されているにもかかわらず、任意の数の行及び列が使用され得る。以下の説明では、ピラーＰ５は、アドレッシングされた又は対象のピラーとみなされ、例えば、アドレッシングされたセルは、選択されたピラーＰ５に、及び選択されたプレーン又はワード線ＳＷＬに結合される。所望の動作に基づいて、選択されたワード線ＳＷＬは、典型的にはデジット線アクセス電圧に関して反対の極性のものであるアクセスワード線電圧Ｖ＿ＷＬにバイアスされ、正確に分割された電圧アプロ－チでは、デジット線電圧とワード線電圧とは同じあり、又は凡そ同じであるが、１以外の振幅比等、異なるアプローチが採用され得、例えば、明確に指定されていない場合であっても、非アドレッシングのワード線ＵＷＬは通常、対応するワード線回路（図示せず）によって接地電圧にバイアスされる。
以下の説明を簡単にするために、負の電圧読み出し方式が採用され、例えば、読み出しアクセス動作中、メモリセルの選択されたワード線ＳＷＬ端子と選択されたデジット線端子（ピラーＰ５）にかかる全体的な電圧降下は、負であり、すなわち、Ｖ＿ＷＬ－Ｖ＿Ｌ１＜０ボルトである。更に、セット状態（例えば、論理１状態）にあるメモリセルの閾値電圧は、（約＋３．５Ｖから約＋４．５Ｖまでの正の電圧読み出し範囲に対応する）約－６．５Ｖから約－５．５Ｖまでの負の電圧範囲にある一方、リセット状態（例えば、論理０状態）にあるメモリセルの閾値電圧は、（約＋５．５Ｖから約＋６．５Ｖまでの正の電圧読み出し範囲に対応する）約－４．５Ｖから約－３．５Ｖまでの負の電圧範囲にあると仮定されるであろう。これは単なる例であり、異なる閾値電圧値及び範囲が使用され得る。したがって、上の例では、図８Ｄに説明するように、メモリセルを読み出すためのアクセス動作中、アドレッシングされたメモリセルに渡って－５．０Ｖの読み出し電圧（例えば、選択されたワード線ＳＷＬの電圧対選択されたデジット線Ｐ５の電圧）が印加され得る。
図８Ｂに示すように、Ｐ５ピラーに接続されたメモリセルはＳＥＴ状態にプログラミングされ得る。この目的のために、（５．５～６．５Ｖの目標リセットプログラミング状態閾値電圧範囲に対する０．５Ｖのマージンを考慮すると）セルは最大７Ｖの高閾値電圧Ｖｔでリセット状態になり得るので、＋７Ｖ付近の正のバイアスパルスが印加される必要があり得る。これは、選択されたワード線に少なくとも＋３．５Ｖまで印加し（一方、その他はＧＮＤにある、ここでは図示せず、図８Ａを参照）、ビット線Ｌ１に少なくとも－３．５Ｖまで印加することによって得られ得る。電圧は、例えば、行線Ｒ１に印加される＋１．０Ｖのゲートパス電圧でセクタトランジスタＴ５を有効化することによって、アレイ内のアドレッシングされたセルのデジット線（ピラーＰ５）へ転送される。セルが同じワード線及び／又はビット線を共有する可能性があり得るその他のピラー（Ｐ１、・・・、Ｐ９、Ｐ５以外）は、選択解除される必要がある。
－３．５Ｖよりも高いバイアスで行線Ｒ０及びＲ２とそれらに結合されたゲートとの電圧が増加すると、トランジスタＴ４及びＴ６はオンに切り替わり、それ故、アドレッシングされたビット線Ｌ１に結合されたアレイデジット線、例えばピラーＰ４及びＰ６を不要にバイアスする。したがって、Ｔ４及びＴ６のスイッチオンを回避するために、行線Ｒ０及びＲ２に－３．５Ｖの遮断又は抑制バイアスが課され得、このことは、アレイデジット線Ｐ４及びＰ６が事実上フロ－ティングになることをもたらす。その後、接地電圧ＧＮＤがビット線Ｌ０及びＬ２に印加され得る。
この構成では、全てのＴＦＴ Ｔ１、・・・、Ｔ９（Ｔ５以外）はオフ状態にあり得、例えば、ビット線Ｌ０、Ｌ１、及びＬ２に結合された個別の端子における電圧は、個別のピラーＰ１、・・・、Ｐ９（Ｐ５以外）へ転送されず、それ故、フロ－ティングになることをもたらし得る。トランジスタＴ２及びＴ８は、それらの実際の閾値電圧及び（それに応じて調整され得る）行線Ｒ１の実際のバイアス電圧に基づいて、ＧＮＤ電圧を個別のピラーＰ２及びＰ８へ転送してもしなくてもよい。
フロ－ティングしているピラーの電位は、ピラーとＷＬとの間の容量比によって決まるであろう（非選択の全てのワード線はＧＮＤにバイアスされ、選択されたＷＬは＋３．５Ｖにバイアスされる）。そのため、フロ－ティングしているピラーは、選択解除に安全な僅かな正のバイアス（例えば、＋１Ｖ）に達し得る。
図８Ｃに示すように、Ｐ５ピラーに接続されたメモリセルはリセット状態にプログラミングされ得る。この目的のために、リセット状態にあるセルも再プログラミングされる必要があり、及び／又は（－５．５～－６．５Ｖの目標セットプログラミング状態閾値電圧範囲に対する０．５Ｖのマージンを考慮して）セルは最大－７Ｖの高閾値電圧Ｖｔでセット状態にあり得るので、－７Ｖ付近の負のバイアスパルスが印加される必要があり得る。これは、選択されたワード線に－３．５Ｖを印加し（一方、その他はＧＮＤにあり、ここでは図示せず、図８Ａを参照）、ビット線Ｌ１に＋３．５Ｖを印加することによって得られ得る。電圧は、例えば、行線Ｒ１に印加される＋４．５Ｖのゲートパス電圧でセクタトランジスタＴ５を有効化することによって、アレイ内のアドレッシングされたセルのデジット線（ピラーＰ５）へ転送される。セルが同じワード線及び／又はビット線を共有する可能性があり得るその他のピラー（Ｐ１、・・・、Ｐ９、Ｐ５以外）は、選択解除される必要がある。
トランジスタＴ４及びＴ６をスイッチオフし、それ故ビット線Ｌ１からピラーＰ４及びＰ６を効果的に絶縁するために、行線Ｒ０及びＲ２並びにそれらに結合されたゲートは、Ｐ４及びＰ６ピラーがフロ－ティングになるように、＋３．５Ｖにバイアスされ得る。その後、接地電圧ＧＮＤがビット線Ｌ０及びＬ２に印加され得るため、アレイデジット線ピラーＰ１、Ｐ２、Ｐ３、Ｐ７、Ｐ８、及びＰ９は、個別のトランジスタＴ１、Ｔ２、Ｔ３、Ｔ７、Ｔ８、及びＴ９を通じてＧＮＤに短絡されるであろう。
この構成では、ピラーＰ４及びＰ６のみがフロ－ティングになることをもたらし得る。デジット線Ｐ４及びＰ６ピラーの電位は、ピラーとＷＬとの間の容量比によって決まるであろう（全ての非選択のワード線はＧＮＤにバイアスされ、選択されたワード線は－３．５Ｖにバイアスされる）。そのため、フロ－ティングしているピラーは、僅かな負のバイアス（例えば、－１Ｖ）に達し得、これは選択解除に安全である。その他の非アドレッシングピラーは接地され、これは、選択解除のための安全な状態でもある。
図８Ｄに示すように、Ｐ５ピラーに接続されたメモリセルの状態が読み出される。この目的のために、－５Ｖ付近の負のバイアスパルスが印加される必要があり得る。これは、選択されたワード線に少なくとも－２．５Ｖまで印加し（一方、その他はＧＮＤにあり、ここでは図示せず。図８Ａを参照）、ビット線Ｌ１に少なくとも＋２．５Ｖまで印加することによって得られ得る。電圧は、例えば、行線Ｒ１に印加される＋３．５Ｖのゲートパス電圧でセクタトランジスタＴ５を有効化することによって、アレイ内のアドレッシングされたセルのデジット線（ピラーＰ５）へ転送される。セルが同じワード線及び／又はビット線を共有する可能性があり得るその他のピラー（Ｐ１、・・・、Ｐ９、Ｐ５以外）は、選択解除される必要があり得る。
トランジスタＴ４及びＴ６をスイッチオフし、それ故ピラーＰ４及びＰ６をビット線Ｌ１から効果的に絶縁するために、行線Ｒ０及びＲ２並びにそれらに結合されたゲートは、Ｐ４及びＰ６ピラーがフロ－ティングになるように、＋２．５Ｖにバイアスされ得る。その後、接地電圧ＧＮＤがビット線Ｌ０及びＬ２に印加され得るため、アレイデジット線ピラーＰ１、Ｐ２、Ｐ３、Ｐ７、Ｐ８、及びＰ９は、個別のトランジスタＴ１、Ｔ２、Ｔ３、Ｔ７、Ｔ８、及びＴ９を通じてＧＮＤに短絡されるであろう。
この構成では、ピラーＰ４及びＰ６のみがフロ－ティングになることをもたらし得る。デジット線Ｐ４及びＰ６ピラーの電位は、ピラーとＷＬとの間の容量比によって決まるであろう（非選択のワード線は全てＧＮＤにバイアスされ、選択されたワード線は－２．５Ｖにバイアスされる）。そのため、フロ－ティングしているピラーは僅かな負のバイアス（例えば、－０．５Ｖ）に達し得、これは選択解除に安全である。その他の非アドレッシングのピラーは接地され、これは、選択解除のための安全な状態でもある。
正の極性読み出し方式が採用される場合（何れの図にも表されていない）、図８Ｂに描写したセット状態へのメモリセルのプログラミングに関して説明されたものと同様であるが、全てのセルの閾値化を回避し、むしろ、セットセルのみにスナップバックを誘導するためにワード線パルス及びビット線パルスに対する振幅を小さくしたバイアス条件が適用され得る。例えば、＋２．５Ｖの正のワード線読み出し電圧Ｖ＿ＷＬが選択されたワード線ＳＷＬに印加され得、－２．５Ｖの負のビット線読み出し電圧が選択されたビット線Ｌ１に印加され得、＋１．０の通過電圧が、行線Ｒ１を通じてアドレッシングされたデジット線Ｐ５に結合された選択トランジスタＴ５のゲート端子に印加され得、上に説明したバイアス条件は、アドレッシングされたセルに＋５．０Ｖの読み出し電圧を印加するのに適している。異なる振幅が使用され得る。また、非アドレッシングの又は非選択のビット線Ｌ０及びＬ２は接地電圧にバイアスされ得、非アドレッシングの又は非選択のワード線Ｒ０及びＲ２は、例えば－２．５Ｖの遮断電圧又は抑制電圧にバイアスされ得、全ての非アドレッシングの又は非選択のデジット線をフロ－ティングにもたらす。
上の説明で使用された電圧値は単なる例示的な値であり、発明の範囲を維持しながら変更され得る。幾つかの場合、接地電圧（ＧＮＤ）は０Ｖとは異なり得、例えば、その他の正又は負の電圧が評価される正又は負の電圧であり得る。上に説明した同じ概念及び解決法は、図８Ａ～図８Ｄを参照して描写した３Ｄメモリデバイス構成とは異なるアレイ構成にも適用され得、例えば、図４～図７を参照して説明したものと同様のメモリアレイ内の３Ｄサブピラーは、必要な微調整でアドレッシングされ得る。幾つかの場合、共有されるビット線は、各デッキ又はプレーンにおいて偶数／奇数のワード線によって偶数／奇数のセルが選択されるスプリットピラーアーキテクチャについての図７Ａ及び図７Ｂに描写したように、セレクタトランジスタ（例えば、ＴＦＴトランジスタ）のゲートを駆動し得、或いは、偶数／奇数のサブビット線は、図７Ｃに描写したようにセレクタトランジスタのゲートを独立して駆動し得る。セレクタトランジスタに対する（例えば、図８に描写したビット線Ｌ０～Ｌ２／行線Ｒ０～Ｒ２とは異なる）その他のピラー又はサブピラーデコーディング構成も実装され得る。
更に、（何れの図面にも明確には描写されていないが）セレクタトランジスタ、例えばピラーセクション層は、メモリ層の上に少なくとも部分的に形成され得ることに留意すべきである（前述の層をよりよく識別するために、図３Ｉを参照）。例えば、ＴＦＴは、メモリアレイの下方（例えば、ワード線導電性材料層の下方）の一部に形成され（例えば、偶数のビット線／サブピラーに結合され）得、メモリアレイの上方の一部に形成され（例えば、奇数のビット線／サブピラーに結合され）得る。追加的又は代替的に、メモリ層及び対応するピラー選択層を各々含む複数のビルディングブロックは、ビルディングブロックスタック内で相互の上に配置され得る。これらの配置は、高さが増加し（例えば、より高く、より多くのデッキ及び層を有し）、それ故、表面密度が増加した３Ｄメモリアレイを得るために、製造中に（例えば、所与の数のメモリデッキ又は層及び対応するピラーの選択を含む）同じ基本的なビルディングブロックを数回複製することを可能するであろう。対応するＴＦＴセレクタトランジスタをデコ－ドするための異なるブロックに対するビット線及び／又は行線は、全ての垂直方向に積み重ねられたブロックによって共有され得（この場合、ワード線は別個にデコ－ドされ）、又はそれらは、積み重ねられたブロック毎に分離され得る（この場合、ワード線は共通に又は個々にデコ－ドされ得る）。ビット線、行線、及び／又はワード線への接続は、基板（ＣＭＯＳアンダーアレイ（ＣＵＡ）回路、例えばデコ－ド及びセンシング回路を収容するシリコン基板等）内の周辺回路層から、メモリアレイに隣接して垂直方向に継続する対応するビルディングブロックまで拡張し得る。
図９は、本明細書に開示するような例に従ったＮＭＯＳ ＴＦＴセレクタを有する垂直３Ｄメモリデバイス内のメモリセルにアクセスする方法を説明するフロ－チャ－トを示す。方法９００の動作は、メモリデバイスと関連付けられた１つ以上のコントロ－ラによって実装され得る。幾つかの例では、１つ以上のコントロ－ラは、説明する機能を実施するためにメモリデバイスの１つ以上の機能的要素を制御するための命令セットを実行し得る。追加的又は代替的に、１つ以上のコントロ－ラは、専用ハードェアを使用して、説明する機能の一部分を実施し得る。
９１０において、方法９００は、その他のワード線が所定の電圧にある間に、選択されたワード線に第１の電圧を印加することを含み得る。９１０の動作は、本明細書に説明する方法に従って実施され得る。
９３０において、方法９００は、選択されたワード線をメモリセルと共有するその他のメモリセルに関連付けられたＴＦＴのゲート領域に第２の電圧を印加することを含み得る。９３０の動作は、本明細書に説明する方法に従って実施され得る。
９５０において、方法９００は、その他のＴＦＴのソース領域が所定の電圧にある間に、選択されたワード線を共有するメモリセルに関連付けられたＴＦＴのソース領域に第２の電圧を印加することを含み得る。９５０の動作は、本明細書に説明する方法に従って実施され得る。
９７０において、方法９００は、メモリセルに関連付けられたＴＦＴのゲート領域に第３の電圧を印加することを含み得る。９７０の動作は、本明細書に説明する方法に従って実施され得る。
幾つかの場合、使用される技術に従って、第１の電圧は＋３．５Ｖであり得、第２の電圧は－３．５Ｖであり得、第３の電圧は＋１Ｖであり得、所定の電圧は接地電圧であり得る。
幾つかの場合、使用される技術に従って、第１の電圧は＋２．５Ｖであり得、第２の電圧は－２．５Ｖであり得、第３の電圧は＋１Ｖであり得、所定の電圧は接地電圧であり得る。
幾つかの場合、第１の電圧は－３．５Ｖであり得、第２の電圧は＋３．５Ｖであり得、第３の電圧は＋４．５Ｖであり得、所定の電圧は接地電圧であり得る。
幾つかの場合、第１の電圧は－２．５Ｖであり得、第２の電圧は＋２．５Ｖであり得、第３の電圧は＋３．５Ｖであり得、所定の電圧は接地電圧であり得る。
単一のＮＭＯＳ ＴＦＴでなされるアクセスでは、３．５Ｖを受け入れる非選択のピラーの場合、トランジスタチャネルはチョ－クされ得、電流が流れないことがあり得、したがって、ソース領域をＧＮＤに置く必要さえないことがあることに留意すべきである。対応するＮＭＯＳ ＴＦＴはフロ－ティングのままであり得る。フロ－ティングしているＮＭＯＳ選択トランジスタのピラーは、メモリデバイスの正しい読み出しにとって危険な場合がある。しかしながら、対象のセルがプログラミングされている場合、選択されたワード線のプレ－ト又はプレーンのみが（図８Ａに示すように）３．５Ｖにバイアスされる。それ故、接地にバイアスされたその他の全てのプレ－ト又はプレーンの容量結合のために、フロ－ティングしているピラーでさえ接地に近い電圧になり、メモリデバイスの機能に影響を及ぼさない。
本開示で提供されるアクセス方式は、選択されたピラーに近いピラーの少なくとも幾つかが接地に近いバイアス電圧のままであり、選択されたピラーに対して実施されるアクティビティによって影響を受けないことを更に示し得る。
複数のデッキ上で水平方向に拡張する複数のワード線と、垂直方向に拡張する複数のアレイデジット線とを有する３Ｄメモリアレイ内の非アドレッシングのメモリセルを選択解除するための方法が開示され、各メモリセルは、１つのワード線と１つのアレイデジット線との交点にあり、非アドレッシングのメモリセルに結合された複数のアレイデジット線の内のアレイデジット線をフロ－ティングにすることを含む。
幾つかの実施形態では、アレイデジット線をフロ－ティングにすることは、アレイデジット線とビット線との間に結合された薄膜トランジスタ（ＴＦＴ）のゲートに抑制電圧を印加することを含む。
幾つかの実施形態では、方法は、アレイデジット線に容量結合された複数のワード線の内の非選択のワード線を接地することを更に含む。
幾つかの実施形態では、方法は、第２のアレイデジット線と第２のビット線との間に結合された第２の薄膜トランジスタ（ＴＦＴ）にパス電圧を印加することに少なくとも部分的に基づいて、３Ｄメモリアレイ内の第２のアレイデジット線に結合された第２の非アドレッシングのメモリセルを選択解除することと、第２のビット線を接地することと、第２のアレイデジット線を接地することを更に含む。
幾つかの実施形態では、方法は、複数のワード線内の非選択のワード線を接地することによって、第２の非アドレッシングのメモリセルを選択解除することを更に含む。
幾つかの実施形態では、方法は、非アドレッシングのメモリセルを選択解除している間に、複数のワード線内の選択されたワード線にワード線アクセス電圧を印加することに少なくとも部分的に基づいて、選択されたアレイデジット線に結合されたアドレッシングされたメモリセルを選択することと、選択されたアレイデジット線に結合された選択されたビット線にビット線アクセス電圧を印加することと、選択されたアレイデジット線へビット線アクセス電圧を転送するために、選択されたアレイデジット線と選択されたビット線との間に結合された選択されたＴＦＴのゲートに通過電圧を印加することを更に含む。
例えば、図８Ｂを参照して説明したバイアス条件に言及すると、メモリセルは、Ｌ０、Ｌ１、及びＬ２に電圧ＧＮＤ、－３．５Ｖ（読み出しでは－２．５Ｖ）、及びＧＮＤを夫々印加することと、Ｒ０、Ｒ１、及びＲ２に電圧－３．５Ｖ、＋１．０Ｖ、及び－３．５Ｖを夫々印加することによってＳＥＴ状態にプログラミングされ得る（又は、正の電圧読み出し方式に従って読み出され得る）。３Ｄアレイ内のアドレッシングされたワード線は、所望のワード線アクセス電圧（例えば、ＳＥＴの場合は＋３．５Ｖ、又は読み出しの場合は＋２．５Ｖ）にバイアスされ得る一方、非アドレッシングのＷＬは接地され得る。この構成は、アドレッシングされたメモリセルに結合されたアレイデジット線Ｐ５が所望のデジット線アクセス電圧（ＳＥＴの場合は－３．５Ｖ、又は読み出しの場合は－２．５Ｖ）にバイアスされることをもたらし、それ故、アドレッシングされたメモリセルに渡って全体的な所望の電圧降下が得られるであろう。異なるアレイデジット線（例えば、ピラーＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ６、Ｐ７、Ｐ８、及びＰ９）に結合されたメモリセルは、個別のデジット線がフロ－ティングにされているため妨害されず、それらの電位は、容量比に従って重み付けされたワード線電圧によって決定され得、アクセス電圧でバイアスされているアドレッシングされたＷＬを除いて全てのＷＬが接地されているため、接地電圧とは非常に少量だけ異なり得る。
同様の方法で、図８Ｃ（リセット状態へのプログラミング）及び図８Ｄ（負の読み出し方式に従った読み出し）を参照して説明したバイアス条件に言及すると、メモリセルは、Ｌ０、Ｌ１、及びＬ２に電圧ＧＮＤ、＋３．５Ｖ（読み出しでは＋２．５Ｖ）、及びＧＮＤを夫々印加し、Ｒ０、Ｒ１、及びＲ２に電圧＋３．５Ｖ、＋４．５Ｖ、及び＋３．５Ｖを夫々印加することによってアクセスされ得る。３Ｄアレイ内のアドレッシングされたワード線は、所望のワード線アクセス電圧（例えば、ＳＥＴの場合は－３．５Ｖ、又は読み出しの場合は－２．５Ｖ）にバイアスされ得る一方、非アドレッシングのＷＬは接地され得る。この構成は、アドレッシングされたメモリセルに結合されたアレイデジット線Ｐ５を所望のデジット線アクセス電圧（ＳＥＴの場合は＋３．５Ｖ、又は読み出しの場合は＋２．５Ｖ）にバイアスすることをもたらし、それ故、アドレッシングされたメモリセルに渡って全体的な所望の電圧降下を得るであろう。異なるアレイデジット線に結合されたメモリセルは、個別のデジット線が接地されているか（例えば、ピラーＰ１、Ｐ２、Ｐ３、Ｐ７、Ｐ８、及びＰ９）、フロ－ティングにされている（例えば、ピラーＰ６、Ｐ７）ため妨害されない。
幾つかの実施形態では、非アドレッシングのメモリセルは、アドレッシングされたメモリセルに結合されたアレイデジット線とは異なるアレイデジット線（例えば、３Ｄメモリアレイ内の垂直ピラー）に結合され得る。非アドレッシングのメモリセルは、アドレッシングされたメモリセルと同じワード線を共有し得る。非アドレッシングのメモリセルに結合されたデジット線をフロ－ティングにすることによって、非アドレッシングのメモリセルに対する又は非アドレッシングのメモリセルからの妨害を回避又は少なくとも最小限にするために、アドレッシングされたメモリセルにアクセスしている（例えば、セット又はリセット等、読み出している又はプログラミングしている）間に安全な状態が確立される。フロ－ティングにされたデジット線の実際の電圧は、フロ－ティングにされたデジット線に容量結合されたワード線の電圧に依存し得る。各ワード線は、フロ－ティングにされたデジット線の電圧を容量結合することによって影響を与えることがあり、全ての非アドレッシングのワード線が接地され得る一方、アドレッシングにされたワード線のみが読み出し／プログラミングアクセス電圧にバイアスされ得るため、フロ－ティングにされたデジット線の実際の電圧は接地に近いままである。幾つかの構成では、非アドレッシングのセルに結合されたデジット線の幾つかは接地され得、それ故、安全で妨害のない状態をも提供する。更に、アドレッシングされたメモリセルと同じデジット線を共有するメモリセルを含む、非アドレッシングのワード線（例えば、異なるデッキ又はプレーンのワード線）に結合されたメモリセルは、それに結合された非アドレッシングのワード線を接地することによって安全で妨害のない状態に保たれ得る。上に説明した方法のステップは、説明した順序とは異なる順序で実行され得る。説明されていない追加のステップが実行され得る。
本明細書の説明は、当業者が開示を製作又は使用可能なように提供されている。開示への様々な修正は当業者に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲から逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書に説明した例及び設計に限定されず、本明細書に開示した原理及び新規の機構と一致する最も広い範囲に一致する。

Claims (25)

  1. その中に形成されたメモリセルの垂直３次元（３Ｄ）メモリアレイを含むメモリ層であって、メモリセルは、相互に直交するワード線及びデジット線を通じてアクセスされるように構成され、前記デジット線は、垂直方向に拡張する導電性ピラーの形態にある、前記メモリ層と、
    前記メモリ層の下方に形成され、メモリセルにアクセスするためにその中に形成された少なくとも１つの薄膜トランジスタ（ＴＦＴ）を有するピラー選択層と、
    前記ピラー選択層の下方に形成され、ワード線及びビット線のためのセンスアンプ及びデコ－ド回路を有する周辺回路層と
    を含み、
    ＴＦＴはピラー毎に構成される、
    メモリデバイス。
  2. 前記ＴＦＴは、前記ピラーに結合されたドレイン領域を有するｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタである、
    請求項１に記載のメモリデバイス。
  3. 前記ＴＦＴは、チャネル領域の一方の側にあるゲート酸化物と、前記チャネル領域の他方の側にある別のゲート酸化物とを有する平行な２つのゲート領域を有する、
    請求項２に記載のメモリデバイス。
  4. 前記チャネル領域は前記ドレイン領域の下方に形成され、ソース領域は前記チャネル領域の下方に形成される、
    請求項２に記載のメモリデバイス。
  5. 前記導電性ピラーは、相互に別個の第１のサブピラー及び第２のサブピラーを更に含み、
    前記薄膜トランジスタ（ＴＦＴ）は、前記第１のサブピラーのために構成された第１のＴＦＴであり、
    前記メモリデバイスは、前記第２のサブピラーのために構成された第２の薄膜トランジスタ（ＴＦＴ）を更に含む。
    請求項１に記載のメモリデバイス。
  6. 前記ＴＦＴのピッチは前記ピラーのピッチに一致する、
    請求項１に記載のメモリデバイス。
  7. 前記薄膜トランジスタ（ＴＦＴ）は、ポリシリコン層内に形成される、請求項１に記載のメモリデバイス。
  8. 前記周辺回路層はシリコン基板層内で実現される、請求項１に記載のメモリデバイス。
  9. 複数のデジット線に直交するように構成された複数のワード線を含む垂直３Ｄメモリとして構造化されたメモリセルのメモリアレイと、
    少なくとも２つのワード線と交差する各デジット線と、
    対応するデジット線の一端にある少なくとも１つの選択トランジスタと、
    前記対応するデジット線を選択し、前記対応するデジット線に関連付けられた少なくとも１つのメモリセルにアクセスするための薄膜トランジスタ（ＴＦＴ）である前記選択トランジスタと
    を含むメモリデバイス。
  10. 薄膜トランジスタ（ＴＦＴ）のマトリックスには、デジット線毎に１つのトランジスタが前記デジット線の下方及び／又は上方に提供される、請求項９に記載のメモリデバイス。
  11. ワード線及びビット線のためのセンスアンプ及びデコーディング回路を有する前記マトリックスの下方に周辺回路が形成される、請求項１０に記載のメモリデバイス。
  12. 前記薄膜トランジスタ（ＴＦＴ）はポリシリコン層内に形成される、請求項１０に記載のメモリデバイス。
  13. シリコン基板内で実現されたセンスアンプ及びデコーディング回路を有する周辺回路層を更に含む、請求項９に記載のメモリデバイス。
  14. 前記ＴＦＴは、前記デジット線に結合されたドレイン領域を有するｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタである、
    請求項９に記載のメモリデバイス。
  15. 前記ＴＦＴは、チャネル領域の一方の側にあるゲート酸化物と他方の側にある別のゲート酸化物とを有する平行な２つのゲート領域を含む、請求項９に記載のメモリデバイス。
  16. 複数のビルディングブロックのスタックを含み、各ビルディングブロックは、
    個別の複数のデジット線に直交するように構成された個別の複数のワード線を有する個別のメモリ層であって、前記個別の複数のデジット線内の各デジット線は、前記個別の複数のワード線内の少なくとも２つのワード線と交差する、前記個別のメモリ層と、
    個別の複数の薄膜トランジスタ（ＴＦＴ）を有する個別のピラー選択層であって、各ＴＦＴは、前記個別の複数のデジット線内の対応するデジット線を選択するためのものである、前記個別のピラー選択層と
    を含む、請求項９に記載のメモリデバイス。
  17. 他のワード線が所定の電圧にある間に、選択されたワード線に第１の電圧を印加することと、
    前記選択されたワード線を前記メモリセルと共有する他のメモリセルに関連付けられた前記ＴＦＴのゲート領域に第２の電圧を印加することと、
    他のＴＦＴのソース領域が前記所定の電圧にある間に、前記選択されたワード線を共有するメモリセルに関連付けられた前記ＴＦＴのソース領域に前記第２の電圧を印加することと、
    前記メモリセルに関連付けられた前記ＴＦＴのゲート領域に第３の電圧を印加すること
    を含む、請求項１に記載の前記メモリデバイスのメモリセルにアクセスするための方法。
  18. 前記第１の電圧は正の極性のプログラミング又は読み出し電圧であり、前記第２の電圧は負の極性のプログラミング又は読み出し電圧であり、前記第３の電圧は正の極性の通過電圧であり、前記所定の電圧は接地電圧である、
    請求項１７に記載のメモリセルにアクセスするための方法。
  19. 前記第１の電圧は負の極性のプログラミング又は読み出し電圧であり、前記第２の電圧は正の極性のプログラミング又は読み出し電圧であり、前記第３の電圧は前記第２の電圧よりも高い正の極性の通過電圧であり、前記所定の電圧は接地電圧である、
    請求項１７に記載のメモリセルにアクセスするための方法。
  20. 各メモリセルが１つのワード線と１つのアレイデジット線との前記交点にあり、複数のデッキ上の水平方向に拡張する複数のワード線と、垂直方向に拡張する複数のアレイデジット線とを有する３Ｄメモリアレイ内の非アドレッシングのメモリセルを選択解除するための方法であって、
    前記非アドレッシングのメモリセルに結合された前記複数のアレイデジット線の内のアレイデジット線をフロ－ティングにすること
    を含む、方法。
  21. 前記アレイデジット線をフロ－ティングにすることは、前記アレイデジット線とビット線との間に結合された薄膜トランジスタ（ＴＦＴ）のゲートに抑制電圧を印加することを含む、請求項２０に記載の方法。
  22. 前記アレイデジット線に容量結合された前記複数のワード線の内の非選択のワード線を接地すること
    を更に含む、請求項２０に記載の方法。
  23. 第２のアレイデジット線と第２のビット線との間に結合された第２の薄膜トランジスタ（ＴＦＴ）にパス電圧を印加することと、
    前記第２のビット線を接地することと、
    前記第２のアレイデジット線を接地すること
    に少なくとも部分的に基づいて、前記３Ｄメモリアレイ内の前記第２のアレイデジット線に結合された第２の非アドレッシングのメモリセルを選択解除すること
    を更に含む、請求項２０に記載の方法。
  24. 前記複数のワード線内の非選択のワード線を接地することによって第２の非アドレッシングのメモリセルを選択解除することを更に含む、請求項２０に記載の方法。
  25. 前記複数のワード線内の選択されたワード線にワード線アクセス電圧を印加することと、
    選択されたアレイデジット線に結合された選択されたビット線にビット線アクセス電圧を印加することと、
    前記ビット線アクセス電圧を前記選択されたアレイデジット線へ転送するために、前記選択されたアレイデジット線と前記選択されたビット線との間に結合された選択されたＴＦＴのゲートに通過電圧を印加すること
    に少なくとも部分的に基づいて、前記非アドレッシングのメモリセルを選択解除している間に、前記選択されたアレイデジット線に結合されたアドレッシングされたメモリセルを選択することを更に含む、請求項２０から２４の何れか一項に記載の方法。

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