KR20220031835A - 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
메모리 소자는 제1면과, 상기 제1면으로부터 제1방향으로 돌출된 돌출부를 구비하는 형상을 가지는 절연구조체; 상기 절연구조체 상에, 상기 돌출부의 돌출된 형상을 따라 상기 돌출부를 덮으며 상기 제1면으로 연장되게 형성된 기록 물질층; 상기 기록 물질층 상에 상기 기록 물질층의 표면 형상을 따라 형성된 채널층; 상기 채널층 상에 형성된 게이트 절연층; 및 상기 게이트 절연층 상에, 상기 돌출부의 돌출된 상면인 제2면을 마주하는 위치에 형성된 게이트 전극;을 포함한다. 상술한 메모리 소자는 스위칭 영역의 길이가 짧아지고, 인접 셀간 전기적 거리가 길어질 수 있어 집적도에 유리하다.
Description
개시된 실시예들은 비휘발성 메모리 소자 및 그 제조방법에 대한 것이다.
반도체 소자들은 메모리 소자 및 논리 소자로 구분될 수 있다. 메모리 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, MRAM(Magnetic RAM; 자성메모리), PCRAM(Phase Change RAM; 상변화메모리), ReRAM(Resistive RAM; 저항메모리)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류, 전압 또는 열에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다. 이러한 메모리들은 VNAND 형태로 적용되고 있으며, 칩 패키징에서 허용 가능한 높이 한계에 점차 다다르고 있어, 단위 셀의 스케일링을 위한 방법이 연구될 필요가 있다. 현재 메모리 시장의 주를 이루는 NAND 플래시 제품의 경우 집적도 향상에 유리한 VNAND 제품이 주 품목이다. 하지만 이 VNAND 제품 또한 칩 패키징에서 허용가능한 높이 한계에 점차 다다르고 있어, 단위 셀의 스케일링을 위한 방법이 연구될 필요가 있다.
성능이 개선되고 집적도를 높일 수 있는 구조의 메모리 소자 및 제조방법이 제공된다.
일 유형에 따르면, 제1면과, 상기 제1면으로부터 제1방향으로 돌출된 돌출부를 구비하는 형상을 가지는 절연구조체; 상기 절연구조체 상에, 상기 돌출부의 돌출된 형상을 따라 상기 돌출부를 덮으며 상기 제1면으로 연장되게 형성된 기록 물질층; 상기 기록 물질층 상에 상기 기록 물질층의 표면 형상을 따라 형성된 채널층; 상기 채널층 상에 형성된 게이트 절연층; 및 상기 게이트 절연층 상에, 상기 돌출부의 돌출된 상면인 제2면을 마주하는 위치에 형성된 게이트 전극;을 포함하는 메모리 소자가 제공된다.
상기 제1면에서 상기 제2면까지 상기 제1방향의 길이는 5nm 이상일 수 있다.
상기 제1면과 상기 제2면은 서로 나란할 수 있다.
상기 기록 물질층은 가변 저항 물질을 포함할 수 있다.
상기 기록 물질층은 Rb2O, TiO2, BaO, ZrO2, CaO, HfO2, SrO, Sc2O3, MgO, Li2O, Al2O3, SiO2, BeO, Sc2O3, Nb2O5, NiO, Ta2O5, WO3, V2O5, La2O3, Gd2O3, CuO, MoO3, Cr2O3, MnO2 중 어느 하나를 포함할 수 있다.
상기 기록 물질층은 상변화 물질을 포함할 수 있다.
상기 기록 물질층은 Ge2Sb2Te5을 포함할 수 있다.
상기 기록 물질층의 두께는 0.5nm~30nm의 범위일 수 있다.
상기 돌출부는 상기 제1방향과 수직인 제2방향을 따라 소정 간격으로 복수개가 구비되고, 상기 게이트 전극은 상기 복수의 돌출부와 각각 마주하며 상기 제2방향을 따라 이격되는 복수개로 구비될 수 있다.
상기 게이트 전극의 상기 제2방향의 길이는 5nm~30nm의 범위일 수 있다.
상기 복수의 게이트 전극 중 인접하는 게이트 전극 사이의 간격은 5nm~30nm 의 범위일 수 있다.
상기 복수의 게이트 전극 사이에는 분리층이 배치될 수 있다.
상기 기록 물질층의 영역은, 상기 복수의 게이트 전극과 각각 마주하며 상기 제2방향의 양단이 각각 채널층과 접하는 복수의 스위칭 영역을 포함할 수 있다.
상기 복수의 스위칭 영역 중 인접하는 스위칭 영역간의 전기적 이격 거리는 인접하는 스위칭 영역간의 물리적 이격 거리보다 클 수 있다.
상기 돌출부의 돌출 길이를 Dr이라고 할 때, 상기 전기적 이격 거리는 상기 물리적 이격 거리보다 2Dr 만큼 클 수 있다.
상기 스위칭 영역의 상기 제2방향의 길이는 상기 게이트 전극의 상기 제2방향의 길이보다 작을 수 있다.
상기 절연구조체는 원통의 표면에서 상기 복수의 돌출부가 상기 원통의 원통면을 소정 폭으로 둘러싸며 반경 방향으로 돌출된 형상을 가질 수 있다.
상기 기록물질층, 상기 채널층의 상기 제2방향의 양단 중 일단은 공통 소스 라인에 연결되고, 다른 일단은 비트 라인에 연결되며, 상기 복수의 게이트 전극은 각각 복수의 워드 라인에 연결될 수 있다.
일 유형에 따르면, 상술한 어느 하나의 메모리 소자를 포함하는 전자 장치가 제공된다.
일 유형에 따르면, 기판 상에 희생층과 분리층을 교대로 반복 증착하여 적층 구조물을 형성하는 단계; 상기 적층 구조물을 관통하는 채널 홀을 형성하는 단계; 상기 홀의 내측면이 상기 적층 구조물의 적층 방향과 수직인 제1방향으로 요철 형상의 면이 되도록, 상기 희생층의 일부를 제거하는 단계; 상기 내측면에 게이트 절연층, 채널층, 기록물질층을 순차적으로 형성하는 단계; 상기 홀의 내부에 절연 물질을 증착하는 단계; 상기 희생층의 남아 있는 부분을 모두 제거하여 게이트 홀을 형성하는 단계; 상기 게이트 홀에 전극 물질을 증착하는 단계;를 포함하는, 메모리 소자 제조방법이 제공된다.
상기 제조방법은 상기 채널 홀의 내측면에 상기 게이트 절연층, 상기 채널층을 형성한 후, 상기 기록물질층을 형성하기 전에, 상기 채널 홀의 바닥면에 중착된 절연 물질 및 채널 물질을 제거하는 단계를 더 포함할 수 있다.
상기 요철의 상기 제1방향의 길이는 5nm 이상일 수 있다.
상기 적층 구조물을 형성하는 단계에서 상기 희생층의 두께를 5nm~30nm의 범위로 형성할 수 있다.
상기 적층 구조물을 형성하는 단계에서 상기 분리층의 두께를 5nm~30nm 의 범위로 형성할 수 있다.
상술한 메모리 소자는 안정된 스위칭 성능을 나타낼 수 있고 저전력 구동이 가능하다.
상술한 메모리 소자는 인접 셀간 전기적 이격 거리가 물리적 이격거리보다 길게 형성될 수 있어 집적도를 효과적으로 높일 수 있다.
도 1은 실시예에 따른 메모리 소자의 개략적인 구조를 보이는 단면도이다.
도 2는 도 1의 메모리 소자에 대한 등가회로를 보인다.
도 3a 내지 도 3c는 도 1의 메모리 소자에서의 쓰기, 읽기, 지우기의 동작을 설명하는 도면이다.
도 4는 비교예에 따른 메모리 소자의 개략적인 구조를 보이는 단면도이다.
도 5a 및 도 5b는 비교예 및 실시예에 따른 구조를 비교하여 실험하기 위해 제작한 샘플의 개략적인 구성을 보이는 단면도이다.
도 6a 및 도 6b는 도 5a 및 도 5b의 샘플 각각에 대한 I-V curve를 보인다.
도 7은 다른 실시예에 따른 메모리 소자의 개략적인 구성을 보이는 단면도이다.
도 8은 도 7의 메모리 소자에 구비되는 메모리 스트링의 개략적인 구조를 보인 사시도이다.
도 9는 도 7의 메모리 소자에 대한 등가회로도이다.
도 10a 내지 19b는 실시예에 따른 메모리 소자의 제조방법을 설명하는 도면들이다.
도 20은 실시예에 따른 메모리 시스템에 대한 블록도이다.
도 21 실시예에 따른 뉴로모픽 장치 및 이에 연결된 외부 장치를 보이는 블록도이다.
도 2는 도 1의 메모리 소자에 대한 등가회로를 보인다.
도 3a 내지 도 3c는 도 1의 메모리 소자에서의 쓰기, 읽기, 지우기의 동작을 설명하는 도면이다.
도 4는 비교예에 따른 메모리 소자의 개략적인 구조를 보이는 단면도이다.
도 5a 및 도 5b는 비교예 및 실시예에 따른 구조를 비교하여 실험하기 위해 제작한 샘플의 개략적인 구성을 보이는 단면도이다.
도 6a 및 도 6b는 도 5a 및 도 5b의 샘플 각각에 대한 I-V curve를 보인다.
도 7은 다른 실시예에 따른 메모리 소자의 개략적인 구성을 보이는 단면도이다.
도 8은 도 7의 메모리 소자에 구비되는 메모리 스트링의 개략적인 구조를 보인 사시도이다.
도 9는 도 7의 메모리 소자에 대한 등가회로도이다.
도 10a 내지 19b는 실시예에 따른 메모리 소자의 제조방법을 설명하는 도면들이다.
도 20은 실시예에 따른 메모리 시스템에 대한 블록도이다.
도 21 실시예에 따른 뉴로모픽 장치 및 이에 연결된 외부 장치를 보이는 블록도이다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하기로 한다. 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 이러한 용어들은 구성 요소들의 물질 또는 구조가 다름을 한정하는 것이 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
도 1은 실시예에 따른 메모리 소자의 개략적인 구조를 보이는 단면도이고, 도 2는 도 1의 메모리 소자에 대한 등가회로를 보인다.
도 1을 참조하면, 메모리 소자(200)는 분리층(270)과, 분리층(270) 상에 순차 형성된 기록물질층(230), 채널층(240), 게이트 절연층(270) 및 게이트 절연층(270) 상에 형성된 게이트 전극(260)을 포함한다.
분리층(270)은 제1면(210a)으로부터 제1방향(D1방향)으로 소정 거리로 돌출된 돌출부(211)를 구비하는 형상이며, 기록물질층(230)과 채널층(240)을 돌출부의 표면을 따라 굴곡지게 형성된다. 이는 기록물질층(230) 내의 스위칭 영역(Asw)에서 안정적인 스위칭을 유도하기 위함이며, 이에 대해서는 도 3a 내지 도 3c를 참조하여 다시 설명할 것이다.
기록물질층(230)은 제1면(210a)으로부터 돌출부(211)의 표면 형상을 따라 돌출부(211)를 덮는 형태로 형성된다. 채널층(240)은 또한, 기록물질층(230)의 표면 형상을 따라 형성되고, 게이트 절연층(270)은 채널층(240) 상에 형성된다.
게이트 전극(260)은 게이트 절연층(270) 상에, 돌출부의 돌출된 상면, 제2면(210b)과 마주하는 위치에 형성된다. 게이트 전극(260)의 제2방향(D2방향)의 길이는 5nm~30nm의 범위일 수 있다.
돌출부(211)는 제2방향(D2방향)을 따라 복수개 구비될 수 있고, 이에 대응하여 게이트 전극(260)도 복수개가 구비될 수 있다. 도시된 두 개의 게이트 전극(260)은 예시적인 것이다. 게이트 전극(260)의 단위로 하나의 메모리 셀이 형성되므로, 원하는 메모리 셀의 개수만큼 게이트 전극(260)을 형성할 수 있다.
인접하는 게이트 전극(260) 사이에는 분리층(270)이 배치될 수 있다. 인접하는 게이트 전극(260) 사이의 간격, 즉, 분리층(270)의 제2방향(D2방향)의 길이, Ld는 5nm~30nm의 범위를 가질 수 있다.
제1면(210a)과 제2면(210b) 사이의 제1방향(D1방향)의 거리(Dr)에 의해, 게이트 전극(260)은 분리층(270)로부터 거리 Dr 만큼 리세스(recess)된 형태이다. 이와 같이 게이트 전극(260)이 인입된 공간의 굴곡진 경로를 따라 게이트 절연층(270), 채널층(240), 기록물질층(230)이 형성된다.
기록물질층(230)의 영역 중 게이트 전극(260)과 마주하는 영역이 스위칭 영역(Asw)이 되며, 스위칭 영역(Asw)의 제2방향(D2방향)의 양단이 각각 채널층(240)과 접하게 된다. 스위칭 영역(Asw)의 제2방향(D2방향)의 길이(Lsw)는 게이트 전극(260)의 제2방향(D2방향)의 길이보다 작게 형성된다. 또한, 인접하는 스위칭 영역(Asw)간의 전기적 이격 거리는 두 스위칭 영역(Asw)간의 물리적 거리보다 길게 형성된다. 도시된 바와 같이, 인접하는 두 스위칭 영역(Asw)간의 전기적 거리는 기록물질층(230)의 경로를 따라서 정해지며, Lse로 표시될 수 있다. 인접하는 두 스위칭 영역(Asw)간의 물리적 거리는 대략, Lse-2Dr로 볼 수 있다. 다시 말하면, 인접하는 스위칭 영역(Asw)간의 전기적 거리는 인접하는 스위칭 영역(Asw)간의 물리적 거리보다 2Dr 만큼 길어진다. 인접하는 스위칭 영역((Asw)간의 전기적 이격 거리가 커질수록 인접 셀간 간섭(interference)이 완화될 수 있다.
실시예에 따른 메모리 소자(200)는 인접 셀간 전기적 이격 거리가 게이트 전극(260) 간 이격 거리 Ld에 의해 한정되지 않고, 더 길게 확보될 수 있어, 기본 셀의 길이인 LS를 효과적으로 줄일 수 있다.
Dr은 상술한 바와 같은 스위칭 영역Asw)이 형성될 수 있도록 설정되고 있으며, 예를 들어, 5nm 이상, 또는 1nm일 수 있다. Dr의 상한은 특별히 한정되지 않으며, 공정 조건을 고려하여 적절히 설정될 수 있다. Dr은 약 1nm~30nm의 범위로 설정될 수 있다.
분리층(270)의 평탄한 제1면(210a)과 돌출부(211)의 상면인 제2면(210b)은 서로 나란할 수 있다. 다만, 이에 한정되는 것은 아니다. 돌출부(211)의 측면(210c)은 제1면(210a)과 수직인 것으로 도시되고 있으나, 이는 예시적인 것이며, 상술한 스위칭 영역(Asw)이 형성될 수 있는 한, 돌출부(211)의 형상은 다양하게 변형될 수 있다.
기록물질층(230)은 가변 저항 물질을 포함할 수 있다. 가변 저항 물질은 인가 전압에 따라 가변 저항 물질 내에서 일어나는 산소의 거동에 의해 산소 공공(oxygen vacancy)이 형성되고 이에 따라 전도성 필라멘트(conductive filament)가 형성되는 물질이다. 전도성 필라멘트의 형성 여하에 따라 가변 저항 물질은 저저항 상태 또는 고저항 상태를 나타낼 수 있고, 이에 따라 '1' 또는 '0'의 정보를 기록할 수 있다. 이러한 가변 저항 물질로, Rb2O, TiO2, BaO, ZrO2, CaO, HfO2, SrO, Sc2O3, MgO, Li2O, Al2O3, SiO2, BeO, Sc2O3, Nb2O5, NiO, Ta2O5, WO3, V2O5, La2O3, Gd2O3, CuO, MoO3, Cr2O3, MnO2 중 어느 하나가 사용될 수 있다. 또한 상기 물질 중 2이상이 복수층으로 형성된 구조가 기록물질층(230)으로 채용될 수도 있다.
기록물질층(230)은 상변화 물질(phase change material)을 포함할 수 있다. 상변화 물질은 비정질(amorphous) 상태에서 높은 저항을 나타내고 결정질(crystal) 상태에서 낮은 저항을 나타내는 물질이다. 이러한 상변화는 전기적 펄스를 통한 줄 히팅(Joule heating)에 의해 일어날 수 있다. Phase에 따라 따라 '1' 또는 '0'의 정보를 기록할 수 있다. 상변화 물질로, 예를 들어, GST(Ge2Sb2Te5)가 사용될 수 있고, 또한 Ga2Sb2Te5, InSbTe, GeSeTe 등 여러 칼고게나이트 물질이 사용될 수 있다.
이하의 설명에서 기록물질층(230)에 가변 저항 물질이 채용되는 것을 예시하여 설명하지만, 기록물질층(230)이 이에 한정되는 것은 아니다.
기록물질층(230)의 두께는 0.5nm~30nm의 범위일 수 있다.
채널층(240)은 반도체 물질로 이루어질 수 있고 예를 들어 poly-Si를 포함할 수 있다. 채널층(240)은 소정 도펀트로 도핑될 수 있고, 기판(520)과 동일하게 p형으로 도핑될 수 있다. 다만, 이에 한정되지 않는다. 채널층(240)은 예를 들어, Ge, IGZO, GaAs 등의 물질을 포함할 수도 있다. 채널층(240)의 양단에는 도 2에 도시한 바와 같은, 소스 전극(S), 드레인 전극(D)이 연결될 수 있다.
게이트 절연층(550)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등 다양한 절연물질로 이루어질 수 있다.
게이트 전극(260)에는 채널층(240)을 온/오프하는 전압이 선택적으로 인가될 수 있다.
메모리 소자(200)는 복수의 메모리 셀이 어레이된 구조를 가질 수 있고, 도 2의 등가 회로에 표시한 바와 같이, 트랜지스터와 가변 저항이 병렬 연결된 형태가 될 수 있다. 각 가변 저항은 게이트 전극에 인가되는 전압 및 소스 전극(S), 드레인 전극(D) 간의 전압에 의해 설정되며 1 또는 0의 정보에 대응하는 값이 된다.
도 3a 내지 도 3c는 도 1의 메모리 소자에서의 쓰기, 읽기, 지우기의 동작을 설명하는 도면이다.
도 3를 참조하면, 왼쪽의 메모리 셀은 기록셀로 선택되지 않고 오른쪽의 메모리 셀이 기록셀로 선택된 경우이다. 이에 따라 왼쪽의 게이트 전극(260)에는 채널 온(ON)을 위한 게이트 전압이 인가되고, 오른쪽의 게이트 전극(260)에는 채널 오프(OFF)를 위한 게이트 전압이 인가된다. 채널층(240)의 양단에 쓰기 전압(Vprogram)이 인가되면, 채널 온 상태의 메모리 셀(왼쪽)에서는 채널층(240)을 따라 전류가 흐르고, 채널 오프 상태의 메모리 셀(오른쪽)에서는 채널층(240)으로 전류가 흐르지 않고 기록물질층(230)을 통해 전류가 흐르게 된다. 즉, 해당하는 스위칭 영역(Asw)의 저항 상태가 스위칭되며, 정보를 기록하게 된다.
도 3b를 참조하면, 왼쪽 셀은 비선택 셀로 게이트 전극(260)에 채널 온(ON)을 위한 전압이 인가되고, 오른쪽 셀은 선택 셀로 게이트 전극(260)에 채널 오프(OFF)를 위한 전압이 인가된다. 읽기 동작을 위해, 스위칭 영역(Asw)의 저항 상태가 바뀌지 않을 정도의 읽기 전압(Vread)를 채널층(240)의 양단에 인가한다. 채널 오프된 오른쪽 셀에서 전류가 채널층(240)으로 흐르지 않고 기록물질층(230)을 통해 흐르며, 전류를 측정함으로써 해당 셀의 저항 상태를 읽을 수 있다.
도 3c를 참조하면, 오른쪽 셀에 기록된 정보를 지우기 위해, 기록시와 반대 방향으로 전류가 흐르도록 지우기 전압(Verase)를 인가한다. 왼쪽 셀은 비선택 셀로 게이트 전극(260)에 채널 온(ON)을 위한 전압이 인가되고, 오른쪽 셀은 선택 셀로 게이트 전극(260)에 채널 오프(OFF)를 위한 전압이 인가된다. 채널 오프된 오른쪽 셀에서 전류가 채널층(240)으로 흐르지 않으며 기록물질층(230)으로 기록시와 반대 방향으로 흐르며 저항 상태가 스위칭된다.
도 3a 내지 도 3c에서 선택된 셀의 스위칭 영역(Asw)을 살펴보면, 스위칭 영역(Asw)이 양단에 채널층(240이 접하며, 즉, 채널층(240), 기록물질층(230), 채널층(240)을 지나는 전류 흐름의 방향이 일정하다. 이에 따라 보다 원활한 셀 스위칭이 가능하다.
도 4a는 비교예에 따른 메모리 소자의 개략적인 구조를 보이는 단면도이고, 도 4b는 도 4a의 메모리 소자에서 쓰기 동작시의 전류 흐름을 보이고 있다.
메모리 소자(10)는 평탄한 절연구조체(11) 상에 순차적으로 기록물질층(13), 채널층(14), 게이트 절연층(15) 및 복수의 게이트 전극(16)이 형성된 구조를 갖는다.
도 4b는 오른쪽의 게이트 전극(16)이 오프(OFF)되어 오른쪽 셀이 선택된 경우이다. 쓰기 전압(Vprogram)에 의한 전류 경로를 살펴보면, 오른쪽 셀에서는 채널층(14)으로 전류가 흐르지 않으며, 기록물질층(13) 쪽으로 경로가 꺾이며 채널층(14)에서 기록물질층(13)으로 전류가 흐르게 된다. 이러한 전류 경로 변경은 안정적인 스위칭에 문제가 될 수 있다.
또한, 이러한 구조는 인접 셀간 간격(L1)은 인접하는 게이트 전극(16) 간의 간격(Ld)과 일치하며, 스위칭 영역의 길이(L2)는 게이트 전극(16)의 길이(Lg)와 일치한다. 비교예의 메모리 소자(10)에서 인접 셀간 간격(L1)은 전기적 이격 거리이자 동시에 물리적 이격 거리에 해당한다.
이와 달리, 도 1의 실시예의 경우, 게이트 전극(260)의 길이(Lg), 게이트 전극(260) 간의 간격(Ld)이 비교예의 메모리 소자(10)와 동일한 경우에도, 비교예의 인접 셀간의 전기적 이격 거리(L1)보다 긴 인접 셀간 전기적 이격 거리(Lse)을 가질 수 있고, 또한, 비교예의 스위칭 영역의 길이(L2) 보다 짧은, 스위칭 영역(Asw)의 길이(Lsw)를 가질 수 있다. 이는 실시예의 경우, 인접 셀간 전기적 이격 거리(Lse)가 인접 셀간 물리적 이격 거리보다 길게 형성되는 구조이기 때문이다. 다시 말하면, 실시예의 메모리 소자(200)에서 인접 셀간 전기적 이격 거리(Lse)는 게이트 전극(260) 간의 이격 거리(Ld)와 별개로 이보다 길게 설정될 수 있다. 또한, 스위칭 영역(Asw)의 길이(Lsw)도 게이트 전극(260)의 길이(Lg)와 별개로, 이보다 길게 설정된다.
상술한 설명에서, 실시예의 메모리 소자(200)와 비교예의 메모리 소자(10)의 Lg를 서로 동일하게 하고, 또한, Ls를 서로 동일하게 하여, 인접 셀간 전기적 이격 거리를 비교하였다. 이로부터, 실시예의 메모리 소자(200)와 비교예의 메모리 소자(10)의 전기적 이격 거리를 동일하게 할 때, 실시예의 메모리 소자(200)의 경우, 단위 셀의 기본 길이(Ls)가 훨씬 짧아질 수 있음을 알 수 있다.
도 5a 및 도 5b는 비교예 및 실시예에 따른 구조를 비교하여 실험하기 위해 제작한 샘플의 개략적인 구성을 보이는 단면도이다.
도 5a는 고농도 도핑된 폴리 실리콘층 사이에 SiO2 층을 형성하고, 이들 측면에 가변 저항 물질인 HfO2를 형성한 구조를 보인다. 상, 하부의 전극(Pt/Ti)에 전압을 인가하면, 화살표와 같은 경로로 전류가 흐르며, 이는 비교예의 메모리 소자(10)에서 선택된 채널에서의 전류 경로를 모사한다.
도 5b는 고농도 도핑된 폴리 실리콘층 사이에 SiO2 층이 recess되게 형성하고, 이들 측면에 가변 저항 물질인 HfO2를 형성한 구조를 보인다. 상, 하부의 전극(Pt/Ti)에 전압을 인가하면, 화살표와 같은 경로로 전류가 흐르며, 이는 실시예에 따른 메모리 소자(200)의 선택된 채널에서의 전류 경로를 모사한다.
도 6a 및 도 6b는 도 5a 및 도 5b의 샘플 각각에 대한 I-V curve를 보인다.
도 6a 및 도 6b는 각각 도 5a 및 도 5b에 해당하는 64개의 샘플에 대한 것이다.
I-V curve는 전압을 0V에서 8V로 변화시키며(① SET) 가변 저항 물질의 저항 상태를 HRS(High resistive state)에서 LRS (Low resistive state)로 바꾸고, 다시 8 V에서 0V로 전압을 낮추었다가(② LRS), 0V에서 -6V로 전압을 변화시키면(③ RESET), 가변 저항 물질의 저항 상태가 LRS에서 HRS로 바뀌게 된다. 다음, -6V 에서 0V로 전압을 변화시키는(④ HRS) 과정으로 한 번의 사이클(cycle)이 끝나게 된다.
저항 변화 현상을 확인하기 위해 4V에서 가변 저항 물질의 저항을 읽게 된다. 이 때, HRS 상태인 첫 번째 단계(①)에서 4V일때의 전류값에 대한 LRS 상태인 두 번째 단계(②)에서 4V일때의 전류값의 비가 1000 배가 되면 저항 변화 소자로 사용할 수 있다고 판단할 수 있다.
도 5a와 도 5b의 샘플들에 대한 I-V curve를 비교한 결과, 상기 전류비가 1000이상인 수율은 도 6a에서 50%이고, 도 6b의 경우 91%로 크게 향상된 것이 확인되었다.
이는 도 5a의 샘플에서, poly-Si/HfO2/Poly-Si 의 전류 경로가 굽은 경로로 형성되고, 도 5b의 샘플에서는 poly-Si/HfO2/Poly-Si 를 지나는 전류 경로가 직선이 되고 있어, 도 5b의 경우, 보다 안정적인 스위칭 거동이 일어난 결과로 볼 수 있다.
이러한 결과로부터, 실시예의 메모리 소자(200)의 경우, 스위칭 영역(Asw)에서 나타나는, 채널층(240), 기록물질층(230) 채널층(240)을 지나는 전류 경로에서 안정적인 스위칭 거동이 일어날 것으로 기대할 수 있고, 또한, 제조된 제품의 성능 산포도 개선될 것으로 예측할 수 있다.
도 7은 다른 실시예에 따른 메모리 소자의 개략적인 구조를 보이는 단면도이고, 도 8은 도 7의 메모리 소자에 구비되는 메모리 스트링의 개략적인 구조를 보인 사시도이다. 도 9는 도 7의 메모리 소자에 대한 등가회로도이다.
본 실시예의 메모리 소자(500)는 복수의 메모리 셀(MC)이 수직방향으로 어레이된 수직형 NAND(vertical NAND, VNAND) 메모리이다. 메모리 소자(500)는 상변화 물질을 사용하는 Pc-VNAND 또는 가변 저항 물질을 사용하는 Re-VNAND가 될 수 있다.
도 7 내지 도 9를 함께 참조하여, 메모리 소자(500)의 상세한 세부 구성을 살펴보면 다음과 같다.
먼저, 도 7을 참조하면, 기판(520) 상에 복수의 셀 스트링(CS)이 형성된다.
기판(520)은 제1형 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(520)은 p형 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(520)은 p형 우물(well)(예를 들면, 포켓 p 웰)일 수 있다. 이하에서, 기판(520)은 p형 실리콘인 것으로 가정한다. 그러나 기판(520)은 p형 실리콘으로 한정되지 않는다.
기판(520) 상에 소스 영역인 도핑 영역(525)이 제공된다. 도핑 영역(525)은 기판(520)과 상이한 n형 일 수 있다. 이하에서, 도핑 영역(525)은 n 형으로 가정한다. 그러나 도핑 영역(525)은 n형으로 한정되지 않는다. 이러한 도핑 영역(525)은 공통 소스 라인(CSL)에 연결될 수 있다.
셀 스트링(CS)은 도 9의 회로도에 표시한 것처럼 k*n개가 구비되어 매트릭스 형태로 배열될 수 있고, 각 행, 열 위치에 따라 CSij(1≤i≤k, 1≤j≤n)로 명명될 수 있다. 각 셀 스트링(CSij)은 비트 라인(BL), 스트링 선택 라인(SSL), 워드 라인(WL), 그리고 공통 소스 라인(CSL)에 연결된다.
각 셀 스트링(CSij)은 메모리 셀(MC)들 및 스트링 선택 트랜지스터(SST)를 포함한다. 각 셀 스트링(CSij)의 메모리 셀(MC)들 및 스트링 선택 트랜지스터(SST)는 높이 방향으로 적층될 수 있다.
복수 개의 셀 스트링(CS)의 행들은 서로 다른 스트링 선택 라인들(SSL1~SSLk)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11~CS1n)의 스트링 선택 트랜지스터들(SSTs)은 스트링 선택 라인(SSL1)에 공통으로 연결된다. 셀 스트링 (CSk1~CSkn)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSLk)에 공통으로 연결된다.
복수 개의 셀 스트링(CS)의 열들은 서로 다른 비트 라인들(BL1~BLn)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11~CSk1)의 메모리 셀들 및 스트링 선택 트랜지스터들(SST)은 비트 라인(BL1)에 공통으로 연결될 수 있으며, 셀 스트링들(CS1n~CSkn)의 메모리 셀(MC)들 및 스트링 선택 트랜지스터들(SST)은 비트 라인(BLn)에 공통으로 연결될 수 있다.
복수 개의 셀 스트링(CS)의 행들은 서로 다른 공통 소스 라인들(CSL1~CSLk)에 각각 연결될 수 있다. 예를 들어, 셀 스트링들(CS11~CS1n)의 스트링 선택 트랜지스터들(SST)은 공통 소스 라인(CSL1)에 공통으로 연결될 수 있으며, 셀 스트링들(CSk1~CSkn)의 스트링 선택 트랜지스터들(SST)은 공통 소스 라인(CSLk)에 공통으로 연결될 수 있다.
기판(520) 또는 스트링 선택 트랜지스터들(SST))으로부터 동일한 높이에 위치한 메모리 셀(MC)들의 게이트 전극들은 하나의 워드 라인(WL)에 공통으로 연결되고, 서로 다른 높이에 위치한 메모리 셀(MC)들의 게이트 전극들은 서로 다른 워드 라인들(WL1~WLm)에 각각 연결될 수 있다.
도시된 회로 구조는 예시적인 것이다. 예를 들어, 셀 스트링들(CS)의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링(CS)의 행들의 수가 변경됨에 따라, 셀 스트링(CS)의 행들에 연결되는 스트링 선택 라인들의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링(CS)의 수 또한 변경될 수 있다. 셀 스트링(CS)들의 행들의 수가 변경됨에 따라, 셀 스트링들(CS)의 행들에 연결되는 공통 소스 라인들의 수 또한 변경될 수 있다.
셀 스트링(CS)들의 열들의 수도 증가 또는 감소될 수 있다. 셀 스트링(CS)의 열들의 수가 변경됨에 따라, 셀 스트링들(CS)의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링(CS)의 수 또한 변경될 수 있다.
셀 스트링(CS)의 높이도 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링(CS) 각각에 적층되는 메모리 셀(MC)들의 수는 증가 또는 감소될 수 있다. 셀 스트링(CS) 각각에 적층되는 메모리 셀(MC)들의 수가 변경됨에 따라, 워드 라인(WL)들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링(CS)들 각각에 제공되는 스트링 선택 트랜지스터는 증가될 수 있다. 셀 스트링(CS)들 각각에 제공되는 스트링 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 공통 소스 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터의 수가 증가하면, 스트링 선택 트랜지스터들은 메모리 셀(MC)들과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 읽기는 셀 스트링(CS)들의 행의 단위로 수행될 수 있다. 공통 소스 라인(CSL)에 의해 셀 스트링(CS)들이 하나의 행들의 단위로 선택되고, 스트링 선택 라인(SSL)들에 의해 셀 스트링(CS)들이 하나의 행 단위로 선택될 수 있다. 또한, 공통 소스 라인(CSL)들은 적어도 두 개의 공통 소스 라인들을 하나의 단위로 전압이 인가될 수 있다. 공통 소스 라인들(CSL)은 전체를 하나의 단위로 전압이 인가될 수 있다.
셀 스트링들(CS)의 선택된 행에서, 쓰기 및 읽기는 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드 라인(WL)에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CSs)의 선택된 행에서, 메모리 셀들은 워드 라인들(WLs)에 의해 페이지의 단위로 선택될 수 있다.
셀 스트링(CS)은 도 7 및 도 8에 도시된 바와 같이, 절연구조체(510), 기록물질층(530), 채널층(540), 게이트 절연층(550)을 포함하는 구조물을 복수 개의 게이트 전극(560) 및 복수 개의 분리층(570)이 교대로 둘러싸는 형태를 가질 수 있다. 셀 스트링(CS)은 사각 기둥 형태로 도시되고 있으나 이는 예시적이며 이에 한정되지 않는다. 셀 스트링(CS)은 예를 들어, 원통 형상으로 형성될 수도 있다.
절연구조체(510), 기록물질층(530), 채널층(540), 게이트 절연층(550)을 포함하는 구조물의 형상을 살펴보기로 한다.
먼저, 절연구조체(510)은 길이 방향이 Z방향인 원통의 표면에서 복수의 돌출부(511)가 원통면을 소정 폭으로 둘러싸며 반경 방향으로 돌출된 형상을 가질 수 있다. 돌출부(511)가 반경 방향(도 7에서는 x방향)으로 둘출된 길이 Dr은 약 5nm 이상일 수 있다. Dr은 약 1nm~30nm의 범위일 수 있다.
기록물질층(530)은 절연구조체(510)의 표면을 소정 두께로 둘러싼다. 기록 물질층(530)의 가변 저항 물질 또는 상변화 물질을 포함한다. 가변 저항 물질로, Rb2O, TiO2, BaO, ZrO2, CaO, HfO2, SrO, Sc2O3, MgO, Li2O, Al2O3, SiO2, BeO, Sc2O3, Nb2O5, NiO, Ta2O5, WO3, V2O5, La2O3, Gd2O3, CuO, MoO3, Cr2O3, MnO2 중 어느 하나가 사용될 수 있다. 상변화 물질로 GST(Ge2Sb2Te5)가 사용될 수 있다.
채널층(540)을 기록물질층(530) 표면을 소정 두께로 둘러싼다. 채널층(540)은 제 1 타입으로 도핑된 반도체 물질을 포함할 수 있다. 채널층(540)은 기판(520)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 수 있으며, 예를 들어, 기판(520)이 p-타입으로 도핑된 실리콘 물질을 포함하는 경우, 채널층(540) 역시 p-타입으로 도핑된 실리콘 물질을 포함할 수 있다. 또는 채널층(540)은 Ge, IGZO, GaAs 등의 물질을 포함할 수도 있다.
게이트 절연층(550)은 채널층(540) 표면을 수정 두께로 둘러싼다. 게이트 절연층(550)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등 다양한 절연 물질로 이루어질 수 있다.
절연구조체(510), 기록물질층(530), 채널층(540), 게이트 절연층(550)을 포함하는 구조물의 형상은 가장 내부에 배치된 절연구조체(510)의 형상과 유사하게, 원통면 상에 반경 방향으로 돌출된 다수의 구조물이 형성된 형상이 된다.
게이트 전극(560)은 이러한 내부 구조물 외면의 돌출된 부분을 둘러싸고, 분리층(570)은 이러한 내부 구조물 외면의 인입된 부분을 둘러싼다. 분리층(570)은 복수 개의 게이트 전극(560) 사이를 분리하기 위한 것으로, 게이트 전극(560) 및 복수 개의 분리층(570)는 수직 방향(Z 방향)을 따라 서로 교차하며 적층될 수 있다.
게이트 전극(560)의 Z 방향 길이는 Lg, 게이트 전극(56) 간의 이격 거리, 즉, 분리층(570)의 Z방향 길이는 Ld이다. 이러한 구조는 도 1의 유사한 구조에서 설명한 바와 같이, Lg Ld와 별개로, 인접 셀간 이격 거리 및 기록물질층(530) 내에 형성되는 스위칭 영역의 길이가 설정되게 된다.
게이트 전극(560)은 금속 물질 또는 고농도로 도핑된 실리콘 물질로 이루어질 수 있다. 각 게이트 전극(560)은 워드 라인(WL), 스트링 선택 라인(SSL) 중 하나와 연결된다.
분리층(570)은 실리콘 산화물, 실리콘 질화물 등 다양한 절연 물질로 이루어질 수 있다.
게이트 전극(560)과 분리층(570)이 게이트 절연층(550)과 접하는 면에서 볼 때, 게이트 전극(560)은 분리층(570)으로부터 Dr 만큼 리세스(recess)된 형태이다.
상기 설명한 셀 스트링(CS)의 제조 과정은 외부 구조물에서 내부 구조물의 순서로 진행될 수 있다. 즉, 외경은 같고 내경이 Dr 만큼 다른 실린더 쉘 형상의 게이트 전극(560)과 분리층(570)이 교차 적층된 구조물을 먼저 형성하고, 이 내면에 게이트 절연층(550), 채널층(540), 기록물질층(530)이 순차적으로 콘포멀하게 증착될 수 있다. 이에 대해서는 제조방법의 설명에서 후술할 것이다.
채널층(540) 및 기록물질층(530)의 일단은 도핑 영역(525), 즉 공통 소스 영역과 접할 수 있다.
채널층(540) 및 기록물질층(530)의 다른 일단에 드레인 영역(580)이 제공될 수 있다. 드레인 영역(580)은 제 2 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 드레인 영역(580)은 n 타입으로 도핑된 실리콘 물질을 포함할 수 있다.
드레인 영역(580) 상에, 비트 라인(590)이 제공될 수 있다. 드레인 영역(580) 및 비트 라인(590)은 콘택 플러그들(contact plug)을 통해 연결될 수 있다.
각각의 게이트 전극(560) 및 이와 마주하는 위치의 게이트 절연층(550), 채널층(540) 및 기록물질층(530) 영역은 메모리 셀(MC)을 구성한다. 즉, 메모리 셀(MC)은 게이트 전극(560), 게이트 절연층(550) 및 채널층(540)을 포함하는 트랜지스터와 기록물질층(530)에 의한 가변저항이 병렬 연결된 회로 구조를 갖는다.
이러한 병렬 연결 구조는 수직 방향(Z 방향)으로 연속적으로 배열되어 셀 스트링(CS)을 구성한다. 그리고, 셀 스트링(CS)의 양단은 도 9의 회로도에 나타난 바와 같이, 공통 소스 라인(CSL)과 비트 라인(BL)이 연결될 수 있다. 공통 소스 라인(CSL)과 비트 라인(BL)에 전압을 인가됨으로써 복수 개의 메모리 셀(MC)에 프로그램(쓰기), 읽기, 지우기 과정이 이루어질 수 있다.
예를 들어, 기록할 메모리 셀(MC)이 선택되면, 선택된 셀에서는 채널이 형성되지 않게, 즉, 채널 오프되도록 해당 셀의 게이트 전압값이 조절되고, 선택되지 않은 셀들은 채널 온 되도록 선택되지 않은 셀들의 게이트 전압값이 조절된다. 이에 따라 공통 소스 라인(CSL)과 비트 라인(BL)에 인가된 전압에 의한 전류 경로는 선택된 메모리 셀(MC)의 기록물질층(530) 영역을 지나게 되며, 이 때 인가 전압을 Vset 또는 Vreset 값으로 하여 저저항 상태 또는 고저항 상태를 만들 수 있고, 선택된 메모리 셀(MC)에 원하는 1 또는 0의 정보를 기록할 수 있다.
읽기 동작에서도, 이와 유사하게, 선택된 셀에 대한 읽기가 수행될 수 있다. 즉, 선택된 메모리 셀(MC)은 채널 오프, 선택되지 않은 메모리 셀들은 채널 온 상태가 되도록 각 게이트 전극(560)에 인가되는 게이트 전압이 조절된 후, 공통 소스 라인(CSL)과 비트 라인(BL) 사이의 인가 전압(Vread)에 의해 해당 셀(MC)에 흐르는 전류를 측정함으로써 셀 상태(1 또는 0)를 확인할 수 있다.
이러한 VNAND 구조에서, 셀 스트링(CS)의 높이에 따른 패키징(packaging) 한계에 의해, 셀 스트링(CS)에 포함되는 게이트 전극(560)의 수를 증가시키는 것은 한계가 있다. 특히 인접하는 셀 간의 간섭(interference)에 의해 인접하는 게이트 전극(560) 간의 거리(Ld)를 줄이는데 한계가 있다. 이에 따라 수직 방향(Z방향)으로 인접하는 게이트 전극(560)과 분리층(570)의 수직 방향 길이의 합(Ls)을 줄일 수 있는 한계 값에 의해 메모리 용량에 한계를 나타내게 된다.
상술한 바와 같이, 실시예에 따른 메모리 소자(500)는 안정적인 스위칭 거동을 나타낼 있는 전류 경로가 형성되도록 리세스된 게이트 구조(또는 돌출된 절연구조체 형태)를 활용하여 채널층(540), 기록물질층(530)을 형성한 메모리 셀(MC)을 구성하고 이를 어레이하여 메모리 소자를 구현하고 있다. 이에 따라, 채널층과 기록물질층이 일정한 방향으로 형성되는 구조에 비해 게이트 전극(560)간 거리(Ld)를 짧게 하면서도 셀간 전기적 이격 거리를 길게 확보할 수 있고, 또한, 스위칭 영역의 길이가 게이트 전극(560)의 길이(Lg)보다 짧아질 수 있다. 이러한 구조에 의해 게이트 전극(560)과 분리층(570)의 수직 방향(Z방향)으로 길이의 합(Ls)을 최소화할 수 있어 집적도를 높일 수 있고, 또한, 낮은 동작 전압을 가질 수 있다.
이와 같이, 실시예에 따른 메모리 소자(500)는 차세대 VNAND에서의 메모리 셀 간의 스케일링 이슈(scaling issue)를 해결할 수 있어 집적도(density)를 증가시킬 수 있고, 저전력을 구현할 수 있다.
도 10a 내지 19b는 실시예에 따른 메모리 소자의 제조방법을 설명하는 도면들이다.
도 10a 및 도 10b는 각각 단면도, 평면도로서, 먼저, 기판(520) 상에 분리층(570)과 희생층(580)을 교대로 반복 적층한 적층 구조물을 형성한다.
기판(520)은 실리콘 기판일 수 있고, 예를 들어 소정 불순물로 도핑된 실리콘 기판일 수 있다. 기판(520)은 p형 실리콘 기판일 수 있으며, 다만, 이에 한정되는 것은 아니다.
분리층(570)은 절연 물질로 이루어지며, 예를 들어, SiO2를 포함할 수 있다.
희생층(580)은 구부러진 경로의 채널층, 기록물질층 형성을 위해 리세스 구조물을 형성하기 위한 층으로, 분리층(570)의 재질과 식각비가 다른 재질로 이루어진다. 분리층(570)은 예를 들어, SiNx를 포함할 수 있다.
분리층(570)의 두께(t_Ld), 희생층(580)의 두께(t_Lg)는 각각 제조될 메모리 소자의 세부 구조에 따라 정해진다. 분리층(570)의 두께(t_Ld), 희생층(580)의 두께(t_Lg)는 각각 제조될 메모리 소자의 게이트 전극 간의 간격, 게이트 전극의 길이 Lg에 대응한다. 희생층(580)의 두께(t_Lg)는 5nm~30nm의 범위을 가질 수 있다. 분리층(570)의 두께(t_Ld)는 5nm~30nm의 범위로 형성할 수 있다.
희생층(580) 위치에 게이트 전극이 형성되게 되며, 즉, 희생층(580)의 개수는 제조될 메모리 소자의 단위 셀의 개수에 대응한다.
분리층(570), 희생층(580)의 형성을 위해, atomic layer deposition (ALD), metal organic atomic layer deposition (MOALD), chemical vapor deposition (CVD), metal organic chemical vapor deposition (MOCVD), physical vapor deposition (PVD) 등의 증착 방법이 사용될 수 있다. 상기 방법들은 기판(520)을 챔버내에 위치시키고, 챔버를 소정 온도로 가열하며 소스를 공급하는 과정을 포함하며, 원하는 두께에 따라 온도, 시간의 공정 조건이 조절된다.
도 11a 및 도 11b는 각각 단면도 평면도이며, 도 10a, 도 10a, 도 10b 단계에서 형성한 적층 구조물에 채널 홀(HO_CH)을 형성한다. 채널 홀(HO_CH)을 희생층(580)에 게이트 리세스 구조를 형성하고 채널물질, 기록물질을 도포하기 위한 홀이다. 채널 홀(HO_ch)의 형성을 위해 포토 리소그라피 및 식각 공정을 사용할 수 있다. 채널 홀(HO_ch)의 개수는 두 개로 도시되었으나 이는 예시적인 것이다. 예를 들어, 도 7 내지 도 9에서 설명한 셀 스트링(CS)의 개수만큼, 채널 홀(HO_ch)을 형성할 수 있다.
다음, 도 12a, 도 12b를 참조하면, 희생층(580)을 부분적으로 식각하여 채널 홀(HO_ch)의 내측면을 요철 형상으로 가공한다. 식각비가 다른 희생층(580), 분리층(570) 중 희생층(580)이 선택적으로 식각되게 하는 공정으로, 희생층(580)을 식각하고 분리층(570)은 식각하지 않는 식각액을 사용하는 습식 식각의 방법이 사용될 수 있다. 또는 희생층(580)과 분리층(570)을 다른 비율로 식각하는 식각액이 사용될 수도 있다. 다만, 이에 한정되는 것은 아니다. 요철의 길이, 즉, 희생층(580)이 분리층(570)으로부터 적층 방향(Z방향)에 수직인 제1방향(X방향)으로 인입된 길이는 소정의 원하는 Dr이 되도록 식각액, 식각 시간을 설정할 수 있다. Dr은 예를 들어 5nm 이상일 수 있다. Dr은 1nm~30nm의 범위일 수 있다.
다음, 도 13a, 도 13b를 참조하면, 채널 홀(HO_ch)의 내측면에 게이트 절연층(250), 채널층(240), 기록물질층(230)을 순차적으로 형성한다.
게이트 절연층(550)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등 다양한 절연물질로 이루어질 수 있다. 채널층(240)은 반도체 물질로 이루어질 수 있고 예를 들어 poly-Si를 포함할 수 있다. 채널층(240)은 소정 도펀트로 도핑될 수 있고, 기판(520)과 동일하게 p형으로 도핑될 수 있다. 다만, 이에 한정되지 않는다. 채널층(240)은 예를 들어, Ge, IGZO, GaAs 등의 물질을 포함할 수도 있다. 기록물질층(230)은 가변 저항 물질 또는 상변화물질을 포함할 수 있다. 가변 저항 물질로 Rb2O, TiO2, BaO, ZrO2, CaO, HfO2, SrO, Sc2O3, MgO, Li2O, Al2O3, SiO2, BeO, Sc2O3, Nb2O5, NiO, Ta2O5, WO3, V2O5, La2O3, Gd2O3, CuO, MoO3, Cr2O3, MnO2 중 어느 하나가 사용될 수 있다. 상변화 물질로 GST(Ge2Sb2Te5)가 사용될 수 있다.
상기 막들의 형성을 위해, atomic layer deposition (ALD), metal organic atomic layer deposition (MOALD), chemical vapor deposition (CVD), metal organic chemical vapor deposition (MOCVD), physical vapor deposition (PVD) 등의 증착 방법이 사용될 수 있다. 상기 방법들은 채널 홀(HO_ch)이 형성된 적층 구조물을 챔버내에 위치시키고, 챔버를 소정 온도로 가열하며 소스를 공급하는 과정을 포함하며, 각 층마다 원하는 두께에 따라 온도, 시간의 공정 조건이 조절된다.
채널 홀(HO_ch)의 내측면에 게이트 절연층(250), 채널층(240)을 형성하고, 기록물질층(230)을 형성하기 전에, 채널 홀(HO_ch)의 바닥면에 중착된 절연 물질 및 채널 물질을 제거하는 과정을 수행할 수 있다.
다음, 채널 홀(HO_ch) 내부의 남은 공간에 도 14a, 도 14b와 같이 절연구조체(510)을 형성한다.
다음, 도 15a, 15b와 같이, 도 14a의 구조물을 식각, 커팅한다.
다음, 남아있는 희생층(580)을 제거하여, 도 16a 및 도 16b와 같이, 게이트 홀(HO_ga)을 형성하고, 게이트 홀(HO_ga)에 전극 물질을 증착하여, 도 17a와 같이 게이트 전극(260)을 형성하면 기판(520) 상에 두 개의 스트링 셀(CS)이 형성된다.
다음, 도 18a, 도 18b와 같이, 공통 소스 영역(525)을 형성한다. 기판(510) 상의 소정 영역에 도펀트를 주입하여 고농도 영역으로 만드는 과정이며, 공통 소스 영역(525)은 두 스트링 셀(CS)의 일단의 채널층(240), 기록물질층(230)과 접하게 형성된다.
다음, 도 19a, 도 19b와 같이, 두 스트링 셀(CS)의 다른 일단, 즉, 채널층(240), 기록물질층(230)이 공통 소스 영역(525)과 접하는 일단과 맞은 편의 일단과 연결되는 드레인 영역(680)을 형성하고, 드레인 영역(580)을 연결하는 비트 라인(590)을 형성한다.
본 개시에 따른 메모리 소자(200)(500)는 다양한 전자 장치의 메모리 스템으로 채용될 수 있다. 메모리 소자(500)는 칩 형태의 메모리 블록으로 구현되어 뉴로모픽 컴퓨팅 (Neuromorphic Computing) 플랫폼으로 사용될 수 있고, 또는 뉴럴 네트워크(Neural Network)를 구성하는데 이용될 수 있다.
도 20은 실시예에 따른 메모리 시스템에 대한 블록도이다.
도 20을 참조하면, 메모리 시스템 (1600)은 메모리 컨트롤러 (1601) 및 메모리 장치(1602)를 포함할 수 있다. 메모리 컨트롤러(1601)는 메모리 장치 (1602)에 대한 제어 동작을 수행하고, 예를 들어, 메모리 컨트롤러(1601)는 메모리 장치(1602)에 어드레스(ADD) 및 메모리 장치(1602)에 대해 프로그래밍 (또는 기록), 판독 및/또는 소거 동작을 수행하기 위한 커맨드(CMD)를 제공한다. 또한, 프로그래밍 동작 및 판독 데이터를 위한 데이터는 메모리 컨트롤러(1601)와 메모리 장치(1602) 사이에서 전송될 수 있다.
메모리 장치(1602)는 메모리 셀 어레이(1610) 및 전압 발생기(1620)를 포함할 수 있다. 메모리 셀 어레이(1610)는 복수의 워드 라인과 복수의 비트 라인이 서로 교차하는 영역에 배열된 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 어레이(1610)는 도 1, 도 7의 실시예에 기초한 메모리 소자를 포함한다.
메모리 컨트롤러(1601)는 논리 회로를 포함하는 하드웨어와 같은 처리 회로; 프로세서 실행 소프트웨어와 같은 하드웨어/소프트웨어 조합; 또는 이들의 조합을 포함할 수 있다. 예를 들어, 처리 회로는 보다 구체적으로 중앙 처리 장치 (CPU), 산술 논리 장치 (ALU), 디지털 신호 프로세서, 마이크로 컴퓨터, FPGA (Field Programmable Gate Array), SoC (System-on-Chip), 프로그래머블 로직 유닛, 마이크로 프로세서, ASIC (application-specific integrated circuit) 등이며, 다만, 이에 한정되지는 않는다. 메모리 컨트롤러(1601)는 호스트(미도시)로부터의 요청에 응답하여 동작할 수 있고 메모리 장치(1602)에 액세스하고 위에서 논의된 제어 동작(예를 들어, 기록/판독 동작)을 제어함으로써, 메모리 컨트롤러(1601)를 특수 목적 제어기로 변환하도록 구성될 수 있다. 메모리 컨트롤러(1601)는 메모리 셀 어레이(1610)에 대한 프로그래밍/판독/소거 동작을 수행하기 위한 어드레스(ADD) 및 커맨드(CMD)를 생성할 수 있다. 또한, 메모리 컨트롤러(1601)로부터의 명령에 응답하여, 전압 발생기(1620)(예를 들어, 전력 회로)는 메모리 셀 어레이(1610)에 데이터 프로그래밍 또는 데이터 판독을 위해 워드 라인의 전압 레벨을 제어하기 위한 전압 제어 신호를 생성할 수 있다.
또한, 메모리 컨트롤러(1601)는 비 휘발성 메모리 장치(1602)로부터 판독 된 데이터에 대한 결정 동작을 수행할 수 있다. 예를 들어, 메모리 셀로부터 판독 된 데이터로부터, 온-셀 수 및/또는 오프-셀 수가 결정될 수 있다. 메모리 장치 (1602)는 판독 데이터에 대한 판독 결과에 따라 메모리 컨트롤러(1601)에 통과(pass)/실패(fail) 신호 (P/F)를 제공할 수 있다. 메모리 컨트롤러(1601)는 통과/실패 신호 (P / F)를 참조하여 메모리 셀 어레이(1610)의 쓰기 및 읽기 동작을 제어할 수 있다.
도 21은 실시예에 따른 뉴로모픽 장치 및 이에 연결된 외부 장치를 보이는 블록도이다.
도 21을 참조하면, 뉴로모픽 장치(1700)는 처리 회로(1710) 및/또는 메모리(1720)를 포함할 수 있다. 뉴로모픽 장치(1700)는 도 1, 도 7의 실시예에 기초한 메모리 소자를 포함할 수 있다.
일부 예시적인 실시예에서, 처리 회로(1710)는 뉴로모픽 장치(1700)를 구동하기 위한 기능을 제어하도록 구성 될 수 있다. 예를 들어, 처리 회로(1710)는 메모리(1720)의 메모리(1720)에 저장된 프로그램을 실행함으로써 뉴로모픽(1700)를 제어하도록 구성될 수 있다. 일부 예시적인 실시 예에서, 처리 회로는 논리 회로와 같은 하드웨어, 소프트웨어를 실행하는 프로세서와 같은 하드웨어/소프트웨어 조합, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 프로세서는 중앙 처리 장치 (CPU), 그래픽 처리 장치(GPU), 뉴로모픽 장치(1700)에 포함된 응용 프로세서 (AP), 산술 논리 장치(ALU), 디지털 신호 프로세서, 마이크로 컴퓨터, FPGA(Field Programmable Gate Array), SoC(System-on-Chip), 프로그래머블 로직 유닛, 마이크로 프로세서, ASIC(application-specific integrated circuit) 등을 포함할 수 있으나, 이에 제한되지는 않는다. 일부 예시적인 실시예에서, 처리 회로(1710)는 외부 장치(1730)에 대해 다양한 데이터를 판독/기록하고, 및/또는 판독/기록 된 데이터를 이용하여 뉴로모픽 장치(1700)를 실행하도록 구성될 수 있다. 일부 실시 예들에서, 외부 장치(1730)는 이미지 센서 (예를 들어, CMOS 이미지 센서 회로)를 갖는 외부 메모리 및/또는 센서 어레이를 포함할 수 있다.
일부 실시예에서, 도 21의 뉴포모픽 장치는 기계 학습(machine learning) 시스템에 적용될 수 있다. 기계 학습 시스템은 컨볼루션 뉴럴 네트워크 (CNN), 디콘볼루션 뉴럴 네트워크, 긴 단기 메모리(long short-term memory) (LSTM) 유닛 및/또는 GRU (Gated Recurrent Unit)을 선택적으로 포함하는 반복 뉴럴 네트워크 (RNN), SNN (Stacked Neural Network), SSDNN (State-space Dynamic Neural Network), DBN (Deep Faith Network), GAN (Generative Adversarial Network) 및 / 또는 제한된 Boltzmann 머신(RBM)과 같은, 다양한 인공 신경 네트워크 조직 및 처리 모델을 이용할 수 있다.
또는, 이러한 기계 학습 시스템은 다른 형태의 기계 학습 모델, 예컨대 선형 및/또는 로지스틱 회귀, 통계 클러스터링, 베이지안(Bayesian) 분류, 결정 트리, 주성분 분석과 같은 차원 축소, 전문가 시스템, 및/또는 랜덤 포레스트(random forests)와 같은 앙상블을 포함하는 이들의 조합을 포함할 수 있다. 이러한 기계 학습 모델은 다양한 서비스 및/또는 애플리케이션을 제공하는데 사용될 수 있고, 예를 들어 이미지 분류 서비스, 생체 정보 또는 생체 데이터에 기초한 사용자 인증 서비스, ADAS (Advanced Driver Assistance System) 서비스, 음성 어시스턴트 서비스, 자동 음성 인식 (ASR) 서비스 등이 전자 장치에 의해 실행될 수 있다.
전술한 메모리 소자는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 본 발명의 범위는 따라서 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
200, 500, - 메모리 소자
230, 530 - 기록 물질층
210, 510 - 절연구조체
520 - 기판
525 - 공통 소스 영역
211, 511 - 돌출부
270, 570 - 분리층
240, 540 - 채널층
250, 550 - 게이트 절연층
260, 560 - 게이트 전극
580 - 드레인 영역
590 - 비트 라인
MC - 메모리 셀
CS - 셀 스트링
230, 530 - 기록 물질층
210, 510 - 절연구조체
520 - 기판
525 - 공통 소스 영역
211, 511 - 돌출부
270, 570 - 분리층
240, 540 - 채널층
250, 550 - 게이트 절연층
260, 560 - 게이트 전극
580 - 드레인 영역
590 - 비트 라인
MC - 메모리 셀
CS - 셀 스트링
Claims (24)
- 제1면과, 상기 제1면으로부터 제1방향으로 돌출된 돌출부를 구비하는 형상을 가지는 절연구조체;
상기 절연구조체 상에, 상기 돌출부의 돌출된 형상을 따라 상기 돌출부를 덮으며 상기 제1면으로 연장되게 형성된 기록 물질층;
상기 기록 물질층 상에 상기 기록 물질층의 표면 형상을 따라 형성된 채널층;
상기 채널층 상에 형성된 게이트 절연층; 및
상기 게이트 절연층 상에, 상기 돌출부의 돌출된 상면인 제2면을 마주하는 위치에 형성된 게이트 전극;을 포함하는 메모리 소자. - 제1항에 있어서,
상기 제1면에서 상기 제2면까지 상기 제1방향의 길이는 5nm 이상인, 메모리 소자. - 제1항에 있어서,
상기 제1면과 상기 제2면은 서로 나란한, 메모리 소자. - 제1항에 있어서,
상기 기록 물질층은 가변 저항 물질을 포함하는, 메모리 소자. - 제4항에 있어서,
상기 기록 물질층은 Rb2O, TiO2, BaO, ZrO2, CaO, HfO2, SrO, Sc2O3, MgO, Li2O, Al2O3, SiO2, BeO, Sc2O3, Nb2O5, NiO, Ta2O5, WO3, V2O5, La2O3, Gd2O3, CuO, MoO3, Cr2O3, MnO2 중 어느 하나를 포함하는, 메모리 소자. - 제1항에 있어서,
상기 기록 물질층은 상변화 물질을 포함하는, 메모리 소자. - 제6항에 있어서,
상기 기록 물질층은 Ge2Sb2Te5을 포함하는, 메모리 소자. - 제1항에 있어서,
상기 기록 물질층의 두께는 0.5nm~30nm의 범위인, 메모리 소자. - 제1항에 있어서,
상기 돌출부는 상기 제1방향과 수직인 제2방향을 따라 소정 간격으로 복수개가 구비되고,
상기 게이트 전극은 상기 복수의 돌출부와 각각 마주하며 상기 제2방향을 따라 이격되는 복수개로 구비되는, 메모리 소자. - 제9항에 있어서,
상기 게이트 전극의 상기 제2방향의 길이는 5nm~30nm의 범위인, 메모리 소자. - 제9항에 있어서,
상기 복수의 게이트 전극 중 인접하는 게이트 전극 사이의 간격은 5nm~30nm의 범위인, 메모리 소자. - 제9항에 있어서,
상기 복수의 게이트 전극 사이에는 분리층이 배치되는, 메모리 소자. - 제9항에 있어서,
상기 기록 물질층의 영역은, 상기 복수의 게이트 전극과 각각 마주하며 상기 제2방향의 양단이 각각 채널층과 접하는 복수의 스위칭 영역을 포함하는, 메모리 소자. - 제13항에 있어서,
상기 복수의 스위칭 영역 중 인접하는 스위칭 영역간의 전기적 이격 거리는 인접하는 스위칭 영역간의 물리적 이격 거리보다 큰, 메모리 소자. - 제14항에 있어서,
상기 돌출부의 돌출 길이를 Dr이라고 할 때, 상기 전기적 이격 거리는 상기 물리적 이격 거리보다 2Dr 만큼 큰, 메모리 소자. - 제14항에 있어서,
상기 스위칭 영역의 상기 제2방향의 길이는 상기 게이트 전극의 상기 제2방향의 길이보다 작은, 메모리 소자. - 제9항에 있어서,
상기 절연구조체는
길이 방향이 상기 제2방향인 원통의 표면에서 상기 복수의 돌출부가 상기 원통의 원통면을 소정 폭으로 둘러싸며 반경 방향으로 돌출된 형상을 가지는, 메모리 소자. - 제17항에 있어서,
상기 기록물질층, 상기 채널층의 상기 제2방향의 양단 중 일단은 공통 소스 라인에 연결되고, 다른 일단은 비트 라인에 연결되며,
상기 복수의 게이트 전극은 각각 복수의 워드 라인에 연결되는, 메모리 소자. - 제1항 내지 제18항 중 어느 한 항의 메모리 소자를 포함하는 전자 장치.
- 기판상에 희생층과 분리층을 교대로 반복 증착하여 적층 구조물을 형성하는 단계;
상기 적층 구조물을 관통하는 채널 홀을 형성하는 단계;
상기 채널 홀의 내측면이 상기 적층 구조물의 적층 방향과 수직인 제1방향으로 요철 형상의 면이 되도록, 상기 희생층의 일부를 제거하는 단계;
상기 채널 홀의 내측면에 게이트 절연층, 채널층, 기록물질층을 순차적으로 형성하는 단계;
상기 채널 홀의 내부에 절연 물질을 증착하는 단계;
상기 희생층의 남아 있는 부분을 모두 제거하여 게이트 홀을 형성하는 단계;
상기 게이트 홀에 전극 물질을 증착하는 단계;를 포함하는, 메모리 소자 제조방법. - 제20항에 있어서,
상기 채널 홀의 내측면에 상기 게이트 절연층, 상기 채널층을 형성한 후, 상기 기록물질층을 형성하기 전에,
상기 채널 홀의 바닥면에 중착된 절연 물질 및 채널 물질을 제거하는 단계를 더 포함하는, 메모리 소자 제조방법. - 제20항에 있어서,
상기 요철의 상기 제1방향의 길이는 5nm 이상인, 메모리 소자 제조방법 - 제20항에 있어서,
상기 적층 구조물을 형성하는 단계에서
상기 희생층의 두께를 5nm~30nm의 범위로 형성하는, 메모리 소자 제조방법. - 제20항에 있어서,
상기 적층 구조물을 형성하는 단계에서
상기 분리층의 두께를 5nm~30nm의 범위로 형성하는, 메모리 소자 제조방법.
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