JP4615189B2 - 半導体装置およびインターポーザチップ - Google Patents

半導体装置およびインターポーザチップ Download PDF

Info

Publication number
JP4615189B2
JP4615189B2 JP2003020971A JP2003020971A JP4615189B2 JP 4615189 B2 JP4615189 B2 JP 4615189B2 JP 2003020971 A JP2003020971 A JP 2003020971A JP 2003020971 A JP2003020971 A JP 2003020971A JP 4615189 B2 JP4615189 B2 JP 4615189B2
Authority
JP
Japan
Prior art keywords
bonding pads
bonding
chip
interposer
interposer chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003020971A
Other languages
English (en)
Other versions
JP2004235352A (ja
JP2004235352A5 (ja
Inventor
久滋 西田
義樹 曽田
博行 十楚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2003020971A priority Critical patent/JP4615189B2/ja
Priority to US10/762,242 priority patent/US6979905B2/en
Priority to EP20040001610 priority patent/EP1443558B1/en
Priority to DE200460005760 priority patent/DE602004005760T2/de
Priority to KR1020040005325A priority patent/KR100750764B1/ko
Priority to TW93101884A priority patent/TWI230992B/zh
Publication of JP2004235352A publication Critical patent/JP2004235352A/ja
Publication of JP2004235352A5 publication Critical patent/JP2004235352A5/ja
Priority to US11/808,572 priority patent/USRE41826E1/en
Application granted granted Critical
Publication of JP4615189B2 publication Critical patent/JP4615189B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • E—FIXED CONSTRUCTIONS
    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
    • E02D5/00—Bulkheads, piles, or other structural elements specially adapted to foundation engineering
    • E02D5/72—Pile shoes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48157—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4846—Connecting portions with multiple bonds on the same bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Structural Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Paleontology (AREA)
  • Civil Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Mining & Mineral Resources (AREA)
  • General Life Sciences & Earth Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するものであり、特に複数の半導体チップが積層された半導体装置に関するものである。
【０００２】
【従来の技術】
電子機器の小型・軽量・薄型化を実現するキーテクノロジーの１つである、半導体チップの高密度実装を実現するために、半導体装置においてこれまで様々なパッケージング技術が開発されてきた。
【０００３】
マザーボードへの実装に必要とされる面積を低減させるための、半導体装置のパッケージ構造に関する技術として、ＤＩＰ（Dual Inline Package）などのピン挿入方式パッケージ、ＳＯＰ（Small Outline Package）などの外周のリードによる表面実装パッケージ、さらにＢＧＡ（Ball Grid Array）などのパッケージ下面に格子状に外部出力端子を配置したパッケージといった技術が開発されてきた。また、半導体チップに対するパッケージの面積比率を低減させることにより高密度実装を実現する技術として、基板配線の微細化による外部出力端子の狭ピッチ化およびパッケージサイズの縮小化が図られてきた。
【０００４】
さらに、複数の半導体チップをまとめて、単一のパッケージ内に実装するマルチチップパッケージ、マルチチップパッケージの中でも、さらに高密度実装を実現するために複数の半導体チップを積層実装したチップスタックドパッケージといった技術が開発されてきた。また、マルチチップパッケージの中でも、各々別機能をもつ複数の半導体チップを単一のパッケージに封止してシステム化を実現したものは、システムインパッケージと呼ばれ、開発が進められてきた。
【０００５】
一方で、電子機器の小型・軽量・薄型化を実現する方法として、半導体チップの高密度パッケージング・実装とは別の方法が注目されている。これは、従来、別の半導体チップであったメモリー、ロジック、アナログといった回路を混載し、単一のチップにシステム機能を集積させた、システムオンチップを用いた方法である。
【０００６】
しかし、メモリー、ロジックといった回路を１つのチップに集積させる場合には、メモリー回路は低電圧化が困難であること、ロジック回路で発生するノイズ対策が必要であることなどの問題がある。さらに、従来バイポーラで製造されてきたアナログ回路を混載させる場合、メモリー、ロジックと同じＣＭＯＳで作製することは困難になる。
【０００７】
そこで、システムオンチップに代わって、同等の機能を短期間、低コストで開発可能なシステムインパッケージが注目されている。
【０００８】
図９に、従来のシステムインパッケージの半導体装置として、複数の半導体チップを積層してワイヤボンドした、チップ積層型の半導体装置の構成例を示す。該半導体装置を積層上方から見た平面図が図９（ａ）であり、同図（ｂ）は同図（ａ）のＥ−Ｅ’矢視断面図である。図９に示すように、半導体装置は、ポリイミド基板あるいはプリント基板からなる基板４を積層基台として、半導体チップ２およびそれよりもサイズの小さい半導体チップ１がこの順に積層された構成である。基板４と半導体チップ２との間、および、半導体チップ１と半導体チップ２との間は、ダイボンド接着層９によって接着されている。
【０００９】
半導体チップ１・２にはそれぞれ、外部との導通をとるための、ワイヤボンディングが可能なボンディングパッド１５…・２５…が設けられている。ボンディングパッド１５…・２５…は、それぞれ基板４に設けられたボンディング端子６…に接続されている。この接続には、同図に示すように、金線などのワイヤ８…を用いたワイヤボンディング法が広く使用される。ワイヤボンディング法は積層基台がリードフレームである場合にも使用される。
【００１０】
なお、積層する半導体チップのいくつかのボンディングパッドを、基板上のボンディング端子と結線しないで、積層した他の半導体チップのボンディングパッドと結線する場合もある。
【００１１】
上記のように、半導体チップをスタック積層して、チップと基板間の電気的接続をワイヤボンドで実施する場合、チップサイズが大きい順に積層される。これは、上に積み重ねた半導体チップが、下の半導体チップのボンディングパッドに干渉しないようにするためである。基板上のボンディング端子は、最下段の半導体チップ外側に配置されているので、最上段と最下段のチップサイズに差があると、上段の半導体チップのボンディングパッドと基板のボンディング端子との間の距離が長くなり、必然的にワイヤ長も長なる。
【００１２】
上記のような、システムインパッケージの半導体装置において、メモリーＬＳＩの上にロジック・アナログＬＳＩをスタック積層し、ワイヤボンディングしたような場合では、以下のような問題点が存在する。
【００１３】
ロジック・アナログＬＳＩはチップサイズがメモリーＬＳＩと比較して、かなり小さくなるケースが多い。従って、メモリーＬＳＩの上にチップサイズに差があるロジック・アナログＬＳＩをスタック積層し、ワイヤボンディングさせた構造の半導体装置では、ワイヤ長を長くすることにより、ワイヤ強度の低下、封止時のワイヤ流れが発生する。さらに、自重によるワイヤの垂れなどによる、ワイヤ同士の接触、ワイヤと下段にある半導体チップエッジとの接触といった不具合が発生するという問題点があった。この問題の解決策として、以下のような方法が提案されてきた。
【００１４】
例えば、予め再配線層が回路面上に形成された半導体チップ上に、別の半導体チップを積層させ、上段にある半導体チップからのワイヤボンディング用ワイヤを、再配線層に中継させる構成が提案されている（例えば、特許文献１参照）。このような構成とすることによって、１ループあたりのワイヤ長を短くすることができる。
【００１５】
また、上段の半導体チップと下段の半導体チップとの間に、ワイヤボンディング用ワイヤを中継配線させるための配線層が形成されたポリイミドテープを設ける構成が提案されている（例えば、特許文献２参照）。このような構成とすることによって、同様に１ループあたりのワイヤ長を短くすることができる。
【００１６】
【特許文献１】
特開２００１−２５７３０７号公報（２００１年９月２１日公開）
【００１７】
【特許文献２】
特開２００２−７６２５０号公報（２００２年３月１５日公開）
【００１８】
【発明が解決しようとする課題】
しかし、上記のような再配線層を回路面上に形成する従来の半導体装置では、一旦完成した半導体チップ上にワイヤボンディング用のワイヤを中継配線するための再配線層を形成する工程が必要になる。よって、再配線層を形成する工程に含まれる、アルミニウム膜のスパッタリングや、露光、エッチングプロセス等のフォトリソグラフィの過程によるダメージで、再配線層が形成されている半導体チップ内の半導体素子の電気的特性が劣化するといった問題点がある。
【００１９】
さらに、再配線層の配線を形成する際に、一旦完成した半導体チップのボンディングパッド上に絶縁層を形成する工程で、エッチングレジストの形成や除去を行うと、ボンディングパッドの表面に不純物が残留する。そこで、この不純物により、ワイヤボンディングの接合強度を低下させるといった問題点も発生する。さらに、ワイヤボンディング時に、再配線層が形成された半導体チップ上の再配線層のボンディングパッドにストレスがかかると、応力により再配線層のボンディングパッドの下に形成された半導体素子を破壊してしまうおそれもある。
【００２０】
また、ポリイミドテープに配線を形成した配線層を設けた半導体装置では、上記のような半導体チップに再配線層を形成する方法と比較すると、微細配線が困難であるといった問題がある。これは、材料およびフォトレジスト装置の違いにより、半導体チップに再配線層を形成する場合は、配線ピッチの最小値は１μｍ以下が可能であるのに対して、ポリイミドテープ上に配線を形成する方法では、現状の技術では配線ピッチの最小値は、５０〜６０μｍが限界だからである。
【００２１】
また、配線層を構成する材料であるポリイミドは、他の構成材料と比較して水分を吸収しやすい性質を持っている。そのため、半導体パッケージを加熱リフローにより基板に実装する時に、吸収されている水分が膨張して、配線層とその上下にある半導体チップとが剥離する現象、いわゆるリフロークラックを引き起こす可能性がある。よって、半導体装置の品位が下がるといった問題が発生する。
【００２２】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、積層基台上に積層された複数の半導体チップ内に形成された記憶素子、論理素子等の機能素子（回路素子、半導体素子）の電気的特性の劣化と物理的破壊とを防止できる、また、ワイヤボンディング強度を低下させない、さらに、ワイヤボンディング用ワイヤを中継させるための配線の配線ピッチを微細に形成できる半導体装置およびインターポーザチップを提供することにある。
【００２３】
【課題を解決するための手段】
本発明の半導体装置は、外部引出し電極が設けられた１つ以上の半導体チップを積層基台に積層した半導体装置において、複数の接続配線が形成され、かつ機能素子が形成されていないインターポーザチップを備え、上記半導体チップに設けられた外部引出し電極が、ワイヤボンディングにより、上記インターポーザチップにおける上記接続配線に接続されているとともに、上記接続配線に接続されている上記半導体チップに設けられている外部引出し電極が、該接続配線を介して、上記積層基台または別の半導体チップに設けられた配線の電極と電気的に接続されており、上記複数の接続配線には、それぞれ、上記積層基台または別の半導体チップに設けられた配線の電極と電気的に接続される第１のボンディングパッドと、上記半導体チップに設けられた外部引出し電極と電気的に接続される第２のボンディングパッドと、が設けられており、上記複数の第１のボンディングパッドの配列の順番と、当該複数の第１のボンディングパッドと上記接続配線によって接続される上記複数の第２のボンディングパッドの配列の順番とが異なっており、上記複数の接続配線のそれぞれには、上記第１のボンディングパッドと上記第２のボンディングパッドとの間に、少なくとも１つの別のボンディングパッドが設けられているとともに、上記複数の接続配線のそれぞれに設けられた、上記第１のボンディングパッド、上記第２のボンディングパッド、および上記別のボンディングパッドのうちの、任意の２つのボンディングパッドを用いて外部電極とワイヤボンディングが行われ、上記複数の第１のボンディングパッドと上記複数の第２のボンディングパッドとこれらの間の上記複数の別のボンディングパッドとは、上記インターポーザチップの同一面に設けられており、上記複数の第１のボンディングパッドは、上記インターポーザチップの外周辺に沿って配置され、上記複数の別のボンディングパッドは、上記インターポーザチップの面方向において、上記複数の第１のボンディングパッドの内側で上記インターポーザチップの外周辺に沿って配置され、上記複数の第２のボンディングパッドは、上記インターポーザチップの面方向において、上記複数の別のボンディングパッドの内側で上記インターポーザチップの外周辺に沿って配置されていることを特徴としている。
【００２４】
本発明の半導体装置は、外部引出し電極が設けられた１つ以上の半導体チップを積層基台に積層した半導体装置において、上記積層基台は、ボンディング端子を備えた配線層が絶縁層に形成されて、上記半導体チップに合わせて配線設計が可能であり、複数の接続配線が形成されたインターポーザチップを備え、上記半導体チップに設けられた外部引出し電極が、ワイヤボンディングにより、上記インターポーザチップにおける上記接続配線に接続されているとともに、上記接続配線に接続されている上記半導体チップに設けられている外部引出し電極が、該接続配線を介して、上記積層基台のボンディング端子または別の半導体チップに設けられた配線の電極と電気的に接続されており、上記複数の接続配線には、それぞれ、上記積層基台のボンディング端子または別の半導体チップに設けられた配線の電極と電気的に接続される第１のボンディングパッドと、上記半導体チップに設けられた外部引出し電極と電気的に接続される第２のボンディングパッドと、が設けられており、上記複数の第１のボンディングパッドの配列の順番と、当該複数の第１のボンディングパッドと上記接続配線によって接続される上記複数の第２のボンディングパッドの配列の順番とが異なっており、上記複数の接続配線のそれぞれには、上記第１のボンディングパッドと上記第２のボンディングパッドとの間に、少なくとも１つの別のボンディングパッドが設けられているとともに、上記複数の接続配線のそれぞれに設けられた、上記第１のボンディングパッド、上記第２のボンディングパッド、および上記別のボンディングパッドのうちの、任意の２つのボンディングパッドを用いて外部電極とワイヤボンディングが行われ、上記複数の第１のボンディングパッドと上記複数の第２のボンディングパッドとこれらの間の上記複数の別のボンディングパッドとは、上記インターポーザチップの同一面に設けられており、上記複数の第１のボンディングパッドは、上記インターポーザチップの外周辺に沿って配置され、上記複数の別のボンディングパッドは、上記インターポーザチップの面方向において、上記複数の第１のボンディングパッドの内側で上記インターポーザチップの外周辺に沿って配置され、上記複数の第２のボンディングパッドは、上記インターポーザチップの面方向において、上記複数の別のボンディングパッドの内側で上記インターポーザチップの外周辺に沿って配置されていることを特徴としている。
【００２５】
本発明の半導体装置では、上記構成に加え、上記複数の接続配線は、上記第１のボンディングパッドと、当該第１のボンディングパッドが沿うインターポーザチップの外周辺とは異なる辺に対応して配置された第２のボンディングパッドとを接続する配線を含んでもよい。
【００２６】
本発明の半導体装置では、上記構成に加え、上記インターポーザチップよりも積層上方に少なくとも１つの半導体チップが配置されていてもよい。
【００２７】
本発明の半導体装置では、上記構成に加え、上記複数の第１のボンディングパッドは、上記インターポーザチップよりも積層下方に配置された上記積層基台または別の半導体チップの配線の電極と、上記複数の第２のボンディングパッドは、上記インターポーザチップよりも積層上方に配置された半導体チップに設けられた外部引出し電極と、電気的に接続されてもよい。
【００２８】
本発明の半導体装置では、上記構成に加え、上記インターポーザチップと上記半導体チップとが、上記積層基台または別の半導体チップ上に並列して配置されていてもよい。
【００２９】
本発明の半導体装置では、上記構成に加え、上記複数の第１のボンディングパッドは、上記積層基台または別の半導体チップの配線の電極と、上記複数の第２のボンディングパッドは、上記インターポーザチップと並列して配置された上記半導体チップに設けられた外部引出し電極と、電気的に接続されてもよい。
【００３０】
本発明の半導体装置では、上記構成に加え、上記インターポーザチップは、上記半導体チップを形成する際に用いられるウェハと同じ材質および構造のウェハを用いて形成されていてもよい。
【００３１】
本発明の半導体装置では、上記構成に加え、上記インターポーザチップは、上記半導体チップと同じ配線ピッチの接続配線が形成されていてもよい。
【００３２】
本発明の半導体装置では、上記構成に加え、上記複数の接続配線が、それぞれ互いに、電気的に交差しないよう、かつ、立体交差しないよう、に配置されていてもよい。
【００３３】
本発明の半導体装置では、上記構成に加え、上記複数の第１のボンディングパッドの配列の順番と、該複数の第１のボンディングパッドと上記接続配線によって接続される上記複数の別のボンディングパッドの配列の順番とが異なっている、または、上記複数の第２のボンディングパッドの配列の順番と、該複数の第２のボンディングパッドと上記接続配線によって接続される上記複数の別のボンディングパッドの配列の順番とが異なっていてもよい。
【００３４】
本発明の半導体装置では、上記構成に加え、上記半導体チップは、外部引出し電極以外が、表面保護膜で覆われていてもよい。
【００３５】
本発明のインターポーザチップは、外部電極と電気的に接続される第１のボンディングパッドと、該第１のボンディングパッドが接続される外部電極とは別の外部電極と電気的に接続される第２のボンディングパッドと、がそれぞれ設けられた複数の接続配線が形成され、かつ機能素子が形成されていないインターポーザチップであって、上記複数の第１のボンディングパッドの配列の順番と、当該複数の第１のボンディングパッドと上記接続配線によって接続される上記複数の第２のボンディングパッドの配列の順番とが異なっており、上記複数の接続配線のそれぞれには、上記第１のボンディングパッドと上記第２のボンディングパッドとの間に、少なくとも１つの別のボンディングパッドが設けられており、上記複数の第１のボンディングパッドと上記複数の第２のボンディングパッドとこれらの間の上記複数の別のボンディングパッドとは、当該インターポーザチップの同一面に設けられており、上記複数の第１のボンディングパッドは、上記インターポーザチップの外周辺に沿って配置され、上記複数の別のボンディングパッドは、上記インターポーザチップの面方向において、上記複数の第１のボンディングパッドの内側で上記インターポーザチップの外周辺に沿って配置され、上記複数の第２のボンディングパッドは、上記インターポーザチップの面方向において、上記複数の別のボンディングパッドの内側で上記インターポーザチップの外周辺に沿って配置されていることを特徴としている。
【００３６】
本発明のインターポーザチップでは、上記構成に加え、上記複数の接続配線は、上記第１のボンディングパッドと、当該第１のボンディングパッドが沿うインターポーザチップの外周辺とは異なる辺に対応して配置された第２のボンディングパッドとを接続する配線を含んでもよい。
【００３７】
また、本発明の半導体装置は、上記いずれかのインターポーザチップを有することを特徴としている。
【００３８】
【発明の実施の形態】
〔参考例１〕
以下、本発明の半導体装置の参考例について、図１（ａ）および図１（ｂ）に基づいて説明すれば以下の通りである。なお、本発明はこれに限定されるものではない。
【００３９】
図１（ａ）は、参考例１の半導体装置を積層上方から見た平面図であり、同図（ｂ）は同図（ａ）のＡ−Ａ’矢視断面図である。
【００４０】
（半導体装置の構成）
図１（ａ）および図１（ｂ）に示すように、参考例１の半導体装置は、基板４を積層基台として、半導体チップ２、インターポーザチップ３および半導体チップ１がこの順に積層された構成である。なお、基板４と半導体チップ２との間、半導体チップ２とインターポーザチップ３との間、およびインターポーザチップ３と半導体チップ１との間は、それぞれ、ダイボンド接着層９で接着されている。
【００４１】
基板４としては、無機物からなる薄板等の絶縁層に配線層を形成したものが用いられる。配線層には、半導体チップ１および２と接続を行うためのボンディング端子６…が形成されている。ボンディング端子６…は、外部と導通をとための外部引出し電極の電極パッドとして、かつ、ワイヤボンディングを行うためのボンディングパッドとして用いられる。なお、無機物からなる薄板には、樹脂フィルム、樹脂を含浸させたガラス布基材、セラミック等が好適に用いられる。さらに、半導体装置を量産型の大きさのものとするならば、基板４として、リードフレームを用いてもよく、絶縁性樹脂基板を用いると高密度実装型の半導体装置を供給することができる。
【００４２】
半導体チップ１・２には、それぞれ積層上方側に形成された配線（図示せず）と、ボンディングパッド１５…・２５…とが設けられている。ボンディングパッド１５…・２５…は、半導体チップ１・２と外部との導通をとるための外部引出し電極の電極パッドとして、かつ、ワイヤボンディングを行うためのボンディングパッドとして用いられる。半導体チップ１・２は、通常、シリコン基板上にトランジスタなどの機能素子（回路素子）が形成された構成である。半導体チップ１・２の配線層は、ボンディングパッド１５…・２５…を残して、表面保護膜としての、ＳｉＮやポリイミドなどからなるパッシベーション膜（表面保護膜）と呼ばれる絶縁膜で覆われていることが好ましい。
【００４３】
インターポーザチップ３は、ダミー半導体チップとして形成されており、機能素子が形成されていない擬似の半導体チップである。このインターポーザチップ３上には配線層が備えられている。この配線層は、外部との導通をとるための、ワイヤボンディングが可能な第１のボンディングパッド３５ａ…・第２のボンディングパッド３５ｂ…、および配線７…を有している。配線層において、第１のボンディングパッド３５ａ…は、半導体チップ２に近い側に配置され、第２のボンディングパッド３５ｂ…は、第１のボンディングパッド３５ａ…よりも半導体チップ１に近い側に配置される。配線７…は、第１のボンディングパッド３５ａ…と第２のボンディングパッド３５ｂ…とを１対１で接続している。参考例１では、配線７…、第１および第２のボンディングパッド３５ａ…・３５ｂから接続配線が形成されている。
【００４４】
なお、接続配線の構成は上記に限定されることはなく、例えば、配線７…に直接ワイヤボンディングできるような場合は接続配線にボンディングパッドを設ける必要はない。また、第１のボンディングパッド…のみを接続配線として用いるような場合があってもよい。
【００４５】
参考例１においては、第１のボンディングパッド３５ａ…は、インターポーザチップ３の外周辺に沿って配置されている。また、第２のボンディングパッド３５ｂ…は、第１のボンディングパッド３５ａ…の内側で半導体チップ１の外周辺に沿って配置されている。また、全ての配線７…は、互いに交差しないように第２のボンディングパッド３５ｂ…から第１のボンディングパッド３５ａ…に向かって放射線状に配線されている。なお、上記配線層の表面は、第１のボンディングパッド３５ａ…と第２のボンディングパッド３５ｂ…とを残してパッシベーション膜で覆われているのが好ましい。
【００４６】
インターポーザチップ３は、基板４上に積層された半導体チップ１および／または２を形成する際に用いられるウェハと同じ材質および構造のウェハを用いて形成される。また、基板４上に積層された半導体チップ１および／または２に配線層を形成する際と同じプロセスと装置とで、インターポーザチップ３上に第１のボンディングパッド３５ａ…・第２のボンディングパッド３５ｂ…、および配線７…が形成される。よって、インターポーザチップ３の形成に半導体チップ１・２の形成と同様の材料や製造装置を用いることができるので、インターポーザチップ３の形成に要する製造コストおよび製造時間の上昇を低く抑えることができる。また、半導体チップ１および／または２を形成する際に用いられるウェハに配線層を形成する際は、配線ピッチの最小値は１μｍ以下が可能であるので、インターポーザチップ３の配線層の配線ピッチも１μｍ以下で微細に形成することができる。
【００４７】
参考例１では、このインターポーザチップ３を利用してワイヤボンディングが行われている。半導体チップ１上のボンディングパッド１５…と基板４上のボンディング端子６…は、ワイヤ８…とインターポーザチップ３を介して、電気的に接続される。なお、ワイヤ８…には特に金やアルミニウムの細線が好適に用いられる。
【００４８】
（半導体装置の製造工程）
以下に参考例１の半導体装置の製造工程について工程の順序に従って説明する。
【００４９】
（１）基板４の上面に、半導体チップ２、インターポーザチップ３、半導体チップ１の順に積載して固定させる。それぞれのチップ間および半導体チップ２と基板４との間はダイボンド接着層９を用いて接着する。
【００５０】
（２）半導体チップ２上のボンディングパッド２５…と基板４上のボンディング端子６…とを、ワイヤ８…を介して電気的に接続する。
【００５１】
（３）半導体チップ１上のボンディングパッド１５…とインターポーザチップ３上の第２のボンディングパッド３５ｂ…とを、ワイヤ８…を介して電気的に接続する。
【００５２】
（４）インターポーザチップ３上の第１のボンディングパッド３５ａ…と、ボンディング端子６…のうち半導体チップ２上のボンディングパッド２５…と接続される以外のものとを、ワイヤ８…を介して電気的に接続する。
【００５３】
上記のように、第２のボンディングパッド３５ｂ…と第１のボンディングパッド３５ａ…とは、配線７…によってそれぞれ接続されている。よって、半導体チップ１上のボンディングパッド１５…は、第２のボンディングパッド３５ｂ…、配線７…、および第１のボンディングパッド３５ａ…を介して、ワイヤ８…によって、基板４のボンディング端子６…に電気的に接続されていることになる。
【００５４】
なお、図１（ａ）に示すように、ボンディング端子６…へ接続するワイヤ８…同士は左右方向において交差していないので、Ａ−Ａ’矢視断面図では、ボンディング端子６…と第１のボンディングパッドとを接続するワイヤ８…の下には、ボンディング端子６…と半導体チップ２のボンディングパッド２５とを接続するワイヤ８…は存在しない。しかし、図１（ｂ）では、ボンディング端子６…へ接続するワイヤ８…同士が上下方向においても交差していないことを示すために、便宜上、ワイヤボンディングの状態を図１（ａ）の状態とは変えて図示してある。
【００５５】
また、参考例１においては、図１（ａ）に示すように、ワイヤ８…のいずれも互いに交差することなくワイヤボンディングが行われている。これは、（１）インターポーザチップ３の第２のボンディングパッド３５ｂ…が、それぞれと対をなす半導体チップ１のボンディングパッド１５…の配列と同じ順番で半導体チップ１の周りに配置されていること、および、（２）インターポーザチップ３の第１のボンディングパッド３５ａ…が、半導体チップ２のボンディングパッド２５…と基板４のボンディング端子６…とを接続するワイヤ８…同士の間を通って、基板４のボンディング端子６…に対してワイヤボンディングされるように配置されていることによる。このような配置により、ワイヤ８…同士は接触交差しないので、短絡などの不具合が生じることを防止することができ、半導体チップ１の電極と基板４の電極との電気的接続をより確実なものとすることができる。
【００５６】
また、本実の施形態では、半導体チップ１のボンディングパッド１５…は、全てインターポーザチップ３の第２のボンディングパッド３５ｂ…と接続するものとするが、半導体チップ２のボンディングパッド２５…と接続するような場合があってもかまわない。つまり、別々の半導体チップ上のボンディングパッド同士がワイヤボンディングされてもよい。
【００５７】
〔参考例２〕
本発明の半導体装置に関する他の参考例について、図２（ａ）および図２（ｂ）に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記参考例１にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【００５８】
図２（ａ）は、参考例２の半導体装置を積層上方から見た平面図であり、同図（ｂ）は同図（ａ）のＢ−Ｂ’矢視断面図である。図２（ａ）および図２（ｂ）に示すように、参考例２の半導体装置は、基板４の上面に半導体チップ２が積層され、さらにその上に、半導体チップ１とインターポーザチップ３とが並べて積層された構成である。なお、基板４と半導体チップ２との間、半導体チップ２とインターポーザチップ３および半導体チップ１との間は、それぞれ、ダイボンド接着層９で接着されている。
【００５９】
半導体チップ１の外周辺のうちインターポーザチップ３に近い辺に配置されたボンディングパッド１５…が、インターポーザチップ３の第２のボンディングパッド３５ｂ…とワイヤ８…によって接続されている。第２のボンディングパッド３５ｂ…と第１のボンディングパッド３５ａ…とは配線７…によって接続されている。また、第１のボンディングパッド３５ａ…とボンディング端子６…とがワイヤ８…によって接続されている。また、半導体チップ１におけるボンディングパッド１５…のうち、第２のボンディングパッド３５ｂ…と接続されていないボンディングパッド１５…、および半導体チップ２のボンディングパッド２５…は、ボンディング端子６…のうち第１のボンディングパッド３５ａ…と接続されていないものと、ワイヤ８…によって接続されている。つまり、半導体チップ１の外周辺のうちインターポーザチップ３に近い辺に配置されたボンディングパッド１５…のみが、ワイヤ８…とインターポーザチップ３を介して、基板４上のボンディング端子６…と電気的に接続される。
【００６０】
参考例２の半導体装置の製造工程として、初めに基板４の上面に、半導体チップ２、さらに半導体チップ２の上にインターポーザチップ３と半導体チップ１とを並べて積載して固定させる。基板４と半導体チップ２との間、半導体チップ２と半導体チップ１およびインターポーザチップ３との間はダイボンド接着層９を用いて接着する。次に、半導体チップ２上のボンディングパッド２５…と基板４上のボンディング端子６…とを、ワイヤ８…を介して電気的に接続する。
【００６１】
次に、半導体チップ１の外周辺のうちインターポーザチップ３に近い辺に配置されたボンディングパッド１５…とインターポーザチップ３上の第２のボンディングパッド３５ｂ…とを、ワイヤ８…を介して電気的に接続する。次にインターポーザチップ３上の第１のボンディングパッド３５ａとボンディング端子６…のうち半導体チップ２上のボンディングパッド２５…と接続される以外のものとを、ワイヤ８…を介して電気的に接続する。
【００６２】
さらに、半導体１上のボンディングパッド１５のうち、半導体１の外周辺のうちでインターポーザチップ３に近い辺に配置されたボンディングパッド１５…以外のものと、ボンディング端子６…のうち半導体チップ２上のボンディングパッド２５…およびインターポーザチップ３上の第１のボンディングパッド３５ａと接続される以外のものとを、ワイヤ８…を介して電気的に接続する。
【００６３】
なお、図２（ｂ）では、図１（ｂ）と同様に、ボンディング端子６…へ接続するワイヤ８…同士が交差していないことを示すために、便宜上、ワイヤボンディングの状態を図２（ａ）の状態とは変えて図示してある。
【００６４】
参考例２のように、半導体チップ２において、半導体チップ１およびインターポーザチップ３を並べて配置でき、ワイヤボンディングできる面積があれば、上記のような構成にすることにより、インターポーザチップを積層しても積層の厚みを増大させずに半導体装置を製造することができる。
【００６５】
〔参考例３〕
本発明の半導体装置に関する他の参考例について、図３（ａ）および図３（ｂ）に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記参考例１にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【００６６】
図３（ａ）は、参考例３の半導体装置を積層上方から見た平面図であり、同図（ｂ）は同図（ａ）のＣ−Ｃ’矢視断面図である。図３（ａ）および図３（ｂ）に示すように、参考例３の半導体装置は、基板４の上面に、インターポーザチップ３、半導体チップ１および２がこの順に積層して搭載された構成である。つまり、参考例３では、基板４と半導体チップ２との間にインターポーザチップ３が形成されている。
【００６７】
半導体チップ１および２のボンディングパッド１５…および２５…は、それぞれ別のインターポーザチップ３の第２のボンディングパッド３５ｂ…とワイヤ８…によって接続されている。第２のボンディングパッド３５ｂ…と第１のボンディングパッド３５ａ…とは配線７…によって接続されている。また、第１のボンディングパッド３５ａ…と基板４のボンディング端子６…とがワイヤ８…によって接続されている。つまり、半導体チップ１および２のボンディングパッド１５…および２５…は、ワイヤ８…とインターポーザチップ３を介して、基板４上のボンディング端子６…に電気的に接続される。
【００６８】
参考例３の半導体装置の製造工程として、初めに基板４の上面に、インターポーザチップ３、半導体チップ２、半導体チップ１の順に積載して固定させる。それぞれのチップ間およびインターポーザチップ３と基板４との間はダイボンド接着層９を用いて接着する。次に、インターポーザチップ２上の第１のボンディングパッド３５ａ…と基板４上のボンディング端子６…とを、ワイヤ８…を介して電気的に接続する。半導体チップ１上のボンディングパッド１５…とインターポーザチップ３上の第２のボンディングパッド３５ｂ…とを、ワイヤ８…を介して電気的に接続する。さらに、半導体チップ２上のボンディングパッド２５…とインターポーザチップ３上の第２のボンディングパッド３５ｂ…のうち半導体チップ１上のボンディングパッド１５…と接続される以外のものとを、ワイヤ８…を介して電気的に接続する。
【００６９】
なお、図３（ｂ）では、図１（ｂ）と同様に、ボンディング端子６…へ接続するワイヤ８…同士が交差していないことを示すために、便宜上、ワイヤボンディングの状態を図３（ａ）の状態とは変えて図示してある。
【００７０】
上記のような構成では、半導体チップ２のサイズが基板４に比べてかなり小さい場合にもインターポーザチップを用いて電気的接続を行うことができる。
【００７１】
〔実施の形態〕
本発明の半導体装置に関する実施形態について、図４および図５に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記参考例１にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【００７２】
図４は、第１のボンディングパッドと第２のボンディングパッドとを結ぶ配線が、参考例１ないし３のインターポーザチップの配線とは異なって形成されるインターポーザチップの平面図である。図４に示すように、本実施形態のインターポーザチップ３０において、参考例１で図１に示したインターポーザチップ３と同様に、第１のボンディングパッド３５ａ…は、インターポーザチップ３の外周辺に沿って配置されている。また、第２のボンディングパッド３５ｂ…は、第１のボンディングパッド３５ａ…の内側で、インターポーザチップ３の上に積層されるチップの外周辺に沿って配置されている。
【００７３】
また、第１のボンディングパッド３５ａ…と、第２のボンディングパッド３５ｂ…とは配線７…によって接続されている。配線７…は、第１のボンディングパッド３５ａ…の各々と第２のボンディングパッド３５ｂ…の各々とを１対１で接続している。
【００７４】
参考例１では、全ての配線７…は、互いに交差しないように第２のボンディングパッド３５ｂ…から第１のボンディングパッド３５ａ…に向かって放射線状に配線された構成となっていたが、本実施形態では、配線７…の配線状態がより複雑なものとなっている。以下にこのことについて説明する。
【００７５】
ここで、インターポーザチップ３の下側に積層されているチップあるいは基板を下層基板と称し、インターポーザチップ３の上側に積層されているチップを上層基板と称することにする。そして、下層基板における複数のボンディングパッドと、上層基板における複数のボンディングパッドとを、第１のボンディングパッド３５ａ…、配線７…、および第２のボンディングパッド３５ｂ…を介して１対１で接続するものとする。
【００７６】
この際に、下層基板における複数のボンディングパッドの配列の順番と、上層基板における複数のボンディングパッドの配列の順番とが異なっている場合には、参考例１のような配線７…の配線状態とすると、上層基板あるいは下層基板における複数のボンディングパッドと、第１のボンディングパッド３５ａ…あるいは第２のボンディングパッド３５ｂ…とを接続するワイヤ８…が互いに交差してしまうことになる。
【００７７】
そこで、本実施形態では、上層基板における複数のボンディングパッドと第１のボンディングパッド３５ａ…とを接続するワイヤ８…が互いに交差せず、かつ、下層基板における複数のボンディングパッドと第２のボンディングパッド３５ｂとを接続するワイヤ８…も互いに交差しないように、第１のボンディングパッド３５ａ…および第２のボンディングパッド３５ｂ…を配置している。そして、互いに対応する第１のボンディングパッド３５ａ…および第２のボンディングパッド３５ｂ…同士を接続するように、配線７…を引き回した構成となっている。この配線７…の引き回しは、配線７…同士が互いに交差しないように行われている。
【００７８】
例えば図４に示す例では、配線７…のうちの少なくとも一部は、インターポーザチップ３の一辺に沿う第１のボンディングパッド３５ａ…と、当該一辺に最短で対応する、より上層のチップの一辺とは別の一辺に沿う第２のボンディングパッド３５ｂ…とを接続している。また、全ての配線７…が交わらないように配線されている。なお、配線７…は、インターポーザチップ３の一辺に沿う第１のボンディングパッド３５ａ…と、当該一辺に最短で対応する、より上層のチップの一辺に沿う第２のボンディングパッド３５ｂ…とを接続していてもよい。
【００７９】
このように接続配線の全長は最短とならなくてもかまわない。つまり、配線７…が、第１のボンディングパッド３５ａと第２のボンディングパッド３５ｂとを１対１で接続し互いに交わらなければ、配線７…は、どのようにでも引き回すことができる。
【００８０】
図５（ａ）は、図４に示すインターポーザチップ３０を用いた本実施形態の半導体装置を積層上方から見た平面図であり、同図（ｂ）は同図（ａ）のＤ−Ｄ’矢視断面図である。図５に示すように、本実施形態の半導体装置は、基板４の上面に、半導体チップ２、インターポーザチップ３０および半導体チップ１がこの順に積層された構成である。なお、基板４と半導体チップ２との間、半導体チップ２とインターポーザチップ３０との間、およびインターポーザチップ３と半導体チップ１との間は、それぞれ、ダイボンド接着層９で接着されている。
【００８１】
ワイヤボンディングによる全てのワイヤ８…の接続は、図１と同様である。
【００８２】
図１と同様に、第２のボンディングパッド３５ｂ…と第１のボンディングパッド３５ａ…とは、配線７…によってそれぞれ接続されているため、ボンディングパッド１５…は、第２のボンディングパッド３５ｂ…、配線７…、および第１のボンディングパッド３５ａ…を介して、ワイヤ８…によって、基板４のボンディング端子６…に電気的に接続される。
【００８３】
以上のような配線７…の構成により、半導体チップ１におけるボンディングパッド１５…の配列順番と、基板４におけるボンディング端子６…の配列順番とが異なっていても、ワイヤ８…を互いに交差させることなく対応する端子同士を電気的に接続することが可能になる。これにより、基板４の配線設計を、積層するそれぞれの半導体チップに合わせる必要がなくなるので、基板４の設計及び製造が容易になるという利点が生じる。
【００８４】
〔参考例４〕
本発明の半導体装置に関する他の参考例について、図６ないし図８に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記参考例１にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【００８５】
図６は、第１のボンディングパッドと第２のボンディングパッドとの間に別のボンディングパッドとして第３のボンディングパッドが形成されているインターポーザチップの平面図である。図６に示すように、参考例４のインターポーザチップ３１は、第１のボンディングパッド３５ａ…と第２のボンディングパッド３５ｂ…との間に第３のボンディングパッド３５ｃ…を備えた構成である。第１のボンディングパッド３５ａ…と第３のボンディングパッド３５ｃ…、および第３のボンディングパッド３５ｃ…と第２のボンディングパッド３５ｂ…は、それぞれ１対１で配線７…により接続されている。
【００８６】
参考例４においては、第１のボンディングパッド３５ａ…は、インターポーザチップ３の外周辺に沿って配置されている。また、第３のボンディングパッド３５ｃ…は、第１のボンディングパッド３５ａ…の内側で第１のボンディングパッド３５ａ…の配列に沿って配置されている。また、第２のボンディングパッド３５ｂ…は、第３のボンディングパッド３５ｃ…の内側で第３のボンディングパッド３５ｃ…の配列に沿って配置されている。つまり、第１のボンディングパッド３５ａ…の配列の内側に、第３のボンディングパッド３５ｃ…の配列が設けられ、さらにその内側に、第２のボンディングパッド３５ｂ…の配列が設けられている。
【００８７】
上記のようにインターポーザチップ３１が第３のボンディングパッド３５ｃ…を備えることにより、図７および図８に示すように、同種のインターポーザチップ３１を異なったサイズの半導体チップに対応させることができる。これを以下で説明する。
【００８８】
図７および図８は、図６に示すインターポーザチップ３１上にそれぞれ別のサイズの半導体チップ１を積層した参考例４の半導体装置を積層上方から見た平面図である。
【００８９】
図７に示すように、図６のインターポーザチップ３１の上に、第２のボンディングパッド３５ｂ…の配列の内側に収まるサイズの半導体チップ１が搭載される。半導体チップ１のボンディングパッド１５…と、インターポーザチップ３１上の第２のボンディングパッド３５ｂ…とがワイヤボンディングされ、ワイヤ８…を介して電気的に接続される。
【００９０】
また、図８に示すように、図６のインターポーザチップ３１の上に、第２のボンディングパッド３５ｂ…の配列の内側には収まらないが、第３のボンディングパッド３５ｃ…の配列の内側には収まるサイズの半導体チップ１が搭載される。半導体チップ１のボンディングパッド１５…と、第３のボンディングパッド３５ｃ…とがワイヤボンディングされ、ワイヤ８…を介して電気的に接続される。
【００９１】
このように、図６に示すようなインターポーザチップ３１は、異なったサイズの半導体チップ１を搭載することができる。つまり、インターポーザチップ上のボンディングパッドとして、第１のボンディングパッドと第２のボンディングパッドのみが形成されている場合では、第２のボンディングパッドの配列の内側に収まるサイズの半導体チップしか搭載することができない。
【００９２】
ここで、第２のボンディングパッドの配列をより外側に設ければ、積載する半導体チップの大きさにフレキシビリティを与えることができる。しかしながら、第２のボンディングパッドの配列の大きさに比べて、サイズが小さすぎる半導体チップを積載してしまうと、第２のボンディングパッドと半導体チップ上のボンディングパッドとを接続するワイヤの長さが長くなるという問題が生じることになる。
【００９３】
これに対して、参考例４の構成によれば、半導体チップのサイズに応じて、半導体チップ上のボンディングパッドとワイヤボンディング接続するインターポーザ上のボンディングパッドを切り替えることが可能となる。よって、積載する半導体チップのサイズが変わっても、第２のボンディングパッドと半導体チップ上のボンディングパッドとを接続するワイヤの長さを必要以上に長くすることなく、電気的接続を行うことが可能となる。
【００９４】
さら第４以降のボンディングパッドが、上記各ボンディングパッドの間に配置され、各ボンディング間が配線７…によって接続されていてもかまわない。このようにボンディングパッドと増やすことで、インターポーザチップ３１上に積層する半導体チップのサイズによる規制が少なくなる。
【００９５】
また、参考例４の形態においても、上記実施の形態のように、第１のボンディングパッド３５ａ…と第３のボンディングパッド３５ｃ…間、および／または第２のボンディングパッドｂ…と第３のボンディングパッド３５ｃ…間においても、各々が互いに交わらないように配線７…を引き回すことができる。半導体チップ１のサイズが違っていても、半導体チップ１のボンディングパッド１５…と、基板４上の最短ではない位置のボンディング端子６…とを電気的に接続することが可能になる。よって、異なった複数の種類の半導体チップを搭載することのできるインターポーザチップを製造することが可能になる。
【００９６】
以上の実施形態および各参考例で述べたことは、半導体チップの積層数が増えても当然適用される。また、本発明は上述した実施形態および各参考例に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、実施形態および各参考例にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【００９７】
（本願の構成）
本発明の半導体装置は、外部引出し電極が設けられた１つ以上の半導体チップを積層基台に積層した半導体装置において、複数の接続配線が形成されたインターポーザチップを備え、上記半導体チップに設けられた外部引出し電極が、ワイヤボンディングにより、上記インターポーザチップにおける上記接続配線に接続されているとともに、上記接続配線に接続されている上記半導体チップに設けられている外部引出し電極が、該接続配線を介して、上記積層基台または別の半導体チップに設けられた配線の電極と電気的に接続されており、上記複数の接続配線には、それぞれ、上記積層基台または別の半導体チップに設けられた配線の電極と電気的に接続される第１のボンディングパッドと、上記半導体チップに設けられた外部引出し電極と電気的に接続される第２のボンディングパッドと、が設けられており、上記第１のボンディングパッドの配列の順番と、当該第１のボンディングパッドと上記接続配線によって接続される上記第２のボンディングパッドの配列の順番とが異なっていることを特徴としている。
【００９８】
上記構成によれば、例えば積層された半導体チップと半導体チップとの間や、積層基台の積層上方側などに、少なくとも１つの接続配線が形成されたインターポーザチップが備えられる。また、半導体チップに設けられている外部引出し電極は、ワイヤボンディングにより、インターポーザチップの接続配線に接続され、該接続配線を中継して、積層基台または別の半導体チップの電極と電気的に接続される。このように、半導体チップに設けられている外部引出し電極と、積層基台または別の半導体チップの電極とを接続する際に、インターポーザチップを中継することができるので、ワイヤボンディングによるワイヤの長さを短くすることが可能となる。よって、ワイヤが長い場合に生じていた、ワイヤ強度の低下、自重によるワイヤの垂れなどによるワイヤ同士の接触、ワイヤと下段にある半導体チップエッジとの接触といった不具合を抑制することができる。
【００９９】
ここで、積層したいずれかの半導体チップに再配線層が設けられている従来の半導体装置と比較すると、上記本発明に係る構成では、接続配線を有するインターポーザチップを用いているため、配線が形成された半導体チップにスパッタリングやフォトリソグラフィ等の再配線層を形成するための工程を行う必要がない。よって、再配線層を形成するために起こる、半導体チップ内の半導体素子の電気的特性の劣化といった問題は発生しない。
【０１００】
また、半導体チップに再配線層を設ける従来の半導体装置では、半導体チップに電極としてのボンディングパッドを形成した後に、再配線層を形成するためにエッチングレジストの形成や除去を行うことになり、ボンディングパッドの表面に不純物が残留し、ワイヤボンディングの接合強度を低下させるといった問題もある。これに対しても、上記本発明に係る構成では、再配線層を形成しないために、ワイヤボンディングの接合強度を低下させることはない。また、上記従来の半導体装置では、ワイヤボンディング時に再配線層にストレスがかかると、直下の半導体チップにおける配線にダメージを与えるおそれがあったが、上記本発明に係る構成では、インターポーザチップの厚みや固さにより、ワイヤボンディング時におけるストレスによる影響を解消することができる。
【０１０１】
従って、上記の構成によれば、積層基台上に積層された複数の半導体チップ内に形成された半導体素子の電気的特性の劣化や物理的破壊を防止することが可能であり、ワイヤボンディング強度を高くすることが可能となる。
【０１０２】
さらに、第１のボンディングパッドとそれに対応する第２のボンディングパッドの配列順序が違うため、第１のボンディングパッドに接続する外部電極の配列順序が、第２のボンディングパッドと接続する外部電極の配列順序と異なっていてもよいことになる。従って、例えば、インターポーザチップより積層上方の半導体チップの電極は、当該インターポーザチップより積層下方の積層基台または別の半導体チップのどの位置の電極とも電気的に接続することが可能になる。よって、積層基台の配線設計をそれぞれの半導体チップに合わせる必要がなくなるので、積層基台の設計・製造を容易にすることができる。
【０１０３】
また、本発明に係る半導体装置は、外部引出し電極が設けられた１つ以上の半導体チップを積層基台に積層した半導体装置において、少なくとも１つの接続配線が形成されたインターポーザチップを備え、少なくとも１つの上記半導体チップに設けられている外部引出し電極が、ワイヤボンディングにより、少なくとも１つの上記インターポーザチップにおける上記接続配線に接続されているとともに、上記接続配線に接続されている上記半導体チップに設けられている外部引出し電極が、該接続配線を中継して、上記積層基台または別の半導体チップに設けられている配線の電極と電気的に接続されている、構成であってもよい。
【０１０４】
また、本発明に係る半導体装置は、外部引出し電極が設けられた１つ以上の半導体チップを積層基台に積層した半導体装置において、複数の接続配線が形成されたインターポーザチップを備え、上記半導体チップに設けられた外部引出し電極が、ワイヤボンディングにより、上記インターポーザチップにおける上記接続配線に接続されているとともに、上記接続配線に接続されている上記半導体チップに設けられている外部引出し電極が、該接続配線を介して、上記積層基台または別の半導体チップに設けられた配線の電極と電気的に接続されており、上記複数の接続配線には、それぞれ、上記積層基台または別の半導体チップに設けられた配線の電極と電気的に接続される第１のボンディングパッドと、上記半導体チップに設けられた外部引出し電極と電気的に接続される第２のボンディングパッドと、が設けられており、複数の上記第１のボンディングパッドは、上記インターポーザチップの外周辺に沿って配置され、複数の上記第２のボンディングパッドは、複数の上記第２のボンディングパッドの配置位置の内側の位置で上記インターポーザチップの外周辺に対応して配置されており、上記複数の接続配線は、上記第１のボンディングパッドと、当該第１のボンディングパッドが沿うインターポーザチップの外周辺とは異なる辺に対応して配置された第２のボンディングパッドとを接続する配線を含む、構成であってもよい。
【０１０５】
本発明に係る半導体装置は、上記の構成において、上記インターポーザチップは、上記半導体チップを形成する際に用いられるウェハと同じ材質および構造のウェハを用いて形成される構成でもよい。
【０１０６】
上記構成によれば、インターポーザチップが半導体チップを形成する際に用いられるウェハと同じ材質および構造のウェハを用いて形成されるため、ワイヤボンディング用ワイヤを中継させるための配線ピッチを微細に形成することができる。つまり、半導体チップにおいて、ウェハに配線層を形成する場合は、配線ピッチの最小値は１μｍ以下が可能であるので、インターポーザチップにおいても、同様に最小値は１μｍの微細な配線ピッチの接続配線を形成することが可能である。
【０１０７】
また、インターポーザチップを、半導体チップに用いられるウェハと同じもので形成することができるので、インターポーザチップ用の基板を別に用意する必要がなくなる。よって、製造コストおよび装置コストの低減を図ることができる。
【０１０８】
本発明に係る半導体装置は、上記の構成において、上記インターポーザチップは、上記半導体チップを形成する装置と同じ装置で形成される構成でもよい。
【０１０９】
上記構成によれば、インターポーザチップは、半導体チップと同じ装置で形成されるため、インターポーザチップの接続配線を形成する工程では、半導体チップの形成時にウェハに配線層を形成する場合と同様に微細な配線ピッチの接続配線を形成することができる。また、インターポーザチップの形成のための装置は、半導体チップを形成するための装置と同様のものを用いることができるため、生産コストを削減することができる。
【０１１０】
本発明に係る半導体装置は、上記の構成において、上記インターポーザチップよりも積層上方に少なくとも１つの半導体チップが積層される構成でもよい。
【０１１１】
上記構成によれば、インターポーザチップを介してワイヤボンディングすることで、インターポーザチップよりも積層上方の半導体チップの電極とインターポーザチップよりも積層下方の電極とを電気的に接続させることができる。
【０１１２】
本発明に係る半導体装置では、上記の構成において、上記第１のボンディングパッドは、上記インターポーザチップよりも積層下方に配置された上記積層基台または別の半導体チップの配線の電極と、上記第２のボンディングパッドは、上記インターポーザチップよりも積層上方に設けられた半導体チップに設けられた外部引出し電極と、電気的に接続される構成であってもよい。
【０１１３】
本発明に係る半導体装置は、上記の構成において、上記インターポーザチップに設けられている接続配線には、上記インターポーザチップよりも積層下方に設けられる外部電極とワイヤボンディングによって電気的接続される第１のボンディングパッドと、上記インターポーザチップよりも積層上方に設けられる外部電極とワイヤボンディングによって電気的接続される第２のボンディングパッドとが設けられている構成でもよい。
【０１１４】
上記構成によれば、インターポーザチップの接続配線にボンディングパッドが設けられているため、ボンディングパッドを外部接続のためのワイヤボンディングパッドおよび電極パッドとして用いることができる。よって、インターポーザチップと外部電極を電気的接続することができる。このインターポーザチップのボンディングパッドを中継してワイヤボンディングすると、上段の半導体チップから積層基台の配線に向けて直接ワイヤボンディングを行うよりもワイヤ１本あたりの長さは短くすることができる。
【０１１５】
従って、半導体チップと積層基台とを１回のワイヤボンディングで接続するとワイヤの長さが非常に長くなってしまうような半導体チップに対しても、ワイヤの長さをより短くすることができる。
【０１１６】
また、上記構成によれば、第１のボンディングパッドとインターポーザチップよりも積層下方に設けられる外部電極とを、第２のボンディングパッドと上記インターポーザチップよりも積層上方に設けられる外部電極とをワイヤボンディングによって接続することができる。また、第１のボンディングパッドと第２のボンディングパッドとは、接続配線により接続されている。
【０１１７】
よって、インターポーザチップよりも積層上方に設けられる半導体チップの電極を、インターポーザチップの２つのボンディングパッドを介して積層基台または他の半導体チップの電極にワイヤボンディングにより電気的に接続させることができる。
【０１１８】
本発明に係る半導体装置は、上記の構成において、上記インターポーザチップと上記半導体チップとが、上記積層基台または別の半導体チップ上に並列して配置されている構成でもよい。
【０１１９】
上記構成によれば、半導体チップ上の外部引出し電極のうち、上記積層基台または別の半導体チップに設けられている電極から遠く離れている電極に対して、並列に配置されたインターポーザチップを中継して電気的接続を行うことが可能となる。
【０１２０】
ここで、上記積層基台または別の半導体チップ上にインターポーザチップを積層し、さらにその上層に半導体チップを設ける構成とすることも考えられるが、この場合には、半導体装置の厚みが厚くなるという問題がある。これに対して、上記の構成によれば、インターポーザチップは、半導体チップと並列して配置されるので、半導体装置の厚みが増大することを抑制することができる。すなわち、インターポーザチップよりも積層下方の半導体チップの面積あるいは積層基台の面積を積層に有効に利用することが可能となる。
【０１２１】
本発明に係る半導体装置では、上記の構成において、上記第１のボンディングパッドは、上記積層基台または別の半導体チップの配線の電極と、上記第２のボンディングパッドは、上記インターポーザチップと並列して配置された上記半導体チップに設けられた外部引出し電極と、電気的に接続される構成であってもよい。
【０１２２】
本発明に係る半導体装置は、上記の構成において、上記インターポーザチップよりも積層下方に設けられる外部電極とワイヤボンディングによって電気的に接続される第１のボンディングパッドと、上記インターポーザチップと並列して配置される半導体チップの電極とワイヤボンディングによって電気的に接続される第２のボンディングパッドとが設けられている構成でもよい。
【０１２３】
上記構成によると、インターポーザチップと半導体チップとは、並列して積層基台あるいは別の半導体チップ上に配置され、第１のボンディングパッドはインターポーザチップよりも積層下方に設けられる外部電極と、第２のボンディングパッドは並列して配置される半導体チップの電極とワイヤボンディングされる。
【０１２４】
従って、インターポーザチップを積層しても半導体装置の積層の厚みを増大させることなく、インターポーザチップよりも積層上方に設けられる半導体チップの電極を、インターポーザチップの２つのボンディングパッドを介して積層基台または他の半導体チップの電極にワイヤボンディングにより電気的に接続させることができる。
【０１２５】
本発明に係る半導体装置は、上記の構成において、上記インターポーザチップに複数の接続配線が設けられているとともに、上記複数の接続配線が、それぞれ互いに交差しないように配置されている構成でもよい。
【０１２６】
上記構成によれば、インターポーザチップには接続配線が複数設けられているので、接続配線を介して、半導体チップにおける複数の電極と、積層基台あるいは別の半導体チップの複数の電極とを電気的接続させることができる。
【０１２７】
また、それぞれの接続配線が互いに交差しないように配置されているので、短絡などの不具合の発生を防止し、上記電気的接続を確実に行うことができる。
【０１２８】
本発明に係る半導体装置は、上記の構成において、上記第１のボンディングパッドの配列の順番と、該第１のボンディングパッドと上記接続配線によって接続される上記第２のボンディングパッドの配列の順番とが異なっている構成でもよい。
【０１２９】
上記構成によれば、第１のボンディングパッドとそれに対応する第２のボンディングパッドの配列順序が違うため、第１のボンディングパッドに接続する外部電極の配列順序が、第２のボンディングパッドと接続する外部電極の配列順序と異なっていてもよいことになる。従って、インターポーザチップより積層上方の半導体チップの電極は、当該インターポーザチップより積層下方の積層基台または別の半導体チップのどの位置の電極とも電気的に接続することが可能になる。よって、積層基台の配線設計をそれぞれの半導体チップに合わせる必要がなくなるので、積層基台の設計・製造を容易にすることができる。
【０１３０】
本発明に係る半導体装置は、上記の構成において、上記インターポーザチップの接続配線には、上記第１のボンディングパッドと上記第２のボンディングパッドとの間に、少なくとも１つの別のボンディングパッドが設けられているとともに、上記第１のボンディングパッド、上記第２のボンディングパッド、および上記別のボンディングパッドのうち、任意の２つのボンディングパッドを用いて外部電極とワイヤボンディングが行われる構成でもよい。
【０１３１】
上記構成によれば、第１のボンディングパッドと別のボンディングパッドとの間、および、別のボンディングパッドと第２のボンディングパッドとの間が配線によって接続されている。また、第１、第２のおよび別のボンディングパッドのうち任意の２つを外部電極との接続に用いることができる。
【０１３２】
従って、あるサイズの半導体チップを上記インターポーザチップ上に搭載する場合には、第２のボンディングパッドを半導体チップの電極とを接続し、第１のボンディングパッドと下段の電極とを接続することができ、さらに、別のサイズの半導体チップを上記インターポーザチップ上に搭載する場合には、別のボンディングパッドを半導体チップの電極とを接続し、第１のボンディングパッドと下段の電極とを接続することができる。つまり、第１、第２のおよび別のボンディングパッドを有する同一種類のインターポーザチップに、異なったサイズの半導体チップを搭載することが可能になる。
【０１３３】
このように、半導体チップのサイズに起因するインターポーザチップの制約の影響が低減することによって、ワイヤボンディング工程の歩留が低下することなく、積層可能な半導体チップ組み合わせの自由度を大幅に向上させることができる。
【０１３４】
本発明に係る半導体装置は、上記の構成において、上記第１、第２および、別のボンディングパッドを有するインターポーザチップに複数の接続配線が設けられているとともに、上記複数の接続配線が、それぞれ互いに交差しないように配置されている構成でもよい。
【０１３５】
上記構成によれば、接続配線が複数設けられているので、上記第１、第２および、別のボンディングパッドを有するインターポーザチップでも接続配線を介して、半導体チップにおける複数の電極と、積層基台あるいは別の半導体チップの複数の電極とを電気的接続させることができる。
【０１３６】
また、それぞれの接続配線が互いに交差しないように配置されているので、上記電気的接続を確実に行うことができる。
【０１３７】
本発明に係る半導体装置では、上記の構成において、上記第１のボンディングパッドの配列の順番と、該第１のボンディングパッドと上記接続配線によって接続される上記別のボンディングパッドの配列の順番とが異なっている、または、上記第２のボンディングパッドの配列の順番と、該第２のボンディングパッドと上記接続配線によって接続される上記別のボンディングパッドの配列の順番とが異なっている、構成であってもよい。
【０１３８】
本発明に係る半導体装置は、上記の構成において、上記第１のボンディングパッドの配列の順番、該第１のボンディングパッドと上記接続配線によって接続される上記第２のボンディングパッドの配列の順番、および該第２のボンディングパッドと上記接続配線によって接続される上記別のボンディングパッドの配列の順番のうち、少なくとも２つのボンディングパッドの配列の順番が異なっている構成でもよい。
【０１３９】
上記構成によれば、上記インターポーザチップの上記第１のボンディングパッド、上記第２のボンディングパッド、および上記別のボンディングパッドのうち、少なくとも２つのボンディングパッド間の配列順序が違うため、第１のボンディングパッドに接続する外部電極の配列順序、第２のボンディングパッドに接続する外部電極の配列順序、および第３のボンディングパッドに接続する外部電極の配列順序のうちの少なくともいずれか２つが異なっていてもよいことになる。
【０１４０】
従って、同一種類のインターポーザチップに、複数の異なった配列をもつ半導体チップを搭載した場合にも、インターポーザチップより積層上方の半導体チップの電極は、当該インターポーザチップより積層下方の積層基台または別の半導体チップのどの位置の電極とも電気的に接続することが可能になる。
【０１４１】
なお、本願発明に係る半導体装置では、上記半導体チップは、外部引出し電極以外が、表面保護膜で覆われていてもよい。
【０１４２】
また、本発明に係るインターポーザチップは、上記の課題を解決するために、外部電極と電気的に接続される第１のボンディングパッドと、該第１のボンディングパッドが接続される外部電極とは別の外部電極と電気的に接続される第２のボンディングパッドと、がそれぞれ設けられた複数の接続配線が形成されたインターポーザチップであって、上記第１のボンディングパッドの配列の順番と、当該第１のボンディングパッドと上記接続配線によって接続される上記第２のボンディングパッドの配列の順番とが異なっていることを特徴としている。
【０１４３】
また、本発明に係るインターポーザチップは、上記の課題を解決するために、外部電極と電気的に接続される第１のボンディングパッドと、該第１のボンディングパッドが接続される外部電極とは別の外部電極と電気的に接続される第２のボンディングパッドと、がそれぞれ設けられた複数の接続配線が形成されたインターポーザチップであって、複数の上記の第１のボンディングパッドは、インターポーザチップの外周辺に沿って配置され、複数の上記の第２のボンディングパッドは、複数の上記第１のボンディングパッドの配置位置の内側の位置でインターポーザチップの外周辺に対応して配置されており、上記複数の接続配線は、上記第１のボンディングパッドと、当該第１のボンディングパッドが沿うインターポーザチップの外周辺とは異なる辺に対応して配置された第２のボンディングパッドとを接続する配線を含むことを特徴としている。
【０１４４】
さらに、本願発明に係る半導体装置は、上記いずれかの本発明に係るインターポーザチップを有していてもよい。
【０１４５】
【発明の効果】
本発明によれば、半導体チップに設けられている外部引出し電極と、積層基台または別の半導体チップの電極とを接続する際に、インターポーザチップを中継することができるので、ワイヤボンディングによるワイヤの長さを短くすることが可能となる。よって、ワイヤが長い場合に生じていた、ワイヤ強度の低下、自重によるワイヤの垂れなどによるワイヤ同士の接触、ワイヤと下段にある半導体チップエッジとの接触といった不具合を抑制することができるという効果を奏する。
【０１４６】
また、上記構成によれば、再配線層を形成しないために、半導体チップ内の半導体素子の電気的特性の劣化といった問題は発生しないし、ワイヤボンディングの接合強度を低下させることもない。また、インターポーザチップの厚みや固さにより、ワイヤボンディング時におけるストレスによる影響を解消することができる。
【０１４７】
従って、上記の構成によれば、積層基台上に積層された複数の半導体チップ内に形成された半導体素子の電気的特性の劣化や物理的破壊を防止することが可能であり、ワイヤボンディング強度を高くすることが可能となるという効果を奏する。
【０１４８】
例えば、インターポーザチップより積層上方の半導体チップの電極は、当該インターポーザチップより積層下方の積層基台または別の半導体チップのどの位置の電極とも電気的に接続することが可能になる。よって、積層基台の配線設計をそれぞれの半導体チップに合わせる必要がなくなるので、積層基台の設計・製造を容易にすることができる。
【図面の簡単な説明】
【図１】 （ａ）は本発明の一実施の形態における半導体装置の構成を示す平面図であり、（ｂ）は（ａ）のＡ−Ａ’矢視断面図である。
【図２】 （ａ）は本発明の他の実施の形態における半導体装置の構成を示す平面図であり、（ｂ）は（ａ）のＢ−Ｂ’矢視断面図である。
【図３】 （ａ）は本発明の図１および２とは別の実施の形態における半導体装置の構成を示す平面図であり、（ｂ）は（ａ）のＣ−Ｃ’矢視断面図である。
【図４】 図１ないし図３に示されるインターポーザチップの配線とは、別の配線を有するインターポーザチップの構成を示す平面図である。
【図５】 （ａ）は図４に示すインターポーザチップに半導体チップを積層した半導体装置の平面図であり、（ｂ）は（ａ）のＤ−Ｄ’矢視断面図である。
【図６】 図１ないし４に示されるインターポーザチップとは別のインターポーザチップの構成を示す平面図である。
【図７】 図６に示すインターポーザチップに半導体チップを積層した半導体装置の平面図である。
【図８】 図６のインターポーザチップに図７とは別の半導体チップを積層した半導体装置の平面図である。
【図９】 （ａ）は従来の半導体装置の構成例を示す平面図であり、（ｂ）は（ａ）のＥ−Ｅ’矢視断面図である。
【符号の説明】
１・２ 半導体チップ
３ インターポーザチップ
４ 基板（積層基台）
６ ボンディング端子
７ 配線（接続配線）
８ ワイヤ
１５ 半導体チップ１のボンディングパッド（外部引出し電極）
２５ 半導体チップ２のボンディングパッド（外部引出し電極）
３０ インターポーザチップ
３１ インターポーザチップ
３５ａ インターポーザチップの第１のボンディングパッド
３５ｂ インターポーザチップの第２のボンディングパッド
３５ｃ インターポーザチップの第３のボンディングパッド

Claims (15)

  1. 外部引出し電極が設けられた１つ以上の半導体チップを積層基台に積層した半導体装置において、
    複数の接続配線が形成され、かつ機能素子が形成されていないインターポーザチップを備え、
    上記半導体チップに設けられた外部引出し電極が、ワイヤボンディングにより、上記インターポーザチップにおける上記接続配線に接続されているとともに、
    上記接続配線に接続されている上記半導体チップに設けられている外部引出し電極が、該接続配線を介して、上記積層基台または別の半導体チップに設けられた配線の電極と電気的に接続されており、
    上記複数の接続配線には、それぞれ、上記積層基台または別の半導体チップに設けられた配線の電極と電気的に接続される第１のボンディングパッドと、上記半導体チップに設けられた外部引出し電極と電気的に接続される第２のボンディングパッドと、が設けられており、
    上記複数の第１のボンディングパッドの配列の順番と、当該複数の第１のボンディングパッドと上記接続配線によって接続される上記複数の第２のボンディングパッドの配列の順番とが異なっており、
    上記複数の接続配線のそれぞれには、上記第１のボンディングパッドと上記第２のボンディングパッドとの間に、少なくとも１つの別のボンディングパッドが設けられているとともに、
    上記複数の接続配線のそれぞれに設けられた、上記第１のボンディングパッド、上記第２のボンディングパッド、および上記別のボンディングパッドのうちの、任意の２つのボンディングパッドを用いて外部電極とワイヤボンディングが行われ、
    上記複数の第１のボンディングパッドと上記複数の第２のボンディングパッドとこれらの間の上記複数の別のボンディングパッドとは、上記インターポーザチップの同一面に設けられており、
    上記複数の第１のボンディングパッドは、上記インターポーザチップの外周辺に沿って配置され、上記複数の別のボンディングパッドは、上記インターポーザチップの面方向において、上記複数の第１のボンディングパッドの内側で上記インターポーザチップの外周辺に沿って配置され、
    上記複数の第２のボンディングパッドは、上記インターポーザチップの面方向において、上記複数の別のボンディングパッドの内側で上記インターポーザチップの外周辺に沿って配置されていることを特徴とする半導体装置。
  2. 外部引出し電極が設けられた１つ以上の半導体チップを積層基台に積層した半導体装置において、
    上記積層基台は、ボンディング端子を備えた配線層が絶縁層に形成されて、上記半導体チップに合わせて配線設計が可能であり、
    複数の接続配線が形成されたインターポーザチップを備え、
    上記半導体チップに設けられた外部引出し電極が、ワイヤボンディングにより、上記インターポーザチップにおける上記接続配線に接続されているとともに、
    上記接続配線に接続されている上記半導体チップに設けられている外部引出し電極が、該接続配線を介して、上記積層基台のボンディング端子または別の半導体チップに設けられた配線の電極と電気的に接続されており、
    上記複数の接続配線には、それぞれ、上記積層基台のボンディング端子または別の半導体チップに設けられた配線の電極と電気的に接続される第１のボンディングパッドと、上記半導体チップに設けられた外部引出し電極と電気的に接続される第２のボンディングパッドと、が設けられており、
    上記複数の第１のボンディングパッドの配列の順番と、当該複数の第１のボンディングパッドと上記接続配線によって接続される上記複数の第２のボンディングパッドの配列の順番とが異なっており、
    上記複数の接続配線のそれぞれには、上記第１のボンディングパッドと上記第２のボンディングパッドとの間に、少なくとも１つの別のボンディングパッドが設けられているとともに、
    上記複数の接続配線のそれぞれに設けられた、上記第１のボンディングパッド、上記第２のボンディングパッド、および上記別のボンディングパッドのうちの、任意の２つのボンディングパッドを用いて外部電極とワイヤボンディングが行われ、
    上記複数の第１のボンディングパッドと上記複数の第２のボンディングパッドとこれらの間の上記複数の別のボンディングパッドとは、上記インターポーザチップの同一面に設けられており、
    上記複数の第１のボンディングパッドは、上記インターポーザチップの外周辺に沿って配置され、上記複数の別のボンディングパッドは、上記インターポーザチップの面方向において、上記複数の第１のボンディングパッドの内側で上記インターポーザチップの外周辺に沿って配置され、
    上記複数の第２のボンディングパッドは、上記インターポーザチップの面方向において、上記複数の別のボンディングパッドの内側で上記インターポーザチップの外周辺に沿って配置されていることを特徴とする半導体装置。
  3. 上記複数の接続配線は、上記第１のボンディングパッドと、当該第１のボンディングパッドが沿うインターポーザチップの外周辺とは異なる辺に対応して配置された第２のボンディングパッドとを接続する配線を含むことを特徴とする請求項１または２に記載の半導体装置。
  4. 上記インターポーザチップよりも積層上方に少なくとも１つの半導体チップが配置されることを特徴とする請求項１から３の何れか１項に記載の半導体装置。
  5. 上記複数の第１のボンディングパッドは、上記インターポーザチップよりも積層下方に配置された上記積層基台または別の半導体チップの配線の電極と、
    上記複数の第２のボンディングパッドは、上記インターポーザチップよりも積層上方に配置された半導体チップに設けられた外部引出し電極と、
    電気的に接続されることを特徴とする請求項４に記載の半導体装置。
  6. 上記インターポーザチップと上記半導体チップとが、上記積層基台または別の半導体チップ上に並列して配置されていることを特徴とする請求項１から３の何れか１項に記載の半導体装置。
  7. 上記複数の第１のボンディングパッドは、上記積層基台または別の半導体チップの配線の電極と、
    上記複数の第２のボンディングパッドは、上記インターポーザチップと並列して配置された上記半導体チップに設けられた外部引出し電極と、
    電気的に接続されることを特徴とする請求項６に記載の半導体装置。
  8. 上記インターポーザチップは、上記半導体チップを形成する際に用いられるウェハと同じ材質および構造のウェハを用いて形成されることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
  9. 上記インターポーザチップは、上記半導体チップと同じ配線ピッチの接続配線が形成されていることを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
  10. 上記複数の接続配線が、それぞれ互いに、電気的に交差しないよう、かつ、立体交差しないよう、に配置されていることを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
  11. 上記複数の第１のボンディングパッドの配列の順番と、該複数の第１のボンディングパッドと上記接続配線によって接続される上記複数の別のボンディングパッドの配列の順番とが異なっている、または、上記複数の第２のボンディングパッドの配列の順番と、該複数の第２のボンディングパッドと上記接続配線によって接続される上記複数の別のボンディングパッドの配列の順番とが異なっている、ことを特徴とする請求項１または２に記載の半導体装置。
  12. 上記半導体チップは、外部引出し電極以外が、表面保護膜で覆われていることを特徴とする請求項１から１１のいずれか１項に記載の半導体装置。
  13. 外部電極と電気的に接続される第１のボンディングパッドと、該第１のボンディングパッドが接続される外部電極とは別の外部電極と電気的に接続される第２のボンディングパッドと、がそれぞれ設けられた複数の接続配線が形成され、かつ機能素子が形成されていないインターポーザチップであって、
    上記複数の第１のボンディングパッドの配列の順番と、当該複数の第１のボンディングパッドと上記接続配線によって接続される上記複数の第２のボンディングパッドの配列の順番とが異なっており、
    上記複数の接続配線のそれぞれには、上記第１のボンディングパッドと上記第２のボンディングパッドとの間に、少なくとも１つの別のボンディングパッドが設けられており、
    上記複数の第１のボンディングパッドと上記複数の第２のボンディングパッドとこれらの間の上記複数の別のボンディングパッドとは、当該インターポーザチップの同一面に設けられており、
    上記複数の第１のボンディングパッドは、上記インターポーザチップの外周辺に沿って配置され、上記複数の別のボンディングパッドは、上記インターポーザチップの面方向において、上記複数の第１のボンディングパッドの内側で上記インターポーザチップの外周辺に沿って配置され、
    上記複数の第２のボンディングパッドは、上記インターポーザチップの面方向において、上記複数の別のボンディングパッドの内側で上記インターポーザチップの外周辺に沿って配置されていることを特徴とするインターポーザチップ。
  14. 上記複数の接続配線は、上記第１のボンディングパッドと、当該第１のボンディングパッドが沿うインターポーザチップの外周辺とは異なる辺に対応して配置された第２のボンディングパッドとを接続する配線を含むことを特徴とする請求項１３に記載のインターポーザチップ。
  15. 請求項１３または１４に記載のインターポーザチップを有することを特徴とする半導体装置。
JP2003020971A 2003-01-29 2003-01-29 半導体装置およびインターポーザチップ Expired - Fee Related JP4615189B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2003020971A JP4615189B2 (ja) 2003-01-29 2003-01-29 半導体装置およびインターポーザチップ
US10/762,242 US6979905B2 (en) 2003-01-29 2004-01-23 Semiconductor device
DE200460005760 DE602004005760T2 (de) 2003-01-29 2004-01-26 Halbleitervorrichtung
EP20040001610 EP1443558B1 (en) 2003-01-29 2004-01-26 Semiconductor device
KR1020040005325A KR100750764B1 (ko) 2003-01-29 2004-01-28 반도체 장치
TW93101884A TWI230992B (en) 2003-01-29 2004-01-28 Semiconductor device
US11/808,572 USRE41826E1 (en) 2003-01-29 2007-06-11 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003020971A JP4615189B2 (ja) 2003-01-29 2003-01-29 半導体装置およびインターポーザチップ

Related Child Applications (3)

Application Number Title Priority Date Filing Date
JP2007089686A Division JP2007180587A (ja) 2007-03-29 2007-03-29 半導体装置
JP2007089687A Division JP2007214582A (ja) 2007-03-29 2007-03-29 半導体装置およびインターポーザチップ
JP2008230003A Division JP4536808B2 (ja) 2008-09-08 2008-09-08 半導体装置およびインターポーザチップ

Publications (3)

Publication Number Publication Date
JP2004235352A JP2004235352A (ja) 2004-08-19
JP2004235352A5 JP2004235352A5 (ja) 2007-05-10
JP4615189B2 true JP4615189B2 (ja) 2011-01-19

Family

ID=32652876

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003020971A Expired - Fee Related JP4615189B2 (ja) 2003-01-29 2003-01-29 半導体装置およびインターポーザチップ

Country Status (6)

Country Link
US (2) US6979905B2 (ja)
EP (1) EP1443558B1 (ja)
JP (1) JP4615189B2 (ja)
KR (1) KR100750764B1 (ja)
DE (1) DE602004005760T2 (ja)
TW (1) TWI230992B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224682B2 (en) 2014-03-18 2015-12-29 Renesas Electronics Corporation Semiconductor device

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7098528B2 (en) * 2003-12-22 2006-08-29 Lsi Logic Corporation Embedded redistribution interposer for footprint compatible chip package conversion
JP3881658B2 (ja) * 2004-01-23 2007-02-14 沖電気工業株式会社 中継部材、中継部材を用いたマルチチップパッケージ、及びその製造方法
US7808115B2 (en) * 2004-05-03 2010-10-05 Broadcom Corporation Test circuit under pad
JP2006086149A (ja) * 2004-09-14 2006-03-30 Toshiba Corp 半導体装置
US8212367B2 (en) * 2004-11-10 2012-07-03 Sandisk Il Ltd. Integrated circuit die with logically equivalent bonding pads
KR100843137B1 (ko) * 2004-12-27 2008-07-02 삼성전자주식회사 반도체 소자 패키지
JP2006186053A (ja) * 2004-12-27 2006-07-13 Shinko Electric Ind Co Ltd 積層型半導体装置
US7508261B2 (en) * 2005-01-19 2009-03-24 Micro-Mobio, Inc. Systems of miniaturized compatible radio frequency wireless devices
TWI249831B (en) * 2005-02-21 2006-02-21 Touch Micro System Tech Chip type micro connector and method of packaging the sane
US20060289981A1 (en) * 2005-06-28 2006-12-28 Nickerson Robert M Packaging logic and memory integrated circuits
JP4703300B2 (ja) * 2005-07-20 2011-06-15 富士通セミコンダクター株式会社 中継基板及び当該中継基板を備えた半導体装置
JP2007036104A (ja) * 2005-07-29 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法
SG130055A1 (en) 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
KR100690922B1 (ko) 2005-08-26 2007-03-09 삼성전자주식회사 반도체 소자 패키지
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
EP1935017A2 (en) * 2005-09-30 2008-06-25 Nxp B.V. Fine-pitch routing in a lead frame based system-in-package (sip) device
JP4268607B2 (ja) * 2005-09-30 2009-05-27 富士通マイクロエレクトロニクス株式会社 半導体装置に配設される中継部材及び半導体装置
KR100714917B1 (ko) * 2005-10-28 2007-05-04 삼성전자주식회사 차폐판이 개재된 칩 적층 구조 및 그를 갖는 시스템 인패키지
JP2007142128A (ja) * 2005-11-18 2007-06-07 Renesas Technology Corp 半導体装置およびその製造方法
KR100648040B1 (ko) 2005-11-25 2006-11-23 삼성전자주식회사 다수의 금속 랜드를 가지는 인터포저 기판, 및 이로부터제작되는 인터포저를 포함하는 적층 칩 패키지
JP4930970B2 (ja) * 2005-11-28 2012-05-16 ルネサスエレクトロニクス株式会社 マルチチップモジュール
JP4707548B2 (ja) 2005-12-08 2011-06-22 富士通セミコンダクター株式会社 半導体装置、及び半導体装置の製造方法
JP4881620B2 (ja) * 2006-01-06 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP4726640B2 (ja) * 2006-01-20 2011-07-20 ルネサスエレクトロニクス株式会社 半導体装置
KR100728977B1 (ko) * 2006-02-24 2007-06-15 주식회사 하이닉스반도체 스택 패키지
JP4958257B2 (ja) * 2006-03-06 2012-06-20 オンセミコンダクター・トレーディング・リミテッド マルチチップパッケージ
JP4942020B2 (ja) * 2006-05-12 2012-05-30 ルネサスエレクトロニクス株式会社 半導体装置
KR100800149B1 (ko) * 2006-06-30 2008-02-01 주식회사 하이닉스반도체 스택 패키지
US7615412B2 (en) 2006-09-18 2009-11-10 Faraday Technology Corp. System in package (SIP) integrated circuit and packaging method thereof
KR100813621B1 (ko) * 2006-10-03 2008-03-17 삼성전자주식회사 적층형 반도체 소자 패키지
TWI324817B (en) * 2006-12-20 2010-05-11 Advanced Semiconductor Eng Multiple chip package
US7518226B2 (en) * 2007-02-06 2009-04-14 Stats Chippac Ltd. Integrated circuit packaging system with interposer
JP5131812B2 (ja) * 2007-02-07 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置
US8922028B2 (en) * 2007-02-13 2014-12-30 Advanced Semiconductor Engineering, Inc. Semiconductor package
US7911053B2 (en) * 2007-04-19 2011-03-22 Marvell World Trade Ltd. Semiconductor packaging with internal wiring bus
US7816154B2 (en) 2007-06-06 2010-10-19 Renesas Electronics Corporation Semiconductor device, a method of manufacturing a semiconductor device and a testing method of the same
JP5165404B2 (ja) * 2007-06-06 2013-03-21 ルネサスエレクトロニクス株式会社 半導体装置と半導体装置の製造方法及びテスト方法
KR100876868B1 (ko) 2007-06-19 2008-12-31 에스티에스반도체통신 주식회사 인터포저를 이용한 칩 크기 패키지 및 그 제조방법
US7972902B2 (en) 2007-07-23 2011-07-05 Samsung Electronics Co., Ltd. Method of manufacturing a wafer including providing electrical conductors isolated from circuitry
KR101185886B1 (ko) 2007-07-23 2012-09-25 삼성전자주식회사 유니버설 배선 라인들을 포함하는 반도체 칩, 반도체패키지, 카드 및 시스템
TW200933868A (en) * 2008-01-28 2009-08-01 Orient Semiconductor Elect Ltd Stacked chip package structure
JP5207868B2 (ja) * 2008-02-08 2013-06-12 ルネサスエレクトロニクス株式会社 半導体装置
JP5103245B2 (ja) * 2008-03-31 2012-12-19 ルネサスエレクトロニクス株式会社 半導体装置
US7687921B2 (en) * 2008-05-05 2010-03-30 Super Talent Electronics, Inc. High density memory device manufacturing using isolated step pads
US20090302483A1 (en) * 2008-06-04 2009-12-10 Himax Technologies Limited Stacked die package
JP2010010407A (ja) * 2008-06-27 2010-01-14 Toshiba Corp 半導体記憶装置
JP2010034294A (ja) * 2008-07-29 2010-02-12 Nec Electronics Corp 半導体装置およびその設計方法
KR101024748B1 (ko) * 2008-12-15 2011-03-24 하나 마이크론(주) 서포터 칩을 갖는 반도체 패키지 및 그 제조 방법
JP5099714B2 (ja) * 2009-04-27 2012-12-19 ルネサスエレクトロニクス株式会社 マルチチップモジュール
KR20100117977A (ko) 2009-04-27 2010-11-04 삼성전자주식회사 반도체 패키지
US8237278B2 (en) 2009-11-16 2012-08-07 International Business Machines Corporation Configurable interposer
US8735735B2 (en) * 2010-07-23 2014-05-27 Ge Embedded Electronics Oy Electronic module with embedded jumper conductor
KR20120024099A (ko) * 2010-09-06 2012-03-14 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
US8653377B2 (en) * 2011-04-05 2014-02-18 Raytheon Company Microelectronic assemblies
JP2012222326A (ja) * 2011-04-14 2012-11-12 Elpida Memory Inc 半導体装置
KR20130028352A (ko) * 2011-09-09 2013-03-19 박병규 반도체 패키지 및 반도체 패키지 방법
KR101901324B1 (ko) 2011-10-25 2018-09-27 삼성전자주식회사 네 개의 채널들을 가진 반도체 패키지
CN103391093B (zh) * 2012-05-09 2018-10-19 恩智浦美国有限公司 可重构集成电路
JP5959097B2 (ja) * 2012-07-03 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置
JP5968713B2 (ja) * 2012-07-30 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
KR102053349B1 (ko) 2013-05-16 2019-12-06 삼성전자주식회사 반도체 패키지
KR102108325B1 (ko) * 2013-10-14 2020-05-08 삼성전자주식회사 반도체 패키지
CN104637911B (zh) * 2013-11-08 2019-07-05 恩智浦美国有限公司 具有路由基板的基于引线框架的半导体装置
JP6352447B2 (ja) * 2014-12-24 2018-07-04 ルネサスエレクトロニクス株式会社 半導体装置
US9589946B2 (en) * 2015-04-28 2017-03-07 Kabushiki Kaisha Toshiba Chip with a bump connected to a plurality of wirings
WO2018058359A1 (en) * 2016-09-28 2018-04-05 Intel Corporation Stacked chip package having substrate interposer and wirebonds
JP6761180B2 (ja) * 2016-12-28 2020-09-23 株式会社バッファロー 半導体装置
KR20190098132A (ko) * 2016-12-30 2019-08-21 인텔 코포레이션 와이어 본딩 애플리케이션들을 위한 패키지 구조체들에서의 인터포저 설계
CN112309875A (zh) * 2020-11-02 2021-02-02 南方电网科学研究院有限责任公司 一种芯片封装方法
CN112802834A (zh) * 2020-11-23 2021-05-14 西安微电子技术研究所 一种基于硅转接四层立体堆叠的SiP模块及制作方法
CN113410196A (zh) * 2021-06-15 2021-09-17 西安微电子技术研究所 一种基于硅转接基板的prom与fpga集成结构及其制备方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6094755A (ja) * 1983-10-29 1985-05-27 Toshiba Corp 半導体装置
JPH0645498A (ja) * 1992-07-22 1994-02-18 Nec Corp 半導体装置
JP2000232180A (ja) * 1999-02-10 2000-08-22 Sharp Corp 配線基板および半導体装置
JP2001102515A (ja) * 1999-09-28 2001-04-13 Nec Ic Microcomput Syst Ltd 半導体装置
JP2001127246A (ja) * 1999-10-29 2001-05-11 Fujitsu Ltd 半導体装置
JP2001177050A (ja) * 1999-12-20 2001-06-29 Nec Corp 半導体装置
JP2001257307A (ja) * 2000-03-09 2001-09-21 Sharp Corp 半導体装置
JP2002217354A (ja) * 2001-01-15 2002-08-02 Shinko Electric Ind Co Ltd 半導体装置
JP2003023135A (ja) * 2001-07-06 2003-01-24 Sharp Corp 半導体集積回路装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US140110A (en) * 1873-06-24 Improvement in wagon-springs
US222339A (en) * 1879-12-02 Improvement in preserving and drawing fluids
JP2563652B2 (ja) * 1990-07-17 1996-12-11 株式会社東芝 半導体装置及びその製造方法
JPH0629458A (ja) 1992-07-09 1994-02-04 Mitsubishi Materials Corp 電気回路の実装構造およびその製造方法
US7166495B2 (en) * 1996-02-20 2007-01-23 Micron Technology, Inc. Method of fabricating a multi-die semiconductor package assembly
US5789816A (en) 1996-10-04 1998-08-04 United Microelectronics Corporation Multiple-chip integrated circuit package including a dummy chip
US6057598A (en) * 1997-01-31 2000-05-02 Vlsi Technology, Inc. Face on face flip chip integration
JP2001059467A (ja) * 1999-08-20 2001-03-06 Mitsubishi Electric Corp 高圧燃料ポンプ
JP2002043503A (ja) * 2000-07-25 2002-02-08 Nec Kyushu Ltd 半導体装置
JP2002076250A (ja) 2000-08-29 2002-03-15 Nec Corp 半導体装置
JP2002359316A (ja) 2001-03-27 2002-12-13 Toshiba Corp 半導体チップ搭載基板及びそれを用いた半導体装置
JP2003347478A (ja) 2002-05-30 2003-12-05 Mitsubishi Electric Corp 配線基板及び半導体装置
TW562240U (en) 2003-01-27 2003-11-11 Walton Advanced Eng Inc Electronic package with bonding wire bridge chip
JP2005062240A (ja) 2003-08-13 2005-03-10 Fujitsu Ltd 音声応答システム

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6094755A (ja) * 1983-10-29 1985-05-27 Toshiba Corp 半導体装置
JPH0645498A (ja) * 1992-07-22 1994-02-18 Nec Corp 半導体装置
JP2000232180A (ja) * 1999-02-10 2000-08-22 Sharp Corp 配線基板および半導体装置
JP2001102515A (ja) * 1999-09-28 2001-04-13 Nec Ic Microcomput Syst Ltd 半導体装置
JP2001127246A (ja) * 1999-10-29 2001-05-11 Fujitsu Ltd 半導体装置
JP2001177050A (ja) * 1999-12-20 2001-06-29 Nec Corp 半導体装置
JP2001257307A (ja) * 2000-03-09 2001-09-21 Sharp Corp 半導体装置
JP2002217354A (ja) * 2001-01-15 2002-08-02 Shinko Electric Ind Co Ltd 半導体装置
JP2003023135A (ja) * 2001-07-06 2003-01-24 Sharp Corp 半導体集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224682B2 (en) 2014-03-18 2015-12-29 Renesas Electronics Corporation Semiconductor device

Also Published As

Publication number Publication date
DE602004005760D1 (de) 2007-05-24
TW200425362A (en) 2004-11-16
US6979905B2 (en) 2005-12-27
EP1443558A1 (en) 2004-08-04
EP1443558B1 (en) 2007-04-11
KR100750764B1 (ko) 2007-08-20
JP2004235352A (ja) 2004-08-19
KR20040070020A (ko) 2004-08-06
DE602004005760T2 (de) 2008-01-10
USRE41826E1 (en) 2010-10-19
US20040150084A1 (en) 2004-08-05
TWI230992B (en) 2005-04-11

Similar Documents

Publication Publication Date Title
JP4615189B2 (ja) 半導体装置およびインターポーザチップ
US8076770B2 (en) Semiconductor device including a first land on the wiring substrate and a second land on the sealing portion
JP3916854B2 (ja) 配線基板、半導体装置およびパッケージスタック半導体装置
KR101070913B1 (ko) 반도체 칩 적층 패키지
JP2001257307A (ja) 半導体装置
US6836021B2 (en) Semiconductor device
US20110169170A1 (en) Semiconductor device
KR20020062820A (ko) 적층된 다수개의 칩모듈 구조를 가진 반도체장치
JP2004063761A (ja) 半導体装置
KR20200024499A (ko) 브리지 다이를 포함하는 스택 패키지
US20190259742A1 (en) Semiconductor package and method of manufacturing the semiconductor package
US7859118B2 (en) Multi-substrate region-based package and method for fabricating the same
US20070054439A1 (en) Multi-chip stack structure
JPWO2003012863A1 (ja) 半導体装置及びその製造方法
TW202230711A (zh) 半導體封裝
JP4602223B2 (ja) 半導体装置とそれを用いた半導体パッケージ
JP2000349228A (ja) 積層型半導体パッケージ
JP4536808B2 (ja) 半導体装置およびインターポーザチップ
JP2007180587A (ja) 半導体装置
JP2007214582A (ja) 半導体装置およびインターポーザチップ
US7968993B2 (en) Stacked semiconductor device and semiconductor memory device
JP2005150771A (ja) 配線基板、半導体装置およびパッケージスタック半導体装置
TWI841184B (zh) 半導體封裝及其製造方法
US20060231960A1 (en) Non-cavity semiconductor packages
JP2004296464A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050810

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070316

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20070316

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080421

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080708

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080908

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080924

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20090306

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100811

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101020

R150 Certificate of patent or registration of utility model

Ref document number: 4615189

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131029

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees