KR20130028352A - 반도체 패키지 및 반도체 패키지 방법 - Google Patents

반도체 패키지 및 반도체 패키지 방법 Download PDF

Info

Publication number
KR20130028352A
KR20130028352A KR1020110091844A KR20110091844A KR20130028352A KR 20130028352 A KR20130028352 A KR 20130028352A KR 1020110091844 A KR1020110091844 A KR 1020110091844A KR 20110091844 A KR20110091844 A KR 20110091844A KR 20130028352 A KR20130028352 A KR 20130028352A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
pcb
pin
lead frame
semiconductor
Prior art date
Application number
KR1020110091844A
Other languages
English (en)
Inventor
박병규
Original Assignee
박병규
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박병규 filed Critical 박병규
Priority to KR1020110091844A priority Critical patent/KR20130028352A/ko
Priority to PCT/KR2012/007202 priority patent/WO2013036057A1/en
Publication of KR20130028352A publication Critical patent/KR20130028352A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 반도체 패키지 및 반도체 패키지 방법에 관한 것으로, 더욱 상세하게는 반도체 칩 상단에 별도의 PCB를 적층하여 배선 연결에 사용되는 와이어의 길이를 감소시키는 동시에 양산성을 증대시키는 방안에 관한 것이다.
이를 위해 본 발명의 반도체 패키지는 다른 반도체 칩의 핀 또는 리드 프레임과 전기적으로 연결되는 핀을 구성하고 있는 반도체 칩과 상기 반도체 칩 상단에 형성되며, 상기 다른 반도체 칩의 핀 또는 리드 프레임과 상기 반도체 칩의 핀의 위치에 따라 구별되는 금속 물질로 형성되는 패턴을 갖는 PCB를 포함한다.

Description

반도체 패키지 및 반도체 패키지 방법{Semiconductor Package}
본 발명은 반도체 패키지 및 반도체 패키지 방법에 관한 것으로, 더욱 상세하게는 반도체 칩 상단에 별도의 PCB를 적층하여 배선 연결에 사용되는 와이어의 길이를 감소시키는 동시에 양산성을 증대시키는 방안에 관한 것이다.
통상적으로, 스택 패키지(Stack Package, 적층 패키지)는 복수의 반도체 칩을 적층한 패키지로서, 단순화된 공정에 의해 패키지의 제조 단가를 낮출 수 있고, 대량 생산이 가능하다.
적층 패키지의 한 예로 관통 실리콘 비아(Through Silicon Via : TSV)를 이용한 구조가 제안된 바 있고, 관통 실리콘 비아를 이용한 적층 패키지는 웨이퍼 단계에서 각각의 반도체 칩 내에 수직방향으로 관통 실리콘 비아를 형성한 후, 이 관통 실리콘 비아를 매개로 상부와 하부 반도체 칩들간의 물리적 및 전기적 연결이 이루어지도록 한 구조이다.
한편, 적층 패키지는 상부 및 하부 반도체 칩 간을 단순히 연결만 시켜서는 밀도를 향상시킨 적층 패키지로서의 올바른 메모리 동작을 구현할 수 없기 때문에, 각 반도체 칩을 적층시, 상부 및 하부 반도체 칩을 각각의 반도체 칩이 갖는 상이한 신호 별로 각각 구분될 수 있도록 각각의 반도체 칩 내에 재배선층(Redistribution Layer : RDL)을 형성하고, 재배선층을 각 반도체 칩에 형성된 관통 실리콘 비아 및 그에 맞는 전극 단자와 연결되도록 하여, 반도체 칩을 구분하고 있다.
종래 UBM(Under Bump Metal) 형성시 이용된 시드층이 솔더 범프에 가해지는 스트레스에 의해 반도체 다이로부터 분리되는 것을 방지함으로써 신뢰성을 확보할 수 있는 반도체 패키지 및 그 제조 방법에 대해서는 한국공개번호 제2009-0089578호에 나타나 있다.
그러나 전술한 바와 같은 종래의 적층 패키지에서, 각각의 반도체 칩 내에 서로 상이한 재배선층을 형성하여 각 반도체 칩의 신호를 구별하는 방법은 각 반도체 칩 별로 재배선층을 형성하기 위한 별도의 패터닝(Patterning) 공정을 수행해야 하며, 패터닝을 위한 마스크를 별도로 형성해야 한다.
더욱이, 공정 수행에 있어서도 반도체 칩들이 적층되는 스택 위치에 따라 마스크의 위치를 바꿔가면서 패터닝 공정을 수행해야 하므로 양산성 저하 및 비용이 증가하게 된다.
본 발명이 해결하려는 과제는 양산성 저하와 비용 증가를 방지할 수 있는 스택 구조를 갖는 반도체 패키지 및 반도체 패키지 제조 공정을 제안함에 있다.
본 발명이 해결하려는 다른 과제는 RDL 공정을 이용하여 패드(PAD)를 본딩하는 과정에서 발생하는 취약점을 해결할 수 있는 방안을 제안함에 있다.
이를 위해 본 발명의 반도체 패키지는 다른 반도체 칩의 핀 또는 리드 프레임과 전기적으로 연결되는 핀을 구성하고 있는 반도체 칩과 상기 반도체 칩 상단에 형성되며, 상기 다른 반도체 칩의 핀 또는 리드 프레임과 상기 반도체 칩의 핀의 위치에 따라 구별되는 금속 물질로 형성되는 패턴을 갖는 PCB를 포함한다.
이를 위해 본 발명의 반도체 패키지 방법은 다른 반도체 칩의 핀 또는 리드 프레임과 전기적으로 연결되는 핀을 구성하고 있는 반도체 칩을 형성하는 단계, 형성된 상기 반도체 칩의 상단에 상기 다른 반도체 칩의 핀 또는 리드 프레임과 상기 반도체 칩의 핀의 위치에 따라 구별되는 금속 물질로 형성되는 패턴을 갖는 PCB를 형성하는 단계를 포함한다.
본 발명에 따른 PCB를 이용한 반도체 패키지 방식은 종래 방식에 비해 높은 양산성과 비용 감소를 가진다는 장점이 있다. 즉, 본 발명은 PCB의 패턴 구조를 이용하여 칩과 칩의 핀을 연결하거나, 칩과 리드 프레임을 연결함으로써 배선에 사용되는 와이어의 길이의 감소와 배선 구조를 간단히 함으로써 높은 양산성과 비용 감소를 가지게 된다.
도 1은 본 발명의 일실시 예에 따른 적층 구조를 갖는 반도체 패키지를 도시하고 있다.
도 2는 본 발명의 다른 실시 예에 따른 적층 구조를 갖는 반도체 패키지를 도시하고 있다.
도 3은 본 발명의 일실시 예에 따른 PCB를 이용한 칩과 칩의 연결 구조 또는 칩과 리드 프레임과의 연결 구조를 도시하고 있다.
전술한, 그리고 추가적인 본 발명의 양상들은 첨부된 도면을 참조하여 설명되는 바람직한 실시 예들을 통하여 더욱 명백해질 것이다. 이하에서는 본 발명의 이러한 실시 예를 통해 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 설명하기로 한다.
도 1은 본 발명의 일실시 예에 따른 적층 구조를 갖는 반도체 패키지를 도시하고 있다. 이하 도 1을 이용하여 본 발명의 일실시 예에 따른 적층 구조를 갖는 반도체 패키지의 구성에 대해 상세하게 알아보기로 한다.
도 1에 의하면, 반도체 패키지는 하단으로부터 리드 프레임(Lead Frame; L/F), 제1 반도체 칩, 제1 PCB, 절연층, 제2 반도체 칩을 순서대로 적층한다. 물론 상술한 구성 이외에 다른 구성이 더 포함될 수 있음은 자명하다. 즉, 제 2PCB의 상단에 제2 절연층, 제 2절연층의 상단에 제3 반도체 칩을 순서대로 적층할 수 있다. 즉, 본 발명의 반도체 패키지는 복수의 반도체 칩과 PCB를 순서대로 반복하여 적층할 수 있다.
본 발명과 관련하여 리드 프레임(100)의 상단에 제1 반도체 칩(102)을 적층한다.
도 1은 하단에 리드 프레임이 형성되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 하단에 리드 프레임 대신 하단 PCB가 형성될 수 있다. 즉, 리더 프레임 상단에 반도체 칩이 적층되거나, 하단 PCB 상단에 반도체 칩이 적층될 수 있다.
제1 반도체 칩(102)의 상단에는 제1 PCB(104)를 적층한다. 본 발명과 관련하여 반도체 칩의 상단에는 PCB를 적층한다, 즉 기존 반도체 패키지는 복수의 반도체 칩들을 적층하고, 각 반도체 칩들과 리드 프레임을 배선으로 연결하거나, 적층되어 있는 반도체 칩들을 배선으로 상호 연결함으로써 배선 구조가 복잡하고, 배선 길이가 늘어난다는 단점이 있었다. 하지만, 본 발명은 제1 반도체 칩(102)의 상단에 제1 PCB(104)를 적층하며, 적층되는 제1 PCB(104)는 제1 반도체 칩(102)과 리드 프레임(100), 또는 제1 PCB(104)의 상단에 적층되는 제2 반도체 칩(108)을 고려하여 적합한 패턴을 갖는 제1 PCB(104)를 적층할 수 있다. 즉, 제1 반도체 칩(102)과 리드 프레임(100)의 배선 관계를 고려하여 제1 PCB(104)의 패턴을 형성하거나, 제1 반도체 칩(102)과 제2 반도체 칩(108)의 배선 관계를 고려하여 제1 PCB의 패턴을 형성할 수 있다.
제1 PCB(104)의 상단에는 절연층(106)이 적층된다. 절연층(106)은 실리콘 또는 에폭시 등으로 구성된다. 도 1은 제1 PCB(104)의 상단에 절연층이 적층되는 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 제1 PCB가 절연층의 역할을 수행하는 경우에는 제1 PCB(104)의 상단에는 절연층(106)을 적층하지 않을 수 있다.
절연층(106)의 상단에는 제2 반도체 칩(108)이 적층된다.
이와 같이 함으로써 적층되는 반도체 칩 상호 간에 발생했던 복잡한 배선 문제를 효과적으로 해결할 수 있게 된다.
도 2는 본 발명의 일실시 예에 따른 반도체 패키지를 도시하고 있다. 이하 도 2를 이용하여 본 발명의 일실시 예에 따른 반도체 패키지에 대해 상세하게 알아보기로 한다.
도 2(a)는 리드 프레임(L/F)(200)과 제1 반도체 칩(202)을 포함하고 있는 반도체 패키지를 도시하고 있다. 도 2(a)와 같이 형성되는 있는 반도체 패키지에 리드 프레임(200)과 연결이 요구되는 제2 반도체 칩(206)을 적층하는 경우에 대해 알아보기로 한다.
도 2(a)는 종래 리드 프레임(L/F)(200)과 제1 반도체 칩(202)을 포함하고 있는 반도체 패키지에 리드 프레임과 배선 연결이 요구되는 제2 반도체 칩(206)을 적층하는 경우를 도시하고 있다. 도 2(a)에 의하면, 제2 반도체 칩(206)과 리드 프레임(200)을 직접 와이어를 이용하여 배선 작업을 수행하고 있다. 이와 같이 제2 반도체 칩(206)과 리드 프레임(200)을 직접 와이어를 이용하여 배선 작업을 수행함으로써 배선의 연결 구조가 복잡해지며, 배선 길이 역시 늘어난다는 단점을 가지게 된다. 또한, 도 2(a)에 도시되어 있는 바와 같이 제1 반도체 칩(202)과 제2 반도체 칩(206)이 전기적으로 분리되기 위해 제1 반도체 칩(202)과 제2 반도체 칩(206) 사이에 절연층(204)을 형성한다. 절연층(204)으로 인해 반도체 패키지에 사용되는 와이어의 길이가 길어지게 되고, 이로 인해 양산성이 떨어지며, 제조 단가가 올라가는 문제점이 있다.
본 발명은 이러한 문제점을 해결하기 위해 도 2(b)에 도시되어 있는 바와 같이 제1 반도체 칩(202)의 상단에 PCB(208)를 적층하고, 적층된 PCB(208)의 상단에 제2 반도체 칩(206)을 적층한다. 즉, 배선 연결이 요구되는 제2 반도체 칩(206)의 핀과 리드 프레임(200)의 핀을 연결하는 배선 길이를 최소로 하는 형태로 PCB(208)의 패턴을 형성한다. 이와 같이 형성된 PCB(208)의 패턴을 이용하여 제2 반도체 칩(206)의 핀과 PCB(208)의 핑거를 연결하며, PCB(208)의 핑거와 리드 프레임(200)의 핀을 연결함으로써 배선 연결 구조를 간단히 할 수 있으며, 연결 길이 역시 줄일 수 있게 된다.
물론 리더 프레임(하단 PCB)의 핀과 제1 반도체 칩의 핀 사이에 배선이 요구되는 경우에도 동일하게 특정 패턴이 형성되어 있는 별도의 PCB를 이용하여 용이하게 배선 작업을 수행할 수 있게 된다. 또한 제1 반도체 칩(202)과 제2 반도체 칩(206)사이에 적층되는 PCB(208)가 절연층 기능도 동시에 수행하는 경우에는 별도의 절연층을 형성하지 않음으로써 용이하게 배선 작업을 수행할 수 있게 된다.
도 3은 본 발명의 일실시 예에 따른 PCB를 이용한 반도체 칩과 반도체 칩의 연결 구조 또는 반도체 칩과 리드 프레임과의 연결 구조를 도시하고 있다. 특히 도 3(a)은 종래 반도체 칩과 반도체 칩의 연결 구조 또는 반도체 칩과 리드 프레임의 연결 구조를 도시하고 있으며, 도 3(b)은 본 발명에 따른 PCB를 이용한 반도체 칩과 반도체 칩의 연결 구조 또는 반도체 칩과 리드 프레임의 연결 구조를 도시하고 있다.
도 3(a)에 의하면, 리더 프레임의 핀과 제1 반도체 칩의 핀을 연결하기 위해서는 직접 와이어를 이용하여 리더 프레임의 핀과 제1 반도체 칩의 핀을 연결한다. 이와 같은 와이어를 이용하여 리더 프레임의 핀과 제1 반도체 칩의 핀을 연결하는 경우 배선 작업에 사용되는 와이어의 길이가 증가하고 배선 구조가 복잡해진다는 단점이 있다.
이에 비해 도 3(b)은 PCB를 이용하여 리더 프레임의 핀과 제1 반도체 칩의 핀을 연결하는 구조를 도시하고 있다. 특히 도 3(b)는 연결해야 하는 리더 프레임의 핀과 제1 반도체 칩의 핀이 서로 반대방향에 위치하는 경우를 도시하고 있다. 본 발명에 따른 PCB는 리더 프레임의 핀과 제1 반도체 칩의 핀을 연결하기 위해 패턴을 형성한다. 즉, 제1 반도체 칩의 핀과 인접되어 있는 제1지점과 리더 프레임의 핀과 인접되어 있는 제2 지점 사이를 금속 재질을 이용하여 패턴을 형성한다. 패턴이 형성되어 있는 PCB의 제1 지점과 제1 반도체 칩의 핀을 연결하고, 제2 지점과 리더 프레임의 핀을 와이어를 이용하여 연결한다. 이와 같은 와이어를 이용하여 제1 지점과 제1 반도체 칩의 핀을 연결하고, 제2 지점과 리더 프레임의 핀을 연결하는 경우, 배선 작업에 사용되는 와이어의 길이가 감소되고 배선 구조 역시 단순해진다.도 3(b)는 하단에 리더 프레임이 형성되는 있는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 상술한 바와 같이 하단에 리더 프레임 대신 PCB가 형성되는 경우에도 동일하게 적용할 수 있으며, 제1 반도체 칩의 핀과 제2 반도체 칩의 핀을 연결하는 경우에도 동일하게 적용할 수 있다.
본 발명은 도면에 도시된 일실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
100: 리드 프레임 102: 제1 반도체 칩
104: 제1 PCB 106: 절연층
108: 제2 반도체 칩 110: 제2 PCB

Claims (6)

  1. 다른 반도체 칩의 핀 또는 리드 프레임과 전기적으로 연결되는 핀을 구성하고 있는 반도체 칩;
    상기 반도체 칩 상단에 형성되며, 상기 다른 반도체 칩의 핀 또는 리드 프레임과 상기 반도체 칩의 핀의 위치에 따라 구별되는 금속 물질로 형성되는 패턴을 갖는 PCB를 포함함을 특징으로 하는 반도체 패키지.
  2. 제 1항에 있어서, 상기 PCB의 패턴은,
    상기 다른 반도체 칩의 핀 또는 리드 프레임의 위치를 고려하여 PCB상에서 제1 지점을 결정하고, 상기 반도체 칩의 핀의 위치를 고려하여 상기 PCB상에서 제2 지점을 결정하며, 결정된 제1 지점과 제2 지점을 상기 금속 물질로 연결함을 특징으로 하는 반도체 패키지.
  3. 제 2항에 있어서, 상기 반도체 패키지는,
    제1 반도체 칩;
    상기 제1 반도체 칩의 상단에 적층되는 제1 PCB;
    상기 제1 PCB의 상단에 적층되는 절연층;
    상기 절연층의 상단에 형성되는 제2 반도체 칩을 포함함을 특징으로 하는 반도체 패키지.
  4. 제 2항에 있어서, 상기 반도체 패키지는,
    리드 프레임 또는 하단 PCB;
    상기 리드 프레임 또는 하단 PCB의 상단에 적층되는 제1 반도체 칩;
    상기 제1 반도체 칩의 상단에 적층되는 제1 PCB;
    상기 제1 PCB의 상단에 형성되는 제2 반도체 칩을 포함함을 특징으로 하는 반도체 패키지.
  5. 제 2항에 있어서, 상기 반도체 패키지는,
    리드 프레임 또는 하단 PCB;
    상기 리드 프레임 또는 하단 PCB의 상단에 적층되는 제1 반도체 칩;
    상기 제1 반도체 칩의 상단에 적층되는 제1 PCB를 포함함을 특징으로 하는 반도체 패키지.
  6. 다른 반도체 칩의 핀 또는 리드 프레임과 전기적으로 연결되는 핀을 구성하고 있는 반도체 칩을 형성하는 단계;
    형성된 상기 반도체 칩의 상단에 상기 다른 반도체 칩의 핀 또는 리드 프레임과 상기 반도체 칩의 핀의 위치에 따라 구별되는 금속 물질로 형성되는 패턴을 갖는 PCB를 형성하는 단계를 포함함을 특징으로 하는 반도체 패키지 방법.
KR1020110091844A 2011-09-09 2011-09-09 반도체 패키지 및 반도체 패키지 방법 KR20130028352A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110091844A KR20130028352A (ko) 2011-09-09 2011-09-09 반도체 패키지 및 반도체 패키지 방법
PCT/KR2012/007202 WO2013036057A1 (en) 2011-09-09 2012-09-06 Semiconductor package and method of producing semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110091844A KR20130028352A (ko) 2011-09-09 2011-09-09 반도체 패키지 및 반도체 패키지 방법

Publications (1)

Publication Number Publication Date
KR20130028352A true KR20130028352A (ko) 2013-03-19

Family

ID=47832406

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110091844A KR20130028352A (ko) 2011-09-09 2011-09-09 반도체 패키지 및 반도체 패키지 방법

Country Status (2)

Country Link
KR (1) KR20130028352A (ko)
WO (1) WO2013036057A1 (ko)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030035214A (ko) * 2001-10-30 2003-05-09 삼성전자주식회사 멀티 칩 패키지 및 그 제조 방법
JP4615189B2 (ja) * 2003-01-29 2011-01-19 シャープ株式会社 半導体装置およびインターポーザチップ
JP4703300B2 (ja) * 2005-07-20 2011-06-15 富士通セミコンダクター株式会社 中継基板及び当該中継基板を備えた半導体装置

Also Published As

Publication number Publication date
WO2013036057A1 (en) 2013-03-14

Similar Documents

Publication Publication Date Title
US20210050322A1 (en) Package-On-Package Assembly With Wire Bonds To Encapsulation Surface
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
US10032738B2 (en) Method for forming bump of semiconductor package
US20120280386A1 (en) Package-on-package assembly with wire bonds to encapsulation surface
KR101211044B1 (ko) 멀티칩 구조를 가지는 반도체 집적 회로
JP2001257307A (ja) 半導体装置
US10002853B2 (en) Stacked semiconductor package having a support and method for fabricating the same
US20160049359A1 (en) Interposer with conductive post and fabrication method thereof
TW201440186A (zh) 堆疊式晶圓雙倍資料率封裝
US20120193782A1 (en) Semiconductor device, method of manufacturing semiconductor device, and electronic device
KR100914987B1 (ko) 몰드 재형상 웨이퍼 및 이를 이용한 스택 패키지
KR101069441B1 (ko) 반도체 패키지
US8765526B2 (en) Method of manufacturing semiconductor device including plural semiconductor chips stacked together
US20170345796A1 (en) Electronic device with stacked electronic chips
KR101013556B1 (ko) 스택 패키지의 제조방법
KR20090113679A (ko) 스택 패키지
KR100950759B1 (ko) 스택 패키지
US8618637B2 (en) Semiconductor package using through-electrodes having voids
KR20100050976A (ko) 반도체 패키지 및 그의 제조 방법
KR20130028352A (ko) 반도체 패키지 및 반도체 패키지 방법
CN112397497A (zh) 半导体封装件
KR20090056562A (ko) 스택 패키지
US20110006412A1 (en) Semiconductor chip package and method for manufacturing thereof and stack package using the same
TWI473242B (zh) 晶片封裝結構
CN101150105A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application