JPH0645498A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0645498A JPH0645498A JP4215790A JP21579092A JPH0645498A JP H0645498 A JPH0645498 A JP H0645498A JP 4215790 A JP4215790 A JP 4215790A JP 21579092 A JP21579092 A JP 21579092A JP H0645498 A JPH0645498 A JP H0645498A
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- JP
- Japan
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- semiconductor element
- die pad
- wires
- wire
- element chip
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 樹脂封止する半導体素子チップとインナリー
ドとを接続するワイヤの流れによる電気的な短絡を防止
した半導体装置を得る。 【構成】 半導体素子チップ１２を搭載するダイパッド
１１の周辺部にダイパッドとは絶縁された複数の金属電
極１を放射状に形成し、半導体素子チップ１２と金属電
極１の内側端とをワイヤ３で接続するとともに、これら
金属電極１の外側端とダイパッドの周囲に配設されたイ
ンナリード１５とをワイヤ５で接続した構成とし、ワイ
ヤ３，５を短くし、後工程のトランスファモールド時の
ワイヤ流れを防止して電気的な短絡を防止する。
ドとを接続するワイヤの流れによる電気的な短絡を防止
した半導体装置を得る。 【構成】 半導体素子チップ１２を搭載するダイパッド
１１の周辺部にダイパッドとは絶縁された複数の金属電
極１を放射状に形成し、半導体素子チップ１２と金属電
極１の内側端とをワイヤ３で接続するとともに、これら
金属電極１の外側端とダイパッドの周囲に配設されたイ
ンナリード１５とをワイヤ５で接続した構成とし、ワイ
ヤ３，５を短くし、後工程のトランスファモールド時の
ワイヤ流れを防止して電気的な短絡を防止する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置のパッケージ
構造に関し、特に多ピンＱＦＰに小型の半導体素子チッ
プを搭載するための構造に関する。
構造に関し、特に多ピンＱＦＰに小型の半導体素子チッ
プを搭載するための構造に関する。
【０００２】
【従来の技術】従来のこの種のパッケージ構造の一例を
図３に示す。同図（ａ）は平面図、（ｂ）はＢ−Ｂ線断
面図である。図示のように、リードフレーム２４のダイ
パッド２１に半導体素子チップ２２をマウントした後、
半導体素子チップ２２のボンディングパッド２３とリー
ドフレーム２４のインナリード２５をワイヤ２６でボン
ディングし、チップの各電極端子とパッケージの外部リ
ードの電気接続を図っている。その後、モールド金型に
入れてエポキシ，シリコン等の樹脂でトランスファモー
ルドし、タイバー２７を切断している。このため、半導
体素子チップのマウント，ワイヤボンディングの連続自
動化，モールド時の大量バッチ処理等が可能になるため
量産に適しており、材料面を含め、安価なパッケージを
得ることができる。
図３に示す。同図（ａ）は平面図、（ｂ）はＢ−Ｂ線断
面図である。図示のように、リードフレーム２４のダイ
パッド２１に半導体素子チップ２２をマウントした後、
半導体素子チップ２２のボンディングパッド２３とリー
ドフレーム２４のインナリード２５をワイヤ２６でボン
ディングし、チップの各電極端子とパッケージの外部リ
ードの電気接続を図っている。その後、モールド金型に
入れてエポキシ，シリコン等の樹脂でトランスファモー
ルドし、タイバー２７を切断している。このため、半導
体素子チップのマウント，ワイヤボンディングの連続自
動化，モールド時の大量バッチ処理等が可能になるため
量産に適しており、材料面を含め、安価なパッケージを
得ることができる。
【０００３】
【発明が解決しようとする課題】このような従来のパッ
ケージ構造では、ワイヤボンディングに際し、特に多ピ
ンＱＦＰに小型の半導体素子チップを搭載する場合、イ
ンナリード２５の幅とピッチの制限によりワイヤ２６を
長くしなければならず、トランスファモールドを実行す
るときにワイヤが流れ、ワイヤ２６同士やワイヤ２６と
ダイパッド２１が接触し、電気的に短絡してしまうとい
う問題がある。このため、現状ではワイヤの長さは５mm
以上の実用化は困難になっている。本発明の目的は、ワ
イヤの流れによる電気的な短絡を防止した半導体装置を
提供することにある。
ケージ構造では、ワイヤボンディングに際し、特に多ピ
ンＱＦＰに小型の半導体素子チップを搭載する場合、イ
ンナリード２５の幅とピッチの制限によりワイヤ２６を
長くしなければならず、トランスファモールドを実行す
るときにワイヤが流れ、ワイヤ２６同士やワイヤ２６と
ダイパッド２１が接触し、電気的に短絡してしまうとい
う問題がある。このため、現状ではワイヤの長さは５mm
以上の実用化は困難になっている。本発明の目的は、ワ
イヤの流れによる電気的な短絡を防止した半導体装置を
提供することにある。
【０００４】
【課題を解決するための手段】本発明は、半導体素子チ
ップを搭載するダイパッドの周辺部にダイパッドとは絶
縁された複数の金属電極を放射状に形成し、半導体素子
チップと金属電極の内側端とをワイヤ接続するととも
に、これら金属電極の外側端とダイパッドの周囲に配設
されたインナリードとをワイヤ接続した構成とする。
ップを搭載するダイパッドの周辺部にダイパッドとは絶
縁された複数の金属電極を放射状に形成し、半導体素子
チップと金属電極の内側端とをワイヤ接続するととも
に、これら金属電極の外側端とダイパッドの周囲に配設
されたインナリードとをワイヤ接続した構成とする。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１及び図２は本発明の一実施例のパッケージ構造
を示しており、図２（ａ）はリードフレームのダイパッ
ド部の拡大平面図、図２（ｂ）は半導体素子チップを搭
載したときの平面図である。又、図１は図２（ｂ）のＡ
−Ａ線拡大断面図である。図１及び図２（ａ）に示すよ
うに、リードフレーム１４のダイパッド１１上にポリイ
ミド等からなる絶縁膜４を形成し、この絶縁膜４上にダ
イパッド１１の中心部から外周部に向かって複数の金属
電極１が設けられている。図２（ａ）ではダイパッドの
左下部分のみを示している。そして、このダイパッド１
１のほぼ中心部の上面には、更に絶縁性樹脂或いは低融
点ガラス等からなる絶縁膜２を形成し、この絶縁膜２上
に半導体素子チップ１２をマウントしている。
る。図１及び図２は本発明の一実施例のパッケージ構造
を示しており、図２（ａ）はリードフレームのダイパッ
ド部の拡大平面図、図２（ｂ）は半導体素子チップを搭
載したときの平面図である。又、図１は図２（ｂ）のＡ
−Ａ線拡大断面図である。図１及び図２（ａ）に示すよ
うに、リードフレーム１４のダイパッド１１上にポリイ
ミド等からなる絶縁膜４を形成し、この絶縁膜４上にダ
イパッド１１の中心部から外周部に向かって複数の金属
電極１が設けられている。図２（ａ）ではダイパッドの
左下部分のみを示している。そして、このダイパッド１
１のほぼ中心部の上面には、更に絶縁性樹脂或いは低融
点ガラス等からなる絶縁膜２を形成し、この絶縁膜２上
に半導体素子チップ１２をマウントしている。
【０００６】その上で、図１及び図２（ｂ）のように、
半導体素子チップ１２のボンディングパッド１３とダイ
パッド１１に設けた金属電極１をワイヤ３によりボンデ
ィングする。更に、金属電極１のダイパッド外周部に近
い部分と、インナリード１５の先端をワイヤ５でワイヤ
ボンディングすることにより、チップの各電極端子とパ
ッケージの外部リードとの電気的接続が完成する。しか
る後、モールド金型に入れてエポキシ等の樹脂でトラン
スファモールドし、その後にタイバー１７を切断する。
半導体素子チップ１２のボンディングパッド１３とダイ
パッド１１に設けた金属電極１をワイヤ３によりボンデ
ィングする。更に、金属電極１のダイパッド外周部に近
い部分と、インナリード１５の先端をワイヤ５でワイヤ
ボンディングすることにより、チップの各電極端子とパ
ッケージの外部リードとの電気的接続が完成する。しか
る後、モールド金型に入れてエポキシ等の樹脂でトラン
スファモールドし、その後にタイバー１７を切断する。
【０００７】したがって、このパッケージ構造では、半
導体素子チップ１２とダイパッド１１の金属電極１とを
ワイヤ３で接続し、この金属電極１とインナリード１５
とをワイヤ５で接続することになるため、半導体素子チ
ップ１２とインナリード１５とを直接ワイヤで接続する
構成に比較すると、ワイヤ３，５の長さを短いものにで
きる。したがって、トランスファモールド工程における
ワイヤ流れを抑制し、ワイヤ同士やワイヤとダイパッド
部等における電気的な短絡を防止することが可能とな
る。
導体素子チップ１２とダイパッド１１の金属電極１とを
ワイヤ３で接続し、この金属電極１とインナリード１５
とをワイヤ５で接続することになるため、半導体素子チ
ップ１２とインナリード１５とを直接ワイヤで接続する
構成に比較すると、ワイヤ３，５の長さを短いものにで
きる。したがって、トランスファモールド工程における
ワイヤ流れを抑制し、ワイヤ同士やワイヤとダイパッド
部等における電気的な短絡を防止することが可能とな
る。
【０００８】
【発明の効果】以上説明したように本発明は、ダイパッ
ドの周辺部に絶縁された複数の金属電極を放射状に形成
し、半導体素子チップと金属電極の内側端とをワイヤ接
続するとともに、これら金属電極の外側端とダイパッド
の周囲に配設されたインナリードとをワイヤ接続してい
るので、長いワイヤが存在しなくなり、トランスファモ
ールドの際にワイヤが変形するのを防ぐことができ、電
気的な短絡が防止できる。また、一種類のリードフレー
ムでチップサイズの異なる種々の半導体素子チップを搭
載することができるという効果がある。
ドの周辺部に絶縁された複数の金属電極を放射状に形成
し、半導体素子チップと金属電極の内側端とをワイヤ接
続するとともに、これら金属電極の外側端とダイパッド
の周囲に配設されたインナリードとをワイヤ接続してい
るので、長いワイヤが存在しなくなり、トランスファモ
ールドの際にワイヤが変形するのを防ぐことができ、電
気的な短絡が防止できる。また、一種類のリードフレー
ムでチップサイズの異なる種々の半導体素子チップを搭
載することができるという効果がある。
【図１】本発明の要部の断面図であり、図２（ｂ）のＡ
−Ａ線の拡大断面図である。
−Ａ線の拡大断面図である。
【図２】本発明の一実施例の要部の平面図と全体平面図
である。
である。
【図３】従来の平面図とそのＢ−Ｂ線断面図である。
１ 金属電極 ２，４ 絶縁膜 ３，５ ワイヤ １１ ダイパッド １２ 半導体素子チップ １５ インナリード
Claims (1)
- 【請求項１】 ダイパッド上に半導体素子チップを搭載
し、前記ダイパッドの周囲に配設したインナリードと前
記半導体素子チップとをワイヤボンディングして樹脂封
止してなる半導体装置において、前記ダイパッドの周辺
部にダイパッドとは絶縁された複数の金属電極を放射状
に形成し、前記半導体素子チップと金属電極の内側端と
をワイヤ接続するとともに、これら金属電極の外側端と
インナリードとをワイヤ接続したことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4215790A JPH0645498A (ja) | 1992-07-22 | 1992-07-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4215790A JPH0645498A (ja) | 1992-07-22 | 1992-07-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645498A true JPH0645498A (ja) | 1994-02-18 |
Family
ID=16678285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4215790A Pending JPH0645498A (ja) | 1992-07-22 | 1992-07-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645498A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004235352A (ja) * | 2003-01-29 | 2004-08-19 | Sharp Corp | 半導体装置 |
-
1992
- 1992-07-22 JP JP4215790A patent/JPH0645498A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004235352A (ja) * | 2003-01-29 | 2004-08-19 | Sharp Corp | 半導体装置 |
| USRE41826E1 (en) | 2003-01-29 | 2010-10-19 | Sharp Kabushiki Kaisha | Semiconductor device |
| JP4615189B2 (ja) * | 2003-01-29 | 2011-01-19 | シャープ株式会社 | 半導体装置およびインターポーザチップ |
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