KR100728977B1 - 스택 패키지 - Google Patents

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Abstract

본 발명은 스택 패키지를 개시한다. 개시된 본 발명의 스택 패키지는 전면에 본드핑거가 구비되고 후면에 볼랜드를 구비한 인쇄회로기판과, 상기 인쇄회로기판 상에 접착제를 매개로하여 순차 적층되며, 최상부에 배치된 반도체 칩이 그 아래에 배치된 반도체 칩에 비해 작은 크기를 갖는 적어도 둘 이상의 반도체 칩과, 상기 최상부 반도체 칩의 바로 아래에 배치된 반도체 칩의 가장자리 상에 배치된 연결패턴과, 상기 최상부 반도체 칩과 연결패턴간을 전기적으로 연결시키는 제1와이어와, 상기 연결패턴과 인쇄회로기판간을 전기적으로 연결시키는 제2와이어와, 상기 최상부 반도체 칩 아래의 반도체 칩들과 인쇄회로기판간을 전기적으로 연결시키는 제3와이어와, 상기 인쇄회로기판의 볼랜드 상에 부착된 솔더 볼을 포함하는 것을 특징으로 한다.

Description

스택 패키지{STACK PACKAGE}
도 1은 종래 기술에 따른 스택 패키지를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도.
도 3a는 본 발명에서 사용한 연결패턴의 평면도.
도 3b는 도 3a의 a-a'선에 따른 단면도.
(도면의 주요 부분에 대한 부호의 설명)
200 : 인쇄회로기판 205 : 볼랜드
210 : 제1반도체 칩 215 : 더미 다이
220 : 제2반도체 칩 230 : 제3반도체 칩
A : 접착제 CP : 연결패턴
250a : 제1와이어 250b : 제2와이어
250c : 제3와이어 260 : 솔더 볼
D : 절연체 M : 도전패턴
본 발명은 스택 패키지에 관한 것으로, 보다 상세하게는, HDOC와 같은 제품 에서 롱 와이어(long wire)로 인한 문제점을 개선할 수 있는 스택 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 많은 기술들이 제안 및 연구되고 있다. 그런데, 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에 소망하는 용량을 얻는데 한계가 있다.
여기서, 메모리 칩의 용량 증대, 즉, 고집적화를 이룰 수 있는 방법으로는 한정된 공간 내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려져 있다. 그런데, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등, 고난도의 공정 기술과 많은 개발 시간을 필요로 한다. 따라서, 보다 용이하게 고집적화를 이룰 수 있는 방법으로서 스택킹(stacking) 기술이 개발되었고, 현재 이에 대한 연구가 활발히 진행되고 있다.
반도체 업계에서 말하는 스택킹이란, 적어도 2개 이상의 반도체 칩을 스택하여 메모리 용량을 배가시키는 기술이다. 이러한 스택킹 기술에 의하면, 2개의 64M DRAM급 칩을 스택하여 128M DRAM급으로 구성할 수 있고, 또한, 2개의 128M DRAM급 칩을 스택하여 256M DRAM급으로 구성할 수 있다. 게다가, 스택킹 기술에 의하면, 실장 밀도 및 실장 면적 사용의 효율성 측면에서 잇점을 갖는다.
한편, 전자 제품의 경박단소화 및 고성능화에 발맞추어, 패키지에 실장되는 반도체 칩 역시 크기는 작아지고 그 용량은 커짐에 따라, 외부 신호가 인가되는 패드(PAD) 또한 그 크기 및 피치(pitch)가 감소하고 아울러 복잡하게 배치된다. 이에 따라, 상기 패드와 패키지용 인쇄회로기판을 연결하는 와이어 본딩(wire bonding) 공정이 점차 어려워지고 있다.
이러한 와이어 본딩 공정의 어려움을 개선하기 위해 최근에는 패드의 위치를 와이어 본딩 공정에 유리하게 재배열(redistribution)하는 패드 재배열 기술이 제안되어 적용되고 있는데, 상기 패드 재배열 기술은 팹 아웃(fab out)된 웨이퍼 상에 층간절연막 및 금속막 등을 형성하여 팹 아웃된 웨이퍼의 패드 위치를 소망하는 위치로 재배열하는 기술이다.
그런데, 상기한 패드 재배열 기술은 고가의 Au를 전해 도금 방식에 의하여 Cu 금속층 전면에 도금하여 재배열층을 형성해야 하므로 경제적 부담이 크고, 아울러, 대략 아홉 단계의 매우 복잡한 공정이 요구되므로 공정 소요 시간이 길고 양산성이 떨어진다는 문제점이 있다.
또한, 최근에는 상기 종래의 패드 재배열 기술만으로는 와이어 본딩 공정의 문제를 해결할 수 없는 새로운 구조의 스택 패키지도 등장하고 있기 때문에, 상기 종래의 패드 재배열 기술만으로는 최근 반도체 소자의 고집적화 추세에 적절히 대응하기 힘들게 되었다.
도 1은 종래의 패드 재배열 기술만으로는 와이어 본딩 공정의 어려움을 극복하기 힘든 구조를 갖는 HDOC(high capacity disk on chip)를 도시한 단면도이다.
도 1을 참조하면, 상기 HDOC는 인쇄회로기판(100) 상에 NAND 제품(110)과 메모리 제품(120)과 ASIC 콘트롤러(130)가 차례로 스택킹된 구조로서, 여기서, 상대적으로 작은 크기를 갖는 ASIC 콘트롤러(130)가 중앙부 상단에 위치하게 되어 7mm 이상의 롱 와이어 본딩(long wire bonding) 공정이 요구된다. 도면부호 150a는 롱 와이어를 나타낸다.
그런데, 상기 롱 와이어 본딩 공정은 공정 자체가 어렵고, 또한, 롱 와이어로 인하여 전력 손실이 증가되고 와이어가 소망하는 위치에서 벗어나는 와이어 스위핑(sweeping) 현상으로 원치 않는 단락(short)이 유발될 수 있다는 문제점이 있다. 이러한 롱 와이어 본딩 공정의 문제는 전술한 패드 재배열 기술로도 해결이 불가능하다.
한편, 상기 와이어 스위핑(sweeping) 문제를 개선하기 위해, 일반적으로, 상기 메모리 제품(120) 상에 롱 와이어를 고정시킬 수 있도록 코팅제(140)를 별도로 형성해 주고 있는데, 상기 코팅제(140)로 인해 패키지 제품의 신뢰성이 저하되는 등의 문제가 발생한다.
미설명된 도면부호 105는 볼랜드를, A는 접착제를, 115는 스페이서용 더미 다이(dummy die)를, 150b는 제1와이어를, 150c는 제2와이어를, 그리고, 160은 솔더 볼을 각각 나타낸다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, HDOC와 같이 롱 와이어 본딩 공정이 요구되는 제품에서 코팅제를 사용하지 않고 롱 와이어로 인한 문제점을 방지할 수 있는 스택 패키지를 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 스택 패키지는, 전면에 본드핑거가 구비되고 후면에 볼랜드를 구비한 인쇄회로기판; 상기 인쇄회로기판 상에 접착제를 매개로하여 순차 적층되며, 최상부에 배치된 반도체 칩이 그 아래에 배치된 반도체 칩에 비해 작은 크기를 갖는 적어도 둘 이상의 반도체 칩; 상기 최상부 반도체 칩의 바로 아래에 배치된 반도체 칩의 가장자리 상에 배치된 연결패턴; 상기 최상부 반도체 칩과 연결패턴간을 전기적으로 연결시키는 제1와이어; 상기 연결패턴과 인쇄회로기판간을 전기적으로 연결시키는 제2와이어; 상기 최상부 반도체 칩 아래의 반도체 칩들과 인쇄회로기판간을 전기적으로 연결시키는 제3와이어; 및 상기 인쇄회로기판의 볼랜드 상에 부착된 솔더 볼;을 포함한다.
또한, 상기의 목적을 달성하기 위한 본 발명의 스택 패키지는, 상기 반도체 칩들 사이에 개제된 간격 유지용 더미 다이(dummy die)를 더 포함한다.
상기 연결패턴은 접착제에 의해 최상부 반도체 칩 바로 아래의 반도체 칩의 가장자리 부분 상에 부착된다.
(실시예)
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도 2를 참조하면, 본 발명의 스택 패키지는 전면에 본드핑거(미도시)가 구비되고 후면에 볼랜드(205)를 구비한 인쇄회로기판(200)과, 상기 인쇄회로기판(200) 상에 접착제(A)를 매개로하여 순차 적층되며, 최상부에 배치된 반도체 칩(제3반도체 칩 ; 230)이 그 아래에 배치된 반도체 칩(제1 및 제2반도체 칩 ; 210, 220)에 비해 작은 크기를 갖는 적어도 둘 이상의 반도체 칩과, 상기 최상부 반도체 칩(제3반도체 칩 ; 230)의 바로 아래에 배치된 반도체 칩(제2반도체 칩 ; 220)의 가장자리 상에 배치된 연결패턴(CP)과, 상기 최상부 반도체 칩(제3반도체 칩 ; 230)과 연결패턴(CP)간을 전기적으로 연결시키는 제1와이어(250a)와, 상기 연결패턴(CP)과 인쇄회로기판(200)간을 전기적으로 연결시키는 제2와이어(250b)와, 상기 최상부 반도체 칩(제3반도체 칩 ; 230) 아래의 반도체 칩들(210, 220)과 인쇄회로기판(200)간을 전기적으로 연결시키는 제3와이어(250c) 및 상기 인쇄회로기판(200)의 볼랜드(205) 상에 부착된 솔더 볼(260)을 포함한다.
또한, 본 발명의 스택 패키지는, 상기 제1반도체 칩(210)과 제2반도체 칩(220) 사이에 개제된 간격 유지용 더미 다이(dummy die ; 215)를 더 포함한다.
그리고, 상기 연결패턴(CP)은 접착제(A)에 의해 최상부 반도체 칩(제3반도체 칩 ; 230) 바로 아래의 반도체 칩(제2반도체 칩 ; 220)의 가장자리 부분 상에 부착된다.
한편, 도 3a는 상기 연결패턴(CP)의 평면도이고, 도 3b는 도 3a의 a-a'선에 따른 단면도로서, 이를 참조하면, 상기 연결패턴(CP)은 절연체(D) 내에 도전패턴(M)이 형성된 구조물로서, 1층 구조의 인쇄회로기판 형성시와 유사한 방법으로 형성할 수 있다.
이와 같이, 본 발명의 스택 패키지는 전기적 연결 통로 역할을 하는 연결패 턴(CP)을 제2반도체 칩(220)의 가장자리 부분에 배치시켜 상기 연결패턴(CP)을 매개로하여 제3반도체 칩(230)과 인쇄회로기판(200)을 와이어로 연결시키기 때문에, 종래의 롱 와이어(long wire) 본딩 공정이 필요 없게 된다.
그러므로, 종래의 HDOC와 같이 롱 와이어 문제를 패드 재배열 방법으로도 해결할 수 없는 제품에서 본 발명의 스택 패키지 구조를 적용하면 롱 와이어 형성에 따른 제반 문제점들을 효과적으로 방지하고, 패키지의 신뢰성을 개선할 수 있다.
또한, 본 발명에서는 상기 연결패턴(CP)을 사용하여 결과적으로 패드의 위치를 재조정하는 패드 재배열 효과를 얻을 수 있는데, 이러한 방법은 종래의 패드 재배열 공정에 비해 매우 단순할 뿐 아니라 소요 비용도 훨씬 저렴하다. 실제로 원가를 비교해 보면 종래의 패드 재배열 공정을 이용할 경우 패드 재배열을 위해 개당 719원의 비용이 소요되지만, 본 발명의 연결패턴(CP)을 이용하는 경우에는 개당 30원 이하의 비용이 소요된다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 전기적 연결 통로 역할을 하는 연결패턴을 매개로 반도체 칩과 인쇄회로기판을 전기적으로 연결시켜줌으로써, HDOC와 같이 롱 와이어(long wire)가 필요시되는 제품에서, 와이어의 길이를 대폭 줄여줄 수 있다. 따라서, 본 발명은 롱 와이어 사용시 유발되는 와이어 스위핑(sweeping) 등의 문제를 코팅제를 사용하지 않고 방지할 수 있는 바, 제품의 신뢰성을 개선할 수 있다.
또한, 본 발명은 단순하고 저렴한 공정으로 형성 가능한 연결패턴을 사용하여 패드의 재배열 효과를 얻을 수 있기 때문에, 패드 재배열에 따른 공정 비용을 종래 보다 월등히 절감할 수 있고 공정 단순화를 기할 수 있다.

Claims (3)

  1. 전면에 본드핑거가 구비되고 후면에 볼랜드를 구비한 인쇄회로기판;
    상기 인쇄회로기판 상에 접착제를 매개로하여 순차 적층되며, 최상부에 배치된 반도체 칩이 그 아래에 배치된 반도체 칩에 비해 작은 크기를 갖는 적어도 둘 이상의 반도체 칩;
    상기 최상부 반도체 칩의 바로 아래에 배치된 반도체 칩의 가장자리 상에 배치된 연결패턴;
    상기 최상부 반도체 칩과 연결패턴간을 전기적으로 연결시키는 제1와이어;
    상기 연결패턴과 인쇄회로기판간을 전기적으로 연결시키는 제2와이어;
    상기 최상부 반도체 칩 아래의 반도체 칩들과 인쇄회로기판간을 전기적으로 연결시키는 제3와이어; 및
    상기 인쇄회로기판의 볼랜드 상에 부착된 솔더 볼;
    을 포함하는 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 반도체 칩들 사이에 개제된 간격 유지용 더미 다이를 더 포함하는 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서,
    상기 연결패턴은 접착제에 의해 최상부 반도체 칩 바로 아래의 반도체 칩의 가장자리 부분 상에 부착된 것을 특징으로 하는 스택 패키지.
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