CN112802834A - 一种基于硅转接四层立体堆叠的SiP模块及制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 title claims description 51
- 239000010703 silicon Substances 0.000 title claims description 51
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 50
- 239000000758 substrate Substances 0.000 claims abstract description 98
- 238000001746 injection moulding Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 31
- 238000005520 cutting process Methods 0.000 claims description 10
- 238000003466 welding Methods 0.000 claims description 10
- 229910000679 solder Inorganic materials 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 239000010931 gold Substances 0.000 claims description 5
- 238000003825 pressing Methods 0.000 claims description 5
- 238000005538 encapsulation Methods 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 4
- BSIDXUHWUKTRQL-UHFFFAOYSA-N nickel palladium Chemical compound [Ni].[Pd] BSIDXUHWUKTRQL-UHFFFAOYSA-N 0.000 claims description 4
- 238000007747 plating Methods 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 14
- 238000004806 packaging method and process Methods 0.000 abstract description 10
- 238000005516 engineering process Methods 0.000 abstract description 5
- 238000004026 adhesive bonding Methods 0.000 abstract description 3
- 238000012546 transfer Methods 0.000 description 19
- 238000007689 inspection Methods 0.000 description 10
- 238000013461 design Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000012858 packaging process Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- LHMQDVIHBXWNII-UHFFFAOYSA-N 3-amino-4-methoxy-n-phenylbenzamide Chemical compound C1=C(N)C(OC)=CC=C1C(=O)NC1=CC=CC=C1 LHMQDVIHBXWNII-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 239000003921 oil Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种基于硅转接四层立体堆叠的SiP模块及制作方法，本发明的SiP模块内共集成3片大规模集成电路，封装实现上充分考虑小型化的应用需求，采用基于硅转接基板的四层立体堆叠结构，将MCU芯片、FPGA芯片、硅转接基板和PROM芯片进行下、中下、中上、上四层堆叠，通过胶粘接、引线键合、注塑等方式实现SiP的封装。本发明将面积减小至原来的15％；与裸芯片平铺在SiP内的实现方式相比，面积减小至原来的50％。本发明面向高集成、通用化以及低成本、模块化产品的应用需求，依托MCU与SiP的嵌套集成架构以及多功能管脚复用技术，具有更好的灵活性和更低的总体成本，可快速满足市场上的各类需求。
Description
技术领域
本发明属于SiP模块领域，具体涉及一种基于硅转接四层立体堆叠的SiP模块及制作方法。
背景技术
SiP(System in Package，SiP)是将一个或多个芯片及无源器件构成的高性能模块以芯片管芯的形式堆叠在一个壳体内，从而使封装由单一芯片升级为***级芯片。目前，在航空、航天、武器等军用领域和油气勘探、核能机组、混合动力汽车等工业控制领域，SiP因其小型化、模块化、高可靠、国产化的特点获得青睐，成为解决***集成的主要途径之一。
目前，传统的芯片二维组装密度已达到极限，对于提高***集成SiP模块的密度能力有限，而立体堆叠组装技术不仅可以提高封装密度、降低封装成本，同时缩小了芯片互联长度，提高了运行速度，越来越受到关注。中国专利CN210156373U名称为***级封装中，提出了一种多层芯片堆叠结构，中国专利CN202473908U名称为一种应用于***集成模块内部的芯片堆叠结构中，提出了两个相互垂直堆叠的堆叠体，堆叠体之间用绝缘粘接剂粘接。上述专利都是将小尺寸芯片堆叠到大尺寸芯片上，这种传统的芯片堆叠及立体互联技术提高了***集成模块的集成效率，但是这种“宝塔”结构即小尺寸芯片直接堆叠在大尺寸芯片上的方式会导致上层芯片键合丝较长，存在键合难度大、制造工艺复杂和良率低等问题。同时，如果上下两层裸芯片尺寸相差较大，则无法通过直接堆叠结构完成***集成。
此外，目前常见的将DSP、存储器和可编程逻辑器件等单片集成电路进行二次集成的传统***架构已越来越无法满足用户对SiP模块的通用性、接口的丰富性、可扩展性以及更高集成度的需求，MCU与SiP的嵌套集成值得被进一步开发和应用。中国专利CN106844285A名称为一种MCU芯片架构***，将MCU芯片和专用无线处理芯片通过SiP方式封装在一起。相比于单芯片长达9～18个月的设计周期，将MCU集成到SiP的方式具有更好的灵活性和更低的总体成本，可快速满足市场上的各类需求，同时具备明显的成本优势。但是，MCU与专用处理芯片的集成使得该***构架不具备较强的通用性，同时在裸芯片的集成上并未考虑芯片堆叠，无法满足目前市场上对更高通用性以及更高集成度的SiP产品的应用需求。
发明内容
本发明的目的在于克服上述不足，提供一种基于硅转接四层立体堆叠的SiP模块及制作方法，本发明依托硅转接四层立体堆叠技术、MCU与SiP的嵌套集成架构以及多功能管脚复用技术，实现SiP模块的通用化和微型化。
为了达到上述目的，一种基于硅转接四层立体堆叠的SiP模块，包括有机基板，有机基板的正面设置有MCU芯片和阻容，MCU芯片上设置有FPGA芯片，MCU芯片与FPGA芯片间设置有垫片，FPGA芯片上设置有硅转接基板，硅转接基板上设置有PROM芯片，PROM芯片通过引线与硅转接基板通信，硅转接基板、FPGA芯片和MCU芯片通过引线与有机基板通信，有机基板背面设置有BGA焊球。
FPGA芯片与MCU芯片通过EMIF总线连续实现互联。
有机基板为六层，板厚0.54mm，任意层能够互联，采用1+4+1埋盲孔工艺，有机基板的表面镀层采用无引线电镀金工艺，表面涂覆化学镍钯金，分三次压合。
一种基于硅转接四层立体堆叠的SiP模块的制作方法，包括以下步骤：
步骤一，预制有机基板；
步骤二，在有机基板上贴装MCU芯片和阻容；
步骤三，在MCU芯片上粘贴垫片，完成MCU芯片与有机基板之间的引线键合；
步骤四，在垫片上粘贴FPGA芯片；
步骤五，在FPGA芯片上粘贴硅转接基板，在硅转接基板上粘贴PROM芯片；
步骤六，将FPGA芯片与有机基板之间进行引线键合，将硅转接基板与有机基板之间进行引线键合，将PROM芯片与硅转接基板之间进行引线键合；
步骤七，进行包封，实现多芯片的注塑；
步骤八，采用植球工艺及回流工艺在有机基板背面的焊盘出制备焊点；
步骤九，采用切割工艺对有机基板进行切割形成单颗的SiP模块。
步骤二中，MCU芯片通过DAF膜与有机基板进行粘接，DAF膜厚度为20μm，MCU芯片的厚度为150μm。
步骤三中，垫片通过DAF膜粘接到MCU芯片上面，垫片的厚度为160μm。
步骤五中，FPGA芯片、硅转接基板和PROM芯片依次通过DAF膜进行粘接，FPGA芯片的厚度为250μm。
步骤九中，对完成封装的SiP模块进行外观检查。
与现有技术相比，本发明的SiP模块内共集成3片大规模集成电路，包括MCU芯片、FPGA芯片和PROM芯片，封装实现上充分考虑小型化的应用需求，采用基于硅转接基板的四层立体堆叠结构，将MCU芯片、FPGA芯片、硅转接基板和PROM芯片进行下、中下、中上、上四层堆叠，通过胶粘接、引线键合、注塑等方式实现SiP的封装。本发明与成品电路装焊在PCB印制板上的实现方式相比，面积减小至原来的15％左右；与裸芯片平铺在SiP内的实现方式相比，面积减小至原来的50％左右。本发明面向高集成、通用化以及低成本、模块化产品的应用需求，依托MCU与SiP的嵌套集成架构以及多功能管脚复用技术，实现了一款通用化、微型化的SiP模块，具有更好的灵活性和更低的总体成本，可快速满足市场上的各类需求。
本发明的制作方法将MCU芯片、FPGA芯片和PROM芯片进行下、中、上三层堆叠，其中MCU与FPGA通过垫片实现物理堆叠，为避免第二层键合丝打线过长可能产生的风险，将尺寸相对较小的MCU放在整个堆叠结构的最下层，信号在最内层扇出，FPGA放在中层，信号在外侧扇出。考虑PROM芯片的尺寸与MCU芯片、FPGA芯片相差较大，无法直接在上层进行物理堆叠和引线键合，所以通过硅转接基板实现PROM芯片与其他信号之间的互连，即形成基于硅转接基板的四层立体堆叠结构。本发明在封装实现上充分考虑小型化的应用需求，采用基于硅转接基板的四层立体堆叠结构。与成品电路装焊在PCB印制板上的实现方式相比，面积减小至原来的15％左右；与裸芯片平铺在SiP内的实现方式相比，面积减小至原来的50％左右。
附图说明
图1为本发明的***框图；
图2为本发明的结构示意图；
图3为本发明的组装流程图；
图4为本发明的键合及封装过程示意图；
其中，1、有机基板；2、MCU芯片；3、FPGA芯片；4、硅转接基板；5、PROM芯片；6、垫片；7、阻容；8、BGA焊球；
具体实施方式
下面结合附图对本发明做进一步说明。
参见图2，一种基于硅转接四层立体堆叠的SiP模块，包括有机基板1，有机基板1的正面设置有MCU芯片2和阻容7，MCU芯片2上设置有FPGA芯片3，MCU芯片2与FPGA芯片3间设置有垫片，FPGA芯片3上设置有硅转接基板4，硅转接基板4上设置有PROM芯片5，PROM芯片5通过引线与硅转接基板4通信，硅转接基板4、FPGA芯片3和MCU芯片2通过引线与有机基板1通信，有机基板1背面设置有BGA焊球8。
FPGA芯片与MCU芯片通过EMIF总线连续实现互联。
有机基板1为六层，板厚0.54mm，任意层能够互联，采用1+4+1埋盲孔工艺，有机基板1的表面镀层采用无引线电镀金工艺，表面涂覆化学镍钯金，分三次压合。
参见图3和图4，一种基于硅转接四层立体堆叠的SiP模块的制作方法，包括以下步骤：
步骤一，预制有机基板1；
步骤二，在有机基板1上贴装MCU芯片2和阻容7，MCU芯片2通过DAF膜与有机基板1进行粘接，DAF膜厚度为20μm，MCU芯片2的厚度为150μm；
步骤三，在MCU芯片2上粘贴垫片6，完成MCU芯片2与有机基板1之间的引线键合，垫片6通过DAF膜粘接到MCU芯片2上面，垫片6的厚度为160μm；
步骤四，在垫片6上粘贴FPGA芯片3；
步骤五，在FPGA芯片3上粘贴硅转接基板4，在硅转接基板4上粘贴PROM芯片5，FPGA芯片3、硅转接基板4和PROM芯片5依次通过DAF膜进行粘接，FPGA芯片3厚度为250μm；
步骤六，将FPGA芯片3与有机基板1之间进行引线键合，将硅转接基板4与有机基板1之间进行引线键合，将PROM芯片5与硅转接基板4之间进行引线键合；
步骤七，进行包封，实现多芯片的注塑；
步骤八，采用植球工艺及回流工艺在有机基板1背面的焊盘出制备焊点；
步骤九，采用切割工艺对有机基板1进行切割形成单颗的SiP模块，对完成封装的SiP模块进行外观检查。
本发明将ARM内核的MCU芯片和FPGA芯片集成到SiP中，通过硅转接四层立体堆叠技术，形成基于MCU+FPGA的嵌入式最小***。硬件实现可以分为两部分，分别是MCU部分和FPGA及可配置IO部分。MCU实现***控制、数据运算及***接口控制，FPGA实现逻辑译码、IO及其它功能扩展。
MCU基于ARM Cortex-R4处理器内核，片上采用AMBA(Rev 3.0)为总线架构，集成了DAP硬件调试***、存储器控制器(下称MCTRL)、中断控制器、Flexray总线控制器、I2C总线控制器、CAN总线控制器、SPI总线控制器、PWM以及ADC、DAC等外设。在***设计时，将MCU的外设接口直接对外引出或引入FPGA备用，如需要实现某功能，就将该部分的功能管脚通过FPGA与对外扩展IO管脚相连，可实现多功能管脚的复用，保证对外有限数量引出线的最大化和最高效的应用。
FPGA及可配置IO部分集成100万门FPGA和4Mb的配置PROM，支持2000次在线3.3V电压编程/擦除循环操作。为缩短FPGA配置时间，采用主并配置方式，配置时钟CCLK驱动PROM，在每个配置时钟CCLK的上升沿，PROM的数据通过数据端口D0～D7发送至FPGA的数据端。FPGA对外扩展112路GPIO，用户自定义编程。
FPGA与MCU通过EMIF总线实现互联，数据宽度32bit。为保证该数据通道带宽，DSP提供FPGA内EMIF总线同步时钟作为工作时钟，避免数据同步导致的带宽损失。FPGA与DSP的EMIF总线互联的Bank设计接口电源电压为3.3V，以适应DSP工作电压。此外，为简化模块外部设计，将MCU的时钟使能和配置管脚均接入到FPGA的普通IO上，由FPGA统一控制和管理。
本发明将MCU、FPGA和PROM进行下、中、上三层堆叠，其中MCU与FPGA通过垫片实现物理堆叠，MCU裸芯大小为9.4mm×9.4mm，FPGA裸芯大小为10.53mm×9.55mm，为避免第二层键合丝打线过长可能产生的风险，将尺寸相对较小的MCU放在整个堆叠结构的最下层，信号在最内层扇出，FPGA放在中层，信号在外侧扇出。PROM裸芯大小为4.81mm×5.12mm，考虑PROM的尺寸与MCU、FPGA相差较大，无法直接在上层进行物理堆叠和引线键合，所以通过硅转接基板实现PROM与其他信号之间的互连，即形成基于硅转接基板的四层立体堆叠结构。
根据模块包含的芯片的数量、种类及堆叠结构，进行有机基板和硅转接基板的再布线设计。预计有机基板为6层，板厚0.54mm，任意层可互联，采用1+4+1埋盲孔工艺，表面镀层采用无引线电镀金(Bussless1)工艺，表面涂覆化学镍钯金，分三次压合。
根据键合布线图，设计各芯片的粘接位置，同时协同考虑整个堆叠结构打线工艺的可实现性，优化剪薄各芯片的厚度，并通过胶粘工艺实现芯片的高精度粘接；采用金丝键合工艺实现芯片间的互连、芯片与基板键合点的互连；采用自动包封工艺，实现多芯片的注塑；采用植球工艺及回流工艺在基板背面的焊盘出制备焊点；采用切割工艺对基板进行切割形成单颗的SiP模块；对完成封装的SiP模块进行外观检查(焊点一致性检查、空洞检测、拉推力检测)。
实现的SiP模块尺寸为18mm×18mm×2.39mm，对外引线形式为0.8mm间距的BGA封装，封装管脚数预计484个。
实施例：
第一步：***设计与仿真：
第1阶段：根据***框图(图1)进行SiP模块的原理设计，将ARM内核的MCU、FPGA和PROM集成到SiP中，形成基于MCU+FPGA的嵌入式最小***。硬件实现可以分为两部分，分别是MCU部分和FPGA及可配置IO部分。MCU实现***控制、数据运算及***接口控制，FPGA实现逻辑译码、IO及其它功能扩展；
第2阶段：进行SiP模块的工艺设计，提出可行的工艺及封装方案，并完成有机基板和硅转接基板的设计。模块采用基于有机基板的封装工艺，在基板表面进行多芯片布局，将MCU、FPGA、硅转接基板和PROM进行下、中下、中上、上四层堆叠，通过胶粘接、引线键合、注塑等方式实现SiP的封装。结构示意图如图2所示；
第3阶段：设计完成后进行信号完整性、电源完整性和热设计仿真，仿真通过后即可开展后续工作。
第二步：模块组装，组装过程如图3所示：
第1阶段：加工有机基板1，有机基板1选用高精度IC载板，板厚为0.54mm，6层，任意层可互联，采用1+4+1埋盲孔工艺，表面镀层采用无引线电镀金(Bussless1)工艺，表面涂覆化学镍钯金，分三次压合；
第2阶段：将MCU芯片2及阻容7贴装到有机基板1的CS面上，MCU芯片2通过DAF膜与有机基板进行粘接，DAF膜厚度为20μm，MCU芯片2厚度要求为150μm；
第3阶段：将垫片6通过DAF膜粘接到MCU芯片2上面，垫片6厚度要求为160μm；
第4阶段：完成MCU芯片2与有机基板1之间的引线键合；
第5阶段：将FPGA芯片3、硅转接基板4和PROM芯片5依次通过DAF膜进行粘接，FPGA芯片3厚度要求为250μm；
第三步：键合及封装，过程如图4所示：
第1阶段：完成FPGA芯片3与有机基板1之间的引线键合；
第2阶段：完成硅转接基板4与有机基板1之间的引线键合；
第3阶段：完成PROM芯片5与硅转接基板4之间的引线键合；
第4阶段：采用自动包封工艺，实现多芯片的注塑；
第5阶段：采用植球工艺及回流工艺在基板背面的焊盘出制备焊点；
第6阶段：采用切割工艺对基板进行切割形成单颗的SiP模块；
第7阶段：对完成封装的SiP模块进行外观检查(焊点一致性检查、空洞检测、拉推力检测)。
模块尺寸18mm×18mm×2.39mm，封装形式PBGA484，Ball Pitch：0.8mm，BallSize：0.45mm。
Claims (8)
1.一种基于硅转接四层立体堆叠的SiP模块，其特征在于，包括有机基板(1)，有机基板(1)的正面设置有MCU芯片(2)和阻容(7)，MCU芯片(2)上设置有FPGA芯片(3)，MCU芯片(2)与FPGA芯片(3)间设置有垫片，FPGA芯片(3)上设置有硅转接基板(4)，硅转接基板(4)上设置有PROM芯片(5)，PROM芯片(5)通过引线与硅转接基板(4)通信，硅转接基板(4)、FPGA芯片(3)和MCU芯片(2)通过引线与有机基板(1)通信，有机基板(1)背面设置有BGA焊球(8)。
2.根据权利要求1所述的一种基于硅转接四层立体堆叠的SiP模块，其特征在于，FPGA芯片与MCU芯片通过EMIF总线连续实现互联。
3.根据权利要求1所述的一种基于硅转接四层立体堆叠的SiP模块，其特征在于，有机基板(1)为六层，板厚0.54mm，任意层能够互联，采用1+4+1埋盲孔工艺，有机基板(1)的表面镀层采用无引线电镀金工艺，表面涂覆化学镍钯金，分三次压合。
4.一种基于硅转接四层立体堆叠的SiP模块的制作方法，其特征在于，包括以下步骤：
步骤一，预制有机基板(1)；
步骤二，在有机基板(1)上贴装MCU芯片(2)和阻容(7)；
步骤三，在MCU芯片(2)上粘贴垫片(6)，完成MCU芯片(2)与有机基板(1)之间的引线键合；
步骤四，在垫片(6)上粘贴FPGA芯片(3)；
步骤五，在FPGA芯片(3)上粘贴硅转接基板(4)，在硅转接基板(4)上粘贴PROM芯片(5)；
步骤六，将FPGA芯片(3)与有机基板(1)之间进行引线键合，将硅转接基板(4)与有机基板(1)之间进行引线键合，将PROM芯片(5)与硅转接基板(4)之间进行引线键合；
步骤七，进行包封，实现多芯片的注塑；
步骤八，采用植球工艺及回流工艺在有机基板(1)背面的焊盘出制备焊点；
步骤九，采用切割工艺对有机基板(1)进行切割形成单颗的SiP模块。
5.根据权利要求4所述的一种基于硅转接四层立体堆叠的SiP模块的制作方法，其特征在于，步骤二中，MCU芯片(2)通过DAF膜与有机基板(1)进行粘接，DAF膜厚度为20μm，MCU芯片(2)的厚度为150μm。
6.根据权利要求4所述的一种基于硅转接四层立体堆叠的SiP模块的制作方法，其特征在于，步骤三中，垫片(6)通过DAF膜粘接到MCU芯片(2)上面，垫片(6)的厚度为160μm。
7.根据权利要求4所述的一种基于硅转接四层立体堆叠的SiP模块的制作方法，其特征在于，步骤五中，FPGA芯片(3)、硅转接基板(4)和PROM芯片(5)依次通过DAF膜进行粘接，FPGA芯片(3)的厚度为250μm。
8.根据权利要求4所述的一种基于硅转接四层立体堆叠的SiP模块的制作方法，其特征在于，步骤九中，对完成封装的SiP模块进行外观检查。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011323589.0A CN112802834A (zh) | 2020-11-23 | 2020-11-23 | 一种基于硅转接四层立体堆叠的SiP模块及制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011323589.0A CN112802834A (zh) | 2020-11-23 | 2020-11-23 | 一种基于硅转接四层立体堆叠的SiP模块及制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112802834A true CN112802834A (zh) | 2021-05-14 |
Family
ID=75806260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011323589.0A Pending CN112802834A (zh) | 2020-11-23 | 2020-11-23 | 一种基于硅转接四层立体堆叠的SiP模块及制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112802834A (zh) |
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