KR100648040B1 - 다수의 금속 랜드를 가지는 인터포저 기판, 및 이로부터제작되는 인터포저를 포함하는 적층 칩 패키지 - Google Patents

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임광만
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Abstract

본 발명은 인터포저 기판 및 이로부터 제작되는 인터포저를 포함하는 적층 칩 패키지에 관한 것으로, 인터포저 기판을 사용하여 적층 칩 패키지를 제조함에 있어서, 사용되는 반도체 칩의 크기나 칩 패드의 위치, 패키지 기판의 기판 패드의 위치 등과 같은 패키지 제작 조건에 따라 별도의 인터포저 기판을 제작하여 사용하던 종래 기술의 문제점을 해결하려는 것을 목적으로 한다.
이러한 목적을 달성하기 위해, 본 발명에 따른 인터포저 기판은 베이스 기판 상에 일정한 간격으로 규칙적으로 무수히 많이 형성되는 동일한 형태의 금속 랜드를 포함하되, 이들 금속 랜드들은 전기적 연결 부재의 일 단부에 의해 이웃하는 금속 랜드들끼리 전기적으로 단락될 수 있을 정도의 크기의 간격을 가지도록 형성되거나, 하나의 금속 랜드에 서로 다른 전기적 연결 부재의 일 단부가 각각 본딩될 수 있는 본딩 공간이 형성되도록 하는 것을 특징으로 한다.
한편, 본 발명에 따른 적층 칩 패키지는 이와 같은 인터포저 기판을 일정한 크기로 절단한 인터포저를 포함하는 것으로, 인터포저를 통해 상부 반도체 칩과 패키지 기판, 상부 반도체 칩과 하부 반도체 칩, 또는 하부 반도체 칩과 패키지 기판이 전기적으로 연결되는 구조를 가진다.
이와 같이, 본 발명에 따른 인터포저 기판은 적층 칩 패키지의 제작 조건에 영향을 받지 않고, 범용적으로 사용 가능한 인터포저 기판을 제공함으로써, 패키지 제작 조건에 따라 개별적으로 인터포저를 제작함에 따른 불필요한 비용 발생을 방 지하고, 적층 칩 패키지의 생산성을 제고하는 효과를 제공한다.
인터포저(interposer), 적층 칩 패키지, 금속 랜드, 단락

Description

다수의 금속 랜드를 가지는 인터포저 기판, 및 이로부터 제작되는 인터포저를 포함하는 적층 칩 패키지{Interposer substrate having a plurality of metal lands, and stacked chip package having interposer manufactured from the same}
도 1a 및 1b는 종래 인터포저를 구비하는 적층 칩 패키지의 평면도 및 단면도이다.
도 2a 및 2b는 본 발명의 일 실시예에 따른 인터포저 기판의 평면도 및 단면도이다.
도 3a 및 3b는 본 발명의 일 실시예에 따른 인터포저 기판에서 연결 부재들이 전기적으로 연결되는 형태를 도시하는 단면도 및 평면도이다.
도 4a 및 4b는 본 발명의 일 실시예에 따른 인터포저 기판의 변형예를 도시하는 평면도 및 단면도이다.
도 5a 및 5b는 본 발명의 다른 일 실시예에 따른 인터포저 기판의 평면도 및 단면도이다.
도 6a 및 6b는 본 발명의 다른 일 실시예에 따른 인터포저 기판에서 연결 부재들이 전기적으로 연결되는 형태를 도시하는 단면도 및 평면도이다.
도 7a 내지 7c는 본 발명의 일 실시예에 따른 적층 칩 패키지의 평면도, 단면도, 및 부분 확대 평면도이다.
도 8a 내지 8c는 본 발명의 다른 일 실시예에 따른 적층 칩 패키지의 평면도 단면도 및 부분 확대도이다.
도 9a 및 9b는 본 발명의 일 실시예에 따른 적층 칩 패키지의 일 변형예의 평면도 및 단면도이다.
도 10a 및 10b는 본 발명의 일 실시예에 따른 적층 칩 패키지의 다른 일 변형예의 평면도 및 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
1, 500, 600, 700, 800 : 적층 칩 패키지
100, 200 : 인터포저 기판
120, 220, 550, 550a ~ 550d, 650a ~ 650c, 750, 850 : 금속 랜드
121, 551, 551a, 551b, 751, 851 : 공통 금속 랜드
221, 651, 651a ~ 651b : 제1 본딩부
222, 652, 652a ~ 652b : 제2 본딩부
223, 653, 653a ~ 653b : 중간 연결부
5, 540, 640, 740, 840 : 인터포저
140a, 140b, 560, 560a ~ 560c, 660a ~ 660c, 760, 860 : 본딩 와이어
141a, 141b, 580, 580a ~ 580d, 780, 880 : 와이어 볼
본 발명은 인터포저 기판 및 이로부터 제작되는 인터포저를 포함하는 적층 칩 패키지에 대한 것으로, 보다 상세하게는 다수의 금속 랜드가 규칙적으로 형성되어 있는 인터포저 기판 및 이러한 인터포저를 포함하는 적층 칩 패키지에 관한 것이다.
반도체 장치의 고 집적화를 위해, 다수의 반도체 칩을 적층하는 구조의 적층 패키지 기술이 사용되고 있는데, 일반적으로 적층되는 반도체 칩의 크기나 칩 패드의 수나 배열 등의 조건에 따라 상부에 적층되는 반도체 칩의 칩 패드를 재배치해야 할 필요가 있게 된다.
이와 같이, 상부에 적층되는 반도체 칩의 칩 패드를 재배치하기 위해 사용되고 있는 것이 인터포저(interposer)인데, 종래에는 적층 칩 패키지를 구성하는 반도체 칩 및 패키지 기판의 조립 조건에 적합하도록 인터포저를 별도로 제작할 필요가 있었다.
도 1a 및 1b는 이와 같은 종래 적층 칩 패키지 구조 및 이에 사용되는 인터포저를 도시하고 있다.
도 1a 및 1b에서 도시하는 바와 같이, 종래 적층 칩 패키지(1)는 패키지 기판(2) 위에 제1 반도체 칩(3)이 실장되고, 제1 반도체 칩(3) 상부면에 인터포저(5)가 적층되고, 인터포저(5) 상부면에 제2 반도체 칩(4)이 적층되는 구조를 가진다.
도시된 적층 칩 패키지(1)는 패키지 기판(2)과 제1 반도체 칩(3), 제1 반도체 칩(3)과 인터포저(5), 인터포저(5)와 제2 반도체 칩(4)들이 각각 접착제(12)를 통해 적층되는 구조를 가진다.
패키지 기판(2) 상부면에는 기판 패드(6)들이 형성되며, 제1 반도체 칩(3) 상부면의 제1 칩 패드(7)와 본딩 와이어(11)를 통해 전기적으로 연결된다.
제2 반도체 칩(4) 상부에 형성되는 제2 칩 패드(8)는 인터포저(5) 상부면에 형성되어 있는 본딩 패드(9a, 9b) 및 연결 배선(10)을 경유하여 기판 패드(6)와 전기적으로 연결된다.
인터포저(5)는 제2 칩 패드(8)와 기판 패드(6)를 하나의 본딩 와이어로 바로 연결하는 경우, 본딩 와이어의 길이가 길어지는 문제를 해소하기 위해 도입된 것으로, 제2 본딩 패드(9b)는 제2 칩 패드(8)와 본딩 와이어(11)로 연결되고, 인터포저(5) 상부면에 형성되는 소정의 패턴을 가지는 연결 배선(10)에 의해 제1 본딩 패드(9a)와 전기적으로 연결되고, 제1 본딩 패드(9a)는 대응되는 기판 패드(6)와 연결된다.
그런데, 이와 같이 제2 칩 패드(8)를 재배치하기 위해 사용되는 제1 및 제2 본딩 패드(9a, 9b)나 연결 배선(10)은 적층 칩 패키지(1)에 사용되는 패키지 기판의 기판 패드 및 반도체 칩의 칩 패드의 개수나 배열 위치, 반도체 칩의 크기 등과 같은 패키지 제작 조건에 알맞은 형태로 개별적으로 제조된다.
즉, 제2 칩 패드(8)와 연결되는 제2 본딩 패드(9b)는 제2 칩 패드(8)와 일대일로 대응되는 수만큼 형성되어야 하며, 제2 칩 패드(8)가 형성된 위치와 대응되는 위치에 형성되어야 하고, 제1 본딩 패드(9a)는 기판 패드(6)와 일대일로 대응되도록 형성되어야 한다.
또한, 제1 및 제2 본딩 패드(9a, 9b)를 상호 연결하는 연결 배선(10) 역시 제1 및 제2 본딩 패드(9a, 9b)의 배치에 따라 소정의 패턴으로 형성된다.
따라서, 종래의 인터포저(5)는 적층 칩 패키지 제작 조건이 변하는 경우, 즉 제1 및 제2 칩 패드의 수가 늘어나거나, 그 배열 위치가 달라지는 경우, 적층되는 반도체 칩의 크기가 달라지는 경우에는 사용될 수 없게 되며, 다시 변경된 패키지 제작 조건에 맞는 새로운 인터포저를 제작해야 하는 문제점이 있다.
이와 같이, 개별 패키지 제작 조건에 따라 인터포저를 개별적으로 제작해야 됨에 따라 인터포저 개별 제작에 따른 전체 패키지 제작 비용이 증가하고, 특정 규격을 가지는 인터포저를 패키지 제작 조건에 따라 각각 다르게 제작해야 하므로, 전체 패키지 제조 공정이 길어지는 문제점이 있었다.
이에 따라, 본 발명의 목적은 적층 칩 패키지 제작 조건의 변화에 관계없이 범용적으로 사용될 수 있는 인터포저 기판 및 이로부터 제작되는 인터포저를 포함하는 적층 칩 패키지를 제공하는 것이다.
상기한 바와 같은 기술적 과제를 해결하기 위해, 본 발명의 일 실시예에 따른 인터포저 기판은 베이스 기판 및 상기 베이스 기판의 일면 전면에 걸쳐 형성되는 다수의 금속 랜드를 포함하며, 상기 다수의 금속 랜드는 모두 동일한 모양 및 크기를 가지며, 상기 다수의 금속 랜드 중 이웃하는 2개의 금속 랜드의 중심 사이의 직선 거리(피치)는 모두 동일하며, 상기 피치는, 상기 다수의 금속 랜드 중 하나의 금속 랜드에 하나의 연결 부재의 일 단부가 본딩되는 경우, 상기 하나의 연결 부재의 일 단부에 의해 상기 하나의 금속 랜드가 상기 하나의 금속 랜드로부터 상기 피치만큼 이격되어 있는 위치에 있는 다른 금속 랜드와 단락되도록 하는 크기로 형성되어 있는 것을 특징으로 한다.
다수의 금속 랜드는 베이스 기판의 일면 전면에 걸쳐 격자 형태로 배열되는 것이 바람직하며, 연결 부재는 본딩 와이어이고, 그 일 단부는 와이어 볼인 것이 바람직하다.
한편, 다수의 금속 랜드의 형태는 정사각형이거나 원형 등의 형태를 포함하여 다양한 형태로 형성될 수 있으며, 형태에 대한 특별한 제한이 있는 것은 아니다.
본 발명의 다른 일 실시예에 따른 인터포저 기판은 베이스 기판 및 상기 베이스 기판의 일면 전면에 걸쳐 형성되는 다수의 금속 랜드를 포함하며, 상기 다수의 금속 랜드는 모두 동일한 모양 및 크기를 가지며, 상기 베이스 기판의 이웃하는 두 측면에 각각 평행한 방향으로 일정한 간격을 두고 일직선 형태로 배열되고, 상기 다수의 금속 랜드는 각각 제1 본딩부, 제2 본딩부, 및 상기 제1 및 제2 본딩부를 연결하는 중간 연결부를 포함하며, 상기 제1 및 제2 본딩부는 각각 서로 다른 연결 부재의 일 단부가 본딩되는 공간을 제공하는 것을 특징으로 한다.
제1 및 제2 본딩부는 동일한 모양 및 크기를 가지며, 중간 연결부는 다수의 금속 랜드 각각이 아령 형태가 되도록 제1 및 제2 본딩부를 연결하는 것이 바람직하며, 연결 부재로는 본딩 와이어가 사용되는 것이 바람직하고, 제1 및 제2 본딩부는 사각형 또는 원형 등을 포함하여 다양한 형태로 형성될 수 있으며, 형태에 대한 특별한 제한이 있는 것은 아니다.
한편, 본 발명에 따른 인터포저 기판에 있어서, 다수의 금속 랜드 사이는 절연성 물질로 채워져 있는 경우도 있으며, 베이스 기판은 절연성 수지나 실리콘 웨이퍼로 형성되는 것이 바람직하다.
본 발명의 일 실시예에 따른 적층 칩 패키지는 상부면에 다수의 기판 패드가 형성된 패키지 기판, 제1 칩 패드를 구비하는 제1 반도체 칩, 제2 칩 패드를 구비하는 제2 반도체 칩, 베이스 기판 및 상기 베이스 기판의 일면 전면에 걸쳐 동일한 모양 및 크기로 형성되는 다수의 금속 랜드를 포함하는 인터포저로, 상기 다수의 금속 랜드 중 이웃하는 2개의 금속 랜드의 중심 사이의 직선 거리(피치)가 모두 동일한 인터포저, 및 복수의 연결 부재를 포함하며, 상기 제2 칩 패드 중 적어도 일부는 적어도 둘 이상의 연결 부재를 경유하여 대응되는 기판 패드에 전기적으로 연결되는데, 상기 적어도 둘 이상의 연결 부재 중 한 쌍의 연결 부재의 일 단부는 하나의 금속 랜드를 사이에 두고 이웃하는 위치에 있는 금속 랜드에 각각 본딩되고, 상기 하나의 금속 랜드가 상기 한 쌍의 연결 부재의 일 단부의 일부분에 공통적으로 접촉됨으로써 전기적으로 연결되는 것을 특징으로 한다.
한편, 제1 칩 패드 중 적어도 일부는 적어도 둘 이상의 연결 부재를 경유하여 대응되는 제2 칩 패드에 연결되는 경우도 있는데, 이 경우, 적어도 둘 이상의 연결 부재 중 한 쌍의 연결 부재의 일 단부는 하나의 금속 랜드를 사이에 두고 이웃하는 위치에 있는 금속 랜드에 각각 본딩되고, 하나의 금속 랜드가 한 쌍의 연결 부재의 일 단부의 일부분에 공통적으로 접촉됨으로써 전기적으로 연결된다.
또한, 복수의 연결 부재는 본딩 와이어이고, 적어도 둘 이상의 연결 부재의 일 단부는 와이어 볼인 것이 바람직하다.
본 발명의 다른 일 실시예에 따른 적층 칩 패키지는 상부면에 다수의 기판 패드가 형성된 패키지 기판, 제1 칩 패드를 구비하는 제1 반도체 칩, 제2 칩 패드를 구비하는 제2 반도체 칩, 베이스 기판 및 상기 베이스 기판의 일면 전면에 걸쳐 상기 베이스 기판의 이웃하는 두 측면에 각각 평행한 방향으로 일정한 간격을 두고 일직선 형태로 배열되며, 동일한 모양 및 크기로 형성되는 다수의 금속 랜드를 포함하는 인터포저로, 상기 다수의 금속 랜드는 각각 제1 본딩부, 제2 본딩부, 및 상기 제1 및 제2 본딩부를 연결하는 중간 연결부를 포함하는 인터포저, 및 복수의 연결 부재를 포함하며, 상기 제2 칩 패드 중 적어도 일부는 적어도 둘 이상의 연결 부재를 경유하여 대응되는 기판 패드에 전기적으로 연결되는데, 상기 적어도 둘 이상의 연결 부재 중 한 쌍의 연결 부재의 일 단부는 각각 대응되는 금속 랜드의 제1 본딩부 및 제2 본딩부에 본딩됨으로써 전기적으로 연결되는 것을 특징으로 한다.
제1 칩 패드 중 적어도 일부도 적어도 둘 이상의 연결 부재를 경유하여 대응되는 제2 칩 패드에 연결되는 경우가 있는데, 이 경우 적어도 둘 이상의 연결 부재 중 한 쌍의 연결 부재의 일 단부는 각각 대응되는 금속 랜드의 제1 본딩부 및 제2 본딩부에 본딩됨으로써 전기적으로 연결된다.
제1 및 제2 본딩부는 동일한 모양 및 크기를 가지며, 중간 연결부는 다수의 금속 랜드 각각이 아령 형태가 되도록 제1 및 제2 본딩부를 연결하는 것이 바람직하며, 복수의 연결 부재는 본딩 와이어인 것이 보통이다.
한편, 본 발명에 따른 적층 칩 패키지는, 제1 반도체 칩은 패키지 기판의 상부면에 부착되고, 인터포저는 제1 반도체 칩 상부에 부착되고, 제2 반도체 칩은 인터포저 상부에 부착되는 구조를 가지는 것이 바람직하다.
또한, 제1 반도체 칩은 패키지 기판의 상부면에 부착되고, 인터포저와 제2 반도체 칩은 제1 반도체 칩 상부에 병렬로 부착되는 구조를 가질 수도 있으며, 제1 반도체 칩은 패키지 기판의 상부면에 부착되고, 인터포저와 상기 제2 반도체 칩은 제1 반도체 칩 상부에 부착되는데, 인터포저가 상기 제2 반도체 칩을 둘러싸도록 부착되는 구조를 가질 수도 있다.
한편, 적층 칩 패키지에 적층되는 인터포저의 다수의 금속 랜드 사이가 절연성 물질로 채워져 있는 경우도 가능하다.
이하에서는 본 발명에 따른 인터포저 기판, 및 이로부터 제조되는 인터포저를 포함하는 적층 칩 패키지의 구체적인 실시예들을 도면과 함께 보다 상세하게 설명한다.
인터포저 기판의 제1 실시예
도 2a 및 2b는 본 발명의 제1 실시예에 따른 인터포저 기판의 평면도 및 단면도이다.
도 2a에 도시되는 바와 같이, 본 발명에 따른 인터포저 기판(100)은 베이스 기판(110)과 그 상부면에 형성되는 다수의 금속 랜드(120)를 포함한다. 금속 랜드(120)들은 동일한 형태 및 동일한 크기로 형성되는데, 도2a에 도시된 금속 랜드(120)의 경우 정사각형 형태를 가진다.
한편, 금속 랜드(120)의 크기나 형태는 특정되는 것은 아니며, 본 발명의 범위 내에서 다양한 변형이 가능하다.
베이스 기판(110)은 폴리이미드 테이프나 인쇄회로기판과 같은 절연성 수지 재질로 형성하거나, 실리콘 웨이퍼를 소정 크기로 절단하여 형성한다.
금속 랜드(120)는 베이스 기판(110)의 상부면 전면에 걸쳐 동일한 피치(P)를 두고 서로 이격되어 형성되는데, 전체 금속 랜드(120)들이 격자 형태를 이루도록 형성된다.
한편, 도 2a에서 도시되는 바와 같이, 피치 P는 이웃하는 2개의 금속 랜드의 중심 사이의 거리를 의미한다.
금속 랜드(120)는 금속 박막(미도시)을 베이스 기판(110) 위에 라미네이팅(laminating)이나 전기 도금(electroplating) 등의 방법으로 형성한 후, 포토레지스트 등으로 도 2a에 도시된 바와 같은 격자 형태의 패턴을 형성한 후 사진 식각(photo etching) 공정을 거쳐 완성된다.
이러한 금속 랜드(120)들 사이에서의 전기적 연결 형태는 도 3a 및 3b에 도시되고 있다.
도 3a 및 3b에 도시되는 바와 같이, 금속 랜드(120) 사이의 간격 P는, 각각의 금속 랜드(120)에는 대응되는 하나의 본딩 와이어(140a, 140b)의 일단이 본딩되는 경우, 각 본딩 와이어(140a, 140b)들이 이들의 일단부인 와이어 볼(141a, 141b) 및 와이어 볼(141a, 141b) 각각의 일부에 공통적으로 본딩되는 공통 금속 랜드(121)을 경유하여 전기적으로 단락되도록 하는 크기로 정해진다.
즉, 금속 랜드(120) 중에는 2개의 본딩 와이어(140a, 140b)에 의해 공통으로 접촉되는 공통 금속 랜드(121)가 하나 형성되게 되며, 2개의 본딩 와이어는 공통 금속 랜드(121)을 매개로 전기적으로 연결된다.
이와 같이, 금속 랜드(120)들 사이의 피치 P는 2개의 본딩 와이어(140a, 140b)의 일 단부인 와이어 볼(141a, 141b)이 하나의 공통 금속 랜드(121)와 적어도 일부분에서 전기적으로 접촉할 수 있을 정도의 크기로 형성되면 충분하며, 특정한 값으로 한정되는 것은 아니다.
도 4a 및 4b는 본 발명의 제1 실시예에 따른 인터포저 기판의 일 변형예를 도시한다.
본 발명의 일 실시예에 따른 인터포저 기판의 일 변형예는, 도 4a에 도시되는 바와 같이, 다수의 금속 랜드(120)가 베이스 기판(110) 상에 원형으로 형성되며, 각각의 금속 랜드(120) 사이에는 절연성 물질(130)이 충진된다. 절연성 물질(130)은 금속 랜드(120)의 두께와 동일한 두께를 가지도록 형성되어, 전체적으로 인터포저 기판(100)의 상부면은 평탄한 상태가 된다.
본딩 와이어 등과 같은 연결 부재와 금속 랜드(120) 사이의 접합이 용이하지 않은 경우에는, 이와 같이, 절연성 물질(130)로 금속 랜드(120) 사이를 충진하여 본딩 와이어 등과의 본딩 접합면이 평탄하게 함으로써 본딩 와이어와 금속 랜드(120) 사이의 접합이 용이하도록 한다.
인터포저 기판의 제2 실시예
도 5a 및 5b는 본 발명의 제2 실시예에 따른 인터포저 기판의 평면도 및 단 면도이다.
도 5a 및 5b에 도시되는 바와 같이, 제2 실시예에 따른 인터포저 기판(200) 역시 베이스 기판(210) 및 베이스 기판(210)의 상부면 전체에 걸쳐 형성되는 다수의 금속 랜드(220)를 포함하는데, 금속 랜드(220)가 제1 본딩부(221), 제2 본딩부(222), 및 중간 연결부(223)를 포함하는 것을 특징으로 한다.
제2 실시예의 금속 랜드(220)는 연결 부재와 본딩되는 공간인 제1 및 제2 본딩부(221, 222)와 이들을 연결하는 중간 연결부(223)로 구성되는데, 제1 및 제2 본딩부(221, 222)는 동일한 크기의 원 형태로 형성되고, 중간 연결부(223)는 제1 및 제2 본딩부(221, 222)의 직경 보다 폭이 작은 직사각형 형태로 이들 사이를 연결하고 있어, 전체적으로 아령 형태를 가진다.
금속 랜드(220)들은 베이스 기판(210)의 이웃하는 두 측면 중 일측면과 평행한 방향으로 일정한 간격(a)으로, 다른 일측면과 평행한 방향으로는 다른 일정한 간격(b)으로 베이스 기판(210)의 상부면 전면에 걸쳐 일렬로 형성된다. 이들 간격 a 및 b는 동일한 값이 되어도 되고, 서로 다른 값을 가져도 무관하다.
한편, 간격 a 및 b는 각각 이웃하는 2개의 금속 랜드(220)에 있어서, 제1 및 제2 본딩부(221, 222)의 중심 사이의 거리, 및 중간 연결부(223)의 중심 사이의 거리를 나타낸다.
제1 및 제2 본딩부(221, 222)의 형태는 반드시 원형일 필요는 없고, 사각형이나 삼각형과 같은 다각형 형태가 되어도 관계없으며, 제1 및 제2 본딩부의 크기가 서로 달라도 관계없다. 다시 말해, 하나의 금속 랜드(220)는 연결 부재와의 본 딩 공간을 2개 제공하고, 각각의 금속 랜드(220)들이 모두 동일한 형태로 일정한 간격으로 베이스 기판 상부면 전면에 형성되는 범위 내에서는 각 부분, 즉 제1 및 제2 본딩부나 중간 연결부의 형태나 크기의 변형은 가능하다.
도 6a 및 6b는 제2 실시예에 따른 인터포저 기판의 금속 랜드(220)들 사이에서의 전기적 연결 형태를 도시하는 도면이다.
도 6a 및 6b에서 도시하는 바와 같이, 2개의 본딩 와이어(240a, 240b)는 각각 하나의 금속 랜드(220)의 제1 및 제2 본딩부(221, 222)에서 금속 랜드(220)와 접합되고, 이들 본딩 와이어(240a, 240b)는 중간 연결부(223)에 의해 단락 회로를 형성하게 된다.
제1 실시예와 비교할 때, 제1 실시예의 경우, 공통 금속 랜드(121)에 의해 두개의 본딩 와이어(140a, 140b)가 단락 회로를 형성하게 되는데 비해, 제2 실시예에서는 하나의 금속 랜드(220)를 구성하는 중간 연결부(223)에 의해 2개의 본딩 와이어(240a, 240b)가 단락 회로를 형성하게 된다.
이하에서는 이러한 본 발명에 따른 인터포저 기판으로부터 제조되는 인터포저를 포함하는 적층 칩 패키지에 대해 구체적으로 설명한다.
적층 칩 패키지의 제1 실시예
도 7a 내지 7c는 본 발명의 제1 실시예에 따른 적층 칩 패키지의 평면도, 단면도, 및 일부 확대 평면도이다.
도 7a 내지 7c에 도시되는 내용 중, 와이어 볼(580, 580a, 580b, 580c)이나 금속 랜드(550, 550a, 550b, 550c) 등의 크기는 실제 보다 많이 과장되게 크게 도 시되고 있는데, 이는 인터포저(540) 상에 형성되는 금속 랜드(550)를 통한 전기적 연결 관계를 설명하기 위한 것임을 분명히 한다.
도 7a 내지 7c에 도시되는 바와 같이, 본 발명의 제1 실시예에 따른 적층 칩 패키지(500)는 기판 패드(511)가 형성된 패키지 기판(510)의 상부면에 접착제(570)를 사이에 두고 제1 반도체 칩(520)이 적층되고, 제1 반도체 칩(520) 상부면에 접착제(570)를 사이에 두고 인터포저(540)가 적층되고, 인터포저(540) 상부면에 접착제를(570)를 사이에 두고 제2 반도체 칩(530)이 적층되어 있는 구조이다.
제1 및 제2 반도체 칩(520, 530) 상부면에는 각각 제1 및 제2 칩 패드(521, 531)가 형성되어 있고, 인터포저(540) 상부면에는 다수의 금속 랜드(550)가 형성된다. 제1 실시예에 따른 적층 칩 패키지(500)를 구성하는 인터포저(540)는 본 발명의 제1 실시예에 따른 인터포저 기판(100)을 소정의 크기로 절단하여 형성한다.
제1 칩 패드(521)는 본딩 와이어(560)에 의해 기판 패드(511)와 전기적으로 연결되고, 제2 칩 패드(531)는 인터포저(540) 상의 금속 랜드(550)들을 경유하여 기판 패드(511)와 전기적으로 연결된다.
하나의 제2 칩 패드(531)와 이에 대응되는 기판 패드(511)의 전기적 연결 경로를 구체적으로 살펴보면, 도 7c에 도시되는 바와 같이, 우선, 제2 칩 패드(531)는 대응되는 하나의 제1 금속 랜드(550a)들과 제1 본딩 와이어(560a)에 의해 본딩되는데, 제1 금속 랜드(550a)와 본딩되는 부분은 볼 본딩되는 것이 바람직하다. 즉, 제1 금속 랜드(550a)에 제1 와이어 볼(580a)을 형성한 후, 캐필러리(미도시)를 이동시켜 제2 칩 패드(531)에 제1 본딩 와이어(560a)의 다른 일 단부를 본딩한다. 제2 칩 패드(531)와 제1 본딩 와이어(560a) 사이의 본딩 형태는 볼 본딩 형태이든 스티치 본딩 형태이든 무관하다.
이와 같이, 제1 금속 랜드(550a)에 볼 본딩된 제1 본딩 와이어(560a)는 제1 공통 금속 랜드(551a)를 사이에 두고 이웃하는 위치에 있는 다른 하나의 제2 금속 랜드(550b)에 볼 본딩되는 제2 본딩 와이어(560b)와 제1 공통 금속 랜드(551a)에 의해 단락된다.
제2 본딩 와이어(560b)는 제1 공통 금속 랜드(551a)를 사이에 두고 제1 금속 랜드(550a)와 이웃하는 제2 금속 랜드(550b)에 제2 와이어 볼(580b)를 형성하여 볼 본딩되는데, 제2 와이어 볼(580b)의 일부분은 제1 공통 금속 랜드(551a)와 본딩된다. 제1 공통 금속 랜드(551a)는 제1 와이어 볼(580a)의 일부분과도 본딩되므로, 결과적으로, 2개의 본딩 와이어(560a, 560b)는 제1 와이어 볼 (580a), 제1 공통 금속 랜드(551a), 및 제2 와이어 볼(580b)를 경유하여 단락 회로를 형성하게 된다.
한편, 제2 본딩 와이어(560b)는 다시 인터포저(540) 상의 다른 제3 금속 랜드(550c)에 볼 본딩되는데, 제3 금속 랜드(550c) 상에 제3 와이어 볼(580c)를 형성하여 볼 본딩하게 된다. 즉 제2 본딩 와이어(560b)는 인터포저(540) 상의 제1 및 제2 금속 랜드(550a, 550b) 사이를 전기적으로 연결한다.
제2 본딩 와이어(560b)는 제3 와이어 볼(580c)의 일부분과 본딩되는 제2 공통 금속 랜드(551b)와 이웃하는 제4 금속 랜드(550d)와 볼 본딩되는 제3 본딩 와이어(560c)와 제2 공통 금속 랜드(551b)를 매개로 전기적으로 연결된다. 제3 본딩 와이어(560c)는 그 일 단부에 제4 와이어 볼(580d)을 형성하여 제4 금속 랜드(550d) 에 볼 본딩되는데, 제4 와이어 볼(580d)의 일부분은 제2 공통 금속 랜드(551b)와 본딩되고, 이에 따라 제3 와이어 볼(580c)과 제4 와이어 볼(580d)은 제2 공통 금속 랜드(551b)에 의해 단락되고, 제2 및 제3 본딩 와이어(560b, 560c)는 전기적으로 연결된다.
한편, 제3 본딩 와이어(560c)의 다른 일 단부는 대응되는 기판 패드(511)에 본딩되는데, 제3 본딩 와이어(560c)와 기판 패드(511)의 본딩은 볼 본딩이든 스티치 본딩이든 무관하다.
상술한 바와 같은, 하나의 제2 칩 패드(531)와 대응되는 기판 패드(511) 사이의 전기적 연결 경로를 정리해보면, 제2 칩 패드(531) → 제1 본딩 와이어(560a) → 제1 금속 랜드(550a) → 제1 공통 금속 랜드(551a) → 제2 금속 랜드(550b) → 제2 본딩 와이어(560b) → 제3 금속 랜드(550c) → 제2 공통 금속 랜드(551b) → 제4 금속 랜드(550d) → 제3 본딩 와이어(560c) → 기판 패드(511) 순서로 전기적 연결 경로가 형성된다.
한편, 본 발명에 따른 적층 칩 패키지의 제1 실시예에서는 제2 본딩 와이어(560b)와 같이 인터포저(540) 상의 금속 랜드(550b, 550c)들을 연결하는 본딩 와이어를 구비하고 있으나, 반드시 이에 한정되는 것은 아니며, 인터포저(540) 상의 금속 랜드(550)들 사이를 연결하는 본딩 와이어가 존재하지 않는 경우도 가능하며, 3개 이상이 있는 경우도 가능하다.
또한, 제1 칩 패드(521)와 제2 칩 패드(531)가 금속 랜드(550)를 경유하여 전기적으로 연결되는 것도 가능하다.
이와 같이, 본 발명에 따른 인터포저를 사용하여 적층 칩 패키지를 구성하는 경우, 패키지를 구성하는 반도체 칩의 칩 패드와 기판 패드의 수가 늘어나는 조건이 되더라도, 동일한 인터포저 기판을 절단하여 형성되는 인터포저를 사용하여 적층 칩 패키지를 구성하는 것이 가능해진다.
즉, 본 발명에 따른 적층 칩 패키지에서는, 인터포저 상에 무수히 많은 금속 랜드가 형성되어 있어, 상술한 바와 같은 형태로 이들 금속 랜드를 전기적 연결에 이용하면, 늘어난 상부 칩 패드들도 모두 대응되는 기판 패드들에 연결할 수 있게 되므로, 칩 패드의 개수 조건이 달라지더라도 변경된 조건에 맞춘 별도의 인터포저를 제작할 필요 없이, 동일한 인터포저 기판으로부터 제작되는 인터포저를 이용하여 적층 칩 패키지를 구현하는 것이 가능해진다.
적층 칩 패키지의 제2 실시예
도 8a 내지 8c는 본 발명의 제2 실시예에 따른 적층 칩 패키지의 평면도, 단면도 및 일부 확대도이다.
도 8a 내지 8c에 도시되는 바와 같이, 제2 실시예에 따른 적층 칩 패키지(600) 역시 패키지 기판(610), 제1 및 제2 반도체 칩(620, 630), 및 인터포저(640)의 적층 구조는 제1 실시예에 따른 적층 칩 패키지(500)와 동일한 것이므로, 이에 대한 설명은 생략한다.
제2 실시예에 따른 적층 칩 패키지(600)는 제1 실시예와 달리, 본 발명의 제2 실시예에 따른 인터포저 기판(200)을 일정한 크기로 절단하여 형성되는 인터포저(640)를 포함한다.
기판 패드(611)와 제1 칩 패드(621) 사이의 전기적 연결은 제1 실시예에 따른 적층 패키지(500)와 동일하므로, 이에 대한 설명은 생략하고, 이하에서는 기판 패드(611)와 제2 칩 패드(631) 사이의 전기적 연결에 대해 설명한다.
하나의 제2 칩 패드(631)는 인터포저(640) 상의 하나의 제1 금속 랜드(650a)와 제1 본딩 와이어(660a)에 의해 연결된다. 제1 본딩 와이어(660a)의 일 단부는 제2 칩 패드(631)와 본딩되고, 다른 일 단부는 제1 금속 랜드(650a)의 제1 본딩부(651a)와 본딩된다. 제2 칩 패드(631) 및 제1 본딩부(651a)에서의 본딩은 볼 본딩이든 스티치 본딩이든 무관하다.
제1 금속 랜드(650a)의 제2 본딩부(652a)에는 제2 본딩 와이어(660b)의 일 단부가 본딩되는데, 제1 본딩부(651a)와 제2 본딩부(652a)는 제1 금속 랜드(650a)의 중간 연결부(653a)에 의해 단락되어 있으므로, 제1 본딩 와이어(660a)와 제2 본딩 와이어(660b)는 중간 연결부(653a)를 매개로 전기적으로 연결된다.
한편, 제2 본딩 와이어(660b)의 다른 일 단부는 인터포저(640) 상의 제2 금속 랜드(650b)에 본딩되는데, 제2 금속 랜드(650b)의 제1 본딩부(651b)에 본딩된다. 이에 따라, 제1 금속 랜드(650a)와 제2 금속 랜드(650b)는 제2 본딩 와이어(660b)에 의해 전기적으로 연결된다.
제3 본딩 와이어(660c)는 그 일 단부는 기판 패드(611)에 본딩되고, 다른 일 단부는 제2 금속 랜드(650b)의 제2 본딩부(652b)에 본딩된다. 제1 금속 랜드(650a)와 마찬가지로, 제2 금속 랜드(650b)의 제2 본딩부(652b) 역시 그 제1 본딩부(651b)와 중간 연결부(653b)에 의해 단락되어 있으므로, 기판 패드(611)는 제3 본 딩 와이어(660c)에 의해 제2 금속 랜드(650b)와 전기적으로 연결된다.
상술한 바와 같은, 하나의 제2 칩 패드(631)와 대응되는 기판 패드(611) 사이의 전기적 연결 경로를 정리해보면, 제2 칩 패드(631) → 제1 본딩 와이어(660a) → 제1 금속 랜드(650a)의 제1 본딩부(651a) → 제1 금속 랜드(650a)의 중간 연결부(653a) → 제1 금속 랜드(650a)의 제2 본딩부(652a) → 제2 본딩 와이어(660b) → 제2 금속 랜드(650b)의 제1 본딩부(651b) → 제2 금속 랜드(650b)의 중간 연결부(653b) → 제2 금속 랜드(650b)의 제2 본딩부(652b) → 제3 본딩 와이어(660c) → 기판 패드(611) 순서로 전기적 연결 경로가 형성된다.
적층 칩 패키지의 변형예
도 9a 및 9b는 본 발명의 제1 변형예에 따른 적층 칩 패키지의 평면도 및 단면도이다.
도 9a 및 9b에 도시되는 바와 같이, 본 발명의 제1 변형예에 따른 적층 칩 패키지(700)에서는 인터포저(750)와 제2 반도체 칩(730)이 제1 반도체 칩(720) 상부면에 병렬로 실장된다.
인터포저(750)는 본 발명의 제1 실시예에 따른 인터포저 기판(100)을 소정의 크기로 절단하여 형성된 것으로, 기판 패드(711)로부터 이격되어 있는 거리가 더 긴 제2 칩 패드(731)들과 기판 패드(711) 사이의 전기적 연결은 제1 실시예에 따른 적층 칩 패키지(500)의 경우와 동일하므로, 이에 대한 설명은 생략한다.
도 10a 및 10b는 본 발명의 제2 변형예에 따른 적층 칩 패키지의 평면도 및 단면도이다.
도 10a 및 10b에서 도시되는 바와 같이, 본 발명의 제2 변형예에 따른 적층 칩 패키지(800)에서는, 인터포저(840)와 제2 반도체 칩(830)이 동일하게 제1 반도체 칩(820) 상부에 적층되는데, 병렬로 배치되는 제1 변형예와 달리, 인터포저(840)가 제2 반도체 칩(830) 주위를 둘러싸는 형태가 되도록 인터포저(840)를 형성한다.
즉, 본 발명의 제1 실시예에 따른 인터포저 기판(100)을 소정의 크기로 사각형 형태로 절단한 후, 사각형의 중앙부에 제2 반도체 칩(830)이 적층될 공간 부분만큼을 제거하여, 도 10a에 도시된 바와 같은 형태의 인터포저(840)를 형성한다.
기판 패드(811)와 제1 칩 패드(821), 제2 칩 패드(831)와 기판 패드(811) 사이의 전기적 연결 형태는 제1 실시예에 따른 적층 칩 패키지(500)의 경우와 동일하므로 설명을 생략한다.
상술한 바와 같은 본 발명에 따른 적층 칩 패키지의 변형예들은 제2 반도체 칩(730, 830)이 인터포저(740, 840) 상부에 적층되는 것이 아니라, 제1 반도체 칩(720, 820) 상부에 적층되는 구조이므로, 전체 패키지의 두께가 감소하는 효과가 있다.
이상과 같이, 본 발명의 바람직한 실시예들을 구체적으로 설명하였으나, 본 발명에 따른 인터포저 기판 및 적층 칩 패키지는 상술한 실시예들에 기재된 구성으로 한정되는 것은 아니며, 본 발명의 기술적 사상 범위 내에서 여러 가지 변형된 형태로 구현되는 것도 가능하다.
이상에 기재된 바와 같은 본 발명에 따른 인터포저 기판에 의하면, 다수의 금속 랜드들을 매개로, 적층되는 반도체 칩과 패키지 기판을 전기적으로 연결하는 것이 가능하게 됨으로써, 가변적인 적층 칩 패키지의 제작 조건에 무관하게 범용적으로 사용 가능한 인터포저를 제공하는 효과가 있다.
또한, 동일한 규격의 인터포저 기판을 대량으로 생산하고, 이를 필요한 크기나 형태로 절단하여 인터포저를 제작하여 적층 칩 패키지를 구성하게 됨으로써, 개별 패키지 제작 조건에 맞는 본딩 패드나 연결 배선이 형성된 인터포저를 개별적으로 제작하는데 따른 비용 발생을 방지하는 효과가 있으며, 패키지 제작 조건에 따른 맞춤 인터포저를 매 조건에 따라 개별적으로 제작하지 않아도 됨에 따라, 별도의 인터포저 제작 공정 없이 다양한 적층 칩 패키지를 제조할 수 있게 되고, 전체 패키지 제조 공정의 간략화 및 생산성 제고를 구현하는 효과가 있다.

Claims (23)

  1. 베이스 기판; 및
    상기 베이스 기판의 일면 전면에 걸쳐 형성되는 다수의 금속 랜드;를 포함하는 인터포저 기판으로,
    상기 다수의 금속 랜드는 모두 동일한 모양 및 크기를 가지며, 상기 다수의 금속 랜드 중 이웃하는 2개의 금속 랜드의 중심 사이의 직선 거리(피치)는 모두 동일하며,
    상기 피치는, 상기 다수의 금속 랜드 중 하나의 금속 랜드에 하나의 연결 부재의 일 단부가 본딩되는 경우, 상기 하나의 연결 부재의 일 단부에 의해 상기 하나의 금속 랜드가 상기 하나의 금속 랜드로부터 상기 피치만큼 이격되어 있는 위치에 있는 다른 금속 랜드와 단락되도록 하는 크기로 형성되어 있는 것을 특징으로 하는 인터포저 기판.
  2. 제1항에 있어서, 상기 다수의 금속 랜드는 상기 베이스 기판의 일면 전면에 걸쳐 격자 형태로 배열되는 것을 특징으로 하는 인터포저 기판.
  3. 제1항에 있어서, 상기 연결 부재는 본딩 와이어이고, 상기 연결 부재의 일 단부는 와이어 볼인 것을 특징으로 하는 인터포저 기판.
  4. 제1항에 있어서, 상기 다수의 금속 랜드는 정사각형 형태인 것을 특징으로 하는 인터포저 기판.
  5. 제1항에 있어서, 상기 다수의 금속 랜드는 원형인 것을 특징으로 하는 인터포저 기판.
  6. 베이스 기판; 및
    상기 베이스 기판의 일면 전면에 걸쳐 형성되는 다수의 금속 랜드;를 포함하는 인터포저 기판으로,
    상기 다수의 금속 랜드는 모두 동일한 모양 및 크기를 가지며, 상기 베이스 기판의 이웃하는 두 측면에 각각 평행하는 방향으로 일정한 간격을 두고 일직선 형태로 배열되고,
    상기 다수의 금속 랜드는 각각 제1 본딩부, 제2 본딩부, 및 상기 제1 및 제2 본딩부를 연결하는 중간 연결부를 포함하며,
    상기 제1 및 제2 본딩부는 각각 서로 다른 연결 부재의 일 단부가 본딩되는 공간을 제공하는 것을 특징으로 하는 인터포저 기판.
  7. 제6항에 있어서, 상기 제1 및 제2 본딩부는 동일한 모양 및 크기를 가지며, 상기 중간 연결부는 상기 다수의 금속 랜드 각각이 아령 형태가 되도록 상기 제1 및 제2 본딩부를 연결하는 것을 특징으로 하는 인터포저 기판.
  8. 제7항에 있어서, 상기 제1 및 제2 본딩부는 사각형 또는 원형인 것을 특징으로 하는 인터포저 기판.
  9. 제6항에 있어서, 상기 연결 부재는 본딩 와이어인 것을 특징으로 하는 인터포저 기판.
  10. 제1항 또는 제6항에 있어서, 상기 다수의 금속 랜드 사이는 절연성 물질로 채워져 있는 것을 특징으로 하는 인터포저 기판.
  11. 제1항 또는 제6항에 있어서, 상기 베이스 기판은 절연성 수지로 형성되는 것을 특징으로 하는 인터포저 기판.
  12. 제1항 또는 제6항에 있어서, 상기 베이스 기판은 실리콘 웨이퍼로 형성되는 것을 특징으로 하는 인터포저 기판.
  13. 상부면에 다수의 기판 패드가 형성된 패키지 기판;
    제1 칩 패드를 구비하는 제1 반도체 칩;
    제2 칩 패드를 구비하는 제2 반도체 칩;
    베이스 기판 및 상기 베이스 기판의 일면 전면에 걸쳐 동일한 모양 및 크기 로 형성되는 다수의 금속 랜드를 포함하는 인터포저로, 상기 다수의 금속 랜드 중 이웃하는 2개의 금속 랜드의 중심 사이의 직선 거리(피치)가 모두 동일한 인터포저; 및
    복수의 연결 부재;를 포함하는 적층 칩 패키지에 있어서,
    상기 제2 칩 패드 중 적어도 일부는 적어도 둘 이상의 연결 부재를 경유하여 대응되는 기판 패드에 전기적으로 연결되는데,
    상기 적어도 둘 이상의 연결 부재 중 한 쌍의 연결 부재의 일 단부는 하나의 금속 랜드를 사이에 두고 이웃하는 위치에 있는 금속 랜드에 각각 본딩되고, 상기 하나의 금속 랜드가 상기 한 쌍의 연결 부재의 일 단부의 일부분에 공통적으로 접촉됨으로써 전기적으로 연결되는 것을 특징으로 하는 적층 칩 패키지.
  14. 제13항에 있어서, 상기 제1 칩 패드 중 적어도 일부는 적어도 둘 이상의 연결 부재를 경유하여 대응되는 제2 칩 패드에 연결되는데,
    상기 적어도 둘 이상의 연결 부재 중 한 쌍의 연결 부재의 일 단부는 하나의 금속 랜드를 사이에 두고 이웃하는 위치에 있는 금속 랜드에 각각 본딩되고, 상기 하나의 금속 랜드가 상기 한 쌍의 연결 부재의 일 단부의 일부분에 공통적으로 접촉됨으로써 전기적으로 연결되는 것을 특징으로 하는 적층 칩 패키지.
  15. 제13항 또는 제14항에 있어서, 상기 복수의 연결 부재는 본딩 와이어이고, 상기 적어도 둘 이상의 연결 부재의 일 단부는 와이어 볼인 것을 특징으로 하는 적 층 칩 패키지.
  16. 상부면에 다수의 기판 패드가 형성된 패키지 기판;
    제1 칩 패드를 구비하는 제1 반도체 칩;
    제2 칩 패드를 구비하는 제2 반도체 칩;
    베이스 기판 및 상기 베이스 기판의 일면 전면에 걸쳐 상기 베이스 기판의 이웃하는 두 측면에 각각 평행한 방향으로 일정한 간격을 두고 일직선 형태로 배열되며, 동일한 모양 및 크기로 형성되는 다수의 금속 랜드를 포함하는 인터포저로, 상기 다수의 금속 랜드는 각각 제1 본딩부, 제2 본딩부, 및 상기 제1 및 제2 본딩부를 연결하는 중간 연결부를 포함하는 인터포저; 및
    복수의 연결 부재;를 포함하는 적층 칩 패키지에 있어서,
    상기 제2 칩 패드 중 적어도 일부는 적어도 둘 이상의 연결 부재를 경유하여 대응되는 기판 패드에 전기적으로 연결되는데,
    상기 적어도 둘 이상의 연결 부재 중 한 쌍의 연결 부재의 일 단부는 각각 대응되는 금속 랜드의 제1 본딩부 및 제2 본딩부에 본딩됨으로써 전기적으로 연결되는 것을 특징으로 하는 적층 칩 패키지.
  17. 제16항에 있어서, 상기 제1 칩 패드 중 적어도 일부는 적어도 둘 이상의 연결 부재를 경유하여 대응되는 제2 칩 패드에 연결되는데,
    상기 적어도 둘 이상의 연결 부재 중 한 쌍의 연결 부재의 일 단부는 각각 대응되는 금속 랜드의 제1 본딩부 및 제2 본딩부에 본딩됨으로써 전기적으로 연결되는 것을 특징으로 하는 적층 칩 패키지.
  18. 제16항 또는 제17항에 있어서, 상기 제1 및 제2 본딩부는 동일한 모양 및 크기를 가지며, 상기 중간 연결부는 상기 다수의 금속 랜드 각각이 아령 형태가 되도록 상기 제1 및 제2 본딩부를 연결하는 것을 특징으로 하는 적층 칩 패키지.
  19. 제16항 또는 제17항에 있어서, 상기 복수의 연결 부재는 본딩 와이어인 것을 특징으로 하는 적층 칩 패키지.
  20. 제13항, 제14항, 16항, 또는 제17항 중 어느 한 항에 있어서, 상기 제1 반도체 칩은 상기 패키지 기판의 상부면에 부착되고, 상기 인터포저는 상기 제1 반도체 칩 상부에 부착되고, 상기 제2 반도체 칩은 상기 인터포저 상부에 부착되는 것을 특징으로 하는 적층 칩 패키지.
  21. 제13항, 제14항, 16항, 또는 제17항 중 어느 한 항에 있어서, 상기 제1 반도체 칩은 상기 패키지 기판의 상부면에 부착되고, 상기 인터포저와 상기 제2 반도체 칩은 상기 제1 반도체 칩 상부에 병렬로 부착되는 것을 특징으로 하는 적층 칩 패키지.
  22. 제13항, 제14항, 16항, 또는 제17항 중 어느 한 항에 있어서, 상기 제1 반도체 칩은 상기 패키지 기판의 상부면에 부착되고, 상기 인터포저와 상기 제2 반도체 칩은 상기 제1 반도체 칩 상부에 부착되는데, 상기 인터포저가 상기 제2 반도체 칩을 둘러싸도록 부착되는 것을 특징으로 하는 적층 칩 패키지.
  23. 제13항, 제14항, 16항, 또는 제17항 중 어느 한 항에 있어서, 상기 다수의 금속 랜드 사이는 절연성 물질로 채워져 있는 것을 특징으로 하는 적층 칩 패키지.
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