JP2002359316A - 半導体チップ搭載基板及びそれを用いた半導体装置 - Google Patents

半導体チップ搭載基板及びそれを用いた半導体装置

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Abstract

(57)【要約】 【課題】搭載チップの変更に伴う新規な半導体チップ搭
載基板の開発設計を不要化でき、半導体チップ搭載基板
の品種の増加を抑制し、製造コストの上昇を抑制し得る
半導体チップ搭載基板およびそれを用いた半導体装置を
提供する。 【解決手段】半導体チップ搭載面を有し、互いにチップ
サイズが異なる複数種類の半導体チップが搭載可能な複
数のチップ搭載領域15、16が一部領域が重なる状態で上
記半導体チップ搭載面に設定された絶縁基板11と、複数
の各チップ搭載領域15、16に搭載可能な半導体チップそ
れぞれに対応して絶縁基板11上に形成された複数のグル
ープの複数の導電パッド13、14、15とを具備している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップ搭載
基板及びそれを用いた半導体装置に係り、特に絶縁基板
の半導体チップ搭載面に導電パッドが形成された半導体
チップ搭載基板のパターンレイアウト及び当該基板上に
半導体チップが搭載されてパッケージングされた半導体
装置に関する。
【０００２】
【従来の技術】半導体チップを搭載するために使用され
る半導体チップ搭載基板は、従来、例えば次のように構
成されている。即ち、絶縁基板の片面、つまり半導体チ
ップ搭載面には複数の導電パッド及びこれら複数の導電
パッドそれぞれに接続された配線が形成されている。ま
た、基板の裏面にも複数の配線が形成され、これら基板
の両面に形成されている配線のうち対応する配線同士を
電気的に接続するために、絶縁基板両面を貫通する複数
のスルーホール導電体が形成されている。
【０００３】そして、上記半導体チップ搭載基板の半導
体チップ搭載面には、半導体チップがダイボンディング
により搭載され、チップ上に形成されている導電パッド
と半導体チップ搭載面の導電パッドとがボンディングワ
イヤにより接続される。さらに、半導体チップ、ボンデ
ィングワイヤを含めて半導体チップ搭載基板の半導体チ
ップ搭載面を覆うように絶縁樹脂による封止が行われ
る。
【０００４】ところで、従来では、所定のチップサイズ
を有する特定の１種類の半導体チップを搭載するため
に、半導体チップ搭載基板を独自に開発設計し、製造し
ている。従って、この半導体チップ搭載基板では、特定
の１種類の半導体チップのパッド配列に適切に対するよ
うにチップ搭載面に形成される導電パッドの数および配
置状態が決定されている。
【０００５】換言すれば、従来の半導体装置では、搭載
する半導体チップの種類が異なる毎に専用の半導体チッ
プ搭載基板を用意する必要がある。
【０００６】
【発明が解決しようとする課題】しかし、上記したよう
に従来の半導体チップ搭載基板を用いた半導体装置は、
搭載チップの種類の変更やシュリンクによるチップサイ
ズの縮小などに伴い、新規な半導体チップ搭載基板の開
発設計を行なう必要がある。
【０００７】この結果、従来では、半導体装置の開発効
率を著しく損ねるばかりでなく、半導体チップ搭載基板
の品種が増加し、製造ラインの切り換えや管理業務など
の無駄が多くなり、製造コストの上昇を招くという問題
があった。
【０００８】本発明は上記の問題点を解決すべくなされ
たもので、その目的は、搭載チップの種類の変更やシュ
リンクによるチップサイズの縮小などに伴う新規な半導
体チップ搭載基板の開発設計を不要化でき、半導体チッ
プ搭載基板の品種の増加を抑制し、製造コストの上昇を
抑制し得る半導体チップ搭載基板及びそれを用いた半導
体装置を提供することである。
【０００９】
【課題を解決するための手段】本発明の半導体チップ搭
載基板は、半導体チップ搭載面を有し、互いにチップサ
イズが異なる複数種類の半導体チップが搭載可能な複数
のチップ搭載領域が一部領域が重なる状態で上記半導体
チップ搭載面に設定された絶縁基板と、前記複数の各チ
ップ搭載領域に搭載可能な半導体チップそれぞれに対応
して前記絶縁基板上に形成された複数のグループの複数
の導電パッドとを具備している。
【００１０】本発明の半導体装置は、半導体チップ搭載
面を有し、複数のチップ搭載領域が一部領域が重なる状
態で上記半導体チップ搭載面に設定された絶縁基板と、
前記複数の各チップ搭載領域に搭載可能な半導体チップ
それぞれに対応して前記絶縁基板上に形成された複数の
グループの複数の導電パッドと、前記複数のチップ搭載
領域のいずれか１つのチップ搭載領域に搭載され、上面
に複数の導電パッドが設けられた半導体チップと、前記
半導体チップの上面に設けられた複数の導電パッドと、
前記絶縁基板上に形成された複数のグループの複数の導
電パッドのうち前記チップ搭載領域に搭載された半導体
チップに対応したグループの前記複数の導電パッドとを
電気的に接続する複数のボンディングワイヤとを具備し
ている。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明を実
施の形態より詳細に説明する。
【００１２】図１は、本発明の第１の実施形態に係る半
導体チップ搭載基板を半導体チップ搭載面から見たパタ
ーンレイアウトを示す平面図である。
【００１３】図１において、半導体チップ搭載基板11
は、例えば合成樹脂を基材とする絶縁基板を用いて構成
されている。半導体チップ搭載基板11の片面、つまり半
導体チップ搭載面にはそれぞれ複数の導電パッドからな
る第１のグループの導電パッド12、第２のグループの導
電パッド13及び第３のグループの導電パッド14が形成さ
れている。半導体チップ搭載基板11は長方形であり、そ
のサイズは例えば12ｍｍ×18ｍｍとか、20ｍｍ×28ｍｍ
であり、各グループの導電パッド12、13、14はそれぞれ
矩形であり、そのサイズは例えば0.3ｍｍ×0.15ｍｍで
ある。
【００１４】また、上記半導体チップ搭載基板11には、
チップサイズが異なる複数種類の半導体チップを搭載す
るための複数のチップ搭載領域が設定されている。図１
では、チップサイズが異なる２種類の半導体チップを搭
載可能とするために２箇所のチップ搭載領域15、16が設
定される場合を示している。上記２箇所のチップ搭載領
域15、16は、一部領域が互いに重なる状態で半導体チッ
プ搭載基板11に設定されている。
【００１５】複数種類の半導体チップの例としては、例
えば記憶容量が異なる半導体メモリチップや、同一機能
を有しシュリンクの手法によりチップサイズが縮小され
たものとシュリンクされる前の半導体メモリチップなど
がある。
【００１６】上記第１、第２及び第３のグループの複数
の導電パッド12、13、14のうち、半導体チップ搭載基板
11の第１の辺に沿って一列に配列された第１のグループ
の複数の導電パッド12は、大きな面積を持つ一方のチッ
プ搭載領域15に搭載可能なチップサイズの大きな半導体
チップ上の導電パッドと接続される。また、上記第１、
第２及び第３のグループの複数の導電パッド12、13、14
のうち、半導体チップ搭載基板11の第１の一辺に沿って
一列に配列された第２のグループの複数の導電パッド13
は、小さな面積を持つ他方のチップ搭載領域16に搭載可
能なチップサイズの小さい半導体チップ上の導電パッド
と接続される。さらに、上記第１、第２及び第３のグル
ープの複数の導電パッド12、13、14のうち、半導体チッ
プ搭載基板11の先の第１の辺と直交する第２の辺に沿っ
て一列に配列された第３のグループの複数の導電パッド
14は、上記チップ搭載領域15、16に搭載可能な半導体チ
ップで共通に使用されるものであり、チップ搭載領域15
もしくはチップ搭載領域16に搭載可能な半導体チップ上
の導電パッドと接続される。
【００１７】すなわち、上記第１、第２及び第３のグル
ープの複数の導電パッド12、13、14は、半導体チップ搭
載基板11の２箇所のチップ搭載領域15、16に搭載可能な
チップサイズが異なる２種類の半導体チップ上のパッド
配列に対応するようにパッド数および配置状態が決定さ
れている。従って、上記第１、第２及び第３のグループ
の複数の導電パッド12、13、14の総数は、搭載可能な２
種類の半導体チップのうちの任意の一方の半導体チップ
上のパッドの総数よりも多い。
【００１８】半導体チップ搭載基板11の第１の辺に沿う
ように配列された第１及び第２のグループの複数の導電
パッド12、13は、チップ搭載領域15、16に搭載可能な２
種類のメモリチップ上の同一機能を有するパッドに対応
する複数組の導電パッドを含んでいる。そして、同一機
能を有する各組内の導電パッド同士は、チップ搭載面に
形成された複数のパッド間配線17により相互に接続され
ている。
【００１９】さらに、第１のグループの複数の導電パッ
ド12に対応して複数の配線18がそれぞれ接続されてい
る。これら複数の配線18は、半導体チップ搭載基板11の
周辺部に配置形成されて半導体チップ搭載基板11の表裏
両面を貫通する複数のスルーホール導電体19を介して、
半導体チップ搭載基板11の裏面に形成された複数の導電
層である複数の配線20のうち対応するものに接続されて
いる。同様に、第３のグループの複数の導電パッド14に
対応して複数の配線18がそれぞれ接続され、これら複数
の配線18は、半導体チップ搭載基板11の周辺部に配置形
成されて半導体チップ搭載基板11の表裏両面を貫通する
複数のスルーホール導電体19を介して、半導体チップ搭
載基板11の裏面に形成された複数の配線20のうち対応す
るものに接続されている。
【００２０】そして、半導体チップ搭載基板11の裏面に
は、上記複数の配線20にそれぞれ対応して接続された複
数の例えばランドグリッドが形成されており、ランドグ
リッドアレイ（ＬＧＡ）構造の外部接続端子群が形成さ
れている。
【００２１】上記第１、第２及び第３のグループの複数
の導電パッド12、13、14及び基板11の表裏両面の複数の
配線18、20などはそれぞれ、半導体チップ搭載基板11の
両面に銅箔を接着し、これをパターニングした後にＡｕ
メッキ等を施すことにより形成される。また、通常、半
導体チップ搭載基板11の両面には、配線18、20を保護す
るためのレジスト膜が塗布形成される。
【００２２】さらに、半導体チップ搭載基板11の２箇所
のチップ搭載領域15、16には、図２（ｂ）または図３
（ｂ）に示すように、ペーストやフィルムなどからなる
接着材21を介して、半導体チップ22がダイボンディング
により搭載される。
【００２３】図２（ａ）、（ｂ）は、図１に示した半導
体チップ搭載基板11において大きな面積を持つ一方のチ
ップ搭載領域15に半導体チップ22が搭載されてパッケー
ジングされた半導体装置の一例について、チップ搭載部
の一部を取り出して示す平面図および断面図である。
【００２４】一方のチップ搭載領域15に大きな面積を持
つ半導体チップ22がダイボンディングされることで、こ
の半導体チップ22の周辺には半導体チップ搭載基板11の
第１の辺に沿う第１のグループの複数の導電パッド12と
第２の辺に沿う第３のグループの複数の導電パッド14と
が位置し、半導体チップ22の上面に形成されている複数
の導電パッド23と上記第１及び第３のグループの複数の
導電パッド12、14とが複数のボンディングワイヤ24によ
りそれぞれ接続される。
【００２５】この場合、半導体チップ搭載基板11の第１
の辺に沿う第２のグループの複数の導電パッド13と配線
17の一部は半導体チップ22の下に隠れた状態となる。
【００２６】図３（ａ）、（ｂ）は、図１に示した半導
体チップ搭載基板11において小さい面積を持つ他方のチ
ップ搭載領域16に半導体チップ22が搭載されてパッケー
ジングされた半導体装置の一例について、チップ搭載部
の一部を取り出して示す平面図および断面図である。
【００２７】他方のチップ搭載領域16に小さい面積を持
つ半導体チップ22がダイボンディングされることで、こ
の半導体チップ22の周辺には半導体チップ搭載基板11の
第１の辺に沿う第２のグループの複数の導電パッド13と
第２の辺に沿う第３のグループの複数の導電パッド14と
が位置し、半導体チップ22の上面に形成されている複数
の導電パッド23と上記第２及び第３のグループの複数の
導電パッド13、14とが複数のボンディングワイヤ24によ
りそれぞれ接続される。
【００２８】この場合、半導体チップ搭載基板11の第１
の辺に沿う第１のグループの複数の導電パッド12と配線
17は半導体チップ22の下に隠れることなく、露出した状
態となる。
【００２９】さらに、図２（ｂ）及び図３（ｂ）に示す
ように、半導体チップ22、ボンディングワイヤ24などを
覆うように半導体チップ搭載基板11の半導体チップ搭載
面の全面が例えばエポキシ樹脂からなる絶縁樹脂25によ
り封止された後に、個々の半導体装置として外形を整え
るように分離される。なお、絶縁樹脂25は必ずしも全面
を覆うように形成される必要はなく、必要な箇所だけが
封止されるようにしてもよい。この場合、少なくとも半
導体チップ22とボンディングワイヤ24は絶縁樹脂25によ
り覆われる必要がある。
【００３０】なお、チップ搭載領域は２箇所に限定され
るものではなく、２箇所以上の複数のチップ搭載領域を
半導体チップ搭載基板11の半導体チップ搭載面に設定す
ることができる。
【００３１】上記構成でなる半導体チップ搭載基板11及
びそれを用いた半導体装置によれば、搭載可能な複数種
類の半導体チップのうちのどの種類のチップを搭載する
場合でも対応することができる。
【００３２】従って、搭載可能な複数種類の半導体チッ
プの中での搭載チップの種類の変更に伴う新規な半導体
チップ搭載基板の開発設計が不要となる。この結果、半
導体装置の開発効率を著しく損ねることがなく、半導体
チップ搭載基板の品種の増加を抑制することができ、製
造ラインの切り換えや管理業務などの無駄を招くことも
なくなり、製造コストの上昇を抑制することができる。
また、ユーザー側においても、半導体チップ搭載基板の
標準化による大きな利点を享受することができる。
【００３３】前記した第１の実施形態の半導体チップ搭
載基板11及びそれを用いた半導体装置では、チップ搭載
領域15、16に搭載可能な種類が異なる半導体チップに別
々に対応する第１及び第２のグループの複数の導電パッ
ド12、13を半導体チップ搭載基板11の第１の辺に沿うよ
うに配列し、チップ搭載領域15、16に搭載可能な種類が
異なる半導体チップに共通に対応する第３のグループの
複数の導電パッド14を半導体チップ搭載基板11の第２の
辺に沿うように配列している。
【００３４】しかし、これに限らず、チップ搭載領域1
5、16に搭載可能な種類が異なる半導体チップに共通の
第３のグループの複数の導電パッド14の一部を、半導体
チップ搭載基板11の第１の辺に対して、第１、第２のグ
ループの複数の導電パッド12または13と列をなすように
配列してもよい。
【００３５】図４は、本発明の第２の実施形態に係る半
導体チップ搭載基板上に半導体チップが搭載されてパッ
ケージングされた半導体装置において、半導体チップ搭
載基板の一部をチップ搭載面から見たパターンレイアウ
トを示す平面図である。
【００３６】この実施形態に係る半導体チップ搭載基板
11は、図１を参照して前述した第１の実施形態に係る半
導体チップ搭載基板11と比べて、半導体チップ搭載基板
11に設定された２箇所のチップ搭載領域15、16に搭載可
能な２種類の半導体チップ上の導体パッドに接続される
第１、第２及び第３のグループの複数の導電パッド12、
13、14の配置状態が異なり、その他については同じであ
るので図１中と対応する箇所には同一符号を付してその
説明は省略する。
【００３７】即ち、半導体チップ搭載基板11の第１の辺
に沿う領域の左側には、例えば一方のチップ搭載領域15
に搭載可能な半導体チップ上の導電パッドの配列の一部
に対応するように配置された第１のグループの複数の導
電パッド12が形成されている。また、第１の辺に沿う領
域の右側には、他方のチップ搭載領域16に搭載可能な半
導体チップ上の導電パッドの配列の一部に対応するよう
に配置された第２のグループの複数の導電パッド13が形
成されている。
【００３８】半導体チップ搭載基板11の第１の辺に沿う
領域に形成された第１及び第２のグループの複数の導電
パッド12、13は、搭載可能な２種類の半導体チップにお
いて同一機能を有するパッドに対応する複数組の導電パ
ッドを含んでいる。図１の場合と同様に、同一機能を有
する各組内の導電パッド同士は、チップ搭載面に形成さ
れた複数のパッド間配線17により相互に接続されてい
る。
【００３９】上記構成でなる半導体チップ搭載基板11上
に、第１の実施形態と同様に、図２（ａ）、（ｂ）また
は図３（ａ）、（ｂ）に示したように半導体チップを搭
載し、パッケージングした半導体装置では、前述した第
１の実施形態と同様の効果が得られる。
【００４０】前記した第２の実施形態の半導体チップ搭
載基板11及びそれを用いた半導体装置では、チップ搭載
領域15、16に搭載可能な種類が異なる半導体チップに別
々に対応する第１及び第２のグループの複数の導電パッ
ド12、13を半導体チップ搭載基板11の第１の辺に沿うよ
うに配列し、チップ搭載領域15、16に搭載可能な種類が
異なる半導体チップに共通の第３のグループの複数の導
電パッド14を半導体チップ搭載基板11の第２の辺に沿う
ように配列している。
【００４１】しかし、これに限らず、チップ搭載領域1
5、16に搭載可能な種類が異なる半導体チップに共通の
第３のグループの複数の導電パッド14の一部を、半導体
チップ搭載基板11の第１の辺に設け、第１、第２のグル
ープの複数の導電パッド12または13と列をなすように配
列してもよい。
【００４２】なお、前記各実施形態の半導体装置では、
半導体チップ搭載基板11上に半導体チップがダイボンデ
ィングされ、半導体チップ搭載基板11上及び半導体チッ
プ上の導電パッド相互間がボンディングワイヤ24により
接続され、さらに、半導体チップ搭載基板11の半導体チ
ップ搭載面が絶縁樹脂25により封止されることによりパ
ッケージングが行われる場合について説明した。
【００４３】しかし、上記例に限らず、半導体チップ搭
載基板11上に半導体チップの導電パッド形成面を例えば
フェースダウン状態で搭載する半導体装置を実現するこ
ともできる。
【００４４】この場合は、前記したような半導体チップ
搭載基板11上の第１、第２及び第３のグループの導電パ
ッド12、13、14は、後述するように半田バンプを介して
接合する際に望ましい形状、例えば円形あるいは正方形
とする。そして、この半導体チップ搭載基板のチップ搭
載領域15または16上に半導体チップのパッド形成面をフ
ェースダウン状態で搭載する際に半導体チップ搭載面の
導電パッドと半導体チップ上の導電パッドとを半田バン
プを介して接合する。さらに、半導体チップ搭載基板11
と半導体チップとの間に接着剤を充填した後に硬化させ
る。そして、半導体チップ搭載基板11の裏面にランドグ
リッドアレイ構造の外部接続端子群を形成する。
【００４５】このような構造の半導体装置においても、
前述した実施形態と同様の効果が得られる。
【００４６】また、前記各実施形態の半導体装置では、
半導体チップ搭載基板11の裏面には複数の配線20にそれ
ぞれ対応して接続された複数のランドグリッドからなる
ランドグリッドアレイ構造の外部接続端子群が形成され
る場合を説明したが、各ランドグリッド上に半田ボール
を搭載したボールグリッドアレイ構造あるいはその他の
構造の外部接続端子群を採用することも可能である。
【００４７】次に本発明の第３の実施形態について説明
する。
【００４８】図５及び図６は、本発明の第３の実施形態
に係る半導体チップ搭載基板を半導体チップ搭載面及び
その裏面から見たパターンレイアウトを示す平面図であ
る。本実施形態はスマートメディア（登録商標）カード
と称されるメモリカードに本発明を実施したものであ
る。
【００４９】半導体チップ搭載基板31は、例えば合成樹
脂を基材とする長尺の絶縁基板32を、半導体チップ搭載
後に図５中の実線ＣＬの部分で切断することで個々に分
割される。分割後の半導体チップ搭載基板31は略長方形
をなし、そのサイズは例えば約17ｍｍ×28ｍｍである。
半導体チップ搭載基板31の片面、つまり半導体チップ搭
載面にはそれぞれ一列に配列された複数の導電パッドか
らなる第１及び第２のグループの導電パッド33-1〜33-
5、34-1〜34-5がそれぞれ４組づつ形成されている。こ
れら各導電パッド33-1〜33-5、34-1〜34-5はそれぞれ矩
形をなしている。
【００５０】また、上記半導体チップ搭載基板31には、
チップサイズが異なる２種類のＮＡＮＤ型フラッシュメ
モリチップを搭載可能とするために２箇所のチップ搭載
領域35、36が設定されている。上記２箇所のチップ搭載
領域35、36は、一部領域が互いに重なる状態で半導体チ
ップ搭載基板31に設定されている。
【００５１】上記一方のチップ搭載領域35にはシュリン
クされる前のＮＡＮＤ型フラッシュメモリチップが搭載
される。このシュリンクされる前のＮＡＮＤ型フラッシ
ュメモリチップのチップサイズは例えば8ｍｍ×10ｍｍ
である。上記他方のチップ搭載領域36には、シュリンク
される前のＮＡＮＤ型フラッシュメモリチップと同一機
能を有しかつ同一記憶容量を持つシュリンクされた後の
ＮＡＮＤ型フラッシュメモリチップが搭載される。この
シュリンクされた後のＮＡＮＤ型フラッシュメモリチッ
プのチップサイズは例えば7ｍｍ×9ｍｍである。
【００５２】上記第１及び第２のグループの複数の導電
パッド33-1〜33-5、34-1〜34-5は、２箇所のチップ搭載
領域35、36の第１の辺に沿うように２組が左右両側で対
称に配列され、この第１の辺と並行する第２の辺に沿う
ように残りの２組が左右両側で対称に配列されている。
そして、上記第１及び第２のグループの複数の導電パッ
ドのうちの第１のグループの４組の複数の導電パッド33
-1〜33-5は、大きな面積を持つ一方のチップ搭載領域35
に搭載可能なチップサイズの大きなメモリチップ上の導
電パッドと接続される。これらそれぞれ２組の複数の導
電パッド33-1〜33-5は、チップ搭載領域35の第１及び第
２の辺の左右両側で対称となるように配列されている。
【００５３】また、上記第１及び第２のグループの複数
の導電パッド33-1〜33-5、34-1〜34-5のうち第２のグル
ープの４組の複数の導電パッド34-1〜34-5は、小さな面
積を持つ他方のチップ搭載領域36に搭載可能なチップサ
イズの小さいメモリチップ上の導電パッドと接続され
る。これら４組の複数の導電パッド34-1〜34-5も、それ
ぞれ２組がチップ搭載領域36の第１及び第２の辺の左右
両側で対称となるように配列されている。
【００５４】すなわち、上記第１及び第２のグループの
複数の導電パッド33-1〜33-5、34-1〜34-5は、半導体チ
ップ搭載基板31の２箇所のチップ搭載領域35、36に搭載
可能なチップサイズが異なる２種類のメモリチップ上の
パッド配列に対応するようにパッド数および配置が決定
されている。従って、上記第１及び第２のグループの複
数の導電パッド33-1〜33-5、34-1〜34-5の総数は、搭載
可能な２種類のメモリチップのうちの任意の一方のメモ
リチップ上のパッドの総数よりも多い。
【００５５】また、上記第１及び第２のグループの複数
の導電パッド33-1〜33-5、34-1〜34-5は、チップ搭載領
域35、36に搭載可能な２種類のメモリチップ上の同一機
能を有するパッドに対応する複数組の導電パッドを含ん
でいる。そして、各グループの各４組の導電パッド33-1
〜33-5、34-1〜34-5の中でそれぞれ同一機能を有するも
の同士が、チップ搭載面に形成された複数のパッド間配
線37により相互に接続されている。すなわち、各グルー
プの各４組の導電パッドにおいて、導電パッド33-1〜33
-5のそれぞれと、導電パッド34-1〜34-5のそれぞれと
が、各パッド間配線37により相互に接続されている。
【００５６】これら複数の配線37は、半導体チップ搭載
基板31の周辺部に配置形成されて半導体チップ搭載基板
31の表裏両面を貫通する複数のスルーホール導電体38を
介して、半導体チップ搭載基板31の裏面に形成された図
６に示す平面状の複数の導電層である複数の外部接続端
子群39のうち対応するものに接続されている。これら複
数のスルーホール導電体38は、上記第１及び第２のグル
ープの複数の導電パッド33-1〜33-5、34-1〜34-5に対応
して38-1〜38-5の５個を１組として４組設けられてお
り、各組の５個のスルーホール導電体38-1〜38-5のそれ
ぞれは、対応する組の第１及び第２のグループの複数の
導電パッド33-1〜33-5、34-1〜34-5のそれぞれと接続さ
れている。つまり、それぞれ４組の導電パッド33-1〜33
-5、34-1〜34-5及びスルーホール導電体38-1〜38-5は、
それぞれ対応するものが複数の各パッド間配線37により
相互に接続されている。
【００５７】ここで、複数のグループの複数の導電パッ
ドのうちそれぞれ４個の導電パッド33-1〜33-4、34-1〜
34-4の配列状態は、複数のグループ間で同じである。
【００５８】上記第１及び第２のグループの複数の導電
パッド33-1〜33-5、34-1〜34-5、複数の配線37及び基板
裏面の複数の外部接続端子群39などはそれぞれ、半導体
チップ搭載基板31を構成する絶縁基板32の両面に銅箔を
接着し、これをパターニングした後にＡｕメッキ等を施
すことにより形成される。また、通常、半導体チップ搭
載基板31の両面には、配線37などを保護するためのレジ
スト膜が塗布形成される。
【００５９】また、上記４組のスルーホール導電体38-1
〜38-5のうち半導体チップ搭載基板31の四隅に配置され
た各組それぞれ１個で合計４個のスルーホール導電体38
-5は、チップ搭載領域35、36に搭載可能な半導体チップ
に対して電源電位(VCC)及び接地電位(VSS)を供給するた
めのものである。そして、これら各スルーホール導電体
38-5に接続されたパッド間配線37は、配線抵抗をできる
だけ低くするために、各スルーホール導電体38-5から対
応する第１、第２のグループの導電パッド33-5、34-5に
至る経路の途中で導電パッド33-5、34-5毎に、すなわち
各チップ搭載領域毎に分岐されている。
【００６０】これに対して、各スルーホール導電体38-5
以外の、信号をそれぞれ伝達するための各スルーホール
導電体38-1〜38-４に接続されたパッド間配線37は、片
方の導電パッドから途中で分岐することなく、同一機能
を有する第１、第２のグループの導電パッド33-1〜33-4
のそれぞれ及び34-1〜34-4のそれぞれと接続されてい
る。
【００６１】さらに、半導体チップ搭載基板31の２箇所
のチップ搭載領域35、36には、先の図２（ｂ）または図
３（ｂ）に示す場合と同様に、ペーストやフィルムなど
からなる接着材21を介して、半導体チップ22すなわちメ
モリチップがダイボンディングにより搭載される。そし
て、半導体チップ搭載基板31上及び半導体チップ22上の
導電パッド相互がボンディングワイヤ24により接続さ
れ、さらに、半導体チップ搭載基板31のチップ搭載面が
絶縁樹脂25により封止され、この後、先に説明したよう
に、図５中の実線ＣＬの部分で切断されて個々に分割さ
れることで半導体装置が完成する。
【００６２】図７は、半導体チップ搭載基板31のチップ
搭載領域35上に半導体チップ22を搭載し、半導体チップ
搭載基板31の４組の導電パッド33-1〜33-5と半導体チッ
プ22上の対応する４組の導電パッド23-1〜23-5とをボン
ディングワイヤ24より接続した状態を示している。ま
た、同様に、図８は、半導体チップ搭載基板31のチップ
搭載領域36上に半導体チップ22を搭載し、半導体チップ
搭載基板31の４組の導電パッド34-1〜34-5と半導体チッ
プ22上の対応する４組の導電パッド23-1〜23-5とをボン
ディングワイヤ24より接続した状態を示している。両者
はその後、チップ搭載面が絶縁樹脂25により封止され
る。
【００６３】図９は、上記のようにして構成された半導
体装置40と、この半導体装置40を収納するベースカード
と称されるカード基板41とを示す断面図である。図９に
示すように、半導体チップ搭載基板31上に半導体チップ
22が搭載された半導体装置40がカード基板41の凹部に挿
入され、接着されて組み立てられることで、図１０に示
すような平面形状を持つスマートメディアカードが完成
する。
【００６４】このような構造の半導体装置においても、
前述した実施形態と同様の効果が得られる。
【００６５】次に本発明の第４の実施形態について説明
する。図１１は、本発明の第４の実施形態に係る半導体
チップ搭載基板をチップ搭載面から見たパターンレイア
ウトを示す平面図である。
【００６６】半導体チップ搭載基板51は、例えば合成樹
脂を基材とする長尺の絶縁基板を個々に切断することで
構成される。半導体チップ搭載基板51は長方形をなし、
そのサイズは例えば約12ｍｍ×18ｍｍである。半導体チ
ップ搭載基板51の片面、つまりチップ搭載面にはそれぞ
れ一列に配列された複数の導電パッドからなる第１のグ
ループの導電パッド52-1〜52-5と、第２のグループの導
電パッド53-1〜53-4と第３のグループの導電パッド54-1
〜54-4と、１個の導電パッド55とがそれぞれ４組づつ形
成されている。これら各導電パッド52-1〜52-5、53-1〜
53-4、54-1〜54-4、55はそれぞれ矩形をなしている。
【００６７】また、上記半導体チップ搭載基板51には、
記憶容量が異なりかつチップサイズが異なる３種類のＮ
ＡＮＤ型フラッシュメモリチップを搭載可能にするため
に３箇所のチップ搭載領域56、57、58が設定されてい
る。上記３箇所のチップ搭載領域56、57、58は、一部領
域が互いに重なる状態で半導体チップ搭載基板51に設定
されている。
【００６８】上記チップ搭載領域56には上記３種類のＮ
ＡＮＤ型フラッシュメモリチップのうち記憶容量が最も
大きい、例えば512Ｍビットのフラッシュメモリチップ
が搭載可能である。この記憶容量が最も大きいフラッシ
ュメモリチップのチップサイズは例えば9ｍｍ×15ｍｍ
である。上記チップ搭載領域57には、上記３種類のＮＡ
ＮＤ型フラッシュメモリチップのうち次に記憶容量が大
きい、例えば265Ｍビットのフラッシュメモリチップが
搭載可能である。この記憶容量が次に大きいフラッシュ
メモリチップのチップサイズは例えば9ｍｍ×10ｍｍで
ある。上記チップ搭載領域58には上記３種類のＮＡＮＤ
型フラッシュメモリチップのうち記憶容量が最も小さ
い、例えば128Ｍビットのフラッシュメモリチップが搭
載可能である。この記憶容量が最も小さいフラッシュメ
モリチップのチップサイズは例えば7ｍｍ×9ｍｍであ
る。
【００６９】上記第１、第２及び第３のグループの複数
の導電パッド52-1〜52-5、53-1〜53-4、54-1〜54-4と１
個の導電パッド55は、３箇所のチップ搭載領域56、57、
58の第１の辺に沿うように２組が左右両側で対象に配列
され、この第１の辺と並行する第２の辺に沿うように残
り２組が左右両側で対象に配列されている。
【００７０】第１のグループの４組の複数の導電パッド
52-1〜52-5は、最も大きな面積を持つチップ搭載領域56
に搭載可能なチップサイズの大きなフラッシュメモリチ
ップ上の導電パッドと接続される。
【００７１】第２のグループの４組の複数の導電パッド
53-1〜53-4と１個の導電パッド55は、次に大きな面積を
持つチップ搭載領域57に搭載可能なチップサイズが次に
大きなフラッシュメモリチップ上の導電パッドと接続さ
れる。これら４組の複数の導電パッド53-1〜53-4は、第
１のグループの導電パッドと同様に、チップ搭載領域57
の第１及び第２の辺の左右両側で対称となるように配列
されている。
【００７２】第３のグループの４組の複数の導電パッド
54-1〜54-4と１個の導電パッド55は、最も小さな面積を
持つチップ搭載領域58に搭載されるチップサイズが最も
小さなフラッシュメモリチップ上の導電パッドと接続さ
れる。これら４組の複数の導電パッド54-1〜54-4も、第
１のグループの導電パッドと同様に、チップ搭載領域58
の第１及び第２の辺の左右両側で対称となるように配列
されている。
【００７３】また、各組の４個の各導電パッド55は、対
応する組の導電パッド54-4と隣接するように配置され
る。
【００７４】すなわち、上記第１、第２及び第３のグル
ープの複数の導電パッド52-1〜52-5、53-1〜53-4、54-1
〜54-4と１個の導電パッド55は、半導体チップ搭載基板
51の３箇所のチップ搭載領域56、57、58に搭載可能なチ
ップサイズが異なる３種類のフラッシュメモリチップ上
のパッド配列に対応するようにパッド数および配置が決
定されている。従って、上記第１、第２及び第３のグル
ープの複数の導電パッド52-1〜52-5、53-1〜53-4、54-1
〜54-4と１個の導電パッド55の総数は、搭載可能な３種
類のフラッシュメモリチップのうちの任意の１つのフラ
ッシュメモリチップ上のパッドの総数よりも多い。な
お、上記４組の各１個の導電パッド55は、２箇所のチッ
プ搭載領域57、58に搭載可能なチップサイズが異なる２
種類のフラッシュメモリチップで共通に使用される。こ
の場合、３種類の各フラッシュメモリチップに接続され
る半導体チップ搭載基板51上の導電パッドはそれぞれ１
０個である。
【００７５】さらに、上記第１、第２及び第３のグルー
プの複数の導電パッド52-1〜52-5、53-1〜53-4、54-1〜
54-4と１個の導電パッド55は、チップ搭載領域56、57、
58に搭載可能な３種類のフラッシュメモリチップ上の同
一機能を有するパッドに対応する複数組の導電パッドを
含んでいる。そして、同一機能を有する各組内の導電パ
ッド同士は、チップ搭載面に形成された複数のパッド間
配線59により相互に接続される。すなわち、各グループ
の各４組の導電パッドにおいて、各４個の導電パッド52
-1〜52-4のそれぞれ、各４個の導電パッド53-1〜53-4の
それぞれ及び各４個の導電パッド54-1〜54-4のそれぞれ
が、各パッド間配線59により相互に接続されている。ま
た、第１のグループの導電パッド52-5と第２及び第３の
グループの導電パッド55とが、各パッド間配線59により
相互に接続されている。
【００７６】これら複数の配線59は、半導体チップ搭載
基板51の周辺部に配置形成されて半導体チップ搭載基板
51の表裏両面を貫通する複数のスルーホール導電体60を
介して、半導体チップ搭載基板51の裏面に形成された図
１中の配線20と同様の複数の導電層である複数の外部接
続端子群のうち対応するものに接続されている。
【００７７】これら複数のスルーホール導電体60は、上
記第１、第２及び第３のグループの複数の導電パッドに
対応して60-1〜60-5の５個を１組として４組設けられて
おり、各組のそれぞれ５個のスルーホール導電体60-1〜
60-5のそれぞれは、対応する組の第１、第２及び第３の
グループの複数の導電パッド52-1〜52-5、53-1〜53-4、
55、54-1〜54-4、55のそれぞれと接続されている。つま
り、それぞれ４組の導電パッド52-1〜52-5、53-1〜53-
4、54-1〜54-4、55とスルーホール導電体60-1〜60-5
は、それぞれ対応するものが複数の各パッド間配線37に
より相互に接続されている。
【００７８】ここで、複数のグループの複数の導電パッ
ドのうちそれぞれ４個の導電パッド52-1〜52-4、53-1〜
53-4、54-1〜54-4の配列状態は複数のグループ間で同じ
である。
【００７９】上記４組のスルーホール導電体60-1〜60-5
のうち半導体チップ搭載基板51の中央に配置されたそれ
ぞれ４個のスルーホール導電体60-5は、チップ搭載領域
56、57、58に搭載可能な半導体チップに対して電源電位
(VCC)または接地電位(VSS)を供給するためのものであ
る。また、これら各スルーホール導電体60-1〜60-5に接
続されたパッド間配線59は、配線抵抗をできるだけ低く
するために、各スルーホール導電体60-1〜60-5から対応
する第１、第２及び第３のグループの各導電パッドに至
る経路の途中で各グループの導電パッド毎に、すなわち
各チップ搭載領域毎に分岐されている。
【００８０】上記第１、第２及び第３のグループの複数
の導電パッド、複数の配線59及び基板裏面の複数の外部
接続端子群などはそれぞれ、半導体チップ搭載基板51を
構成する絶縁基板の両面に銅箔を接着し、これをパター
ニングした後にＡｕメッキ等を施すことにより形成され
る。また、通常、半導体チップ搭載基板51の両面には、
配線59などを保護するためのレジスト膜が塗布形成され
る。
【００８１】図１２は、図１１に示す半導体チップ搭載
基板51の半導体チップ搭載面上に形成されるレジスト膜
61のパターン形状の一例を示している。このレジスト膜
61は絶縁性であるため、図１１に示す半導体チップ搭載
基板51上に全面形成すると、半導体チップ搭載基板51上
の複数の導電パッドと半導体チップ搭載基板51上に搭載
されるフラッシュメモリチップ上の複数の導電パッドと
を電気的に相互に接続することができなくなる。
【００８２】そこで、図１２に示すように、導電パッド
52-1〜52-5、53-1〜53-5、54-1〜54-5、55の形成位置に
は、レジストが塗布されていない複数の開口部62が設け
られる。この複数の開口部62のいくつかは半導体チップ
搭載基板51上の１個の導電パッドのみに対応して形成さ
れ、別のいくつかは半導体チップ搭載基板51上の複数個
の導電パッドに対応して形成されている。これら複数の
開口部62のうち、面積が最も小さいものは例えば0.5ｍ
ｍ×0.35ｍｍ＝0.175ｍｍ2 であり、面積が最も大きい
ものは例えば2.13ｍｍ×0.35ｍｍ＝0.7455ｍｍ2 であ
る。
【００８３】そして、半導体チップ搭載基板51の３箇所
のチップ搭載領域56、57、58には、先の図２（ｂ）また
は図３（ｂ）に示す場合と同様に、ペーストやフィルム
などからなる接着材21を介して、半導体チップ22すなわ
ちフラッシュメモリチップがダイボンディングにより搭
載され、半導体チップ搭載基板51上及び半導体チップ22
上の導電パッド相互がボンディングワイヤ24により接続
され、さらに、半導体チップ搭載基板51のチップ搭載面
が絶縁樹脂25により封止され、半導体装置が完成する。
【００８４】図１３は、半導体チップ搭載基板51のチッ
プ搭載領域56上に最もチップサイズの大きな半導体チッ
プ22を搭載し、半導体チップ搭載基板51の４組の導電パ
ッド52-1〜52-5と、半導体チップ22上の対応する４組の
導電パッド23-1〜23-5とをボンディングワイヤ24より接
続した状態を示している。同様に、図１４は、半導体チ
ップ搭載基板51のチップ搭載領域57上に、次にチップサ
イズの大きな半導体チップ22を搭載し、半導体チップ搭
載基板51の４組の導電パッド53-1〜53-4、55と、半導体
チップ22上の対応する４組の導電パッド23-1〜23-5とを
ボンディングワイヤ24より接続した状態を示している。
さらに、図１５は、半導体チップ搭載基板51のチップ搭
載領域58上に、最もチップサイズが小さい半導体チップ
22を搭載し、半導体チップ搭載基板51の４組の導電パッ
ド54-1〜54-4、55と、半導体チップ22上の対応する４組
の導電パッド23-1〜23-5とをボンディングワイヤ24より
接続した状態を示している。ボンディングワイヤ24より
接続の終了後に、チップ搭載面が絶縁樹脂25により封止
される。
【００８５】ここで、図１１に示す半導体チップ搭載基
板51の３箇所のチップ搭載領域56、57、58のうち面積が
最も大きいチップ搭載領域56上にフラッシュメモリチッ
プを搭載した場合、図１２中に示すレジスト膜61に形成
された複数の開口部62のうちの一部の開口部62を覆うよ
うにフラッシュメモリチップが搭載されることになる。
【００８６】図１６は、図１１に示す半導体チップ搭載
基板51上のチップ搭載領域56上に接着材21を介して半導
体チップ22を搭載し、その後、封止用の絶縁樹脂25を形
成する際の断面構造を示している。
【００８７】上記のように、面積が最も大きいチップ搭
載領域56上にチップサイズが大きな半導体チップ22を搭
載し、その後、樹脂封止を行なう際に、半導体チップ22
の下部にレジスト膜61の開口部62が位置していると、封
止樹脂が移動する際の圧力により開口部62のエッジで半
導体チップ22にクラックが発生する恐れがある。なお、
半導体チップ22の厚さは例えば250μｍ以下であり、レ
ジスト膜61の厚さは例えば20μｍ以上であるとする。
【００８８】このような状況において、本発明者等は種
々の検証を行った結果、半導体チップ22の下部に位置し
ているレジスト膜61の開口部62の面積を１ｍｍ2 以下と
すれば、半導体チップ22にはクラックが発生しないこと
を見出した。図１２に示すレジスト膜61の複数の開口部
62のうちの最大の面積は0.7455ｍｍ2 にされているの
で、このような半導体チップ搭載基板51上に半導体チッ
プ22を搭載し、樹脂封止を行って絶縁樹脂25を形成して
も、半導体チップ22にはクラックが発生する恐れはな
い。
【００８９】すなわち、この実施形態の半導体装置にお
いても、前述した実施形態と同様の効果が得られる上
に、さらに下部に配線が位置した状態で半導体チップが
搭載されても、基板上の段差の存在により半導体チップ
にクラックが発生することが防止できるという効果が得
られる。
【００９０】
【発明の効果】上述したように本発明によれば、搭載チ
ップの変更に伴う新規な半導体チップ搭載基板の開発設
計を不要化でき、半導体チップ搭載基板の品種の増加を
抑制し、製造コストの上昇を抑制し得る半導体チップ搭
載基板及びそれを用いた半導体装置を提供することがで
きる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体チップ搭
載基板の平面図。
【図２】図１の半導体チップ搭載基板を用いた半導体装
置の平面図及び断面図。
【図３】図１の半導体チップ搭載基板を用いた図２とは
異なる半導体装置の平面図及び断面図。
【図４】本発明の第２の実施形態に係る半導体チップ搭
載基板の平面図。
【図５】本発明の第３の実施形態に係る半導体チップ搭
載基板の半導体チップ搭載面の平面図。
【図６】本発明の第３の実施形態に係る半導体チップ搭
載基板の半導体チップ搭載面の裏面の平面図。
【図７】図５に示す半導体チップ搭載基板の１つのチッ
プ搭載領域上に１種類の半導体チップを搭載した状態を
示す平面図。
【図８】図５に示す半導体チップ搭載基板の１つのチッ
プ搭載領域上に、図７とは異なる種類の半導体チップを
搭載した状態を示す平面図。
【図９】図５及び図６に示す半導体チップ搭載基板を用
いた半導体装置とこの半導体装置を収納するベースカー
ドとを示す断面図。
【図１０】図９に示す半導体装置とベースカードとを組
み立てて構成されるスマートメディアカードの平面図。
【図１１】本発明の第４の実施形態に係る半導体チップ
搭載基板の平面図。
【図１２】図１１に示す半導体チップ搭載基板の半導体
チップ搭載面上に形成されるレジスト膜のパターン形状
の一例を示す平面図。
【図１３】図１１に示す半導体チップ搭載基板の１つの
チップ搭載領域上に１種類の半導体チップを搭載した状
態を示す平面図。
【図１４】図１１に示す半導体チップ搭載基板の１つの
チップ搭載領域上に、図１３とは異なる種類の半導体チ
ップを搭載した状態を示す平面図。
【図１５】図１１に示す半導体チップ搭載基板の１つの
チップ搭載領域上に、図１３及び図１４とは異なる種類
の半導体チップを搭載した状態を示す平面図。
【図１６】図１１に示す半導体チップ搭載基板に樹脂封
止を行なう際の工程の断面図。
【符号の説明】
11…半導体チップ搭載基板、 12…第１のグループの導電パッド、 13…第２のグループの導電パッド、 14…第３のグループの導電パッド、 15、16…チップ搭載領域、 17…パッド間配線、 18…配線、 19…スルーホール導電体、 20…基板裏面の配線、 21…接着材、 22…半導体チップ、 23…半導体チップ上の導電パッド、 24…ボンディングワイヤ、 25…絶縁樹脂、 31…半導体チップ搭載基板、 32…長尺の絶縁基板、 33-1〜33-5…第１のグループの導電パッド、 34-1〜34-5…第２のグループの導電パッド、 35、36…チップ搭載領域、 37…パッド間配線、 38-1〜38-5…スルーホール導電体、 39…外部接続端子群、 40…半導体装置、 41…カード基板、 51…半導体チップ搭載基板、 52-1〜52-5…第１のグループの導電パッド、 53-1〜53-4、55…第２のグループの導電パッド、 54-1〜54-4、55…第３のグループの導電パッド、 56、57、58…チップ搭載領域、 59…パッド間配線、 60-1〜60-5…スルーホール導電体、 61…レジスト膜、 62…レジスト膜の開口部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 和博 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップ搭載面を有し、互いにチッ
    プサイズが異なる複数種類の半導体チップが搭載可能な
    複数のチップ搭載領域が一部領域が重なる状態で上記半
    導体チップ搭載面に設定された絶縁基板と、 前記複数の各チップ搭載領域に搭載可能な半導体チップ
    それぞれに対応して前記絶縁基板上に形成された複数の
    グループの複数の導電パッドとを具備したことを特徴と
    する半導体チップ搭載基板。
  2. 【請求項２】 前記複数のチップ搭載領域には前記複数
    種類の半導体チップとして半導体メモリチップが搭載可
    能であることを特徴とする請求項１記載の半導体チップ
    搭載基板。
  3. 【請求項３】 前記複数のチップ搭載領域には前記複数
    種類の半導体チップとして記憶容量が異なる半導体メモ
    リチップが搭載可能であることを特徴とする請求項１記
    載の半導体チップ搭載基板。
  4. 【請求項４】 前記複数のチップ搭載領域には前記複数
    種類の半導体チップとして同一機能を有しチップサイズ
    が異なる半導体メモリチップが搭載可能であることを特
    徴とする請求項１記載の半導体チップ搭載基板。
  5. 【請求項５】 前記絶縁基板の前記半導体チップ搭載面
    に設けられ、前記絶縁基板上に形成された複数のグルー
    プの複数の導電パッドのうち同一機能を有する複数の導
    電パッド相互をグループ間で電気的に接続する複数の配
    線を具備したことを特徴とする請求項１記載の半導体チ
    ップ搭載基板。
  6. 【請求項６】 前記絶縁基板の前記半導体チップ搭載面
    とは反対の面に設けられた複数の導電層と、 前記絶縁基板の前記半導体チップ搭載面及びその反対面
    を貫通するように設けられ、前記複数の配線と上記複数
    の導電層のうち対応するもの同士を電気的に接続する複
    数のスルーホール導電体とを具備したことを特徴とする
    請求項５記載の半導体チップ搭載基板。
  7. 【請求項７】 前記複数の配線のうち電源電位もしくは
    接地電位を伝達する各配線は、前記複数のスルーホール
    導電体から前記複数の導電パッドに至る経路の途中で各
    チップ搭載領域毎に分岐されていることを特徴とする請
    求項６記載の半導体チップ搭載基板。
  8. 【請求項８】 前記複数のグループの複数の導電パッド
    のうち少なくとも４個の導電パッドの配列状態が複数の
    グループ間で同じであることを特徴とする請求項１記載
    の半導体チップ搭載基板。
  9. 【請求項９】 前記複数の配線を覆いかつ前記複数のグ
    ループの複数の導電パッドが露出する複数の開口部を有
    するように前記絶縁基板の前記半導体チップ搭載面に設
    けられたレジスト膜を具備したことを特徴とする請求項
    ５記載の半導体チップ搭載基板。
  10. 【請求項１０】 前記レジスト膜の厚さが20μｍ以上で
    あり、前記レジスト膜の前記複数の各開口部の開口面積
    が１ｍｍ2 以下であることを特徴とする請求項９記載の
    半導体チップ搭載基板。
  11. 【請求項１１】 半導体チップ搭載面を有し、複数のチ
    ップ搭載領域が一部領域が重なる状態で上記半導体チッ
    プ搭載面に設定された絶縁基板と、 前記複数の各チップ搭載領域に搭載可能な半導体チップ
    それぞれに対応して前記絶縁基板上に形成された複数の
    グループの複数の導電パッドと、 前記複数のチップ搭載領域のいずれか１つのチップ搭載
    領域に搭載され、上面に複数の導電パッドが設けられた
    半導体チップと、 前記半導体チップの上面に設けられた複数の導電パッド
    と、前記絶縁基板上に形成された複数のグループの複数
    の導電パッドのうち前記チップ搭載領域に搭載された半
    導体チップに対応したグループの前記複数の導電パッド
    とを電気的に接続する複数のボンディングワイヤとを具
    備したことを特徴とする半導体装置。
  12. 【請求項１２】 少なくとも前記半導体チップ及び複数
    のボンディングワイヤを覆うように設けられた封止用樹
    脂を具備したことを特徴とする請求項１１記載の半導体
    装置。
  13. 【請求項１３】 前記半導体チップが半導体メモリチッ
    プであることを特徴とする請求項１１記載の半導体装
    置。
  14. 【請求項１４】 前記複数のチップ搭載領域に搭載可能
    な前記複数種類の半導体チップが、記憶容量が異なる半
    導体メモリチップであることを特徴とする請求項１１記
    載の半導体装置。
  15. 【請求項１５】 前記複数のチップ搭載領域に搭載可能
    な前記複数種類の半導体チップが、同一機能を有しサイ
    ズが異なる半導体メモリチップであることを特徴とする
    請求項１１記載の半導体装置。
  16. 【請求項１６】 前記絶縁基板上に形成された複数のグ
    ループの複数の導電パッドのうち同一機能を有する複数
    の導電パッド相互をグループ間で電気的に接続する前記
    絶縁基板の前記半導体チップ搭載面に設けられた複数の
    配線を具備したことを特徴とする請求項１１記載の半導
    体装置。
  17. 【請求項１７】 前記絶縁基板の前記半導体チップ搭載
    面とは反対の面に設けられた複数の導電層と、 前記複数の配線と上記複数の導電層のうち対応するもの
    同士を電気的に接続する前記絶縁基板の前記半導体チッ
    プ搭載面及びその反対面を貫通するように設けられた複
    数のスルーホール導電体とを具備したことを特徴とする
    請求項１６記載の半導体装置。
  18. 【請求項１８】 前記複数の配線のうち電源電位もしく
    は接地電位を伝達する各配線は、前記複数のスルーホー
    ル導電体から前記複数の導電パッドに至る経路の途中で
    各チップ搭載領域毎に分岐されていることを特徴とする
    請求項１７記載の半導体装置。
  19. 【請求項１９】 前記複数のグループの複数の導電パッ
    ドのうち少なくとも４個の導電パッドの配列状態が複数
    のグループ間で同じであることを特徴とする請求項１１
    記載の半導体装置。
  20. 【請求項２０】 前記複数の配線を覆いかつ前記絶縁基
    板上に形成された前記複数のグループの複数の導電パッ
    ドが露出する複数の開口部を有するように前記絶縁基板
    の前記半導体チップ搭載面に設けられたレジスト膜を具
    備したことを特徴とする請求項１６記載の半導体装置。
  21. 【請求項２１】 前記半導体チップの厚さが250μｍ以
    下、前記レジスト膜の厚さが20μｍ以上であり、前記レ
    ジスト膜の前記複数の各開口部の開口面積が１ｍｍ2 以
    下であることを特徴とする請求項１１記載の半導体装
    置。
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