JP5165404B2 - 半導体装置と半導体装置の製造方法及びテスト方法 - Google Patents
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Description
(1)CPUを「リセットホールド」状態にする。
(2)ASERAMにデータを書き込む。
(3)「HUDIブート」を実行する。
(4)内部RAMにメモリテストプログラム書き込む。
(5)メモリテストプログラムが正常に書き込まれた事を確認する。
(6)メモリテストプログラムを起動する。
(7)メモリテスト終了を待って結果を確認する。
ステート(2)(Run-Test/Idle)は、通過点である。特定の命令が存在するときにのみICないのテストロジックがアクティブになる。例えば命令によりセルフテストをアクティブにした場合、このステートになったときにこの命令が実行される。それ以外のときは、テストロジックはアイドル状態となる。
ステート(3)(Select-DR ‐Scan) は、DRの読み書きであり、図下側(TMS=0)で実行、右側(TMS=1)で非実行である。
ステート(8)(Select-IR ‐Scan) は、IRの読み書きであり、図下側(TMS=0)で実行、下側(TMS=1)で非実行であり、上記ステート(1)に戻る。
ステート(4)(Capture-DR) は、読み出しデータの取り込みである。
ステート(9)(Capture-IR)は、読み出しデータの取り込みである。
ステート(5)(Shift-DR)は、読み出し、書き込みデータセットである。
ステート(10)(Shift-IR)は、読み出し、書き込みデータセットである。
ステート(6)(Exit-DR) は、単なる通過点である。
ステート(11)(Exit-IR) は、単なる通過点である。
ステート(7)(Update-DR)は、セットしたデータの書き込みである。
ステート(12)(Update-IR)は、セットしたデータの書き込みである。
特に制限されないが、上記工程(1),(3),(5),(7)は、CPUチップを形成する第1の半導体メーカで実施され、上記工程(2),(4),(6),(8)は、上記第1の半導体メーカとは異なるメモリチップを形成する第2の半導体メーカにて実施されてもよい。また、上記CPUチップを搭載した半導体装置を製造する各工程(1),(3),(5),(7)、上記メモリチップを搭載した半導体装置を製造する各工程(2),(4),(6),(8)は、適宜に複数のメーカが分担して行うようにするものであってもよい。上記工程(9)は、携帯電話装置等を形成するセットメーカにて実施されてもよい。この場合は、上記工程(10)の試験は、上記工程(9)と同じ上記セットメーカにて実施される。
(1)CPUを「リセットホールド」状態にする。
(2)ASERAMにデータを書き込む。
(3)「HUDIブート」を実行する。
(4)内部RAMにメモリテストプログラム書き込む。
(5)メモリテストプログラムが正常に書き込まれた事を確認する。
(6)メモリテストプログラムを起動する。
(7)メモリテスト終了を待って結果を確認する。
12…CPUチップ、13…ベースとなる搭載基板、14…メモリチップ、15…メモリ搭載基板、16p,17p,18p,19p…電極パッド、21,22,23…ハンダボール、24…アンダーフィル樹脂、25…ダミーチップ、26…Auワイヤ、27,28…電極パッド、30…モールド樹脂、31…表面配線、32…ビアホール、33…第2層配線、
CPU…中央処理装置(マイクロプロセッサ)、MIF…メモリインターフェイス回路、ICE…インサーキットエミュレータ、SiP1〜SiPn,POP1〜PoPn…半導体装置(被テストデバイス)、CKG…クロック生成回路、TST1〜TSTn…テスト回路、FSM…フラッシュメモリ。
Claims (28)
- 第1メモリ回路を有する第1半導体装置を形成する第1工程と、
上記第1半導体装置の電気的試験を行い良品を選別する第2工程と、
プログラムに従った信号処理を行う信号処理回路と第2メモリ回路を有する第2半導体装置を形成する第3工程と、
上記第2半導体装置の上記信号処理回路及び第2メモリ回路の電気的試験を行い良品を選別する第4工程と、
上記第2工程で選別された上記第1半導体装置と上記第4工程で選別された上記第2半導体装置とを一体的に構成し、それぞれの対応する端子同士を接続する第5工程と、
上記第5工程で一体的に構成された上記半導体装置を試験用基板に搭載して電気的に試験して上記半導体装置の良否判定する第6工程とを有し、
上記第6工程は、
上記試験用基板には、上記半導体装置の実動作に相当したクロック信号を上記複数の半導体装置に共通に供給する発振回路が設けられており、
テスト装置から上記第2半導体装置の第2メモリ回路に上記第1半導体装置の第1メモリ回路の動作試験を行うテストプログラムを書き込む第1動作と、
上記第2半導体装置の上記信号処理回路により、上記クロック信号に対応して上記第2メモリ回路に書き込まれたテストプログラムに従って上記第1半導体装置の第1メモリ回路の動作試験を行う第2動作と、
上記第2動作での良否判定結果を上記テスト装置に出力させる第3動作とを有し、 上記第2メモリ回路は、スタティック型RAMである半導体装置の製造方法。 - 請求項1において、
上記第1工程は、
複数の第1メモリ回路を第1ウェハ上に形成する第1−1工程を有し、
上記第2工程は、
上記第1ウェハ上に形成された複数のメモリ回路のそれぞれを電気的に試験して良否判定する第2−1工程と、
上記第1ウェハ上に形成された第1メモリ回路を個々の第1半導体チップに分割し、上記第2−1工程での判定結果で良品とされた第1半導体チップを選別する第2−2工程とを有し、
上記第3工程は、
第2メモリ回路と、プログラムに従った信号処理を行う信号処理回路とを含む複数の半導体回路を第2ウェハ上に形成する第3−1工程を有し、
上記第4工程は、
上記第2ウェハ上に形成された複数の半導体回路のそれぞれを電気的に試験して良否判定する第4−1工程と、
上記第2ウェハ上に形成された半導体回路を個々の第2半導体チップに分割し、上記第4−1工程での判定結果で良品とされた第2半導体チップを選別する第4−2工程とを有し、
上記第5工程は、
上記第2−2工程で良品と選別された第1半導体チップと上記第4−2工程で良品と選別された第2半導体チップとを共通基板に搭載して1つのパッケージの半導体装置として一体的に構成する第5−1工程を有する、
半導体装置の製造方法。 - 請求項2において、
上記第2半導体チップは、自己診断回路を内蔵し、
上記第6工程の第1動作は、
上記第2半導体チップをリセットホールド状態にし、上記テスト装置から上記自己診断回路に設けられたメモリ回路にテストプログラムの入力を可能とするプログラムの書き込みを行う第1ステップと、
上記プログラムに従って上記テストプログラムを上記第2メモリ回路に書き込む第2ステップとを有する半導体装置の製造方法。 - 請求項2において、
上記第6工程で用いられる上記試験用基板は、複数の半導体装置が搭載可能な複数のソケットを有し、
上記発振回路で形成されたクロックは、上記複数のソケットに装着された半導体装置に共通に供給される半導体装置の製造方法。 - 請求項3において、
上記第2半導体チップは、JTAG準拠のユーザーデバッグインターフェイス回路を有しており、
上記第6工程において、上記ユーザーデバッグインターフェイス回路を用いて上記テスト装置と接続され、上記第1動作でのテストプログラムの入力と、上記第3動作での判定結果の出力とを行う半導体装置の製造方法。 - 請求項5において、
上記第5−1工程において、
上記共通基板は、上記第1半導体チップと第2半導体チップの対応する端子同士を接続する内部配線を有し、
上記内部配線は、上記一体的に構成された半導体装置の外部端子には接続されない半導体装置の製造方法。 - 請求項6において、
上記第1半導体チップは、ダイナミック型RAMであり、
上記第2半導体チップは、上記ダイナミック型RAMと直接接続可能なインターフェイス回路を持つマイクロコンピュータである半導体装置の製造方法。 - 請求項1において、
上記第1工程は、
複数の第1メモリ回路を第1ウェハ上に形成する第1−1工程と、
上記第1ウェハ上に形成された複数のメモリ回路のそれぞれを電気的に試験して良否判定する第1−2工程と、
上記第1ウェハ上に形成された第1メモリ回路を個々の第1半導体チップに分割し、上記第1−2工程での判定結果で良品とされた第1半導体チップを選別する第1−3工程と、
上記第1−3工程で良品とされた第1半導体チップに対してハンダボールを外部端子とする上記第1半導体装置として組み立てる第1−4工程とを有し、
上記第2工程は、
上記第1−4工程で組み立てられた上記第1半導体装置の上記第1メモリ回路を含んだ電気的試験を行い良品を選別する第2−1工程を有し、
上記第3工程は、
第2メモリ回路と、プログラムに従った信号処理を行う信号処理回路とを含む複数の半導体回路を第2ウェハ上に形成する第3−1工程と、
上記第2ウェハ上に形成された上記複数の半導体回路のそれぞれを電気的に試験して良否判定する第3−2工程と、
上記第2ウェハ上に形成された上記複数の半導体回路を個々の第2半導体チップに分割し、上記第3−2工程での判定結果で良品とされた第2半導体チップを選別する第3−3工程と、
上記第1半導体装置のハンダボールに対応した接続電極を有する搭載基板に、上記第3−3工程で良品とされた第2半導体チップを搭載して上記第2半導体装置として組み立てる第3−4工程とを有し、
上記第4工程は、
上記第3−4工程で組み立てられた上記第2半導体装置の上記第2メモリ回路を含んだ電気的試験を行い良品を選別する第4−1工程を有し、
上記第5工程は、
上記第2−1工程で良品と選別された第1半導体装置のハンダボールを、上記第4−1工程で良品と選別された第2半導体装置の上記対応する接続電極に接続させて1つの半導体装置として一体的に組み立てる第5−1工程を有する、
半導体装置の製造方法。 - 請求項8において、
上記第2半導体装置は、自己診断回路を内蔵し、
上記第6工程の第1動作は、
上記第2半導体チップをリセットホールド状態にし、上記テスト装置から上記自己診断回路に設けられたメモリ回路にテストプログラムの入力を可能とするプログラムの書き込みを行う第1ステップと、
上記プログラムに従って上記テストプログラムを上記第2メモリ回路に書き込む第2ステップとを有する半導体装置の製造方法。 - 請求項9において、
上記第6工程で用いられる上記試験用基板は、複数の半導体装置が搭載可能な複数のソケットを有し、
上記発振回路で形成されたクロックは、上記複数のソケットに装着された半導体装置に共通に供給される半導体装置の製造方法。 - 請求項10において、
上記第2半導体装置は、JTAG準拠のユーザーデバッグインターフェイス回路を有しており、
上記第6工程において、上記ユーザーデバッグインターフェイス回路を用いて上記テスト装置と接続され、上記第1動作でのテストプログラムの入力と、上記第3動作での判定結果の出力とを行う半導体装置の製造方法。 - 第1半導体装置及び第2半導体装置とが一体的に構成されて、対応する端子同士を相互に接続する接続手段を有する半導体装置のテスト方法であって、
上記第1半導体装置は、第1メモリ回路を有し、
上記第2半導体装置は、第2メモリ回路、プログラムに従った信号処理動作を行う信号処理回路、上記第1メモリ回路との接続が可能なインターフェイス回路及びユーザーデバッグ用インターフェイス回路を有し、
上記半導体装置の実動作に相当するクロック信号を形成する発振回路を有する試験用基板に、上記半導体装置を搭載して上記クロック信号を供給し、
テスト装置から上記第2半導体装置の第2メモリ回路に上記ユーザーデバッグ用インターフェイス回路を通して上記第1メモリ回路の動作試験を行うテストプログラムを書き込む第1動作と、
上記信号処理回路において、上記クロック信号に対応して上記書き込まれたテストプログラムに従って上記第1メモリ回路の動作試験を行う第2動作と、
上記第2動作での良否判定結果を上記テスト装置に出力させる第3動作とを有し、
上記第2メモリ回路は、スタティック型RAMである半導体装置のテスト方法。 - 請求項12において、
上記第1半導体装置は、第1半導体チップであり、
上記第2半導体装置は、第2半導体チップであり、
上記第1半導体チップと第2半導体チップとは、共通基板に形成された上記接続手段としての内部配線を通して上記対応する端子同士が相互に接続され、一体的にパッケージされて上記半導体装置が構成される半導体装置のテスト方法。 - 請求項13において、
上記第2半導体チップは、自己診断回路を内蔵し、
上記第1動作は、
上記第2半導体チップをリセットホールド状態にし、上記テスト装置から上記自己診断回路に設けられたメモリ回路にテストプログラムの入力を可能とするプログラムの書き込みを行う第1ステップと、
上記プログラムに従って上記テストプログラムを上記第2メモリ回路に書き込む第2ステップとを有する半導体装置のテスト方法。 - 請求項14において、
上記試験用基板は、複数の上記半導体装置が搭載可能な複数のソケットを有し、1つの発振回路で形成されたクロックは上記複数のソケットにそれぞれ装着された上記半導体装置に共通に供給され、
上記第1動作では、上記複数の半導体装置に対してパラレルにテストプログラムが書き込まれ、
上記第3動作では、テスト装置と1つの半導体装置との間で順次に良否判定結果の出力が行われる半導体装置のテスト方法。 - 請求項15において、
上記ユーザーデバッグ用インターフェイス回路は、JTAG準拠のインターフェイス回路であり、
上記第1動作でのテストプログラムの入力時と、上記第3動作での上記良否判定結果の出力時に用いられるクロックは、上記第2動作でのクロック信号とは異なり、周波数が低くされる半導体装置のテスト方法。 - 請求項16において、
上記共通基板の上記第1半導体チップと第2半導体チップの対応する端子同士を接続する内部配線は、上記パッケージにより一体的に構成された半導体装置の外部端子には接続されない半導体装置のテスト方法。 - 請求項17において、
上記第1半導体チップは、ダイナミック型RAMであり、
上記第2半導体チップは、上記ダイナミック型RAMと直接接続可能なインターフェイス回路を持つマイクロコンピュータである半導体装置のテスト方法。 - 請求項12において、
上記第1半導体装置は、上記第1メモリ回路を有する第1半導体チップと、かかる第1半導体チップが搭載され外部端子がハンダボールで構成された第1搭載基板とを有し、
上記第2半導体装置は、上記第2メモリ回路、信号処理回路、インターフェイス回路及びユーザーデバッグ用インターフェイス回路を有する第2半導体チップと、かかる第2半導体チップが面付けされ、上記第1半導体装置のハンダボールに対応した接続電極と、かかる接続電極を介して上記インターフェイス回路の対応する電極同士と接続する接続手段としての内部配線を有する第2搭載基板とを有し、
上記第1半導体装置のハンダボールを、上記第2半導体装置の上記対応する接続電極に接続させて1つの半導体装置として一体的に組み立てられる半導体装置のテスト方法。 - 請求項19において、
上記第2半導体チップは、自己診断回路を内蔵し、
上記第1動作は、
上記第2半導体チップをリセットホールド状態にし、上記テスト装置から上記自己診断回路に設けられたメモリ回路にテストプログラムの入力を可能とするプログラムの書き込みを行う第1ステップと、
上記プログラムに従って上記テストプログラムを上記第2メモリ回路に書き込む第2ステップとを有する半導体装置のテスト方法。 - 請求項20において、
上記試験用基板は、複数の上記半導体装置が搭載可能な複数のソケットを有し、1つの発振回路で形成されたクロックは上記複数のソケットにそれぞれ装着された上記半導体装置に共通に供給され、
上記第1動作では、上記複数の半導体装置に対してパラレルにテストプログラムが書き込まれ、
上記第3動作では、テスト装置と1つの半導体装置との間で順次に良否判定結果の出力が行われる半導体装置のテスト方法。 - 請求項21において、
上記ユーザーデバッグ用インターフェイス回路は、JTAG準拠のインターフェイス回路であり、
上記第1動作でのテストプログラムの入力時と、上記第3動作での上記良否判定結果の出力時に用いられるクロックは、上記第2動作でのクロック信号とは異なり、周波数が低くされる半導体装置のテスト方法。 - 請求項22において、
上記第2搭載基板の上記第1半導体チップと第2半導体チップの対応する端子同士を接続する内部配線は、上記一体的に構成された半導体装置の外部端子には接続されない半導体装置のテスト法。 - 第1半導体装置及び第2半導体装置の対応する端子同士を相互に接続されて一体的に構成され、
上記第1半導体装置は、第1メモリ回路を有し、
上記第2半導体装置は、第2メモリ回路、プログラムに従った信号処理動作を行う信号処理回路、上記第1メモリ回路との接続が可能なインターフェイス回路及びユーザーデバッグ用インターフェイス回路を有し、
上記ユーザーデバッグ用インターフェイス回路を用いて上記第2メモリ回路に上記第1メモリ回路のメモリテストプログラムの格納が可能にされ、
外部端子は、上記第1半導体装置の第1メモリ回路を直接にアクセスする外部端子を有さない半導体装置。 - 請求項24において、
上記第1半導体装置は、第1半導体チップであり、
上記第2半導体装置は、第2半導体チップであり、
上記第1半導体チップと第2半導体チップとは、上記対応する端子同士を相互に接続する内部配線を有する共通基板に搭載されて一体的にパッケージされる半導体装置。 - 請求項25において、
上記ユーザーデバッグ用インターフェイス回路は、JTAG準拠のインターフェイス回路である半導体装置。 - 請求項24において、
上記第1半導体装置は、上記第1メモリ回路を有する第1半導体チップと、かかる第1半導体チップが搭載され外部端子がハンダボールで構成された第1搭載基板とを有し、
上記第2半導体装置は、上記第2メモリ回路、信号処理回路、インターフェイス回路及びユーザーデバッグ用インターフェイス回路を有する第1半導体チップと、かかる第1半導体チップが面付けされ、上記第1半導体装置のハンダボールに対応した接続電極と、かかる接続電極を介して上記インターフェイス回路の対応する電極同士と接続する接続手段としての内部配線を有する第2搭載基板とを有し、
上記第1半導体装置のハンダボールを、上記第2半導体装置の上記対応する接続電極に接続させて1つの半導体装置として一体的に組み立てられる半導体装置。 - 請求項27において、
上記ユーザーデバッグ用インターフェイス回路は、JTAG準拠のインターフェイス回路である半導体装置。
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