KR100813621B1 - 적층형 반도체 소자 패키지 - Google Patents

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Abstract

본 발명은 적층형 반도체 소자 패키지를 제공한다. 이 반도체 소자 패키지는 제 1 및 제 2 반도체 소자 패키지, 및 제 1 및 제 2 반도체 소자 패키지 사이에 제공되고, 제 1 면 및 제 2 면을 갖는 인터포저를 포함한다. 제 1 및 제 2 반도체 소자 패키지는 각각 인터포저의 제 1 면 및 제 2 면 상에 랜드 그리드 어레이 방식으로 실장되며, 제 1 및 제 2 반도체 소자 패키지는 서로 미러 구조이거나 또는 인터포저에 의해 서로 미러 구조가 되는 것을 특징으로 한다.
Figure R1020060097468
패키지, 적층형, 랜드 그리드 어레이, 미러 구조, 인터포저

Description

적층형 반도체 소자 패키지{Stacked Semiconductor Device Package}
도 1은 본 발명의 실시예에 따른 반도체 소자 패키지를 설명하기 위한 단면도;
도 2는 본 발명의 실시예에 따른 적층형 반도체 소자 패키지를 설명하기 위한 단면도;
도 3a는 본 발명의 다른 실시예에 따른 적층형 반도체 소자 패키지를 설명하기 위한 단면도이고, 도 3b는 도 3a의 적층형 반도체 소자 패키지를 시스템 보드에 실장하는 것을 설명하기 위한 사시도.
*도면의 주요 부분에 대한 부호의 설명*
110a, 110a', 110b, 110b', 110c, 110c', 110d, 110d' : 반도체 칩
112a, 112a', 112b, 112b', 112c, 112c', 112d, 112d' : 본딩 패드
120, 120' : 인쇄 회로 기판
122, 122' : 상부면 절연막 패턴
124, 124' : 본딩 전극
126, 126' : 하부면 절연막 패턴
128, 128' : 접합 전극
130a, 130a', 130b, 130b', 130c, 130c', 130d, 130d' : 본딩 와이어
140, 140' : 몰딩 물질
150 : 프리-솔더
160 : 리드 프레임 형태의 인터포저
170 : 기판 형태의 인터포저
170e : 접속 전극
172 : 제 1 면 및 제 2 면 절연막 패턴
174 : 솔더 랜드
200 : 시스템 보드
202 : 접속 단자
205 : 접합 수단
본 발명은 반도체 소자 패키지에 관한 것으로, 더 구체적으로 적층형 반도체 소자 패키지에 관한 것이다.
반도체 산업에 있어서 기술 개발의 주요한 추세 중의 하나는 반도체 소자의 크기를 축소하는 것이다. 반도체 소자 패키지(package) 분야에서 있어서도 소형 컴퓨터 및 휴대용 전자기기 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀(pin)을 구현할 수 있는 파인 피치 볼 그리드 어레이(Fine pitch Ball Grid Array : FBGA) 패키지 또는 칩 스케일 패키지(Chip Scale Package : CSP) 등의 반 도체 소자 패키지가 개발되고 있다.
현재 개발되고 있는 파인 피치 볼 그리드 어레이 패키지 또는 칩 스케일 패키지 등과 같은 새로운 반도체 소자 패키지는 소형화 및 경량화 등의 물리적 이점이 있다. 반면에, 새로운 반도체 소자 패키지는 종래의 플라스틱 패키지(plastic package)와 대등한 신뢰성을 확보하지 못하고 있으며, 생산 과정에서 소요되는 원부자재 및 공정의 단가가 높아 가격 경쟁력이 떨어지는 단점이 있다. 특히, 현재 칩 스케일 패키지의 대표적인 종류인 소위 마이크로 볼 그리드 어레이(micro BGA : μBGA) 패키지는 파인 피치 볼 그리드 어레이 또는 칩 스케일 패키지에 비하여 나은 특성이 있기는 하지만, 역시 신뢰도 및 가격 경쟁력이 떨어지는 단점이 있다.
이러한 단점들을 극복하기 위해 개발된 패키지의 한 종류로 반도체 칩의 본딩 패드(bonding pad)의 재배치(redistribution 또는 재배선(rerouting))를 이용하는 소위 웨이퍼 레벨 칩 스케일 패키지(Wafer Level CSP : WL-CSP)가 있다. 웨이퍼 레벨 칩 스케일 패키지는 반도체 소자 제조 공정(FABrication : FAB)에서 직접 반도체 기판 위의 본딩 패드를 보다 큰 크기의 다른 패드로 재배치한 후, 그 위로 솔더 볼(solder ball)과 같은 외부 접속 단자를 형성하는 것을 그 구조적 특징으로 한다.
반도체 소자가 점차 고집적화됨에 따라, 반도체 소자의 크기(또는 넓이)를 축소하는 것은 한계가 있다. 이러한 고집적화에 부응하기 위한 적층형 반도체 소자 패키지가 개발되고 있다. 하지만, 앞서 설명한 솔더 볼과 같은 외부 접속 단자를 사용하는 반도체 소자 패키지를 적층하기 위한 추가적인 접속용 단자가 인쇄 회로 기판(Printed Circuit Board : PCB)의 외곽에 제공되기 때문에, 반도체 소자 패키지의 크기(또는 넓이)가 확대되는 것이 불가피하다. 또한, 적층된 반도체 소자 패키지들 사이에는 솔더 볼과 같은 외부 접속 단자에 의한 최소한의 거리가 존재하기 때문에, 외부에서 가해지는 물리적 충격(push or striking)에 취약한 구조적 문제점이 있다. 또한, 리드 프레임(lead frame)을 사용하는 반도체 소자 패키지의 경우에는 적층된 반도체 소자 패키지들을 서로 전기적으로 연결하거나, 시스템 보드(system board)에 실장하기 위한 리드(lead)를 필요로 한다. 이에 따라, 적층된 반도체 소자 패키지의 전체 두께(또는 높이)를 줄이는 데 한계가 있어, 낮은 프로파일을 갖는 적층형 반도체 소자 패키지를 구현하기 어려운 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 외부에서 가해지는 물리적 충격을 강한 적층형 반도체 소자 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 크기 및 두께를 감소시킬 수 있는 적층형 반도체 소자 패키지를 제공하는 데 있다.
상기한 기술적 과제들을 달성하기 위하여, 본 발명은 적층형 반도체 소자 패키지를 제공한다. 이 반도체 소자 패키지는 제 1 및 제 2 반도체 소자 패키지, 및 제 1 및 제 2 반도체 소자 패키지 사이에 제공되고, 제 1 면 및 제 2 면을 갖는 인터포저를 포함할 수 있다. 제 1 및 제 2 반도체 소자 패키지는 각각 인터포저의 제 1 면 및 제 2 면 상에 랜드 그리드 어레이 방식으로 실장되며, 제 1 및 제 2 반도 체 소자 패키지는 서로 미러 구조이거나 또는 인터포저에 의해 서로 미러 구조가 되는 것을 특징으로 할 수 있다.
제 1 및 제 2 반도체 소자 패키지는 본딩 패드들을 갖는 반도체 칩, 상부면에는 반도체 칩이 실장되는 영역 및 본딩 패드들에 대응되는 본딩 전극들을 갖고, 하부면에는 접합 전극들을 갖는 인쇄 회로 기판, 본딩 전극들과 그에 대응되는 본딩 패드들을 전기적으로 연결하는 본딩 와이어들, 및 인쇄 회로 기판의 상부면, 반도체 칩 및 본딩 와이어들을 봉지하는 몰딩 물질을 포함할 수 있다.
반도체 칩 상에 적층되고, 각각의 본딩 패드들을 갖는 적어도 하나의 추가적인 반도체 칩을 더 포함할 수 있다.
추가적인 반도체 칩의 본딩 패드들은 그에 대응되는 반도체 칩의 본딩 패드들 또는 본딩 전극들 중에서 선택된 하나와 연결될 수 있다.
접합 전극은 프리-솔더를 포함할 수 있다.
몰딩 물질은 에폭시 몰딩 컴파운드일 수 있다.
인터포저를 매개로 제 1 및 제 2 반도체 소자 패키지가 시스템 보드에 연결될 수 있다.
인터포저는 제 1 면 및 제 2 면에 제 1 및 제 2 반도체 소자 패키지의 접합 전극들과 전기적으로 연결되는 솔더 랜드들을 더 포함할 수 있다.
솔더 랜드는 프리-솔더를 포함할 수 있다.
인터포저는 리드 프레임 형태 또는 기판 형태 중에서 선택된 하나일 수 있다.
인터포저는 리드 프레임 형태이고, 인터포저는 테이프 자동 본딩 형태 또는 걸 윙 형태 중에서 선택된 하나인 말단부를 가질 수 있다.
인터포저는 기판 형태이고 인터포저는 시스템 보드와 전기적으로 연결하기 위한 접속 전극들을 더 포함할 수 있다.
인터포저는 칩 선택 핀을 더 포함할 수 있다.
시스템 보드는 내장형 실장 공간을 갖고, 내장형 실장 공간은 제 1 및 제 2 반도체 소자 패키지가 실장된 인터포저가 실장될 수 있다.
시스템 보드는 내장형 실장 공간에 인터포저의 접속 전극들과 전기적으로 연결하기 위한 돌출된 접속 단자들을 더 포함할 수 있다.
내장형 실장 영역, 제 1 및 제 2 반도체 소자 패키지, 인터포저 및 접속 단자들을 봉지하는 보호 물질을 더 포함할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있 다.
도 1은 본 발명의 실시예에 따른 반도체 소자 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 소자 패키지는 적층된 반도체 칩들(110a, 110b, 110c 및 110d), 인쇄 회로 기판(120), 본딩 와이어들(130a, 130b, 130c 및 130d) 및 몰딩 물질(140)을 포함한다. 적층된 반도체 칩들(110a, 110b, 110c 및 110d)은 상부에 각각의 본딩 패드들(112a, 112b, 112c 및 112d)을 갖는다. 인쇄 회로 기판(120)은 상부면에 상부면 절연막 패턴(122) 및 본딩 패드들(112a, 112b, 112c 및 112d)에 대응되는 본딩 전극들(124)을 갖는다. 본딩 와이어들(130a, 130b, 130c 및 130d)은 본딩 전극들(124)과 그에 대응되는 본딩 패드들(112a, 112b, 512c 및 112d)을 전기적으로 연결한다. 그리고 몰딩 물질(140)은 인쇄 회로 기판(120), 적층된 반도체 칩들(110a, 110b, 110c 및 110d) 및 본딩 와이어들(130a, 130b, 130c 및 130d)을 봉지한다. 도면 부호 126 및 128은 일반적인 랜드 그리드 어레이 패키지 구조로 적층된 반도체 칩들(110a, 110b, 110c 및 110d)이 실장된 인쇄 회로 기판(120)과 인터포저(interposer)를 전기적으로 연결하기 위한 하부면 절연막 패턴(126) 및 접합 전극들(128)이다. 랜드 그리드 어레이 패키지 구조는 플래시 메모리(flash memory)와 같은 고집적화를 요구하는 반도체 칩 적층형 패키지와 같은 반도체 소자 패키지에 적용되고 있다.
적층된 반도체 칩들(110a, 110b, 110c 및 110d)은 접착 물질에 의해 상부면 절연막 패턴(122)이 제공된 인쇄 회로 기판(120) 상에 실장될 수 있다. 절연막 패 턴(122)은 포토 솔더 레지스트(Photo Solder Resist : PSR)일 수 있다.
적층된 반도체 칩들(110a, 110b, 110c 및 110d)의 본딩 패드들(112a, 112b, 112c 및 112d)은 그에 대응되는 하부의 반도체 칩들(110a, 110b 및 110c)의 본딩 패드들(112a, 112b 및 112c) 또는 본딩 전극들(124) 중에서 선택된 하나와 연결될 수 있다.
몰딩 물질(140)은 적층된 반도체 칩들(110a, 110b, 110c 및 110d)이 실장된 인쇄 회로 기판(120)을 완전히 덮을 수 있도록, 인쇄 회로 기판(120)의 상부면, 적층된 반도체 칩들(110a, 110b, 110c 및 110d) 및 본딩 와이어들(130a, 130b, 130c 및 130d)을 봉지할 수 있다. 몰딩 물질(140)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)일 수 있다.
도 2는 본 발명의 실시예에 따른 적층형 반도체 소자 패키지를 설명하기 위한 단면도이다.
도 2를 참조하면, 적층형 반도체 소자 패키지는 도 1과 같은 구조를 갖는 제 1 및 제 2 반도체 소자 패키지, 및 제 1 및 제 2 반도체 소자 패키지 사이에 제공된 인터포저(160)를 포함한다. 인터포저(160)는 리드 프레임 형태일 수 있다. 제 1 및 제 2 반도체 소자 패키지는 각각 인터포저(160)의 제 1 면 및 제 2 면에 랜드 그리드 어레이 방식으로 실장될 수 있다. 인쇄 회로 기판(120)과 인터포저(160)를 전기적으로 연결하기 위한 접합 전극들(128)은 프리-솔더들(pre-solder, 150)을 포함할 수 있다. 프리-솔더들(150)은 접합 전극들(128)과 인터포저(160) 사이의 신뢰성 향상을 위해 사용될 수 있다. 프리-솔더(150)는 주석-은-구리 합금(SnAgCu)일 수 있다.
제 1 및 제 2 반도체 소자 패키지는 서로 미러(mirror) 구조이거나, 또는 인터포저(160)에 의해 서로 미러 구조를 가질 수 있다. 적층형 반도체 소자 패키지가 미러 구조를 갖기 위해서는 반도체 칩들(110a 및 110a', 110b 및 110b', 110c 및 110c', 및 110d 및 110d')이 제조되는 공정에서부터 고려되어 미러 구조를 갖도록 제조될 수 있다. 또는 동일한 반도체 칩들(110a 및 110a', 110b 및 110b', 110c 및 110c', 및 110d 및 110d')이 사용되되, 인쇄 회로 기판(120)에 포함되는 재배선 회로(미도시)가 제조되는 공정에서 고려되어 미러 구조를 갖도록 제조될 수도 있다.
제 1 및 제 2 반도체 소자 패키지는 인터포저(160)를 매개로 시스템 보드(미도시)에 전기적으로 연결되고, 그리고 실장될 수 있다. 인터포저(160)는 테이프 자동 본딩(Tape Automated Bonding : TAB) 형태 또는 걸 윙(gull wing) 형태 중에서 선택된 하나의 말단부를 가질 수 있다. 이러한 말단부에 의해 제 1 및 제 2 반도체 소자 패키지가 실장된 인터포저(160)은 시스템 보드에 전기적으로 연결되고, 그리고 실장될 수 있다. 도시하지 않았지만, 인쇄 회로 기판(120)은 시스템 보드로부터 받은 신호에 부응하는 선택된 반도체 칩을 구동하기 위한 칩 선택 핀(Chip Selection pin : C/S pin)을 더 포함할 수 있다.
도 3a는 본 발명의 다른 실시예에 따른 적층형 반도체 소자 패키지를 설명하기 위한 단면도이고, 도 3b는 도 3a의 적층형 반도체 소자 패키지를 시스템 보드에 실장하는 것을 설명하기 위한 사시도이다.
도 3a 및 도 3b를 참조하면, 적층형 반도체 소자 패키지는 도 1과 같은 구조 를 갖는 제 1 및 제 2 반도체 소자 패키지, 및 제 1 및 제 2 반도체 소자 패키지 사이에 제공된 인터포저(170)를 포함한다. 인터포저(170)은 기판 형태일 수 있다. 제 1 및 제 2 반도체 소자 패키지는 각각 인터포저(170)의 제 1 면 및 제 2 면에 랜드 그리드 어레이 방식으로 실장될 수 있다.
제 1 및 제 2 반도체 소자 패키지는 서로 미러 구조이거나, 또는 인터포저(170)에 의해 서로 미러 구조를 가질 수 있다. 적층형 반도체 소자 패키지가 미러 구조를 갖기 위해서는 반도체 칩들(110a 및 110a', 110b 및 110b', 110c 및 110c', 및 110d 및 110d')이 제조되는 공정에서부터 고려되어 미러 구조를 갖도록 제조될 수 있다. 또는 동일한 반도체 칩들(110a 및 110a', 110b 및 110b', 110c 및 110c', 및 110d 및 110d')이 사용되되, 인쇄 회로 기판(120)에 포함되는 재배선 회로(미도시)가 제조되는 공정에서 고려되거나, 또는 인터포저(170)에 포함되는 재배선 회로(미도시)가 제조되는 공정에서 고려되어 미러 구조를 갖도록 제조될 수도 있다.
제 1 및 제 2 반도체 소자 패키지는 인터포저(170)를 매개로 시스템 보드(200)에 전기적으로 연결되고, 그리고 실장될 수 있다. 인터포저(170)의 제 1 면 및 제 2 면에는 솔더 랜드들(174)을 정의하면서, 제 1 및 제 2 반도체 소자 패키지와 절연하기 위한 제 1 면 및 제 2 면 절연막 패턴(172)이 제공될 수 있다. 인터포저(170)는 제 1 면 및 제 2 면에 제 1 및 제 2 반도체 소자 패키지의 접합 전극들(128 및 128')과 전기적으로 연결되는 솔더 랜드들(solder land, 174)을 더 포함할 수 있다. 솔더 랜더들(174)은 제 1 및 제 2 반도체 소자 패키지의 접합 전극 들(128 및 128')과의 접합 신뢰성을 높이기 위한 프리-솔더들(150)을 포함할 수 있다. 또한, 인터포저(170)는 시스템 보드(200)와 전기적으로 연결하기 위한 접속 전극(도 3b의 170e)을 더 포함할 수 있다. 도시하지 않았지만, 인쇄 회로 기판(120) 또는 인터포저(170)는 시스템 보드(200)로부터 받은 신호에 부응하는 선택된 반도체 칩을 구동하기 위한 칩 선택 핀을 더 포함할 수 있다.
시스템 보드(200)는 1 및 제 2 반도체 소자 패키지가 실장된 인터포저(170)가 실장될 수 있는 내장형 실장 공간(embedded type mounting place, 210s)을 가질 수 있다. 또한, 시스템 보드(200)는 내장형 실장 공간(210s)에 인터포저(170)의 접속 전극들(170e)과 전기적으로 연결하기 위한 돌출된 접속 단자들(202)을 더 포함할 수 있다. 인터포저(170)의 접속 전극들(170e)과 시스템 보드(200)의 돌출된 접속 단자들(202)은 접합 수단들(205)에 의해 접합될 수 있다. 접합 수단(205)은 솔더 물질(solder material)일 수 있다.
시스템 보드(200)의 돌출된 접속 단자들(202)에 접합 수단들(205)을 매개로 제 1 및 제 2 반도체 소자 패키지가 실장된 인터포저(170)를 실장한 후, 내장형 실장 공간(210s), 제 1 및 제 2 반도체 소자 패키지, 인터포저(170) 및 접속 단자들(202)을 봉지하는 보호 물질(210f)을 더 포함할 수 있다. 보호 물질(210f)은 인터포저(170)의 접속 전극들(170e)과 시스템 보드(200)의 돌출된 접속 단자들(202) 사이의 신뢰성 향상을 위해 사용될 수 있다.
상기한 본 발명의 실시예들에 따른 서로 미러 효과를 갖는 반도체 소자 패키지들이 랜드 그리드 어레이 방식으로 인터포저에 실장되는 구조를 갖는 적층형 반 도체 소자 패키지를 제공함으로써, 외부에서 가해지는 물리적 충격에 강해질 수 있다. 또한, 그 크기 및 두께가 감소할 수 있다. 이에 따라, 물리적으로 신뢰성이 높으면서, 직접도가 향상된 적층형 반도체 소자 패키지를 제공할 수 있다.
상술한 바와 같이, 본 발명에 따르면 서로 미러 효과를 갖는 반도체 소자 패키지들이 랜드 그리드 어레이 방식으로 실장되는 인터포저가 제공됨으로써, 적층형 반도체 소자 패키지가 외부에서 가해지는 물리적 충격에 강해질 수 있다. 이에 따라, 물리적으로 신뢰성이 높은 적층형 반도체 소자 패키지를 제공할 수 있다.
또한, 본 발명에 따르면 서로 미러 효과를 갖는 반도체 소자 패키지들이 랜드 그리드 어레이 방식으로 실장되는 인터포저가 제공됨으로써, 적층형 반도체 소자 패키지의 크기 및 두께가 감소할 수 있다. 이에 따라, 직접도가 향상된 적층형 반도체 소자 패키지를 제공할 수 있다.

Claims (16)

  1. 제 1 및 제 2 반도체 소자 패키지; 및
    상기 제 1 및 제 2 반도체 소자 패키지 사이에 제공되고, 제 1 면 및 제 2 면을 갖는 인터포저를 포함하되, 상기 제 1 및 제 2 반도체 소자 패키지는 각각 상기 인터포저의 상기 제 1 면 및 제 2 면 상에 랜드 그리드 어레이 방식으로 실장되며, 상기 제 1 및 제 2 반도체 소자 패키지는 서로 미러 구조이거나 또는 상기 인터포저에 의해 서로 미러 구조가 되는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  2. 제 1항에 있어서,
    상기 제 1 및 제 2 반도체 소자 패키지는,
    본딩 패드들을 갖는 반도체 칩;
    상부면에는 상기 반도체 칩이 실장되는 영역 및 상기 본딩 패드들에 대응되는 본딩 전극들을 갖고, 하부면에는 접합 전극들을 갖는 인쇄 회로 기판;
    상기 본딩 전극들과 그에 대응되는 상기 본딩 패드들을 전기적으로 연결하는 본딩 와이어들; 및
    상기 인쇄 회로 기판의 상기 상부면, 상기 반도체 칩 및 상기 본딩 와이어들을 봉지하는 몰딩 물질을 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  3. 제 2항에 있어서,
    상기 반도체 칩 상에 적층되고, 각각의 본딩 패드들을 갖는 적어도 하나의 추가적인 반도체 칩을 더 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  4. 제 3항에 있어서,
    상기 추가적인 반도체 칩의 상기 본딩 패드들은 그에 대응되는 상기 반도체 칩의 상기 본딩 패드들 또는 상기 본딩 전극들 중에서 선택된 하나와 연결되는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  5. 제 2항에 있어서,
    상기 접합 전극은 프리-솔더를 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  6. 제 2항에 있어서,
    상기 몰딩 물질은 에폭시 몰딩 컴파운드인 것을 특징으로 하는 적층형 반도체 소자 패키지.
  7. 제 1항에 있어서,
    상기 인터포저를 매개로 상기 제 1 및 제 2 반도체 소자 패키지가 시스템 보드에 연결되는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  8. 제 7항에 있어서,
    상기 인터포저는 상기 제 1 면 및 제 2 면에 상기 제 1 및 제 2 반도체 소자 패키지의 상기 접합 전극들과 전기적으로 연결되는 솔더 랜드들을 더 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  9. 제 8항에 있어서,
    상기 솔더 랜드는 프리-솔더를 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  10. 제 8항에 있어서,
    상기 인터포저는 리드 프레임 형태 또는 기판 형태 중에서 선택된 하나인 것을 특징으로 하는 적층형 반도체 소자 패키지.
  11. 제 10항에 있어서,
    상기 인터포저는 리드 프레임 형태이고,
    상기 인터포저는 테이프 자동 본딩 형태 또는 걸 윙 형태 중에서 선택된 하나의 말단부를 갖는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  12. 제 10항에 있어서,
    상기 인터포저는 기판 형태이고,
    상기 인터포저는 상기 시스템 보드와 전기적으로 연결하기 위한 접속 전극들을 더 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  13. 제 12항에 있어서,
    상기 인터포저는 칩 선택 핀을 더 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  14. 제 12항에 있어서,
    상기 시스템 보드는 내장형 실장 공간을 갖고, 상기 내장형 실장 공간은 상기 제 1 및 제 2 반도체 소자 패키지가 실장된 상기 인터포저가 실장되는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  15. 제 14항에 있어서,
    상기 시스템 보드는 상기 내장형 실장 공간에 상기 인터포저의 상기 접속 전극들과 전기적으로 연결하기 위한 돌출된 접속 단자들을 더 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
  16. 제 14항에 있어서,
    상기 내장형 실장 공간, 상기 제 1 및 제 2 반도체 소자 패키지, 상기 인터포저 및 상기 접속 단자들을 봉지하는 보호 물질을 더 포함하는 것을 특징으로 하는 적층형 반도체 소자 패키지.
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