KR20180067695A - 제어된 임피던스 부하를 갖는 고대역폭 메모리 응용 - Google Patents

제어된 임피던스 부하를 갖는 고대역폭 메모리 응용 Download PDF

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KR20180067695A
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contacts
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terminals
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주오웬 순
용 첸
경모 방
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인벤사스 코포레이션
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Abstract

마이크로전자 조립체는, 각각이 제1, 제2, 제3 및 제4 접속 영역들을 순차적으로 통과하는 복수의 신호 도체를 포함하는 어드레스 버스, 및 제1 및 제2 마이크로전자 패키지들을 포함할 수 있다. 제1 마이크로전자 패키지는 제1 및 제2 마이크로전자 요소들을 포함할 수 있고, 제2 마이크로전자 패키지는 제3 및 제4 마이크로전자 요소들을 포함할 수 있다. 각각의 마이크로전자 요소는 각자의 접속 영역을 통해 어드레스 버스에 전기적으로 결합될 수 있다. 제1 접속 영역과 제2 접속 영역 사이의 전기적 특성은 제2 접속 영역과 제3 접속 영역 사이의 전기적 특성의 동일한 허용오차 안에 있을 수 있다.

Description

제어된 임피던스 부하를 갖는 고대역폭 메모리 응용
본 출원의 주제는 마이크로전자 패키지들, 회로 패널들, 및 하나 이상의 마이크로전자 패키지 및 회로 패널을 포함하는 마이크로전자 조립체들에 관한 것이다.
반도체 칩들은 통상 개별적인 사전패키징된(prepackaged) 유닛들로서 제공된다. 표준 칩은 큰 전방 면(front face)이 칩의 내부 회로에 접속되는 접점들을 갖는 편평한 직사각형 본체를 가진다. 각각의 개별 칩은 전형적으로 칩의 접점들에 접속되는 외부 단자들을 갖는 패키지 내에 포함된다. 이어서, 단자들, 즉 패키지의 외부 접속점들은 인쇄 회로 보드와 같은 회로 패널에 전기적으로 접속하도록 구성된다. 많은 종래의 설계에서, 칩 패키지는 칩 자체의 면적보다 상당히 더 큰 회로 패널의 면적을 점유한다. 전방 면을 갖는 편평한 칩에 관하여 본 개시에서 사용되는 바와 같이, "칩의 면적"은 전방 면의 면적을 지칭하는 것으로 이해되어야 한다.
크기는 칩들의 임의의 물리적 배열에서 중요한 고려사항이다. 칩들의 보다 콤팩트한 물리적 배열에 대한 요구가 휴대용 전자 장치들의 급속한 진보와 더불어 훨씬 더 강해졌다. 단지 예로서, 통상 "스마트폰들"로 지칭되는 장치들은 휴대 전화의 기능들을, 고해상도 디스플레이들 및 관련 이미지 처리 칩들과 함께, 강력한 데이터 프로세서들, 메모리 및 보조 장치들, 예컨대 위성 위치확인 시스템 수신기들, 전자 카메라들 및 근거리 통신망 접속부들과 통합시킨다. 그러한 장치들은 완전한 인터넷 접속성, 최대 해상도 비디오를 포함하는 엔터테인먼트, 내비게이션, 전자 뱅킹 등과 같은 능력들을 모두 포켓-사이즈 장치에서 제공할 수 있다.
복합 휴대용 장치들은 다수의 칩을 작은 공간 내에 패킹(packing)하는 것을 필요로 한다. 또한, 칩들 중 일부는 통상 "I/O들"로 지칭되는 많은 입력 및 출력 접속부들을 갖는다. 이러한 I/O들은 다른 칩들의 I/O들과 상호접속되어야 한다. 상호접속부를 형성하는 구성요소들은 조립체의 크기를 크게 증가시키지 않아야 한다. 유사한 요구들이 다른 응용들에서, 예를 들어 성능 향상 및 크기 감소가 필요한 인터넷 검색 엔진들에서 사용되는 것들과 같은 데이터 서버들에서 발생한다.
메모리 저장 어레이들, 특히 동적 랜덤 액세스 메모리 칩들(DRAM들) 및 플래시 메모리 칩들을 포함하는 반도체 칩들은 통상 단일칩 또는 다중칩 패키지들 및 조립체들 내에 패키징된다. 각각의 패키지는 그 내부의 단자들과 칩들 사이에서 신호들, 전력, 및 접지를 운반하기 위한 많은 전기 접속부를 갖는다. 전기 접속부들은 상이한 종류의 도체들, 예컨대 칩의 접점-보유 표면에 대해 수평 방향으로 연장되는 수평 도체들, 예컨대 트레이스(trace)들, 빔 리드(beam lead)들 등, 칩의 표면에 대해 수직 방향으로 연장되는 비아(via)들과 같은 수직 도체들, 및 칩의 표면에 대해 수평 방향 및 수직 방향 둘 모두로 연장되는 와이어 본드(wire bond)들을 포함할 수 있다.
종래의 마이크로전자 패키지들은 메모리 저장 어레이 기능을 주로 제공하도록 구성되는 마이크로전자 요소, 즉 임의의 다른 기능보다 메모리 저장 어레이 기능을 제공하기 위해 더 많은 수의 능동 장치를 구현하는 마이크로전자 요소를 포함할 수 있다. 마이크로전자 요소는 DRAM 칩, 또는 그러한 반도체 칩들의 전기적으로 상호접속되는 적층된 조립체일 수 있거나 이를 포함할 수 있다.
위의 설명을 고려할 때, 특히 패키지들이 실장되고 서로 전기적으로 상호접속될 수 있는 회로 패널들 또는 다른 마이크로전자 구성요소들에서, 회로 패널들 또는 다른 마이크로전자 구성요소들의 설계에 있어서의 소정의 개선들이, 그들의 기능적 유연성 또는 전기적 성능을 개선하기 위해 이루어질 수 있다.
마이크로전자 조립체는, 각각이 제1, 제2, 제3 및 제4 접속 영역들을 순차적으로 통과하는 복수의 신호 도체를 포함하는 어드레스 버스, 및 제1 및 제2 마이크로전자 패키지들을 포함할 수 있다. 제1 마이크로전자 패키지는 제1 및 제2 마이크로전자 요소들을 포함할 수 있고, 제2 마이크로전자 패키지는 제3 및 제4 마이크로전자 요소들을 포함할 수 있다. 각각의 마이크로전자 요소는 각자의 접속 영역을 통해 어드레스 버스에 전기적으로 결합될 수 있다. 제1 접속 영역과 제2 접속 영역 사이의 전기적 특성은 제2 접속 영역과 제3 접속 영역 사이의 전기적 특성의 동일한 허용오차 안에 있을 수 있다.
특정 실시예에서, 전기적 특성은 전기 트레이스 길이일 수 있다. 일례에서, 전기적 특성은 전기적 전파 지연일 수 있다. 예시적인 실시예에서, 전기적 특성은 신호 도체들의 특성 임피던스일 수 있다. 특정 예에서, 전기적 특성은 각자의 접속 영역과 접속된 마이크로전자 요소로부터 어드레스 버스에 인가되는 전기 부하에 있어서의 차이일 수 있다.
마이크로전자 조립체는, 각각이 제1, 제2, 제3 및 제4 접속 영역들을 순차적으로 통과하는 복수의 신호 도체를 포함하는 어드레스 버스, 및 제1 및 제2 마이크로전자 패키지들을 포함할 수 있다. 제1 마이크로전자 패키지는 제1 및 제2 마이크로전자 요소들을 포함할 수 있고, 제2 마이크로전자 패키지는 제3 및 제4 마이크로전자 요소들을 포함할 수 있다. 각각의 마이크로전자 요소는 각자의 접속 영역을 통해 어드레스 버스에 전기적으로 결합될 수 있다.
일 실시예에서, 마이크로전자 조립체는 어드레스 버스에 전기적으로 결합된 제어기 요소를 또한 포함할 수 있다. 제어기 요소는 어드레스 버스 상에서 송신하기 위한 어드레스 신호들의 생성을 제어하도록 구성될 수 있다. 특정 예에서, 제1, 제2, 제3 및 제4 마이크로전자 요소들 각각은 제1, 제2, 제3 및 제4 마이크로전자 요소들 중 임의의 다른 것과 실질적으로 동일한 부하를 어드레스 버스에 인가하도록 구성될 수 있다. 예시적인 실시예에서, 제1 접속 영역과 제2 접속 영역 사이의 신호 도체들의 특성 임피던스들, 및 제2 접속 영역과 제3 접속 영역 사이의 신호 도체들의 특성 임피던스들은 동일한 허용오차 안에 있을 수 있다.
일례에서, 제2, 제3 및 제4 접속 영역들 각각은 각자의 제1, 제2 및 제3 접속 영역들로부터의 각자의 제1, 제2 및 제3 상대 지연들에서 어드레스 버스로부터 어드레스 신호들을 수신하도록 구성될 수 있다. 제1, 제2 및 제3 상대 지연들 사이의 임의의 차이는 동일한 허용오차 안에 있을 수 있다. 특정 실시예에서, 제2, 제3 및 제4 접속 영역들 각각은 각자의 제1, 제2 및 제3 접속 영역들로부터의 각자의 제1, 제2 및 제3 상대 전기 길이들을 가질 수 있다. 제1, 제2 및 제3 상대 전기 길이들 사이의 임의의 차이는 동일한 허용오차 안에 있을 수 있다.
일 실시예에서, 각각의 마이크로전자 요소는 각자의 접속 영역에서만 어드레스 버스에 전기적으로 결합될 수 있다. 특정 예에서, 각각의 마이크로전자 패키지는 기판을 가질 수 있고, 각각의 마이크로전자 패키지 내의 각각의 마이크로전자 요소의 전방 표면은 그곳에서 요소 접점들을 가질 수 있고, 제1 및 제3 마이크로전자 요소들의 전방 표면은 각자의 기판의 표면과 대면할 수 있다. 제2 및 제4 마이크로전자 요소들의 전방 표면은 각각 제1 및 제3 마이크로전자 요소들의 후방 표면 위를 적어도 부분적으로 덮을 수 있다. 예시적인 실시예에서, 각각의 마이크로전자 패키지는 상부에 기판 접점들을 가진 표면을 갖는 기판을 가질 수 있다.
각각의 마이크로전자 패키지 내의 각각의 마이크로전자 요소의 전방 표면은 표면으로부터 멀어지는 쪽을 향할 수 있고, 전방 표면 위로 연장되는 전기 전도성 구조체를 통해 기판 접점들과 결합된 요소 접점들을 그곳에서 가질 수 있다. 마이크로전자 요소들의 전방 표면들은 표면에 평행한 단일 평면 내에 배열될 수 있다. 일례에서, 각각의 마이크로전자 패키지는 기판을 가질 수 있다. 각각의 마이크로전자 패키지 내의 각각의 마이크로전자 요소의 전방 표면은 그곳에서 요소 접점들을 가질 수 있고, 각자의 마이크로전자 패키지의 기판의 표면에 평행한 단일 평면 내에 배열될 수 있다. 각각의 마이크로전자 요소의 요소 접점들은 각자의 마이크로전자 패키지의 기판의 표면에서 전도성 요소들에 대면하여 연결될 수 있다.
특정 실시예에서, 각각의 마이크로전자 요소는 메모리 저장 어레이 기능을 가질 수 있다. 일 실시예에서, 각각의 마이크로전자 요소는 임의의 다른 기능보다 메모리 저장 어레이 기능을 제공하기 위해 더 많은 수의 능동 장치를 구현할 수 있다. 특정 예에서, 어드레스 버스는 제1 및 제2 마이크로전자 패키지들 내의 회로에 의해 사용가능한 모든 어드레스 신호들을 운반하도록 구성될 수 있다. 예시적인 실시예에서, 어드레스 버스는 각각의 마이크로전자 패키지로 전송되는 모든 명령 신호들을 운반하도록 구성될 수 있으며, 이때 명령 신호들은 기록 인에이블, 행 어드레스 스트로브, 및 열 어드레스 스트로브 신호들이다. 일례에서, 어드레스 버스는 기록 인에이블, 행 어드레스 스트로브, 및 열 어드레스 스트로브 신호들을 운반하도록 구성될 수 있다.
특정 실시예에서, 어드레스 버스는 각각의 마이크로전자 패키지로 전송되는 모든 명령 신호들을 운반하도록 구성될 수 있으며, 이때 명령 신호들은 기록 인에이블, 행 어드레스 스트로브, 열 어드레스 스트로브, 활성화, 및 패리티 신호들이다. 일 실시예에서, 어드레스 버스는 기록 인에이블, 행 어드레스 스트로브, 열 어드레스 스트로브, 활성화, 및 패리티 신호들을 운반하도록 구성될 수 있다. 특정 예에서, 마이크로전자 조립체는 어드레스 버스를 포함하는 회로 패널을 또한 포함할 수 있다. 제1 및 제2 마이크로전자 패키지들은 회로 패널의 동일한 표면의 각자의 제1 및 제2 영역들 위를 덮을 수 있다.
예시적인 실시예에서, 시스템은 전술한 마이크로전자 조립체, 및 마이크로전자 조립체에 전기적으로 접속된 하나 이상의 다른 전자 구성요소를 포함할 수 있다. 일례에서, 시스템은 하우징을 또한 포함할 수 있다. 마이크로전자 조립체 및 하나 이상의 다른 전자 구성요소는 하우징과 조립될 수 있다.
마이크로전자 조립체는 상부에 어드레스 버스를 갖는 지지체를 포함하는 회로 패널을 포함할 수 있으며, 어드레스 버스는 어드레스 신호들을 송신하기 위한 복수의 신호 도체를 포함하고, 회로 패널은 지지체의 표면에서 전도성 패널 접점들을 갖고, 패널 접점들은 신호 도체들에 전기적으로 결합되고, 패널 접점들의 제1, 제2, 제3 및 제4 세트들을 포함한다. 마이크로전자 조립체는 지지체의 표면의 각자의 상이한 제1 및 제2 영역들에서 패널 접점들에 각각 연결되는 제1 및 제2 마이크로전자 패키지들을 또한 포함할 수 있다.
제1 패키지는 어드레스 신호들을 수신하기 위해 제1 패키지의 패키징 구조체를 통해 패널 접점들의 각자의 제1 및 제2 세트들에 전기적으로 결합된 제1 및 제2 마이크로전자 요소들을 포함할 수 있다. 제2 패키지는 어드레스 신호들을 수신하기 위해 제2 마이크로전자 패키지의 패키징 구조체를 통해 패널 접점들의 각자의 제3 및 제4 세트들에 전기적으로 결합된 제3 및 제4 마이크로전자 요소들을 포함할 수 있다. 패널 접점들의 제1, 제2 및 제3 세트들의 기하학적 중심들은 각각 패널 접점들의 제2, 제3 및 제4 세트들의 기하학적 중심들로부터의 제1, 제2 및 제3 상대 이격 거리(relative separation distance)들을 가질 수 있다. 제1, 제2 및 제3 상대 이격 거리들은 실질적으로 동일할 수 있다.
일 실시예에서, 제1 및 제2 마이크로전자 요소들은 제1 패키지의 단자들의 각자의 제1 및 제2 세트들을 통해 패널 접점들의 각자의 제1 및 제2 세트들에 전기적으로 결합될 수 있고, 제3 및 제4 마이크로전자 요소들은 제2 마이크로전자 패키지의 단자들의 각자의 제3 및 제4 세트들을 통해 패널 접점들의 각자의 제3 및 제4 세트들에 전기적으로 결합될 수 있다. 단자들의 제1 및 제2 세트들은 제1 패키지의 서로 반대편에 있는 각자의 제1 및 제2 주변 영역들 내에 배치될 수 있고, 단자들의 제3 및 제4 세트들은 제2 패키지의 서로 반대편에 있는 각자의 제3 및 제4 주변 영역들 내에 배치될 수 있다.
특정 예에서, 각각의 주변 영역은 지지체의 표면을 향하는 각자의 패키지의 표면의 폭의 주변 1/3을 점유할 수 있다. 예시적인 실시예에서, 단자들은 제1 및 제2 마이크로전자 패키지들 내의 회로에 의해 사용가능한 어드레스 신호들 모두를 운반하도록 구성될 수 있다. 일례에서, 단자들의 세트들 각각은 동일한 어드레스 신호들 모두를 운반하도록 구성될 수 있다. 특정 실시예에서, 제1 및 제2 세트들 중의 단자들 중 대응하는 단자들의 신호 할당들은 제1 세트와 제2 세트 사이의 이론적 축에 관하여 대칭일 수 있다. 일 실시예에서, 제1 및 제2 세트들 중의 단자들 중 대응하는 단자들의 신호 할당들은 제1 세트와 제2 세트 사이의 이론적 축에 관하여 대칭이 아닐 수 있다.
시스템은 복수의 신호 도체를 포함하는 어드레스 버스를 상부에 갖는 지지체, 및 신호 도체들에 전기적으로 결합된, 지지체의 표면에 있는 전도성 접점들의 제1, 제2, 제3 및 제4 세트들을 포함할 수 있다. 접점들의 세트들의 기하학적 중심들은 공통의 이론적 축을 따라 서로 동일하게 이격될 수 있다. 시스템은 제1 및 제2 마이크로전자 요소들을 포함하는 마이크로전자 패키지를 또한 포함할 수 있다. 접점들의 세트들 중 적어도 제1 세트는 제1 마이크로전자 요소에 전기적으로 결합될 수 있다. 접점들의 세트들 중 적어도 제2 세트는 제2 마이크로전자 요소에 결합될 수 있다.
일 실시예에서, 제1 마이크로전자 요소는 접점들의 제1 세트에만 결합된 어드레스 입력들을 가질 수 있고, 제2 마이크로전자 요소는 접점들의 제2 세트에만 결합된 어드레스 입력들을 가질 수 있다. 특정 예에서, 각각의 마이크로전자 요소는 임의의 다른 기능보다 메모리 저장 어레이 기능을 제공하기 위해 더 많은 수의 능동 장치를 구현할 수 있다. 예시적인 실시예에서, 접점들의 세트들 각각은 마이크로전자 패키지들 내의 회로에 의해 사용가능한 어드레스 정보 및 마이크로전자 패키지들로 전송되는 명령 신호들을 운반하도록 구성될 수 있다. 명령 신호들은 기록 인에이블, 행 어드레스 스트로브, 및 열 어드레스 스트로브 신호들을 포함할 수 있다.
도 1a는 본 발명의 실시예에 따른 마이크로전자 패키지 및 회로 패널을 포함하는 마이크로전자 조립체의 단면도.
도 1b는 도 1a에 도시된 마이크로전자 패키지의 개략 평면도.
도 1c는 도 1a에 도시된 마이크로전자 요소들 중 하나의 개략 평면도.
도 1d는 도 1a에 도시된 마이크로전자 패키지 내의 어드레스 신호들을 위한 전기 접속부들의 개략도.
도 2는 도 1a에 도시된 마이크로전자 패키지를 포함하는 마이크로전자 조립체 내의 어드레스 신호들을 위한 전기 접속부들의 개략도.
도 3a는 본 발명의 다른 실시예에 따른 마이크로전자 패키지 및 회로 패널을 포함하는 마이크로전자 조립체의 단면도.
도 3b는 도 3a에 도시된 마이크로전자 패키지의 하나의 잠재적 개략 평면도.
도 3c는 도 1a에 도시된 마이크로전자 패키지 내의 어드레스 신호들을 위한 전기 접속부들의 개략도.
도 3d는 도 3a에 도시된 마이크로전자 패키지의 다른 잠재적 개략 평면도.
도 3e 내지 도 3h는 도 3a에 도시된 마이크로전자 패키지의 마이크로전자 요소들의 대안적인 구성들의 단면도들.
도 3i는 도 3a에 도시된 마이크로전자 패키지의 다른 잠재적 개략 평면도.
도 4a는 도 3a에 도시된 마이크로전자 패키지를 포함하는 마이크로전자 조립체 내의 어드레스 신호들을 위한 전기 접속부들의 개략도.
도 4b는 도 4b에 도시된 마이크로전자 조립체의 회로 패널의 일부분의 단면도.
도 5는 본 발명의 일 실시예에 따른 시스템의 개략도.
도 1a 및 도 1b는 특정 타입의 마이크로전자 패키지(10)를 예시한다. 도 1a 및 도 1b에 나타난 바와 같이, 마이크로전자 패키지(10)는 패키징 구조체, 예를 들어 유전체 요소 또는 기판(20), 예컨대 유전체 재료, 예컨대 산화물, 질화물 또는 이들의 조합, 에폭시, 폴리이미드, 열경화성 재료 또는 열가소성 재료, 또는 다른 중합체 재료, 또는 FR-4 또는 BT 수지 구조체일 수 있거나, 예를 들어 테이프-자동화 본딩("TAB")에서 이용되는 테이프의 일부분일 수 있는, 에폭시-유리와 같은 복합 재료와 같은, 그러나 이에 제한되지 않는, 유기 또는 무기 유전체 재료를 포함하거나 그것으로 본질적으로 이루어지는 지지 요소를 포함할 수 있다. 유전체 요소(20)는 서로 반대로 향하고 있는 제1 및 제2 표면들(21, 22)을 갖는다.
일부 경우들에서, 유전체 요소(20)는 기판의 평면에서(기판의 제1 표면(21)에 평행한 방향으로) 낮은 열팽창 계수("CTE"), 즉 섭씨 1도당 12 ppm(parts per million)(이하, "ppm/℃") 미만의 CTE를 갖는 재료, 예컨대 반도체 재료, 예를 들어 규소, 또는 유전체 재료, 예컨대 세라믹 재료 또는 이산화규소, 예컨대 유리로 본질적으로 이루어질 수 있다. 대안적으로, 기판(20)은 중합체 재료, 예컨대 폴리이미드, 에폭시, 열가소성, 열경화성 플라스틱, 또는 다른 적합한 중합체 재료로 본질적으로 이루어질 수 있는, 또는 복합 중합체-무기 재료, 예컨대 특히 BT 수지(비스말레이미드 트라이아진)의 유리 강화 구조체 또는 에폭시-유리, 예컨대 FR-4를 포함하거나 그것으로 본질적으로 이루어지는 시트-유사 기판을 포함할 수 있다. 일례에서, 그러한 기판(20)은 유전체 요소의 평면에서, 즉 그의 표면을 따른 방향으로 30 ppm/℃ 미만의 CTE를 갖는 재료로 본질적으로 이루어질 수 있다.
도 1a 및 도 1b에서, 유전체 요소(20)의 제1 표면(21)에 평행한 방향들은 본 명세서에서 "수평" 또는 "측"방향들로 지칭되는 반면, 제1 표면에 수직인 방향들은 본 명세서에서 상향 또는 하향 방향들로 지칭되고 또한 본 명세서에서 "수직" 방향들로 지칭된다. 본 명세서에서 지칭되는 방향들은 지칭되는 구조체들의 좌표계(frame of reference) 내에 있다. 따라서, 이러한 방향들은 중력 좌표계에서 수직 "위" 또는 "아래" 방향들에 대해 임의의 배향으로 놓일 수 있다.
하나의 특징부가 다른 특징부보다 "표면 위로" 더 큰 높이에 배치된다는 기재는, 하나의 특징부가 다른 특징부보다 표면으로부터 멀어지는 동일한 직교 방향으로 더 큰 거리에 있다는 것을 의미한다. 반대로, 하나의 특징부가 다른 특징부보다 "표면 위로" 더 작은 높이에 배치된다는 기재는, 하나의 특징부가 다른 특징부보다 표면으로부터 멀어지는 동일한 직교 방향으로 더 작은 거리에 있다는 것을 의미한다.
제1 및 제2 개구들(26a, 26b)은 유전체 요소(20)의 제1 및 제2 표면들(21, 22) 사이에서 연장될 수 있다. 도 1a에서 볼 수 있는 바와 같이, 유전체 요소(20)는 관통 연장되는 2개의 개구(26a, 26b)를 가질 수 있다. 개구들(26a, 26b)의 최장 치수들은 제1 및 제2 평행 축들(29a, 29b)(집합적으로, 축들(29))을 한정할 수 있다. 제1 및 제2 평행 축들(29a, 29b)은 축들(29a, 29b) 사이에 위치되는 유전체 요소(20)의 제2 표면(22)의 중앙 영역(23)을 한정할 수 있다. 제2 표면의 제1 주변 영역(28a)이 축(29a)과 유전체 요소의 주변 에지(27a) 사이에 배치된다. 제2 표면의 제2 주변 영역(28b)이 축(29b)과 주변 에지(27a) 반대편에 있는 유전체 요소의 주변 에지(27b) 사이에 배치된다. 이하, 단자가 기판의 개구와 기판 또는 패키지의 주어진 특징부, 예컨대 그의 주변 에지 사이에 배치된다는 기재는, 단자가 개구의 축과 주어진 특징부 사이에 배치된다는 것을 의미할 것이다.
유전체 요소(20)는 유전체 요소(20)의 제2 표면(22)에서 복수의 단자(25), 예컨대 전도성 패드, 랜드(land) 또는 전도성 포스트(post)를 가질 수 있다. 구성요소, 예컨대 인터포저(interposer), 마이크로전자 요소, 회로 패널, 기판 등에 관하여 본 개시에서 사용되는 바와 같이, 전기 전도성 요소가 구성요소의 표면"에" 있다는 기재는, 구성요소가 임의의 다른 요소와 조립되지 않은 때, 전기 전도성 요소가 구성요소 외부로부터 구성요소의 표면을 향해 구성요소의 표면에 수직인 방향으로 이동하는 이론상의 점과의 접촉에 이용가능하다는 것을 나타낸다. 따라서, 기판의 표면에 있는 단자 또는 다른 전도성 요소는 그러한 표면으로부터 돌출될 수 있거나; 그러한 표면과 동일 평면 상에 있을 수 있거나; 기판 내의 구멍 또는 함몰부(depression) 내에 그러한 표면에 대해 리세스되어 있을 수 있다.
단자들(25)은 회로 패널(60), 예컨대 특히 인쇄 와이어링 보드, 연성 회로 패널, 소켓, 다른 마이크로전자 조립체 또는 패키지, 인터포저 또는 수동 구성요소 조립체의 접점들과 같은 외부 구성요소의 대응하는 전기 전도성 요소들과의 마이크로전자 패키지(10)의 접속을 위한 종단점들로서 기능할 수 있다. 일례에서, 그러한 회로 패널은 마더보드 또는 DIMM 모듈 보드일 수 있다. 특정 예에서, 회로 패널(60)은 30 ppm/℃ 미만의 CTE를 갖는 요소를 포함할 수 있다. 일 실시예에서, 그러한 요소는 반도체, 유리, 세라믹 또는 액정 중합체 재료로 본질적으로 이루어질 수 있다.
일례에서, 유전체 요소(20)의 제2 표면(22)의 중앙 영역(23) 내에 배치되는 단자들(25a)은 어드레스 신호들을 운반하도록 구성될 수 있다. 이러한 단자들은 본 명세서에서 "제1 단자들"로 지칭된다. 제1 단자들(25a)은 어드레스 정보를 운반하도록 구성된 단자들을 포함한다. 예를 들어, 마이크로전자 요소들(30a, 30b)이 DRAM 반도체 칩들이거나 이들을 포함할 때, 제1 단자들(25a)의 각각의 그룹은 패키지 내의 마이크로전자 요소 내의 메모리 저장 어레이의 모든 이용가능한 어드레싱가능 메모리 위치들 중에서 어드레싱가능 메모리 위치를 결정하기 위해, 패키지 내의 회로, 예컨대 행 어드레스 및 열 어드레스 디코더들, 및 마이크로전자 요소들(30) 중 하나 이상의 뱅크 선택 회로에 의해 사용가능한, 마이크로전자 패키지(10)로 전송되는 충분한 어드레스 정보를 운반하도록 구성될 수 있다. 특정 실시예에서, 제1 단자들(25a)은 그러한 메모리 저장 어레이 내의 어드레싱가능 메모리 위치를 결정하기 위해 마이크로전자 패키지(10) 내의 그러한 회로에 의해 사용되는 모든 어드레스 정보를 운반하도록 구성될 수 있다.
일례에서, 제1 단자들(25a)은 마이크로전자 요소의 명령-어드레스 버스의 신호들의 그룹 각각; 즉 마이크로전자 패키지로 전송되는 명령 신호들, 어드레스 신호들, 뱅크 어드레스 신호들 및 클럭 신호들을 운반하도록 구성될 수 있으며, 여기서 명령 신호들은 기록 인에이블, 행 어드레스 스트로브 및 열 어드레스 스트로브 신호들을 포함하고, 클럭 신호들은 어드레스 신호들을 샘플링하는 데 사용되는 클럭들이다. 클럭 신호들이 다양한 타입의 것일 수 있지만, 일 실시예에서, 이러한 단자들에 의해 운반되는 클럭 신호들은 차동 또는 참 및 보수 클럭 신호들로서 수신되는 차동 클럭 신호들의 하나 이상의 쌍일 수 있다.
마이크로전자 요소들(30a, 30b)이 DDR3 타입 칩들을 포함하는 특정 예에서, 마이크로전자 요소들로 전송되는 명령 신호들은 기록 인에이블("WE"), 행 어드레스 스트로브("RAS") 및 열 어드레스 스트로브("CAS") 신호들을 포함할 수 있다. 마이크로전자 요소들(30a, 30b)이 DDR4 타입 칩들을 포함하는 일례에서, 마이크로전자 요소들로 전송되는 명령 신호들은 기록 인에이블, 행 어드레스 스트로브, 열 어드레스 스트로브, 활성화(ACT) 및 패리티("PAR") 신호들을 포함할 수 있다. 전술한 명령 신호들을 수신하도록 구성되는 DDR3 또는 DDR4 칩들을 포함하는 패키지들 내의 그러한 접점들 및/또는 단자들은 본 명세서에 설명되는 실시예들 중 임의의 것에 포함될 수 있다.
도 1b에 추가로 나타난 바와 같이, 제1 단자들(25a)에 더하여, 제2 단자들(25b)의 그룹들이 제2 표면의 제1 주변 영역(28a)에 그리고 제2 주변 영역(28b)에 각각 배치될 수 있다. 일례에서, 제2 단자들(25b)은 데이터 스트로브 신호들, 또는 다른 신호들 또는 기준 전위들, 예컨대 칩 선택, 리셋, 전원 전압들, 예컨대 Vdd, Vddq, 및 접지, 예컨대 Vss 및 Vssq 중 하나 이상을 운반하도록 구성될 수 있다. 제2 단자들(25b)은 데이터 신호들 및 또한 데이터 마스크들 및 종단 저항기들에 대한 병렬 종단들을 턴온 또는 턴오프하는 데 사용되는 "온 다이 터미네이션"(on die termination, ODT) 신호들을 운반하도록 할당된 단자들을 포함할 수 있다.
전형적으로, 제2 단자들은 각각의 DRAM 마이크로전자 요소 내의 적어도 메인 메모리 저장 어레이의 랜덤 액세스 어드레싱가능 위치들로의 데이터의 기록 및 그들로부터의 데이터의 판독을 위해 모든 양방향 데이터 신호들을 운반하도록 구성된다. 그러나, 일부 경우들에서, 제2 단자들 중 일부는 메모리 저장 어레이로의 데이터의 기록을 위해 마이크로전자 요소에 입력할 단방향 데이터 신호들을 운반할 수 있고, 제1 단자들 중 일부는 메모리 저장 어레이로부터 판독된 데이터에 기초하여 마이크로전자 요소로부터 출력된 단방향 데이터 신호들을 운반할 수 있다.
마이크로전자 패키지(10)는 외부 구성요소와의 접속을 위해 단자들(25)에 부착되는 연결 요소들(11)을 포함할 수 있다. 연결 요소들(11)은 예를 들어 솔더(solder), 주석, 인듐, 공융 조성물 또는 이들의 조합과 같은 본드 금속, 또는 전기 전도성 페이스트, 전기 전도성 접착제 또는 전기 전도성 매트릭스 재료와 같은 다른 연결 재료, 또는 임의의 또는 모든 그러한 본드 금속들 또는 전기 전도성 재료들의 조합의 매스(mass)들일 수 있다. 특정 실시예에서, 단자들(25)과 외부 구성요소(예컨대, 회로 패널(60))의 접점들 사이의 연결부들은 공히 소유된 미국 특허 출원 제13/155,719호 및 제13/158,797호에 기술된 바와 같은 전기 전도성 매트릭스 재료를 포함할 수 있으며, 이 미국 특허 출원들의 개시 내용은 이에 의해 본 명세서에 참고로 포함된다. 특정 실시예에서, 연결부들은 유사한 구조를 가질 수 있거나, 본 명세서에 기술되는 방식으로 형성될 수 있다.
마이크로전자 패키지(10)는 유전체 요소(20)의 제1 표면(21)을 향하는 전방 면(31)을 각각 갖는 복수의 마이크로전자 요소(30)를 포함할 수 있다. 마이크로전자 요소들(30)이 도 1a 및 다른 도면들에서 축들(29)에 평행한 방향으로 서로 오프셋된 것으로 도시되지만, 이것이 필요하지는 않다. 마이크로전자 요소들(30)의 그러한 오프셋은 도면들에서 마이크로전자 요소들의 서로에 대한 중첩 위치의 개선된 명료함을 위해 도시된다. 특정 실시예에서, 마이크로전자 요소들(30) 각각의 주변 에지들(34a)은 제1 공통 평면 내에 놓일 수 있으며, 마이크로전자 요소들 각각의 주변 에지들(34a) 반대편의 주변 에지들(34b)은 제2 공통 평면 내에 놓일 수 있다.
일례에서, 마이크로전자 요소들(30)은 각각 동적 랜덤 액세스 메모리("DRAM") 저장 어레이와 같은 메모리 저장 요소를 포함할 수 있거나, 그것은 주로 DRAM 저장 어레이(예컨대, DRAM 집적 회로 칩)로서 기능하도록 구성된다. 본 명세서에서 사용되는 바와 같이, "메모리 저장 요소"는, 예컨대 전기 인터페이스를 통한 데이터의 전송을 위해, 데이터를 저장하고 그로부터 검색하는 데 사용가능한 회로와 함께, 어레이로 배열되는 다수의 메모리 셀을 지칭한다. 일례에서, 마이크로전자 요소들(30) 각각은 메모리 저장 어레이 기능을 가질 수 있다. 특정 실시예에서, 각각의 마이크로전자 요소(30)는 임의의 다른 기능보다 메모리 저장 어레이 기능을 제공하기 위해 더 많은 수의 능동 장치를 구현할 수 있다.
도 1c에 추가로 나타난 바와 같이, 각각의 마이크로전자 요소(30)는 그의 전방 표면(31)에서 노출되는 복수의 전기 전도성 요소 접점(35)을 가질 수 있다. 각각의 마이크로전자 요소(30)의 접점들(35)은 전방 면의 영역의 중앙 부분을 점유하는 전방 면(31)의 중앙 영역(37) 내에 배치되는 하나(도 5c) 또는 둘 이상(도시되지 않음)의 열(36)로 배열될 수 있다. 마이크로전자 요소의 면(예컨대, 전방 면, 후방 면)에 관하여 본 명세서에서 사용되는 바와 같이, "중앙 영역"은 에지들(32a, 32b)에 직교하는 방향에 있어서 마이크로전자 요소(30)의 서로 반대편에 있는 주변 에지들(32a, 32b) 사이의 거리(38)의 중간 1/3(41c)을 점유하는, 영역(37)과 같은, 영역을 의미한다.
중앙 영역(37)은 주변 영역들(43a, 43b) 사이에 배치되며, 이러한 주변 영역들 각각은 중앙 영역(37)과 각자의 주변 에지(32a 또는 32b) 사이에 놓이고, 각각의 주변 영역은 또한 서로 반대편에 있는 주변 에지들(32a, 32b) 사이의 거리(38)의 각자의 1/3(41a 또는 41b)을 커버하는 영역을 점유한다. 도 1c에 도시된 특정 예에서, 각각의 마이크로전자 요소(30)의 접점들(35)이 마이크로전자 요소의 중앙 영역(37) 내에 배열될 때, 접점들은 마이크로전자 요소를 양분하는 축(39)을 따라 배열될 수 있다. 도 1a에 도시된 바와 같이, 각각의 마이크로전자 요소(30)의 접점들(35)은 개구들(26) 중 적어도 하나와 정렬될 수 있다. 일례에서, 마이크로전자 요소(30a)의 접점들은 개구들(26) 중 하나와만 정렬될 수 있고, 마이크로전자 요소(30b)의 접점들은 개구들(26) 중 다른 하나와만 정렬될 수 있다.
마이크로전자 패키지(10) 내의 마이크로전자 요소들(30)은 (마이크로전자 요소들(30)과 같은) 반도체 칩들이 그들의 접점들(35)을 통해 송신 및 수신하는 시그널링의 타입을 지정하는 여러 상이한 표준들, 예컨대 JEDEC의 표준들 중 하나에 따라 구성될 수 있다.
따라서, 일례에서, 마이크로전자 요소들(30) 각각은 DDRx 타입의 것일 수 있는데, 즉 JEDEC 더블 데이터 레이트 DRAM 표준들(DDR3, DDR4) 중 하나, 또는 그들의 후속 표준들 중 하나 이상(집합적으로, "DDRx")에 따라 구성될 수 있다. 각각의 DDRx 타입 마이크로전자 요소는 그의 접점들에 결합되는 명령 및 어드레스 정보를 (예컨대, 클럭 사이클의 상승 에지에서) 클럭 사이클당 한 번과 같은 제1 샘플링 레이트로 샘플링하도록 구성될 수 있다. 특정 예들에서, DDRx 타입 마이크로전자 요소들은 양방향 데이터 신호들을 송신 및 수신하는 데 사용되는 4개, 8개 또는 16개의 접점을 가질 수 있으며, 각각의 그러한 양방향 신호는 "DQ" 신호로 지칭된다. 대안적으로, 패키지의 제1 단자들은 패키지에 입력되는 데이터 신호들 또는 "D" 신호들 및 패키지로부터 출력되는 데이터 신호들 "Q"와 같은 단방향 데이터 신호들을 운반하도록 구성될 수 있거나, 양방향 및 단방향 데이터 신호들의 조합을 운반하도록 구성될 수 있다.
다른 예에서, 마이크로전자 요소들(30) 각각은 LPDDRx 타입의 것일 수 있는데, 즉 JEDEC 저전력 더블 데이터 레이트 DRAM 표준들(LPDDR3) 중 하나 또는 그의 후속 표준들 중 하나 이상(집합적으로, "LPDDRx")에 따라 구성될 수 있다. DQ 신호들을 운반하도록 할당되는 32개의 접점을 갖는 LPDDRx 타입 DRAM 칩들이 이용가능하다. 다른 차이들도 존재한다. LPDDRx 타입 DRAM 칩 상의 각각의 접점(35)은 2개의 상이한 신호를 인터리빙 방식(interleaved fashion)으로 동시에 운반하는 데 사용될 수 있다. 예를 들어, 그러한 DRAM 칩 상의 각각의 접점(35)은 클럭 사이클의 상승 에지에서 샘플링되는 하나의 신호를 운반하도록 할당될 수 있으며, 또한 클럭 사이클의 하강 에지에서 샘플링되는 다른 신호를 운반하도록 할당될 수 있다.
따라서, LPDDRx 타입 칩들에서, 각각의 마이크로전자 요소(30a, 30b)는 그의 접점들에 입력되는 명령 및 어드레스 정보를 (예컨대, 클럭 사이클의 상승 에지 및 하강 에지 둘 모두에서) 클럭 사이클당 두 번과 같은 제2 샘플링 레이트로 샘플링하도록 구성될 수 있다. 따라서, 어드레스 정보 또는 명령-어드레스 버스 정보를 운반하는 LPDDRx DRAM 칩 상의 접점들의 수가 또한 감소될 수 있다. LPDDRx 타입 칩들의 특정 예에서, 각각의 마이크로전자 요소(30a, 30b)의 접점들(35) 중 하나 이상은 클럭 사이클의 하나의 에지에서 어드레스 정보를 그리고 클럭 사이클의 다른 에지에서 명령 정보를 운반하도록 구성될 수 있으며, 따라서 단일 접점이 명령 및 어드레스 정보를 교번하여 수신하는 데 사용될 수 있다. 명령 및 어드레스 정보를 교번하여 수신하도록 구성되는 그러한 접점들 및/또는 단자들은 본 명세서에 설명되는 실시예들 중 임의의 것에 포함될 수 있다.
접점들(35)과 단자들(25) 사이의 전기 접속부들은 리드들, 예컨대 와이어 본드들(40), 또는 리드들의 적어도 부분들이 개구들(26) 중 적어도 하나와 정렬되는 다른 가능한 구조체를 포함할 수 있다. 예를 들어, 도 1a에 나타난 바와 같이, 전기 접속부들 중 적어도 일부는, 유전체 요소(20) 내의 개구(26)의 에지를 넘어 연장되고, 하나의 단부에서 마이크로전자 요소의 접점(35)에 그리고 다른 단부에서 유전체 요소(20)의 전도성 요소(24)에 연결되는 와이어 본드(40)를 포함할 수 있다. 일 실시예에서, 유전체 요소와 마이크로전자 요소의 접점들 사이의 전기 접속부들 중 적어도 일부는 리드 본드들, 즉 유전체 요소 상의 다른 전도성 요소들과 일체이고, 유전체 요소(20)의 제1 및 제2 표면들(21, 22) 중 하나 또는 둘 모두를 따라 측방향으로 연장되고, 마이크로전자 요소들 중 하나 이상의 접점들에 본딩되는 리드들을 통해 이루어질 수 있으며, 이때 각각의 리드는 개구들(26) 중 적어도 하나와 정렬되는 부분을 갖는다.
도 1a 내지 도 1d의 실시예에서, 패키지의 제1 단자들(25a)을 통과하는 적어도 일부 신호들은 마이크로전자 요소들(30) 중 적어도 2개에 공통일 수 있다. 이러한 신호들은 단자들(25)로부터 마이크로전자 요소들(30)의 대응하는 접점들(35)로 유전체 요소의 제1 및 제2 표면들(21, 22)에 평행한 방향들로 유전체 요소(20) 상에서 또는 그 내에서 연장되는 전도성 트레이스들과 같은 접속부들을 통해 라우팅될 수 있다. 예를 들어, 유전체 요소(20)의 제2 표면(22)의 중앙 영역(23) 내에 배치되는 제1 단자(25a)는 전도성 트레이스, 전도성 요소(24), 예컨대 본드 패드, 및 전도성 요소(24) 및 접점(35)에 연결되는 와이어 본드(40)를 통해 각각의 마이크로전자 요소(30)의 전도성 접점(35)과 전기적으로 결합될 수 있다.
도 1a를 다시 참조하면, 제2 마이크로전자 요소(30b)의 전방 표면(31)과 유전체 요소(20)의 제1 표면(21)의 일부분 사이에 스페이서(14)가 위치될 수 있다. 그러한 스페이서(14)는 예를 들어 이산화규소와 같은 유전체 재료, 규소와 같은 반도체 재료로부터 제조될 수 있으며, 접착제의 하나 이상의 층(13, 15)을 포함할 수 있다. 일 실시예에서, 스페이서(14)는 제1 마이크로전자 요소(30a)의, 그의 전방 표면(31)과 후방 표면(33) 사이의 두께(T2)와 실질적으로 동일한, 유전체 요소(20)의 제1 표면(21)에 실질적으로 수직인 수직 방향(V)에서의 두께(T1)를 가질 수 있다. 게다가, 하나 이상의 접착제 층(13, 15)은 제1 마이크로전자 요소(30a)와 유전체 요소(20) 사이에, 제1 마이크로전자 요소와 제2 마이크로전자 요소(30a, 30b) 사이에, 제2 마이크로전자 요소(30b)와 스페이서(14) 사이에, 그리고 스페이서(14)와 유전체 요소(20) 사이에 위치될 수 있다.
마이크로전자 패키지(10)는, 선택적으로 마이크로전자 요소들(30)의 후방 표면들(33)을 덮거나, 부분적으로 덮거나, 덮이지 않은 상태로 둘 수 있는 봉지재(encapsulant)(50)를 또한 포함할 수 있다. 예를 들어, 도 1a에 도시된 마이크로전자 패키지(10)에서, 봉지재는 마이크로전자 요소들(30)의 후방 표면들(33) 상으로 유동되거나, 스텐실링되거나(stenciled), 스크리닝되거나(screened), 분배될 수 있다. 마이크로전자 패키지(10)는, 선택적으로 와이어 본드들(40) 및 유전체 요소(20)의 전도성 요소들(24)을 덮을 수 있는 봉지재(도시되지 않음)를 추가로 포함할 수 있다. 그러한 봉지재는 또한 선택적으로 개구들(26) 내로 연장될 수 있고, 그것은 마이크로전자 요소들(30)의 접점들(35)을 덮을 수 있다.
도 1d에서 볼 수 있는 바와 같이, 마이크로전자 패키지(10)의 메모리 어레이들(U0, U1) 각각은 마이크로전자 패키지 상의 제1 단자들(25a)의 세트에 대한 공유 전기 접속부(2)를 가질 수 있다.
도 2를 참조하면, 본 발명의 태양에 따르면, 마이크로전자 조립체(1)는 클램셀 배열로 회로 패널(60)과 조립된 제1 및 제2 마이크로전자 패키지들(10a, 10b)을 포함할 수 있다. 구체적으로, 도 2에 나타난 바와 같이, 패키지들(10a, 10b)은 회로 패널(60)의 제1 및 제2 표면들(61, 62)에서 각자의 패널 접점들에 서로 반대편에 있도록 실장될 수 있으며, 따라서 제1 패키지(10a)는 제2 패키지(10b)와 동일하거나 실질적으로 동일한 회로 패널의 면적을 점유한다.
마이크로전자 조립체(1)의 마이크로전자 패키지들(10) 각각은 전술된 바와 같은 제1 및 제2 마이크로전자 요소들(30)을 포함하는 유사한 구조를 가질 수 있다. 도 2에서 볼 수 있는 바와 같이, 마이크로전자 패키지들(10) 내의 마이크로전자 요소들(30)의 메모리 어레이들(U0 내지 U39) 각각은 회로 패널(60) 상의 어드레스 버스 또는 명령/어드레스 버스(3)의 접속 영역(70)에 대한 공유 전기 접속부(2)를 가질 수 있다.
도 3a 및 도 3b는 도 1a 및 도 1b의 마이크로전자 패키지(10)의 변형인 마이크로전자 패키지(110)를 예시한다. 마이크로전자 패키지(110)의 각각의 특징부 또는 요소는, 이하에서 달리 설명되는 것을 제외하고는, 마이크로전자 패키지(10)의 대응하는 특징부 또는 요소와 동일할 수 있다.
도 3a 및 도 3b에 나타난 바와 같이, 마이크로전자 패키지(110)는 패키징 구조체, 예를 들어 유전체 요소 또는 기판(120)을 포함할 수 있다. 유전체 요소(120)는 서로 반대로 향하고 있는 제1 및 제2 표면들(121, 122)을 갖는다. 개구들(126a, 126b)의 최장 치수들은 제1 및 제2 평행 축들(129a, 129b)을 한정할 수 있다. 제1 및 제2 평행 축들(129a, 129b)은 축들(129a, 129b) 사이에 위치되는 유전체 요소(120)의 제2 표면(122)의 중앙 영역(123)을 한정할 수 있다. 제2 표면(122)은 축(129a)과 유전체 요소(120)의 주변 에지(127a) 사이의 제1 주변 영역(128a), 및 축(129b)과 유전체 요소의 주변 에지(127b) 사이의 제2 주변 영역(128b)을 갖는다.
마이크로전자 패키지(110)는 외부 구성요소와의 접속을 위해 단자들(125)에 부착되는 연결 요소들(111)을 포함할 수 있다. 마이크로전자 패키지(110)는 유전체 요소(120)의 제1 표면(121)을 향하는 전방 면(131)을 각각 갖는 복수의 마이크로전자 요소(130)를 포함할 수 있다. 도 3a에 추가로 나타난 바와 같이, 각각의 마이크로전자 요소(130)는 그의 전방 표면(131)에서 노출되는 복수의 전기 전도성 요소 접점(135)을 가질 수 있다. 접점들(135)과 단자들(125) 사이의 전기 접속부들은 리드들, 예컨대 와이어 본드들(140), 또는 리드들의 적어도 부분들이 개구들(126) 중 적어도 하나와 정렬되는 다른 가능한 구조체를 포함할 수 있다.
도 3b에 추가로 나타난 바와 같이, 제1 단자들(125a)의 제1 및 제2 그룹들(115a, 115b)은 제2 표면의 제1 주변 영역(128a)에 그리고 제2 주변 영역(128b)에 각각 배치될 수 있다. 제1 단자들(25a)과 마찬가지로, 제1 단자들(125a)은 어드레스 신호들 및 어드레스 정보를 운반하도록 구성된 단자들을 포함한다.
특정 실시예에서, 제1 단자들(125a)의 제1 그룹(115a)은 제1 마이크로전자 요소(130a) 내의 어드레싱가능 메모리 위치를 결정하기 위해 마이크로전자 패키지(10) 내의 회로에 의해 사용되는 모든 어드레스 정보를 운반하도록 구성될 수 있고, 제1 단자들(125b)의 제2 그룹(115b)은 제2 마이크로전자 요소(130b) 내의 어드레싱가능 메모리 위치를 결정하기 위해 마이크로전자 패키지(10) 내의 회로에 의해 사용되는 모든 어드레스 정보를 운반하도록 구성될 수 있다. 일례에서, 제1 단자들(125a)의 각각의 그룹(115a, 115b)은 대응하는 제1 및 제2 마이크로전자 요소(130a, 130b)의 명령-어드레스 버스의 신호들의 그룹 각각, 즉 마이크로전자 패키지로 전송되는 명령 신호들, 어드레스 신호들, 뱅크 어드레스 신호들 및 클럭 신호들을 운반하도록 구성될 수 있다.
일례에서, 제1 주변 영역(128a) 내에 배치된 제1 단자들(125a)의 제1 그룹(115a)은 제2 주변 영역(128b) 내에 배치된 제1 단자들의 제2 그룹(115b)의 신호 할당들과 이론적 축(101)에 관하여 대칭인 신호 할당들을 가질 수 있다. 이론적 축(101)은 개구들 각각의 종축에 평행하게 연장되며, 각자의 개구들의 근접 에지들 사이에 배치된다. 특정 실시예에서, 제1 주변 영역(128a) 내에 배치된 제1 단자들(125a)의 제1 그룹(115a)은 제2 주변 영역(128b) 내에 배치된 제1 단자들의 제2 그룹(115b)의 신호 할당들과 이론적 축(101)에 관하여 대칭이 아닌 신호 할당들을 가질 수 있다.
전형적으로, 이론적 축은 각자의 개구들의 근접 에지들 사이의 중간 거리에 또는 그 부근에 배치된다. 어드레스 정보를 운반하기 위한 단자들의 신호 할당들과 관련하여 본 명세서에서 사용되는 바와 같은 "대칭"은, 이론적 축의 제1 측에 있는 단자의 신호 할당이 제1 측에 있는 단자와는 축에 관하여 대칭인 위치에 축의 반대측에 있는 다른 단자의 것과 동일한 이름 및 수치 가중치를 갖는다는 것을 의미한다. 주어진 단자에 할당되는 어드레스 정보의 "수치 가중치"는 어드레스 정보에 의해 지정되는 어드레스의 장소들 내의 그 어드레스 정보의 장소를 지칭한다. 예를 들어, 어드레스는 20개의 어드레스 비트(A0. A19)에 의해 지정될 수 있다. 각각의 비트는 2^19(2의 19 제곱)를 나타내는 19의 수치 가중치를 갖는 최고순위 어드레스 정보 비트 A19로부터, 어드레스의 1의 장소인 2^0(2의 0 제곱)을 나타내는 0의 수치 가중치를 갖는 최저순위 어드레스 정보 비트 A0까지의 수치 가중치를 갖는다.
특정 실시예에서, 마이크로전자 패키지(110)의 제1 단자들(125a)의 제1 및 제2 그룹들(115a, 115b)은 이론적 축(101)에 관하여 모듈로-X 대칭을 갖도록 구성될 수 있다. 모듈로-X 대칭을 갖는 어드레스 및/또는 데이터 단자들의 그룹들을 갖는 마이크로전자 패키지들이 미국 특허 제8,441,111호 및 제9,123,555호에 도시 및 설명되어 있으며, 이들 미국 특허는 이에 의해 전체적으로 본 명세서에 참고로 포함된다.
마이크로전자 패키지(110)의 일례에서, 이론적 축(101)의 제1 측에 있는 제1 단자들(125a)의 제1 그룹(115a)은 제1 마이크로전자 요소(130a)와만 전기적으로 결합될 수 있고, 이론적 축의 제2 측에 있는 제1 단자들의 제2 그룹(115b)은 제2 마이크로전자 요소(130b)와만 전기적으로 결합될 수 있다. 특정 예에서, 제1 단자들(125a)의 제1 그룹(115a)은 마이크로전자 패키지(110) 내의 메모리 액세스의 제1 랭크 또는 제1 채널과 전기적으로 결합될 수 있고, 제1 단자들의 제2 그룹(115b)은 마이크로전자 패키지 내의 메모리 액세스의 제2 랭크 또는 제2 채널과 전기적으로 결합될 수 있다.
일례에서, 유전체 요소(120)의 제2 표면(122)의 중앙 영역(123) 내에 배치된 제2 단자들(125b)은 데이터 스트로브 신호들, 또는 다른 신호들 또는 기준 전위들, 예컨대 칩 선택, 리셋, 전원 전압들, 예컨대 Vdd, Vddq 및 접지, 예컨대 Vss 및 Vssq 중 하나 이상을 운반하도록 구성될 수 있다. 제2 단자들(125b)은 데이터 신호들 및 또한 데이터 마스크들 및 종단 저항기들에 대한 병렬 종단들을 턴온 또는 턴오프하는 데 사용되는 "온 다이 터미네이션"(ODT) 신호들을 운반하도록 할당된 단자들을 포함할 수 있다.
도 3b의 실시예에서, 패키지의 제2 단자들(125b)을 통과하는 적어도 일부 신호들은 마이크로전자 요소들(130) 중 적어도 2개에 공통일 수 있다. 예를 들어, 유전체 요소(120)의 제2 표면(122)의 중앙 영역(123) 내에 배치되는 제2 단자(125a)는 전도성 트레이스, 전도성 요소(124), 예컨대 본드 패드, 및 전도성 요소(124) 및 접점(135)에 연결되는 와이어 본드(140)를 통해 각각의 마이크로전자 요소(130)의 전도성 접점(135)과 전기적으로 결합될 수 있다.
도 3b의 특정 예에서, 제1 및 제2 마이크로전자 요소들(130a, 130b)의 메모리 저장 어레이들은 2개의 비교적 넓은 메모리 랭크에 대한 액세스를 제공하도록 집합적으로 기능할 수 있다. 예를 들어, 단일 패키지(110)는, 패키지(110) 상의 32개의 제2 단자(125b)가 제1 마이크로전자 요소(130a)의 32개의 DQ 접점과 결합될 수 있고, 32개의 양방향 데이터 신호(DQ0. DQ31)를 운반하도록 할당될 수 있고, 또한 제2 마이크로전자 요소(130b)의 32개의 DQ 접점과 결합될 수 있는 32 비트 메모리 액세스의 2개의 랭크를 제공할 수 있다.
전술한 마이크로전자 패키지(110)의 단자 구성에 대한 대안에서, 도 3d는 제2 단자들의 2개의 그룹(225, 227)을 갖는 마이크로전자 패키지(210)를 도시하며, 이때 이들의 각각의 그룹은 마이크로전자 패키지(210)에 포함된 마이크로전자 요소들(230a, 230b) 중 하나 이상의 16개의 DQ 접점에 전기적으로 결합된 16개의 DQ 단자를 포함한다.
도 3d의 특정 예에서, 제1 및 제2 마이크로전자 요소들(130a, 130b)의 메모리 저장 어레이들이 단일의 비교적 넓은 메모리 랭크에 대한 액세스를 제공하도록 집합적으로 기능할 수 있다. 예컨대, 단일 패키지(110)는, 제1 마이크로전자 요소(130a)의 16개의 DQ 접점이 16개의 양방향 데이터 신호(DQ0. DQ15)를 운반하도록 할당되는 패키지 상의 DQ 단자들(125b)의 제1 그룹(123)에 결합되고, 제2 마이크로전자 요소(130b)의 16개의 DQ 접점이 16개의 다른 양방향 데이터 신호(DQ0. DQ15)를 운반하도록 할당되는 패키지 상의 DQ 단자들(25a)의 제2의 상이한 그룹(127)에 결합되는 32 비트 메모리 액세스의 단일 랭크를 제공할 수 있다. 이 경우, 32 비트 단일 랭크 메모리 액세스를 지원하기 위해 32개의 DQ 단자 상에서 32개의 양방향 데이터 신호가 동시에 전송된다. 구체적으로, 32개의 양방향 데이터 신호가 상기 32개의 DQ 단자를 통해 상기 제1 및 제2 마이크로전자 요소들에 의해 동시에, 즉 동일한 클럭 사이클 상에서 수신되며, 32개의 양방향 데이터 신호가 상기 32개의 DQ 단자를 통해 상기 제1 및 제2 마이크로전자 요소들에 의해 동시에, 동일한 클럭 사이클 상에서 출력된다.
도 3c에서 볼 수 있는 바와 같이, 마이크로전자 패키지(110) 또는 마이크로전자 패키지(210)의 메모리 어레이들(U0, U1) 각각은 마이크로전자 패키지 상의 제1 단자들(125a 또는 225a)의 그의 각자의 그룹(115a, 115b 또는 215a, 215b)에 대한 독립적인 전기 접속부(102a, 102b)를 가질 수 있다.
도 1a 및 도 3a에는 마이크로전자 요소들(30, 130)이 패키지 기판의 제1 표면을 향하는 그들의 전방 면들을 갖는 기판의 접점들에 와이어 본딩되는 것으로 도시되지만, 이것이 필요하지는 않다. 예를 들어, 도 3e를 참조하면, 마이크로전자 패키지(310)는 전술한 마이크로전자 패키지들(10, 110, 210)의 변형이다. 마이크로전자 패키지(310)는 그의 전방 면(331)에서 요소 접점들(335)을 각각 갖는 2개의 마이크로전자 요소(330a, 330b)를 가지며, 이때 전방 면들은 기판(320)의 제1 표면(321)으로부터 멀어지는 쪽을 향한다. 마이크로전자 요소들(330)은 각각 기판의 제1 표면(321)에서 요소 접점들(335)과 기판 접점들(324) 사이에서 전방 면(331) 위로 연장되는 와이어 본드들(340)과 같은 전기 전도성 구조체에 의해 기판(320)의 전도성 요소들과 전기적으로 접속된다. 기판 접점들(324)은 기판(320)의 제2 표면(322)에서 단자들(325)과 전기적으로 접속된다. 도 3e에 도시된 바와 같이, 마이크로전자 요소들(330)의 전방 면들(331)은 기판(320)의 제1 표면(321)에 평행한 단일 평면(P1) 내에 배열될 수 있다.
도 3f를 참조하면, 마이크로전자 패키지(410)는 전술한 마이크로전자 패키지들(10, 110, 210, 310)의 다른 변형이다. 마이크로전자 패키지(410)는 그의 전방 면(431)에서 요소 접점들(435)을 각각 갖는 2개의 마이크로전자 요소(430a, 430b)를 가지며, 이때 전방 면들은 기판(420)의 제1 표면(421) 쪽을 향한다. 마이크로전자 요소들(430)의 요소 접점들(435)은 그들 사이에서 연장되는 전도성 연결 재료(412)에 의해 기판(420)의 제1 표면(421)에서 기판 접점들(424)에 대면하여 연결된다. 기판 접점들(424)은 기판(420)의 제2 표면(422)에서 단자들(425)과 전기적으로 접속된다. 도 3f에 도시된 바와 같이, 마이크로전자 요소들(430)의 전방 면들(431)은 기판(420)의 제1 표면(421)에 평행한 단일 평면(P2) 내에 배열될 수 있다.
도 3g를 참조하면, 마이크로전자 패키지(610)는 전술한 마이크로전자 패키지들(10, 110, 210, 310, 410)의 다른 변형이다. 마이크로전자 패키지(610)는 그의 전방 면(631)에서 요소 접점들(635)을 각각 갖는 2개의 적층된 마이크로전자 요소(630a, 630b)를 가지며, 이때 전방 면들은 기판(620)의 제1 표면(621)으로부터 멀어지는 쪽을 향한다. 마이크로전자 요소들(630)의 요소 접점들(635)은 그들 사이에서 연장되는 전기 전도성 구조체, 예컨대 필름-오버-와이어 본드들(612)에 의해 기판(620)의 제1 표면(621)에서 기판 접점들(627)에 전기적으로 결합될 수 있다. 기판 접점들(626)은 기판(620)의 제2 표면(622)에서 단자들(625)과 전기적으로 접속될 수 있다.
도 3g에 도시된 바와 같이, 마이크로전자 요소들(630a, 630b)의 요소 접점들(635)은 2개의 인접한 평행한 열로 배치될 수 있고, 요소 접점들은 각자의 마이크로전자 요소의 전방 면(631)의 중앙 영역(637) 내에 배치될 수 있다. 도 1c를 참조하여 전술한 바와 같이, 마이크로전자 요소들(630)의 전방 면(631)의 중앙 영역은 에지들에 직교하는 방향에 있어서 마이크로전자 요소의 서로 반대편에 있는 주변 에지들(632) 사이의 거리의 중간 1/3을 점유할 수 있다.
도 3h를 참조하면, 마이크로전자 패키지(710)는 전술한 마이크로전자 패키지들(10, 110, 210, 310, 410, 610)의 다른 변형이다. 마이크로전자 패키지(710)는 그의 전방 면(731)에서 요소 접점들(735)을 각각 갖는 2개의 적층된 마이크로전자 요소(730a, 730b)를 가지며, 이때 전방 면들은 기판(720)의 제1 표면(721)으로부터 멀어지는 쪽을 향한다. 마이크로전자 요소들(730a, 730b)의 요소 접점들(735)은 2개의 인접한 평행한 열로 배치될 수 있고, 요소 접점들은 각자의 마이크로전자 요소의 전방 면(731)의 중앙 영역(737) 내에 배치될 수 있다. 요소 접점들(735)은 재분배 층(736b)의 전도성 요소들(736a)에 의해 전방 면(731)의 주변 에지들(732)에 인접한 재분배 접점들(739)로 라우팅될 수 있다.
마이크로전자 요소들(730a, 730b)의 재분배 접점들(739)은 2개의 평행한 열로 배치될 수 있고, 재분배 접점들은 각자의 마이크로전자 요소의 전방 면(731)의 주변 영역들(738) 내에 배치될 수 있다. 마이크로전자 요소들(730)의 전방 면(731)의 주변 영역들(738)은 각각 에지들에 직교하는 방향에 있어서 마이크로전자 요소의 서로 반대편에 있는 주변 에지들(732) 사이의 거리의 주변 1/3을 점유할 수 있다. 재분배 접점들(739)은 그들 사이에서 연장되는 전기 전도성 구조체, 예를 들어 와이어 본드들(712)에 의해 기판(720)의 제1 표면(721)에서 기판 접점들(727)에 전기적으로 결합될 수 있다. 기판 접점들(727)은 기판(720)의 제2 표면(722)에서 단자들(725)과 전기적으로 접속될 수 있다.
전술한 마이크로전자 패키지들(110, 210)의 단자 구성에 대한 대안에서, 도 3i는 도 3a 및 도 3e 내지 도 3h에 도시된 다양한 패키지들에 적용할 수 있는 볼 맵(ball map)을 갖는 마이크로전자 패키지(810)를 도시한다. 마이크로전자 패키지(810)는 기판(820)의 제1 표면(821) 상의 단자들(825)의 예시적인 볼아웃 맵(ballout map)을 가지며, 여기서 단자들(A0 내지 A17)은 제1 단자들(825a)일 수 있는 어드레스 단자들이고, 단자들(DQ0 내지 DQ3)은 제2 단자들(825b)일 수 있는 데이터 단자들이다. 볼아웃 맵 상의 다른 단자들(825)은 도 3i에 도시된 바와 같을 수 있다. 일례에서, 마이크로전자 패키지(810) 내의 마이크로전자 요소들(830a, 830b)은 JEDEC 더블 데이터 레이트 DRAM 표준 DDR4 중 하나에 따라 구성될 수 있다.
도 3a 내지 도 3d의 실시예의 다른 변형에서, 도 3a의 마이크로전자 요소들(130a, 130b)은 도 3e 및 도 3f의 마이크로전자 요소들(330, 430)의 나란한 배열과 유사하게 서로 인접하게 배치될 수 있으며, 이때 전방 면들은 기판(120)의 제1 표면(121) 쪽을 향하고, 기판의 제1 표면에 평행한 단일 평면 내에 배열된다. 그러나, 이 변형에서는, 도 3a 내지 도 3d의 실시예와 유사하게, 마이크로전자 요소들(130a, 130b) 각각은 기판(120)을 관통하여 연장되는 개구들(126a, 126b)과 정렬된 리드들(예를 들어, 와이어 본드들(140))에 의해 기판 접점들(124)에 전기적으로 접속될 수 있다.
도 3a 내지 도 3i의 실시예들의 또 다른 변형에서, 기판은 생략될 수 있고, 따라서 마이크로전자 패키지(110, 210, 310, 또는 410)는 마이크로전자 요소들 중 하나 또는 둘 모두의 전방 면(131, 331 또는 431) 위를 덮는 전기 전도성 재분배 층을 포함하는 패키징 구조체를 갖는 마이크로전자 요소들(130, 230, 330, 또는 430)의 형태일 수 있다. 재분배 층은 패키지의 유전체 층을 관통하여 마이크로전자 요소들의 요소 접점들(135, 335, 또는 435)까지 연장되는 전기 전도성 금속화 비아들을 갖는다. 재분배 층은 단자들(125, 225, 325 또는 425) 및 단자들과 전기적으로 접속된 트레이스들을 포함할 수 있으며, 따라서 단자들은 예컨대 금속화 비아들을 통해 또는 금속화 비아들 및 전기 전도성 트레이스들을 통해 요소 접점들과 전기적으로 접속된다. 이 경우, 패키지는 "상부에 재분배 층을 갖는 웨이퍼 레벨 패키지"로 지칭될 수 있다. 추가 변형에서, 전술한 바와 같은 상부에 재분배 층을 갖는 그러한 마이크로전자 패키지는 마이크로전자 요소들의 하나 이상의 에지를 넘어 측방향으로 연장되는 유전체 층의 영역들 상에 배치된 단자들(125, 225, 335 또는 435)의 하나 이상의 열을 가질 수 있다. 이 경우, 패키지(1410)는 "상부에 재분배 층을 갖는 팬아웃 웨이퍼 레벨 패키지"로 지칭될 수 있다.
도 4a를 참조하면, 본 발명의 태양에 따르면, 마이크로전자 조립체(100)는 도 4a에 도시된 바와 같은 클램셀 배열로 또는 다른 배열들로(예를 들어, 회로 패널(160)의 제1 표면(161) 상에서만) 회로 패널(160)과 조립될 수 있는 복수의 마이크로전자 패키지(110)를 가질 수 있다. 도시된 예에서, 마이크로전자 패키지들(110)은 복수의 메모리 저장 어레이(U0 내지 U39)를 가질 수 있으며, 이때 각각의 마이크로전자 패키지는 제1 단자들(125a)의 대응하는 그룹(115a 또는 115b)을 통해 각각 독립적으로 액세스가능한 2개의 메모리 저장 어레이를 갖는다.
마이크로전자 조립체(100)는 각각이 제1, 제2, 제3 및 제4 접속 영역들(171, 172, 173, 174)과 같은 회로 패널(160)의 접속 영역들을 순차적으로 통과하는 복수의 신호 도체를 포함할 수 있는 어드레스 버스 또는 명령-어드레스 버스(103)를 포함할 수 있다. 버스(103)는 회로 패널(160)의 일부분일 수 있는 지지체 내에서 또는 그것 상에서 연장될 수 있다. 버스(103)는 어드레스 신호들 또는 어드레스 및 명령 신호들을 송신하기 위한 복수의 신호 도체를 포함할 수 있다. 회로 패널(160)은 지지체의 표면에서 전도성 패널 접점들(165)을, 예컨대 회로 패널의 제1 표면(161)에서 전도성 패널 접점들(165a)을 그리고 회로 패널의 제2 표면(162)에서 전도성 패널 접점들(165b)을 가질 수 있다.
일례에서, 어드레스 버스(103)는 마이크로전자 패키지(130) 내의 회로에 의해 사용가능한 모든 어드레스 신호들을 운반하도록 구성될 수 있다. 특정 예(예를 들어, DDR3 칩들)에서, 어드레스 버스(103)는 마이크로전자 패키지들(130) 각각으로 전송되는 모든 명령 신호들을 운반하도록 구성될 수 있으며, 이때 명령 신호들은 기록 인에이블, 행 어드레스 스트로브, 및 열 어드레스 스트로브 신호들이다. 일 실시예(예를 들어, DDR4 칩들)에서, 마이크로전자 패키지들(130) 각각으로 전송되는 모든 명령 신호들은 기록 인에이블, 행 어드레스 스트로브, 열 어드레스 스트로브, 활성화, 및 패리티 신호들일 수 있다. 마이크로전자 패키지들(130) 각각의 제1 단자들(125a)은 각자의 마이크로전자 패키지 내의 회로에 의해 사용가능한 모든 어드레스 신호들을 운반하도록 구성될 수 있다.
도 4a에 나타난 바와 같이, 패키지들(110a, 110b)은 회로 패널(160)의 제1 및 제2 표면들(161, 162)에서 각자의 패널 접점들에 서로 반대편에 있도록 실장될 수 있으며, 따라서 제1 패키지(110a)는 패키지(110b)와 동일하거나 실질적으로 동일한 회로 패널의 면적을 점유한다. 마이크로전자 패키지들 각각은 전술된 바와 같은 제1 및 제2 마이크로전자 요소들(130a, 130b)을 포함하는 유사한 구조를 가질 수 있다.
회로 패널(160), 예컨대 인쇄 회로 보드, 모듈 카드 등에서, 명령-어드레스 버스의 이러한 전술된 신호들: 즉 명령 신호들, 어드레스 신호들, 뱅크 어드레스 신호들 및 클럭 신호들은 병렬로 그에 접속되는 다수의 마이크로전자 패키지(110)로, 특히 클램셀 구성으로 회로 패널의 서로 반대편에 있는 표면들에 실장된 제1 및 제2 마이크로전자 패키지(110a, 110b)로 버싱될(bussed) 수 있다.
회로 패널(160)은 각자의 제1 및 제2 표면들(161, 162)에서 노출되는 복수의 전기 전도성 제1 및 제2 패널 접점(165a, 165b)(집합적으로, 패널 접점들(165))을 가질 수 있다. 마이크로전자 패키지들(110)은 예를 들어 단자들(125)과 패널 접점들 사이에서 연장될 수 있는 연결 요소들(111)에 의해 패널 접점들(165)에 실장될 수 있다.
일 실시예에서, 각자의 마이크로전자 패키지들(110)의 제1 단자들(125a)은 기능적으로 그리고 기계적으로 매칭되며, 따라서 제1 단자들의 제1 및 제2 그룹들(115a, 115b) 각각은 동일한 기능을 갖는 각자의 마이크로전자 패키지(110)의 유전체 요소(120)의 제2 표면(122)에서 제1 단자들(125a)의 동일한 패턴을 가질 수 있지만, 각각의 마이크로전자 패키지(110)의 길이, 폭 및 높이의 특정 치수들은 다른 마이크로전자 패키지들의 것들과 상이할 수 있다.
일례에서, 각각의 마이크로전자 패키지(130)의 제1 단자들(125a)의 세트들 또는 그룹들(115a, 115b) 각각은 동일한 어드레스 신호들 모두를 운반하도록 구성될 수 있다. 도 4b에서 볼 수 있는 바와 같이, 특정 실시예에서, 각각의 마이크로전자 패키지(130)의 제1 단자들(125a)의 세트들 또는 그룹들(115a, 115b) 각각은 각자의 기판(120)의 제2 표면(122)의 서로 반대편에 있는 각자의 제1 및 제2 주변 영역(128a, 128b) 내에 배치될 수 있다. 일 실시예에서, 각각의 주변 영역(128a, 128b)은 회로 패널(160)의 제1 표면(161)을 향하는 각자의 마이크로전자 패키지(130)의 제2 표면의 폭의 주변 1/3을 점유할 수 있다. 그러나, 주변 영역들(128a, 128b)의 폭들은 동일하거나 상이할 수 있으며, 각각의 주변 영역은 중앙 영역(123)과 동일하거나 상이한 폭을 가질 수 있다.
마이크로전자 조립체(100)는 어드레스 버스 또는 명령-어드레스 버스(103)에 전기적으로 결합된 제어기 패키지(104)를 추가로 포함할 수 있다. 제어기 패키지(104)는 버스(103) 상에서 송신하기 위한 어드레스 신호들의 생성을 제어하도록 구성된 제어기 요소를 포함할 수 있다. 일례에서, 제1 및 제2 마이크로전자 패키지들(110)은 지지체 또는 회로 패널(160)의 동일한 표면의 각자의 제1 및 제2 영역들 위를 덮을 수 있고, 제어기 패키지(104)는 회로 패널의 제3 영역 위를 덮을 수 있다. 그러한 제어기 패키지(104)는 마이크로전자 조립체(100)의 실시예들에 포함될 수 있는데, 이 경우에 조립체는 레지스터를 갖는 DIMM이다. 다른 실시예들에서, 마이크로전자 조립체는 제어기 패키지(104)를 포함하지 않을 수 있는데, 이 경우에 조립체는 레지스터를 갖지 않는 DIMM, 예를 들어 UDIMM(unregistered DIMM)이다.
도 4b에 예시된 바와 같이, 어드레스 버스 또는 명령-어드레스 버스(103)에 의해 전송된 신호들은 복수의 마이크로전자 패키지(110)가 접속되는 회로 패널(160)과 같은 회로 패널 상의 접속 위치들 사이에서 하나 이상의 방향(D1)으로 라우팅될 수 있으며, 따라서 버스의 신호들은 상이한 시간들에 각각의 접속 영역(171, 172, 173, 174)에 도달한다.
하나 이상의 방향(D1)은 하나 이상의 마이크로전자 요소(130) 상의 복수의 접점(135)의 하나 이상의 열(136)이 연장되는 방향(D2)(도 1c)을 횡단하거나 그에 직교할 수 있다. 그러한 방식으로, 회로 패널(160) 상의(즉 그것 상의 또는 그것 내의) 명령-어드레스 버스(130)의 신호 도체들은 일부 경우들에서 회로 패널(160)에 접속된 또는 접속될 마이크로전자 패키지(110) 내의 마이크로전자 요소(130) 상의 접점들(135)의 하나 이상의 열(136)에 평행한 방향(D2)으로 서로 이격될 수 있다.
도 4b에 도시된 실시예에서, 마이크로전자 패키지들(110a, 110c)은 회로 패널(160)의 제1 표면(161)의 각자의 상이한 제1 및 제2 영역들(160a, 160b)에서 패널 접점들(165a)에 각각 연결되는 제1 및 제2 마이크로전자 패키지들일 수 있다. 제1 마이크로전자 패키지(110a)는 제1 및 제2 마이크로전자 요소들(130a, 130b)을 포함할 수 있으며, 제2 마이크로전자 패키지(110c)는 제3 및 제4 마이크로전자 요소들(130c, 130d)을 포함할 수 있다.
마이크로전자 패키지들(110a, 110c)의 제1 단자들(125a)은 패널 접점들(165a)의 제1, 제2, 제3 및 제4 세트들(166, 167, 168, 169)에 전기적으로 결합될 수 있다. 이어서, 패널 접점들(165a)의 제1, 제2, 제3 및 제4 세트들(166, 167, 168, 169)은 버스(103)의 신호 도체들에 전기적으로 결합될 수 있다. 일례(예를 들어, DDR3 칩들)에서, 패널 접점들(165a)의 세트들(166, 1167, 168, 169) 각각은 마이크로전자 패키지들(110) 내의 회로에 의해 사용가능한 어드레스 정보 및 마이크로전자 패키지들로 전송되는 명령 신호들을 운반하도록 구성될 수 있으며, 이때 명령 신호들은 기록 인에이블, 행 어드레스 스트로브, 및 열 어드레스 스트로브 신호들이다. 일 실시예(예를 들어, DDR4 칩들)에서, 마이크로전자 패키지들로 전송되는 명령 신호들은 기록 인에이블, 행 어드레스 스트로브, 열 어드레스 스트로브, 활성화, 및 패리티 신호들일 수 있다.
마이크로전자 요소들(130a, 130b, 130c, 130d) 각각은 어드레스 신호들 또는 어드레스 및 명령 신호들을 수신하기 위해 패널 접점들(165a)의 각자의 세트(166, 167, 168, 169)를 통해 그리고 각자의 마이크로전자 패키지의 패키징 구조체(예컨대, 제1 단자들(125a))를 통해 접속 영역들(171, 172, 173, 174) 각자에서 버스(103)의 신호 도체들에 전기적으로 결합될 수 있다.
도 4b에 도시된 실시예에서, 제1, 제2, 제3 및 제4 마이크로전자 요소들(130a, 130b, 130c, 130d) 각각은 제1, 제2, 제3 및 제4 접속 영역들(171, 172, 173, 174) 각자에서만 버스(103)에 전기적으로 결합될 수 있다. 특정 예에서, 제1 마이크로전자 패키지(110a)의 제1 마이크로전자 요소(130a)는 패널 접점들(165a)의 제1 세트(166)에만 결합된 어드레스 입력들을 가질 수 있고, 제1 마이크로전자 패키지(110a)의 제2 마이크로전자 요소(130b)는 패널 접점들(165a)의 제2 세트(167)에만 결합된 어드레스 입력들을 가질 수 있다.
도 4b에 도시된 예에서, 패널 접점들(165a)의 각자의 제1, 제2 및 제3 세트(166, 167, 168)의 기하학적 중심들(G1, G2, G3)은 각각 패널 접점들의 제2, 제3 및 제4 세트들(167, 168, 169)의 기하학적 중심들(G2, G3, G4)로부터의 제1, 제2 및 제3의 실질적으로 동일한 상대 이격 거리들(S1, S2, S3)을 갖는다. 일례에서, 제1, 제2 및 제3의 실질적으로 동일한 상대 이격 거리들(S1, S2, S3) 사이의 임의의 차이는 동일한 허용오차, 예를 들어 ±0.5 mm의 동일한 허용오차, 또는 특정 실시예에서 이격 거리들 중 어느 하나의 ±1%의 동일한 허용오차 안에 있을 수 있다.
일 실시예에서, 패널 접점들(165a)의 각자의 제1, 제2, 제3 및 제4 세트(166, 167, 168, 169)의 기하학적 중심들(G1, G2, G3, G4)은 회로 패널(160)의 제1 표면(161)에 평행하게 연장되는 공통의 이론적 축(170)을 따라 서로 동일하게 이격될 수 있다. 본 명세서에서 사용되는 바와 같이, 요소들이 공통의 이론적 축을 따라 서로에 대해 "동일하게 이격된다"는 기재는, 요소들 중 인접한 요소들 사이의 이격에 있어서의 실제 차이가 관련 분야의 기술자에게 알려진 통상적인 제조 허용오차 안에 있다는 것을 의미한다.
도 4a 및 도 4b의 실시예에서, 제1 접속 영역과 제2 접속 영역(171, 172) 사이의 전기적 특성은 제2 접속 영역과 제3 접속 영역(172, 173) 사이의 전기적 특성의 동일한 허용오차 안에 있을 수 있다. 전기적 특성은 예를 들어 전기 트레이스 길이, 전기 전파 지연, 신호 도체들의 특성 임피던스, 또는 각자의 접속 영역과 접속된 마이크로전자 요소로부터 어드레스 버스에 인가되는 전기 부하에 있어서의 차이일 수 있다.
일 실시예에서, 제1, 제2 및 제3 접속 영역들(171, 172, 173) 각각은 각자의 제2, 제3 및 제4 접속 영역들(172, 173, 174)로부터의 각자의 제1, 제2 및 제3 상대 전기 길이들(즉, 전기 트레이스 길이들)을 가질 수 있으며, 제1, 제2 및 제3 상대 전기 길이들 사이의 임의의 차이는 동일한 허용오차, 예를 들어 ±0.5 mm의 동일한 허용오차 또는 특정 실시예에서 상대 전기 길이들 중 어느 하나의 ±1%의 동일한 허용오차 안에 있을 수 있다. 특정 실시예에서, 제1 접속 영역과 제2 접속 영역(171, 172) 사이의 전기 트레이스 길이가 제2 접속 영역과 제3 접속 영역(172, 173) 사이의 전기 트레이스 길이의 동일한 허용오차 안에 있을 수 있다.
특정 실시예에서, 제2, 제3 및 제4 접속 영역들(172, 173, 174) 각각은 각자의 제1, 제2 및 제3 접속 영역들(171, 172, 173)로부터의 각자의 제1, 제2 및 제3 상대 지연(즉, 전기 전파 지연)에서 버스(103)로부터 어드레스 신호들을 수신하도록 구성될 수 있고, 제1, 제2 및 제3 상대 지연들 사이의 임의의 차이는 동일한 허용오차, 예를 들어 상대 지연들 중 어느 하나의 ±1%의 동일한 허용오차 안에 있을 수 있다. 특정 실시예에서, 제1 접속 영역과 제2 접속 영역(171, 172) 사이의 전기 전파 지연이 제2 접속 영역과 제3 접속 영역(172, 173) 사이의 전기 전파 지연의 동일한 허용오차 안에 있을 수 있다.
일례에서, 제1 접속 영역과 제2 접속 영역(171, 172) 사이의 버스(103)의 신호 도체들의 특성 임피던스, 및 제2 접속 영역과 제3 접속 영역(172, 173) 사이의 신호 도체들의 특성 임피던스가 동일한 허용오차, 예를 들어 ±5 옴의 동일한 허용오차 안에 있을 수 있다. 마찬가지로, 제1 접속 영역과 제2 접속 영역(171, 172) 사이의 버스(103)의 신호 도체들의 특성 임피던스, 제2 접속 영역과 제3 접속 영역(172, 173) 사이의 버스(103)의 신호 도체들의 특성 임피던스, 및 제3 접속 영역과 제4 접속 영역(173, 174) 사이의 신호 도체들의 특성 임피던스는 동일한 허용오차, 예를 들어 ±5 옴의 동일한 허용오차 안에 있을 수 있다.
일례에서, 제1, 제2, 제3 및 제4 마이크로전자 요소들(130a, 130b, 130c, 130d) 각각은 예컨대 ±5 옴의 허용오차 내에서 제1, 제2, 제3 및 제4 마이크로전자 요소들 중 임의의 다른 것과 실질적으로 동일한 부하(즉, 전기 부하)를 버스(103)에 인가하도록 구성될 수 있다. 특정 실시예에서, 제1 및 제2 접속 영역들(171, 172)을 통해 어드레스 버스(103)에 인가되는 전기 부하에 있어서의 차이는, 제2 및 제3 접속 영역들(172, 173)을 통해 어드레스 버스에 인가되는 전기 부하에 있어서의 차이의 동일한 허용오차 안에 있을 수 있다. 예를 들어, 어드레스 버스에 인가되는 전기 부하에 있어서의 차이의 동일한 허용오차는 ±5 옴의 허용오차 안에 있을 수 있다.
(마이크로전자 요소들 중 하나에만 각각 접속된 제1 단자들의 독립 그룹들(115a, 115b)을 통한) 어드레스 버스 또는 명령/어드레스 버스(103)에 대한 독립 전기 접속들을 각각 갖는 마이크로전자 요소들(130)을 포함하는 마이크로전자 패키지들(110)을 구비한 본 명세서에서 설명되는 마이크로전자 조립체(100)의 예들에서, 전기 부하들은 플라이-바이 버스(fly-by bus)(103)의 신호 도체들을 따라 더 균일하게 분배될 수 있다.
도 2의 마이크로전자 조립체(1)에 비해, 마이크로전자 조립체(100)의 구조는 버스(103)를 따른 인접한 접속 영역들 사이의 더 양호한 임피던스 매칭 및 버스를 따른 더 많은 대역폭 능력을 생성하여, 더 높은 주파수의 신호들을 처리할 수 있다. 본 발명자들은 사용 시에, 도 2의 마이크로전자 조립체(1)에 비해, 마이크로전자 조립체(100)의 구조가 상당히 더 낮은 반사를 생성하여서, 조립체가 더 양호하게 신호를 송신하면서 더 높은 대역폭에서 동작하게 할 수 있다는 것을 확인하였다.
도 4b에서 마이크로전자 요소들(130)은 모두가 공통 평면(P3) 내에서 연장되는 그들의 전방 면들(131)을 갖는 것으로 도시되지만, 이것이 필요하지는 않다. 특정 예에서, 마이크로전자 패키지들(110a, 110c) 각각은 도 1a, 도 3e, 도 3f 중 임의의 것에 도시된 바와 같이 구성된 마이크로전자 요소들(130) 또는 도시되지 않은 다른 구성들을 가질 수 있다. 예를 들어, 일 실시예에서, 각각의 마이크로전자 패키지 내의 각각의 마이크로전자 요소의 전방 표면은 그곳에서 요소 접점들을 가질 수 있고, 제1 및 제3 마이크로전자 요소들(130a, 130c)의 전방 표면은 각자의 기판(120)의 제1 표면(121)과 대면할 수 있고, 제2 및 제4 마이크로전자 요소들(130b, 130d)의 전방 표면들은 각각 제1 및 제3 마이크로전자 요소들의 후방 표면 위를 적어도 부분적으로 덮을 수 있다.
일 실시예에서, 접속 영역들(171, 172, 173, 174)은 모두가 단일 회로 패널 상에 배치될 필요는 없다. 예를 들어, 제1 패키지의 마이크로전자 요소들이 결합되는 접속 영역들(171, 172)은 제2 패키지에 결합된 접속 영역들(173, 174)이 배치된 회로 패널 이외의 회로 패널 상에 배치될 수 있다.
위의 도 1a 내지 도 4b를 참조하여 전술된 마이크로전자 패키지들, 회로 패널들, 및 마이크로전자 조립체들은 도 5에 도시된 시스템(500)과 같은 다양한 전자 시스템들의 구성에 이용될 수 있다. 예를 들어, 본 발명의 추가의 실시예에 따른 시스템(500)은, 다른 전자 구성요소들(508, 510, 511)과 함께, 전술된 바와 같은 패키지들, 회로 패널들, 및 조립체들과 같은 복수의 모듈 또는 구성요소(506)를 포함한다.
도시된 예시적인 시스템(500)에서, 시스템은 회로 패널, 마더보드, 또는 연성 인쇄 회로 보드와 같은 라이저 패널(riser panel)(502)을 포함할 수 있고, 회로 패널은 모듈들 또는 구성요소들(506, 508, 510)을 서로 상호접속시키는 다수의 도체(504)를 포함할 수 있으며, 도 5에는 이들 중 하나만이 도시된다. 그러한 회로 패널(502)은 신호들을 시스템(500) 내에 포함된 마이크로전자 패키지들 및/또는 마이크로전자 조립체들 각각으로 그리고 그로부터 전송할 수 있다. 그러나, 이는 단지 예시적인 것이며, 모듈들 또는 구성요소(506)들 사이의 전기 접속들을 이루기 위한 임의의 적합한 구조체가 사용될 수 있다.
특정 실시예에서, 시스템(500)은 반도체 칩(508)과 같은 프로세서를 또한 포함할 수 있으며, 따라서 각각의 모듈 또는 구성요소(506)가 클록 사이클에서 N개의 데이터 비트들을 병렬로 전송하도록 구성될 수 있고, 프로세서가 클록 사이클에서 M개의 데이터 비트들을 병렬로 전송하도록 구성될 수 있으며, 이때 M은 N 이상이다.
도 5에 도시된 예에서, 구성요소(508)는 반도체 칩이고, 구성요소(510)는 디스플레이 스크린이지만, 임의의 다른 구성요소가 시스템(500)에 사용될 수 있다. 물론, 도 5에는 예시의 명료함을 위해 2개의 추가 구성요소(508, 511)만이 도시되지만, 시스템(500)은 임의의 수의 그러한 구성요소들을 포함할 수 있다.
모듈들 또는 구성요소들(506) 및 구성요소들(508, 511)은 파선들로 개략적으로 도시된 공통 하우징(501) 내에 실장될 수 있으며, 원하는 회로를 형성하기 위해 필요에 따라 서로 전기적으로 상호접속될 수 있다. 하우징(501)은 예를 들어 휴대 전화 또는 개인 휴대 정보 단말기에서 사용가능한 타입의 휴대용 하우징으로서 도시되며, 스크린(510)은 하우징의 표면에서 노출될 수 있다. 구조체(506)가 이미징 칩과 같은 감광(light-sensitive) 요소를 포함하는 실시예들에서, 광을 구조체로 라우팅하기 위해 렌즈(511) 또는 다른 광학 장치가 또한 제공될 수 있다. 역시, 도 5에 도시된 단순화된 시스템은 단지 예시적인 것이며, 데스크톱 컴퓨터, 라우터 등과 같은 통상적으로 고정식 구조체로 여겨지는 시스템들을 비롯한 다른 시스템들이 위에서 논의된 구조체들을 사용하여 제조될 수 있다.
다양한 종속항 및 그것에 기재된 특징들은 최초 청구범위에 제시된 것과 상이한 방식으로 조합될 수 있음을 인식할 것이다. 개별 실시예들과 관련하여 기술된 특징들이 기술된 실시예들 중 다른 것들과 공유될 수 있음을 또한 인식할 것이다.
본 명세서의 발명이 특정 실시예들을 참조하여 기술되었지만, 이들 실시예는 단지 본 발명의 원리들 및 응용들을 예시하는 것에 불과하다는 것이 이해되어야 한다. 따라서, 많은 변경이 예시적인 실시예들에 대해 이루어질 수 있고 다른 배열들이 첨부된 청구범위에 의해 한정되는 바와 같은 본 발명의 사상 및 범주로부터 벗어남이 없이 안출될 수 있다는 것을 이해하여야 한다.

Claims (24)

  1. 마이크로전자 조립체로서,
    각각이 제1 접속 영역, 제2 접속 영역, 제3 접속 영역, 및 제4 접속 영역을 순차적으로 통과하는 복수의 신호 도체들을 포함하는 어드레스 버스; 및
    제1 마이크로전자 패키지 및 제2 마이크로전자 패키지 - 상기 제1 마이크로전자 패키지는 제1 마이크로전자 요소 및 제2 마이크로전자 요소를 포함하고, 상기 제2 마이크로전자 패키지는 제3 마이크로전자 요소 및 제4 마이크로전자 요소를 포함하며, 각각의 마이크로전자 요소는 각자의 접속 영역을 통해 상기 어드레스 버스에 전기적으로 결합됨 -
    를 포함하며,
    상기 제1 접속 영역과 제2 접속 영역 사이의 전기적 특성은 상기 제2 접속 영역과 제3 접속 영역 사이의 전기적 특성의 동일한 허용오차(tolerance) 안에 있는, 마이크로전자 조립체.
  2. 제1항에 있어서, 상기 전기적 특성은 전기 트레이스 길이인, 마이크로전자 조립체.
  3. 제1항에 있어서, 상기 전기적 특성은 전기 전파 지연인, 마이크로전자 조립체.
  4. 제1항에 있어서, 상기 전기적 특성은 상기 신호 도체들의 특성 임피던스인, 마이크로전자 조립체.
  5. 제1항에 있어서, 상기 전기적 특성은 각자의 접속 영역과 접속된 상기 마이크로전자 요소로부터 상기 어드레스 버스에 인가되는 전기 부하에 있어서의 차이인, 마이크로전자 조립체.
  6. 제1항에 있어서, 각각의 마이크로전자 요소는 각자의 접속 영역에서만 상기 어드레스 버스에 전기적으로 결합되는, 마이크로전자 조립체.
  7. 제1항에 있어서, 상기 마이크로전자 조립체는 상기 어드레스 버스에 전기적으로 결합된 제어기 요소를 추가로 포함하며, 상기 제어기 요소는 상기 어드레스 버스 상에서 송신하기 위한 어드레스 신호들의 생성을 제어하도록 구성되는, 마이크로전자 조립체.
  8. 제1항에 있어서, 각각의 마이크로전자 패키지는 기판을 갖고, 각각의 마이크로전자 패키지 내의 각각의 마이크로전자 요소의 전방 표면은 상기 전방 표면에서 요소 접점들을 갖고, 상기 제1 마이크로전자 요소 및 제3 마이크로전자 요소의 전방 표면은 각자의 기판의 표면과 대면하고, 상기 제2 마이크로전자 요소 및 제4 마이크로전자 요소의 전방 표면들은 각각 상기 제1 마이크로전자 요소 및 제3 마이크로전자 요소의 후방 표면 위를 적어도 부분적으로 덮는, 마이크로전자 조립체.
  9. 제1항에 있어서, 각각의 마이크로전자 패키지는 상부에 기판 접점들을 가진 표면을 갖는 기판을 갖고, 각각의 마이크로전자 패키지 내의 각각의 마이크로전자 요소의 전방 표면은 상기 표면으로부터 멀어지는 쪽을 향하고, 상기 전방 표면 위로 연장되는 전기 전도성 구조체를 통해 상기 기판 접점들과 결합된 요소 접점들을 상기 전방 표면에서 가지며, 상기 마이크로전자 요소들의 전방 표면들은 상기 표면에 평행한 단일 평면 내에 배열되는, 마이크로전자 조립체.
  10. 제1항에 있어서, 각각의 마이크로전자 패키지는 기판을 갖고, 각각의 마이크로전자 패키지 내의 각각의 마이크로전자 요소의 전방 표면은 상기 전방 표면에서 요소 접점들을 갖고, 각자의 마이크로전자 패키지의 상기 기판의 표면에 평행한 단일 평면 내에 배열되며, 각각의 마이크로전자 요소의 상기 요소 접점들은 각자의 마이크로전자 패키지의 상기 기판의 표면에서 전도성 요소들에 대면하여 연결되는, 마이크로전자 조립체.
  11. 제1항에 있어서, 각각의 마이크로전자 요소는 메모리 저장 어레이 기능을 갖는, 마이크로전자 조립체.
  12. 제1항에 있어서, 각각의 마이크로전자 요소는 임의의 다른 기능보다 메모리 저장 어레이 기능을 제공하기 위해 더 많은 수의 능동 장치들을 구현하는, 마이크로전자 조립체.
  13. 제1항에 있어서, 상기 어드레스 버스는 상기 제1 마이크로전자 패키지 및 제2 마이크로전자 패키지 내의 회로에 의해 사용가능한 모든 어드레스 신호들을 운반하도록 구성되는, 마이크로전자 조립체.
  14. 제1항에 있어서, 상기 어드레스 버스는 기록 인에이블, 행 어드레스 스트로브, 및 열 어드레스 스트로브 신호들을 운반하도록 구성되는, 마이크로전자 조립체.
  15. 제1항에 있어서, 상기 마이크로전자 조립체는 상기 어드레스 버스를 포함하는 회로 패널을 추가로 포함하며, 상기 제1 마이크로전자 패키지 및 제2 마이크로전자 패키지는 상기 회로 패널의 동일한 표면의 각자의 제1 영역 및 제2 영역 위를 덮는, 마이크로전자 조립체.
  16. 제1항에 따른 마이크로전자 조립체, 및 상기 마이크로전자 조립체에 전기적으로 접속된 하나 이상의 다른 전자 구성요소를 포함하는, 시스템.
  17. 제16항에 있어서, 상기 시스템은 하우징을 추가로 포함하며, 상기 마이크로전자 조립체 및 상기 하나 이상의 다른 전자 구성요소는 상기 하우징과 조립되는, 시스템.
  18. 마이크로전자 조립체로서,
    상부에 어드레스 버스를 갖는 지지체를 포함하는 회로 패널 - 상기 어드레스 버스는 어드레스 신호들을 송신하기 위한 복수의 신호 도체들을 포함하고, 상기 회로 패널은 상기 지지체의 표면에서 전도성 패널 접점들을 갖고, 상기 패널 접점들은 상기 신호 도체들에 전기적으로 결합되고, 상기 패널 접점들의 제1 세트, 제2 세트, 제3 세트, 및 제4 세트를 포함함 -; 및
    각각이 상기 지지체의 표면의 각자의 상이한 제1 영역 및 제2 영역에서 상기 패널 접점들과 연결된 제1 마이크로전자 패키지 및 제2 마이크로전자 패키지 - 상기 제1 패키지는 상기 어드레스 신호들을 수신하기 위해 상기 제1 패키지의 패키징 구조체를 통해 패널 접점들의 각자의 제1 세트 및 제2 세트에 전기적으로 결합된 제1 마이크로전자 요소 및 제2 마이크로전자 요소를 포함하고, 상기 제2 패키지는 상기 어드레스 신호들을 수신하기 위해 상기 제2 마이크로전자 패키지의 패키징 구조체를 통해 패널 접점들의 각자의 제3 세트 및 제4 세트에 전기적으로 결합된 제3 마이크로전자 요소 및 제4 마이크로전자 요소를 포함함 -
    를 포함하며,
    상기 패널 접점들의 제1 세트, 제2 세트, 및 제3 세트의 기하학적 중심들은 각각 상기 패널 접점들의 제2 세트, 제3 세트, 및 제4 세트의 기하학적 중심들로부터의 제1 상대 이격 거리(relative separation distance), 제2 상대 이격 거리 및 제3 상대 이격 거리를 갖고, 상기 제1 상대 이격 거리, 제2 상대 이격 거리, 및 제3 상대 이격 거리는 실질적으로 동일한, 마이크로전자 조립체.
  19. 제18항에 있어서, 상기 제1 마이크로전자 요소 및 제2 마이크로전자 요소는 상기 제1 패키지의 단자들의 각자의 제1 세트 및 제2 세트를 통해 패널 접점들의 각자의 제1 세트 및 제2 세트에 전기적으로 결합되고, 상기 제3 마이크로전자 요소 및 제4 마이크로전자 요소는 상기 제2 마이크로전자 패키지의 단자들의 각자의 제3 세트 및 제4 세트를 통해 패널 접점들의 각자의 제3 세트 및 제4 세트에 전기적으로 결합되며,
    상기 단자들의 제1 세트 및 제2 세트는 상기 제1 패키지의 서로 반대편에 있는 각자의 제1 주변 영역 및 제2 주변 영역 내에 배치되고, 상기 단자들의 제3 세트 및 제4 세트는 상기 제2 패키지의 서로 반대편에 있는 각자의 제3 주변 영역 및 제4 주변 영역 내에 배치되는, 마이크로전자 조립체.
  20. 제19항에 있어서, 각각의 주변 영역은 상기 지지체의 표면을 향하는 각자의 패키지의 표면의 폭의 주변 1/3을 점유하는, 마이크로전자 조립체.
  21. 제18항에 있어서, 상기 단자들은 상기 제1 마이크로전자 패키지 및 제2 마이크로전자 패키지 내의 회로에 의해 사용가능한 어드레스 신호들 모두를 운반하도록 구성되는, 마이크로전자 조립체.
  22. 제18항에 있어서, 상기 단자들의 세트들 각각은 동일한 어드레스 신호들 모두를 운반하도록 구성되는, 마이크로전자 조립체.
  23. 제18항에 있어서, 상기 제1 세트 및 제2 세트 중의 단자들 중 대응하는 단자들의 신호 할당들은 상기 제1 세트와 제2 세트 사이의 이론적 축에 관하여 대칭인, 마이크로전자 조립체.
  24. 제18항에 있어서, 상기 제1 세트 및 제2 세트 중의 단자들 중 대응하는 단자들의 신호 할당들은 상기 제1 세트와 제2 세트 사이의 이론적 축에 관하여 대칭이 아닌, 마이크로전자 조립체.
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