JP4707446B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4707446B2 JP4707446B2 JP2005128703A JP2005128703A JP4707446B2 JP 4707446 B2 JP4707446 B2 JP 4707446B2 JP 2005128703 A JP2005128703 A JP 2005128703A JP 2005128703 A JP2005128703 A JP 2005128703A JP 4707446 B2 JP4707446 B2 JP 4707446B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- semiconductor element
- substrate
- semiconductor
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/171—Disposition
- H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/17181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
などの周辺素子を埋め込むことにより、基板上における周辺素子の搭載領域を削減した半導体装置が提案されている(例えば、特許文献2参照。)。
Dynamic Random Access Memory)を8個適用した。尚、本半導体装置の基板11の平面外形寸法を標準的な47.5mm×47.5mmとし、ASIC素子12の平面外形寸法は13.72mm×13.72mmである。
基板と、
前記基板の一方の主面に搭載された第一の半導体素子と、
前記基板の一方の主面にあって、前記第一の半導体素子の周囲に搭載された複数個の記憶素子と、
前記基板に配設され、前記第一の半導体素子と前記記憶素子とを電気的に接続する配線とを具備し、
前記第一の半導体素子の周囲に於いて、当該第一の半導体素子の外周辺に平行して設定された仮想領域のそれぞれに、前記記憶素子が2のn乗個(nは1以上の自然数)を単位として配設されてなることを特徴とする半導体装置。
付記1記載の半導体装置であって、
前記仮想領域のそれぞれに配設された記憶素子のアドレス端子と前記第一の半導体素子のアドレス制御端子とが互いに等長の配線により接続されてなることを特徴とする半導体装置。
付記1記載の半導体装置であって、
前記仮想領域のそれぞれに配設された記憶素子のコマンド入力端子と前記第一の半導体素子のコマンド出力端子とが互いに等長の配線により接続されてなることを特徴とする半導体装置。
付記1乃至3記載の半導体装置であって、
前記記憶素子は、アドレス入力端子、コマンド入力端子が、前記第一の半導体素子から遠い位置に置かれて配設されてなることを特徴とする半導体装置。
付記1記載の半導体装置であって、
一つの仮想領域内に配設された2のn乗個の記憶素子は、前記第一の半導体素子との間を、互いに等長の配線により接続されてなることを特徴とする半導体装置。
付記1記載の半導体装置であって、
異なる仮想領域に配設された記憶素子は、前記第一の半導体素子との間を、互いに等長の配線により接続されてなることを特徴とする半導体装置。
付記1記載の半導体装置であって、
単位となる2のn乗個の記憶素子間に於いて対応するアドレス端子のそれぞれと、前記第一の半導体素子のアドレス制御端子との間が、互いに等長の配線により接続されてなる
ことを特徴とする半導体装置。
付記1記載の半導体装置であって、
単位となる2のn乗個の記憶素子間に於いて対応するコマンド入力端子のそれぞれと、前記第一の半導体素子のコマンド出力端子との間が、互いに等長の配線により接続されてなることを特徴とする半導体装置。
付記1記載の半導体装置であって、
異なる仮想領域に配設された記憶素子間に於いて対応するアドレス端子のそれぞれと、前記第一の半導体素子のアドレス制御端子との間が、互いに等長の配線により接続されてなることを特徴とする半導体装置。
付記1記載の半導体装置であって、
異なる仮想領域に配設された記憶素子間に於いて対応するコマンド入力端子のそれぞれと、前記第一の半導体素子のコマンド出力端子との間が、互いに等長の配線により接続されてなることを特徴とする半導体装置。
基板と、
前記基板の一方の主面に搭載された第一の半導体素子と、
前記基板の一方の主面にあって、前記第一の半導体素子の周囲に搭載された複数個の記憶素子と、
前記基板に配設され、前記第一の半導体素子と前記記憶素子とを電気的に接続する配線とを具備し、
前記基板の他方の主面にあって、前記第一の半導体素子に対応する領域に凹部が配設され、
当該凹部の中央部には前記第一の半導体素子に電気的に接続された複数の第一の容量素子が配設され、
当該第一の容量素子の周囲には前記記憶素子に電気的に接続された複数の第二の容量素子が配設されてなることを特徴とする半導体装置。
2 領域
3 容量素子
4 ヒートスプレッダ
5 ハンダボール
10 半導体装置
11 基板
12 半導体素子
12−1 第1の辺
12−2 第2の辺
12−3 第3の辺
12−4 第4の辺
13 記憶素子
13A 記憶素子13の積層体
14 凹部
15A,15B 容量素子
16 ハンダボール
17 放熱板
18−1,18−2,18−3,18−4 配線
51,52,53,54 基板11上の領域
Claims (4)
- 基板と、
前記基板の一方の主面に搭載された第一の半導体素子と、
前記基板の一方の主面にあって、前記第一の半導体素子の周囲に搭載された複数個の記憶素子と、
前記基板に配設され、前記第一の半導体素子と前記記憶素子とを電気的に接続する配線とを具備し、
前記第一の半導体素子の周囲に於いて、当該第一の半導体素子の外周4辺の外側で各辺に平行して設定された4つの仮想領域のそれぞれに、前記記憶素子が2のn乗個(nは1以上の自然数)ずつ配設され、
前記基板の他方の主面にあって、前記第一の半導体素子に対応する領域に凹部が配設され、
当該凹部の中央部には前記第一の半導体素子に電気的に接続された複数の第一の容量素子が配設され、
当該第一の容量素子の周囲には前記記憶素子に電気的に接続された複数の第二の容量素子が配設されてなることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記仮想領域のそれぞれに配設された記憶素子のアドレス端子と前記第一の半導体素子のアドレス制御端子とが互いに等長の配線により接続されてなることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記仮想領域のそれぞれに配設された記憶素子のコマンド入力端子と前記第一の半導体素子のコマンド出力端子とが互いに等長の配線により接続されてなることを特徴とする半導体装置。 - 請求項1乃至3記載の半導体装置であって、
前記記憶素子は、アドレス入力端子、コマンド入力端子が、前記第一の半導体素子から遠い位置に置かれて配設されてなることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005128703A JP4707446B2 (ja) | 2005-04-26 | 2005-04-26 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005128703A JP4707446B2 (ja) | 2005-04-26 | 2005-04-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006310411A JP2006310411A (ja) | 2006-11-09 |
JP4707446B2 true JP4707446B2 (ja) | 2011-06-22 |
Family
ID=37476988
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005128703A Active JP4707446B2 (ja) | 2005-04-26 | 2005-04-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4707446B2 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008132001A (ja) * | 2006-11-27 | 2008-06-12 | Daiman:Kk | 制御装置 |
JP4963969B2 (ja) * | 2007-01-10 | 2012-06-27 | ルネサスエレクトロニクス株式会社 | 配線基板 |
JP4734282B2 (ja) * | 2007-04-23 | 2011-07-27 | 株式会社日立製作所 | 半導体チップおよび半導体装置 |
JP5497266B2 (ja) * | 2008-01-31 | 2014-05-21 | ピーエスフォー ルクスコ エスエイアールエル | 半導体モジュール、基板および配線方法 |
US8502390B2 (en) * | 2011-07-12 | 2013-08-06 | Tessera, Inc. | De-skewed multi-die packages |
US8823165B2 (en) * | 2011-07-12 | 2014-09-02 | Invensas Corporation | Memory module in a package |
US8436477B2 (en) | 2011-10-03 | 2013-05-07 | Invensas Corporation | Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate |
US8629545B2 (en) | 2011-10-03 | 2014-01-14 | Invensas Corporation | Stub minimization for assemblies without wirebonds to package substrate |
US8653646B2 (en) | 2011-10-03 | 2014-02-18 | Invensas Corporation | Stub minimization using duplicate sets of terminals for wirebond assemblies without windows |
US8405207B1 (en) | 2011-10-03 | 2013-03-26 | Invensas Corporation | Stub minimization for wirebond assemblies without windows |
EP2769409A1 (en) | 2011-10-03 | 2014-08-27 | Invensas Corporation | Stub minimization for multi-die wirebond assemblies with orthogonal windows |
WO2014097916A1 (ja) * | 2012-12-18 | 2014-06-26 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
US9691437B2 (en) | 2014-09-25 | 2017-06-27 | Invensas Corporation | Compact microelectronic assembly having reduced spacing between controller and memory packages |
US9484080B1 (en) | 2015-11-09 | 2016-11-01 | Invensas Corporation | High-bandwidth memory application with controlled impedance loading |
US9806044B2 (en) * | 2016-02-05 | 2017-10-31 | Dyi-chung Hu | Bonding film for signal communication between central chip and peripheral chips and fabricating method thereof |
US10037946B2 (en) | 2016-02-05 | 2018-07-31 | Dyi-chung Hu | Package structure having embedded bonding film and manufacturing method thereof |
US9679613B1 (en) | 2016-05-06 | 2017-06-13 | Invensas Corporation | TFD I/O partition for high-speed, high-density applications |
JP7061949B2 (ja) * | 2018-10-24 | 2022-05-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58166755A (ja) * | 1982-03-29 | 1983-10-01 | Hitachi Ltd | 回路アセンブリ |
JPS61112362A (ja) * | 1984-11-07 | 1986-05-30 | Hitachi Ltd | 半導体装置 |
JPH01157115A (ja) * | 1987-12-14 | 1989-06-20 | Hitachi Ltd | 半導体集積回路装置 |
JPH0424957A (ja) * | 1990-05-15 | 1992-01-28 | Sharp Corp | マイクロコンピュータデバイスの製造方法 |
JPH05267561A (ja) * | 1992-03-21 | 1993-10-15 | Ibiden Co Ltd | 高速処理用電子部品搭載用基板 |
JPH11214638A (ja) * | 1998-01-29 | 1999-08-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2001177046A (ja) * | 1999-12-21 | 2001-06-29 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2001203315A (ja) * | 1999-11-29 | 2001-07-27 | Lucent Technol Inc | マルチチップ・パッケージにおけるicチップのクラスタ・パッケージング |
JP2002025250A (ja) * | 2000-07-03 | 2002-01-25 | Hitachi Ltd | 半導体記憶装置 |
JP2003179199A (ja) * | 2001-10-02 | 2003-06-27 | Sony Computer Entertainment Inc | 半導体装置、半導体パッケージ、電子デバイス及び情報処理の環境構築方法 |
WO2005091367A1 (ja) * | 2004-03-19 | 2005-09-29 | Renesas Technology Corp. | 電子回路、半導体装置及び実装基板 |
JP2005340724A (ja) * | 2004-05-31 | 2005-12-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
-
2005
- 2005-04-26 JP JP2005128703A patent/JP4707446B2/ja active Active
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58166755A (ja) * | 1982-03-29 | 1983-10-01 | Hitachi Ltd | 回路アセンブリ |
JPS61112362A (ja) * | 1984-11-07 | 1986-05-30 | Hitachi Ltd | 半導体装置 |
JPH01157115A (ja) * | 1987-12-14 | 1989-06-20 | Hitachi Ltd | 半導体集積回路装置 |
JPH0424957A (ja) * | 1990-05-15 | 1992-01-28 | Sharp Corp | マイクロコンピュータデバイスの製造方法 |
JPH05267561A (ja) * | 1992-03-21 | 1993-10-15 | Ibiden Co Ltd | 高速処理用電子部品搭載用基板 |
JPH11214638A (ja) * | 1998-01-29 | 1999-08-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2001203315A (ja) * | 1999-11-29 | 2001-07-27 | Lucent Technol Inc | マルチチップ・パッケージにおけるicチップのクラスタ・パッケージング |
JP2001177046A (ja) * | 1999-12-21 | 2001-06-29 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2002025250A (ja) * | 2000-07-03 | 2002-01-25 | Hitachi Ltd | 半導体記憶装置 |
JP2003179199A (ja) * | 2001-10-02 | 2003-06-27 | Sony Computer Entertainment Inc | 半導体装置、半導体パッケージ、電子デバイス及び情報処理の環境構築方法 |
WO2005091367A1 (ja) * | 2004-03-19 | 2005-09-29 | Renesas Technology Corp. | 電子回路、半導体装置及び実装基板 |
JP2005340724A (ja) * | 2004-05-31 | 2005-12-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2006310411A (ja) | 2006-11-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4707446B2 (ja) | 半導体装置 | |
JP5947904B2 (ja) | 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化 | |
US9496243B2 (en) | Microelectronic assembly with opposing microelectronic packages each having terminals with signal assignments that mirror each other with respect to a central axis | |
JP5887414B2 (ja) | 平行な窓を有するマルチダイのワイヤボンドアセンブリのスタブ最小化 | |
US9466561B2 (en) | Packaged semiconductor device for high performance memory and logic | |
JP5137179B2 (ja) | 半導体装置 | |
JP6200236B2 (ja) | 電子装置 | |
US9368477B2 (en) | Co-support circuit panel and microelectronic packages | |
US9123554B2 (en) | Semiconductor device | |
TWI534984B (zh) | 相互支援之xfd封裝 | |
US10804243B2 (en) | Dual-sided memory module with channels aligned in opposition | |
EP2764547B1 (en) | Memory module with mirrored pin layout | |
US8908450B1 (en) | Double capacity computer memory device | |
US9472539B2 (en) | Semiconductor chip and a semiconductor package having a package on package (POP) structure including the semiconductor chip | |
US20030067082A1 (en) | Apparatus and methods for stacking integrated circuit devices with interconnected stacking structure | |
US9226398B1 (en) | Printed circuit board and package substrate having additional conductive pathway space | |
JP2010123203A (ja) | 半導体装置及びモジュールデバイス | |
JPH10256474A (ja) | 高容量メモリモジュール | |
JPH10284681A (ja) | メモリモジュール | |
KR20050080769A (ko) | 패키지 접속부를 이용한 적층형 집적회로 칩 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080212 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090918 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091124 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100122 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100302 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100430 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110215 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110315 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4707446 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |