WO2007040229A1 - 半導体装置 - Google Patents

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WO2007040229A1
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resin layer
sealing resin
semiconductor chip
semiconductor device
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Osamu Miyata
Shingo Higuchi
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Rohm Co., Ltd.
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a background art related to a semiconductor device to which a WL-CSP (Wafer Level-Chip Scale Package) technology is applied.
  • WL-CSP Wafer Level-Chip Scale Package
  • WL-CSP Wafer Level-Chip Scale Package
  • a semiconductor device to which the WL-CSP technology is applied includes a semiconductor chip 92 whose entire surface is covered with a passivation film 91, a polyimide layer 93 laminated on the passivation film 91, and a polyimide A rewiring 94 formed on the layer 93; a sealing resin layer 95 laminated on the polyimide layer 93 and the rewiring 94; and a solder ball 96 disposed on the sealing resin layer 95. And.
  • a pad opening 98 for exposing part of the internal wiring as an electrode pad 97 is formed in the nossivation film 91.
  • the rewiring 94 is connected to the electrode pad 97 through a through hole 99 formed so as to penetrate the polyimide layer 93.
  • the rewiring 94 is connected to the solder ball 96 through a post 100 that penetrates the sealing resin layer 95.
  • the solder ball 96 is connected to the nod on the mounting board, whereby mounting on the mounting board (electrical and mechanical connection to the mounting board) is achieved.
  • a wafer in which a plurality of semiconductor chips are fabricated is prepared.
  • a polyimide layer 93 and a rewiring 94 are formed on the passivation film 91 covering the surface of the wafer.
  • a post 100 is formed at a predetermined position on the rewiring 94 by a technique such as plating.
  • post 100 is buried in the surface of the wafer by epoxy resin, which is the material of the sealing resin layer 95. Supplied. After the epoxy resin is cured, the surface of the epoxy resin is ground with a grinder, and the surface (tip surface) of the post 100 is exposed from the epoxy resin.
  • the metal material such as copper forming the post 100 has ductility. Therefore, when the epoxy resin is ground by the driller, the tip of the post 100 is drawn by the grinder. As indicated by phantom lines in FIG. 13, it extends and spreads on the surface of the epoxy resin (sealing resin layer 95). Any of these metallic materials may cause problems such as a short circuit between a plurality of posts 100, for example.
  • an etching solution is used to remove the metal material that is extended to the surface of the epoxy resin by supplying an ammonia-based etching solution to the wafer surface. Done. After this etching process, solder balls 96 are formed on the post 100. Then, the wafer is cut (diced) along a dicing line set between the semiconductor chips in the wafer. As a result, a semiconductor device having the configuration shown in FIG. 13 is obtained.
  • the positional force on the front end surface of the post 100 becomes one step lower than the position on the surface of the sealing resin layer 95. Therefore, at the base end of the solder ball 96 formed on the post 100, the surface of the sealing resin layer 95 and the surface that contacts the side surface of the post 100 of the sealing resin layer 95 (the post 100 is disposed). And the corner 90 formed by the inner surface of the through-hole which is in contact. When such a corner 90 is in contact with the solder ball 96, when the thermal expansion Z shrinkage occurs in the semiconductor chip 92 or the mounting substrate, stress is applied to the contact portion between the corner 90 and the solder ball 96. The stress concentrates on the solder ball 96 and the stress may cause damage such as cracks in the solder ball 96.
  • FIG. 14 is a cross-sectional view showing another structure of the semiconductor device to which the WL-CSP technology is applied.
  • This semiconductor device includes a semiconductor chip 101.
  • the entire surface of the semiconductor chip 101 is covered with a passivation film 102.
  • a pad opening 104 for exposing the pad 103 is formed.
  • a polyimide layer 105 is laminated on the nosy basis film 102.
  • a rewiring 106 is formed on the polyimide layer 105. This rewiring 106 penetrates the polyimide layer 105.
  • the pad 103 is connected through a through-hole 107 formed in this way.
  • the first wiring layer 109, the first interlayer film 110, the second wiring layer 111, and the second interlayer are formed in this order from the side of the semiconductor substrate 108 that forms the base of the semiconductor chip 101.
  • a film 112 is laminated.
  • the first wiring layer 109 and the second wiring layer 111 are electrically connected through a via hole 113 formed in the first interlayer film 110.
  • the second wiring layer 111 and the pad 103 are electrically connected through the via hole 114 formed in the second interlayer film 112.
  • a sealing resin layer 115 made of epoxy resin is laminated on the polyimide layer 105 and the rewiring 106.
  • the rewiring 106 is connected to a solder ball 117 disposed on the surface of the sealing resin layer 115 via a post 116 penetrating the sealing resin layer 115.
  • the side surfaces of the semiconductor chip 101, the passivation film 102, the first interlayer film 110, the second interlayer film 112, and the sealing resin layer 115 are exposed to be flush with each other. .
  • cracks passivation film 102, first layer
  • the interlayer film 110 and the second interlayer film 112 are peeled off). If such a crack progresses to the element formation region of the semiconductor chip 101, there is a risk of causing a malfunction of the functional element formed in the element formation region.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-210760
  • Patent Document 2 Japanese Patent Laid-Open No. 2001-298120
  • a first object of the present invention is to prevent local concentration of stress on the external connection terminal on the post, thereby preventing occurrence of damage to the external connection terminal. It is an object to provide a semiconductor device that can be used.
  • the second object of the present invention is to provide a semiconductor device capable of preventing the generation of cracks between the noisy film and each interlayer film and the lower layer of each film. Means for solving the problem
  • a semiconductor device of the present invention includes a semiconductor chip, a sealing resin layer laminated on the surface of the semiconductor chip, and the sealing resin layer formed on the semiconductor
  • the chip and the sealing resin layer are provided so as to penetrate in the stacking direction, protrude on the sealing resin layer, and the peripheral portion of the protruding portion is the surface of the sealing resin layer and the stacking direction.
  • a post that contacts the post and an external connection terminal that is provided on the sealing resin layer and connected to the post.
  • the peripheral force of the portion protruding from the sealing resin layer of the post and the surface of the sealing resin layer in the stacking direction of the semiconductor chip and the sealing resin layer Speak in contact with each other. Therefore, the corner formed by the surface of the sealing resin layer and the surface that contacts the side surface of the post of the sealing resin layer (the inner surface of the hole in which the post is disposed) It is in contact with the boundary between the part embedded in the part and the part where the sealing resin layer force protrudes and is covered by the post. Therefore, it is possible to prevent the corner portion from coming into contact with the external connection terminal. Therefore, when the thermal expansion Z contraction occurs on the semiconductor chip or the mounting substrate on which the semiconductor device is mounted, it is possible to prevent local stress concentration on the external connection terminals. As a result, it is possible to prevent the external connection terminal from being damaged due to such stress concentration.
  • the post is configured to include an embedded portion embedded in the sealing resin layer and a protruding portion connected to the embedded portion and having a leading end portion protruding on the sealing resin layer. May be.
  • the protrusion has higher rigidity than the external connection terminal. If the rigidity of the protrusion is high, the protrusion can be effectively prevented from being damaged due to the stress concentration of the corner force of the sealing resin layer.
  • the embedded portion has a gap between the inner surface of the through hole in the through hole formed in the sealing resin layer. It is preferable that the protruding portion is provided in a gap between the embedded portion and the inner surface of the through hole.
  • the protruding portion When the protruding portion enters the gap between the embedded portion and the inner surface of the through hole, the protruding portion has a right-angled corner that contacts the tip surface of the embedded portion and the inner surface of the through hole at the connection portion with the embedded portion. do not do.
  • a semiconductor chip or a mounting substrate on which this semiconductor device is mounted It is possible to prevent the stress from being concentrated locally on the connecting portion of the projecting portion with the embedded portion when the thermal expansion z shrinkage occurs.
  • the embedded portion and the protruding portion may be formed using the same material, or may be formed using different materials.
  • the post may have a columnar portion with a tip portion protruding on the sealing resin layer, and an adherent portion attached to the tip portion of the columnar portion.
  • the columnar portion includes a first columnar portion embedded in the sealing resin layer, and a second column connected to the first columnar portion and having a tip portion protruding on the sealing resin layer. You may have a columnar part.
  • the adherent portion may include a first adherent portion that covers the tip portion of the columnar portion and a second adherent portion that covers the surface of the first adherent portion. .
  • the columnar portion has a gap between the inner surface of the through hole in the through hole formed in the sealing resin layer. It is preferable that the attached portion is provided in a gap between the columnar portion and the inner surface of the through hole.
  • the adherent part enters the gap between the columnar part and the inner surface of the through hole, the adherent part has a right-angled corner in contact with the tip surface of the columnar part and the inner surface of the through hole at the connection part with the columnar part. I don't have it.
  • thermal expansion Z shrinkage occurs in the semiconductor chip or the mounting substrate on which this semiconductor device is mounted, stress is concentrated locally on the connection part of the adherend with the columnar part. Can be prevented.
  • the columnar portion and the adherend portion may be formed using the same material, or may be formed using different materials.
  • the first columnar part and the second columnar part may be formed using the same material, or may be formed using different materials.
  • the first adherend and the second adherend may be formed using the same material or may be formed using different materials.
  • a semiconductor device of the present invention for achieving the second object includes a semiconductor chip having grooves opened on a surface side and a side surface in a peripheral portion of a surface, and stacked on the semiconductor chip. And a sealing resin layer for sealing the surface side of the semiconductor chip, the semiconductor chip forming a base of the semiconductor chip, and on the semiconductor substrate Multiple wiring layers stacked one above the other and interposed between each wiring layer And a passivation film that covers the surface of the uppermost wiring layer, and the side surfaces of each interlayer film and each passivation film are covered by the portion of the sealing resin layer that has entered the groove. I'll be.
  • the groove is formed in the peripheral portion of the surface of the semiconductor chip, and the sealing resin layer enters the groove.
  • the side surface of the surface layer portion of the semiconductor chip that is, each side surface of the interlayer film and the passivation film is covered with the sealing resin layer that has entered the groove. Therefore, it is possible to prevent the occurrence of cracks between the passivation film and each interlayer film and the lower layer of each film.
  • the semiconductor device is provided so as to penetrate the sealing resin layer in the stacking direction of the semiconductor chip and the sealing resin layer, and the base end portion is electrically connected to the wiring layer having the uppermost layer.
  • the liquid resin as a material for the sealing resin layer, the liquid resin can be satisfactorily entered between the plurality of posts and into the grooves. As a result, the spaces between the plurality of posts and the grooves can be reliably filled with the sealing resin layer.
  • a semiconductor device of the present invention for achieving the first and second objects includes a semiconductor chip having grooves opened on a surface side and a side surface in a peripheral portion of the surface, and on the semiconductor chip.
  • a sealing resin layer for sealing the surface side of the semiconductor chip, and the sealing resin layer are stacked between the semiconductor chip and the sealing resin layer.
  • the base end portion is electrically connected to the uppermost wiring layer and protrudes onto the sealing resin layer, and the peripheral portion of the protruding portion is the sealing resin.
  • a semiconductor chip includes a semiconductor substrate that forms a base of the semiconductor chip, and the semiconductor substrate A plurality of wiring layers stacked above and below, an interlayer film interposed between the wiring layers, and a passivation film covering the surface of the uppermost wiring layer, and in front of the sealing resin layer The side surfaces of each interlayer film and each passivation film are covered with the portion entering the groove.
  • the peripheral force of the portion protruding from the sealing resin layer of the post, and the surface of the sealing resin layer in the stacking direction of the semiconductor chip and the sealing resin layer Speak in contact with each other. Therefore, the corner formed by the surface of the sealing resin layer and the surface that contacts the side surface of the post of the sealing resin layer (the inner surface of the hole in which the post is disposed) It is in contact with the boundary between the part embedded in the part and the part where the sealing resin layer force protrudes and is covered by the post. Therefore, it is possible to prevent the corner portion from coming into contact with the external connection terminal. Therefore, when the thermal expansion Z contraction occurs on the semiconductor chip or the mounting substrate on which the semiconductor device is mounted, it is possible to prevent local stress concentration on the external connection terminals. As a result, it is possible to prevent the external connection terminal from being damaged due to such stress concentration.
  • a groove is formed in the peripheral edge portion of the surface of the semiconductor chip, and the sealing resin layer enters the groove.
  • the side surface of the surface layer portion of the semiconductor chip that is, each side surface of the interlayer film and the passivation film is covered with the sealing resin layer that has entered the groove. Therefore, it is possible to prevent the occurrence of cracks between the passivation film and each interlayer film and the lower layer of each film.
  • FIG. 1 is a schematic cross-sectional view showing a configuration of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view of the vicinity of a post in the semiconductor device shown in FIG.
  • FIG. 3 is a schematic cross-sectional view showing another configuration of the post (a configuration having a first columnar portion, a second columnar portion, and an adherent portion).
  • FIG. 4 is a schematic cross-sectional view showing another configuration of the post (a configuration having a columnar portion and an adherent portion).
  • FIG. 5 is a schematic cross-sectional view showing another configuration of the post (a configuration in which the adherend portion enters the gap between the columnar portion and the inner surface of the through hole).
  • FIG. 6 is an illustrative sectional view showing another configuration of the post (a configuration having a columnar portion, a first adherend portion, and a second adherend portion).
  • FIG. 7 is a schematic cross-sectional view showing another configuration of the post (a configuration in which the protruding portion enters the gap between the embedded portion and the inner surface of the through hole).
  • FIG. 8 is a cross-sectional view showing another configuration of a semiconductor device (a configuration in which a plurality of posts are provided for one metal ball).
  • FIG. 9 is a cross-sectional view showing another configuration of the post in the semiconductor device shown in FIG. 9 (configuration having a columnar portion and an adherent portion).
  • FIG. 10 is a plan view schematically showing an arrangement example of rewiring, metal balls, and electrode pads.
  • FIG. 10 is a cross-sectional view showing a structure of a semiconductor device according to another embodiment of the present invention. 12] Cross-sectional views showing a manufacturing process of the semiconductor device shown in FIG.
  • FIG. 13 is an illustrative cross-sectional view showing a configuration of a conventional semiconductor device.
  • FIG. 1 is a schematic cross-sectional view showing a configuration of a semiconductor device according to an embodiment of the present invention.
  • This semiconductor device is manufactured by WL-CSP (Wafer Level Chip Scale Package) technology.
  • This semiconductor device includes a semiconductor chip 1, a stress relaxation layer 2 laminated on the semiconductor chip 1, a plurality of rewirings 3 disposed on the stress relaxation layer 2, a stress relaxation layer 2 and a rewiring 3.
  • This semiconductor device is implemented by connecting each metal ball 6 to the pad 8 on the mounting board 7. Mounting on the mounting board 7 (electrical and mechanical connection to the mounting board 7) is achieved.
  • the semiconductor chip 1 is, for example, a silicon chip having a substantially rectangular shape in plan view.
  • the semiconductor chip 1 has a passivation film (surface protective film) 9 made of silicon oxide or silicon nitride on the outermost layer.
  • a plurality of pad openings 11 for partially exposing internal wirings electrically connected to functional elements formed in the semiconductor chip 1 as electrode pads 10 are formed in the nossivation film 9. Yes.
  • the stress relaxation layer 2 is also made of polyimide, for example.
  • the stress relaxation layer 2 is formed so as to cover the entire surface of the silicon / passivation film 9 and has a function of absorbing and relaxing the stress applied to the semiconductor device. Further, the stress relaxation layer 2 is formed with through-holes 12 penetrating at positions facing the electrode pads 10.
  • the rewiring 3 is formed using, for example, a metal material such as copper.
  • the rewiring 3 extends on the surface of the stress relaxation layer 2 from each through hole 12 to a position where each post 5 is provided.
  • One end portion of each rewiring 3 is electrically connected to the electrode pad 10 through the through hole 12.
  • the sealing resin layer 4 is made of, for example, an epoxy resin.
  • the sealing resin layer 4 is formed so as to cover the surfaces of the stress relaxation layer 2 and the rewiring 3 and seals the surface side of the semiconductor chip 1 in this semiconductor device.
  • a through hole 41 having a cylindrical inner surface is formed so as to penetrate in a direction perpendicular to the surface of the semiconductor chip 1.
  • the sealing resin layer 4 has a flat surface and a side surface flush with the side surface of the semiconductor chip 1.
  • the semiconductor device has a substantially rectangular parallelepiped shape whose size in plan view is equal to the size of the semiconductor chip 1.
  • FIG. 2 is a schematic sectional view of the vicinity of the post 5.
  • Post 5 also has metal material strength.
  • the post 5 is disposed in the through hole 41 and is provided through the sealing resin layer 4 in the stacking direction of the semiconductor chip 1 and the sealing resin layer 4 (hereinafter simply referred to as “stacking direction”). ing.
  • the front end of the post 5 protrudes on the sealing resin layer 4, and the peripheral portion 13 of the protruding portion is formed in a shape that contacts the surface of the sealing resin layer 4 in the stacking direction. More specifically, the post 5 is connected to the embedded portion 14 embedded in the sealing resin layer 4 and the embedded portion 14, and the tip portion protrudes on the sealing resin layer 4. And a protrusion 15.
  • the buried portion 14 also has, for example, copper power.
  • the embedded portion 14 is formed in a flat columnar shape (columnar or prismatic) having a V and thickness that does not protrude from the sealing resin layer 4.
  • the protrusion 15 also has a nickel force, for example.
  • the protrusion 15 has a higher V ⁇ rigidity than the metal ball 6.
  • the base end portion embedded in the sealing resin layer 4 of the protruding portion 15 has a flat columnar shape having the same cross-sectional shape as the embedded portion 14 (a cross-sectional shape when cut along a cutting plane orthogonal to the stacking direction). (For example, the thickness is 3-5 / zm).
  • the tip portion (for example, thickness 3 to 50 m) of the protruding portion 15 protruding from the sealing resin layer 4 has a width (diameter) in a direction perpendicular to the stacking direction in the same direction as the base end portion.
  • the peripheral edge 13 projects in a direction perpendicular to the stacking direction.
  • the peripheral edge portion 13 of the tip portion of the protruding portion 15 is in contact with the surface of the sealing resin layer 4 so as to oppose the stacking direction.
  • the corner portion 16 formed by the surface of the sealing resin layer 4 and the inner surface of the through hole 41 is covered with the tip portion of the protruding portion 15.
  • the metal ball 6 is formed into a ball shape using, for example, a solder material, and the entire exposed surface (surface) of the portion protruding from the sealing resin layer 4 of the post 5 (the tip portion of the protruding portion 15). And side).
  • FIG. 10 is a plan view schematically showing an arrangement example of the rewiring 3, the metal ball 6, and the electrode pad 10. Note that the rewiring 3 and the electrode pad 10 cannot be visually recognized by being covered with the sealing resin layer 4 in a state where the semiconductor device is completed, but in FIG. 10, they are indicated by solid lines. Further, in order to prevent complication of the drawings, the rewiring 3, the metal ball 6, and the electrode pad 10 are respectively provided with reference numerals only.
  • the electrode pads 10 are arranged along the outer peripheral edge of the semiconductor chip 1 in a rectangular ring shape in plan view. Appropriate spaces are provided between the electrode pads 10 adjacent to each other.
  • the same number of metal balls 6 as the electrode pads 10 are provided.
  • the metal balls 6 are arranged in two rows in a rectangular ring shape in a region inside the electrode pad 10 in a plan view.
  • the rewiring 3 connects the electrode pad 10 and the metal ball 6 on a one-to-one basis. Each rewiring 3 is formed on the surface of the stress relaxation layer 2 so as not to cross each other!
  • the peripheral edge 13 of the portion protruding from the sealing resin layer 4 of the post 5 is in contact with the surface of the sealing resin layer 4 so as to face in the stacking direction. Therefore, the corner 16 formed by the surface of the sealing resin layer 4 and the inner surface of the through hole 41 protrudes from the portion embedded in the sealing resin layer 4 of the post 5 and the sealing resin layer 4. It comes into contact with the boundary with the part and is covered by the post 5 (protrusion 15). Therefore, the corner portion 16 can be prevented from coming into contact with the metal ball 6.
  • a wafer in which a plurality of semiconductor chips 1 are fabricated is prepared.
  • the stress relaxation layer 2 and the rewiring 3 are formed on the passivation film 9 covering the surface of the wafer.
  • a metal material for forming the embedded portion 14 of the post 5 is deposited in a columnar shape at a predetermined position on the rewiring 3 by a technique such as plating.
  • epoxy resin which is the material of the sealing resin layer 4 is supplied to the surface of the wafer so as to bury the metal material deposited in the columnar shape.
  • the surface of the epoxy resin is ground by a grinder, so that the surface (tip surface) of the metal material deposited in a columnar shape is exposed from the epoxy resin. Thereby, formation of the sealing resin layer 4 is achieved. Thereafter, an etching solution is supplied to the surface of the wafer, and the tip of the columnar metal material that penetrates the sealing resin layer 4 together with the metal material that has been extended onto the sealing resin layer 4 by grinding with a grinder. As a result of the removal, embedded portion 14 having a tip surface that is one step lower than the surface of sealing resin layer 4 is obtained. After this etching process, the projecting portion 15 is formed on the embedded portion 14 and the metal ball 6 is further formed at the tip thereof by an electroless plating method. Then, the wafer is cut (diced) along a dicing line set between the semiconductor chips 1 in the wafer. As a result, the semiconductor device having the configuration shown in FIG. 1 is obtained.
  • the embedded portion 14 also has a copper force
  • the protrusion 15 has a nickel force
  • the embedded portion 14 and the protruding portion 15 may be formed using other types of metal materials. Examples of the metal material for forming the embedded portion 14 and the protruding portion 15 include silver, gold, and coronato as well as copper and nickel. Further, the embedded portion 14 and the protruding portion 15 may be formed using the same metal material.
  • FIG. 3 is a cross-sectional view showing another configuration of the post 5.
  • portions corresponding to the respective portions shown in FIG. 2 are denoted by the same reference numerals as in FIG.
  • the post 5 shown in FIG. 3 includes a first columnar portion 17 embedded in the sealing resin layer 4 and a second columnar portion connected to the first columnar portion and having a tip protruding on the sealing resin layer. 18 and an adherent portion 19 attached to the tip of the second columnar portion 18.
  • the first columnar portion 17 is made of, for example, copper, and is formed in a flat columnar shape (cylindrical shape or prismatic shape) having a thickness that does not protrude from the sealing resin layer 4.
  • the second columnar portion 18 is made of, for example, nickel, and has a flat columnar shape (for example, a thickness of 3 to 50 ⁇ m)!
  • the adherent portion 19 is made of, for example, gold, and is attached so as to cover the entire exposed surface of the portion protruding from the sealing resin layer 4 of the second columnar portion 18.
  • the adherend portion 19 is in contact with the surface of the sealing resin layer 4 so as to face in the stacking direction.
  • the corner 16 formed by the surface of the sealing resin layer 4 and the inner surface of the through hole 41 is in contact with the boundary between the side surface of the second columnar portion 18 and the lower end surface of the adherend portion 19, It is not in contact with the metal ball 6. Therefore, the same operational effects as the configuration shown in FIG. 2 can be obtained.
  • the first columnar portion 17 and the second columnar portion 18 may be formed using the same metal material (for example, copper). In this case, the first columnar portion 17 and the second columnar portion 18 are integrated to form a columnar portion 20 whose tip portion protrudes on the sealing resin layer 4 as shown in FIG.
  • the columnar portion 20 has a flat tip surface 51 that is substantially parallel to the surface of the semiconductor chip 1 and an inclination that tapers toward the tip side (the metal ball 6 side). It may be formed in a shape having a side surface 52 and a continuous surface 53 having a substantially arc-shaped cross section that continues to the tip surface 51 and the inclined side surface 52. Then, the adherend portion 19 may enter a gap formed between the continuous surface 53 of the columnar portion 20 and the inner surface of the through hole 41. [0042] When the adherent portion 19 enters the gap between the columnar portion 20 and the inner surface of the through hole 41, the adherend portion 19 penetrates the tip surface 51 of the columnar portion 20 at the connection portion with the columnar portion 20.
  • adherend portion 19 and the columnar portion 20 may be formed using the same metal material.
  • the adherent portion 19 includes a first adherent portion 21 that covers the tip portion of the columnar portion 20, and a second adherent portion 22 that covers the surface of the first adherent portion 21. You may have.
  • the first adherent portion 21 and the second adherent portion 22 may be formed using the same metal material, or may be formed using different metal materials.
  • the first adherend may be formed of nickel and the second adherend may be formed of gold.
  • FIG. 7 is a cross-sectional view showing another configuration of the post 5.
  • parts corresponding to the parts shown in FIG. 2 are denoted by the same reference numerals as in FIG.
  • the buried portion 14 of the post 5 shown in FIG. An inclined side surface 72 that inclines so as to occur, and a cross-sectional shape along the penetrating direction of the through hole 41 (a direction orthogonal to the surface of the semiconductor chip 1) has a substantially arc shape.
  • a gap is formed between the continuous surface 73 of the embedded portion 14 and the inner surface of the through hole 41 so that the gap gradually increases as it approaches the tip of the embedded portion 14.
  • the projecting portion 15 enters a gap between the continuous surface 73 of the embedded portion 14 and the inner surface of the through hole 41.
  • the tip 16 of the projecting portion 15 covers the corner 16 formed by the surface of the sealing resin layer 4 and the inner surface of the through hole 41. Similar effects can be obtained.
  • the protruding portion 15 enters the gap between the continuous surface 73 of the embedded portion 14 and the inner surface of the through hole 41, so that the protruding portion 15 is connected to the embedded portion 14 at the tip of the embedded portion 14.
  • Surface 71 and through hole 4 It does not have a right-angled corner that touches the inner surface of 1.
  • FIG. 8 is a cross-sectional view showing another configuration of the semiconductor device.
  • portions corresponding to the respective portions shown in FIG. 2 are denoted by the same reference numerals as in FIG.
  • one post 5 is provided for one metal ball 6, but in the configuration shown in FIG. 8, a plurality of posts are provided for one metal ball 6. 5 is provided.
  • a plurality of posts 5 are provided for one metal ball 6, when a thermal expansion Z shrinkage occurs in the semiconductor chip 1 or the mounting substrate 7 on which the semiconductor device is mounted, a plurality of posts 5 are provided. Stress can be dispersed in the post 5 of the book. As a result, the stress resistance can be improved, and the mounting reliability of the semiconductor chip 1 on the mounting substrate 7 can be increased.
  • each post 5 has a columnar portion 20 formed in a columnar shape having an outer diameter that matches the inner diameter of the through-hole 41, and a sealing resin layer of the columnar portion 20
  • a configuration having an adherent portion 19 attached to a tip portion protruding from 4 may be employed.
  • the corner portion 16 formed by the surface of the sealing resin layer 4 and the inner surface of the through-hole 41 is in contact with the boundary between the side surface of the columnar portion 20 and the lower end surface of the adherend portion 19 to form a metal. Does not touch ball 6. Therefore, the same operation and effect as the configuration shown in FIG. 8 can be achieved.
  • FIG. 11 is a cross-sectional view showing the structure of a semiconductor device according to another embodiment of the present invention.
  • This semiconductor device is manufactured by WL-CSP technology.
  • This semiconductor device includes a semiconductor chip 201, a stress relaxation layer 202 laminated on the semiconductor chip 201, a rewiring 203 formed on the stress relaxation layer 202, and a sealing case laminated on the rewiring 203.
  • a fat layer 204 and a metal ball 205 disposed on the sealing resin layer 204 are provided.
  • the semiconductor chip 201 has a multilayer wiring structure. On the semiconductor substrate 211 that forms the base of the semiconductor chip 201, a first wiring layer 212, a first interlayer film 213, a second wiring layer 214, a second interlayer film 215, a third wiring layer 216, and a third interlayer film 217 are provided.
  • the fourth wiring layer 218 is laminated in this order on the semiconductor substrate 211 side force.
  • the first wiring layer 212, the second wiring layer 214, the third wiring layer 216, and the fourth wiring layer 218 are formed in designed patterns, respectively.
  • the first wiring layer 212 and the second wiring layer 214 are electrically connected through a plurality of via holes 219 formed in the first interlayer film 213.
  • the second wiring layer 214 and the third wiring layer 216 are electrically connected through a plurality of via holes 220 formed in the second interlayer film 215.
  • the third wiring layer 216 and the fourth wiring layer 218 are electrically connected through a plurality of via holes 221 formed in the third interlayer film 217.
  • the surfaces of the third interlayer film 217 and the fourth wiring layer 218 are covered with a passivation film 222 that forms the outermost layer of the semiconductor chip 201.
  • An opening for exposing a part of the fourth wiring layer 218 as a pad 223 is formed in the nossivation film 222.
  • the semiconductor chip 201 is formed in a substantially rectangular shape in plan view.
  • a groove 231 that is open to the front surface side and the side surface side is formed on the peripheral edge of the surface of the semiconductor chip 201 over the entire periphery.
  • This groove 231 is formed in a triangular cross-section that becomes narrower toward the back surface side of the semiconductor chip 201, and the deepest part (bottom part) reaches the semiconductor substrate 211.
  • the side surfaces of the first interlayer film 213, the second interlayer film 215, the third interlayer film 217, and the passivation film 222 are exposed in the trench 231.
  • the stress relaxation layer 202 is made of, for example, polyimide, and is provided to absorb and relax the stress applied to the semiconductor device.
  • a through hole 232 is formed through the stress relaxation layer 202 at a position facing the pad 223.
  • the rewiring 203 is connected to the pad 223 through the through hole 232. Further, the rewiring 203 extends along the surface of the stress relaxation layer 202 to a position facing the metal ball 205 with the sealing resin layer 204 interposed therebetween.
  • the sealing resin layer 204 is made of, for example, epoxy resin, and seals the surface side of this semiconductor device.
  • the sealing resin layer 204 is formed on the surface of the stress relaxation layer 202 and the rewiring 203. In addition, these surface forces also enter the groove 231 and fill the groove 231.
  • the side surfaces of the first interlayer film 213, the second interlayer film 215, the third interlayer film 217, and the passivation film 222 are covered with the portion of the sealing resin layer 204 that has entered the groove 231.
  • the sealing resin layer 204 has a flat surface and a side surface that is flush with the side surface of the semiconductor chip 201. Accordingly, this semiconductor device has a substantially rectangular parallelepiped shape such that the size in plan view is the size of the semiconductor chip 201.
  • the sealing resin layer 204 is provided with a flat cylindrical post 233 having a metal force such as copper penetrating between the rewiring 203 and the metal ball 205, for example, By this post 233, the rewiring 203 and the metal ball 205 are connected.
  • the metal ball 205 is an external connection terminal for connection (external connection) to a wiring board or the like, not shown, and is formed into a ball shape using a metal material such as solder, for example.
  • the groove 231 is formed in the peripheral edge portion of the surface of the semiconductor chip 201, and the sealing resin layer 204 enters the groove 231.
  • the side surfaces of the surface layer portion of the semiconductor chip 201 that is, the side surfaces of the first interlayer film 213, the second interlayer film 215, the third interlayer film 217, and the passivation film 222 are sealed with the sealing resin layer that has entered the groove 231. Covered by 204. Therefore, it is possible to prevent the occurrence of cracks between the first interlayer film 213, the second interlayer film 215, the third interlayer film 217, the passivation film 222, and the lower layers of these films.
  • FIG. 12 is a cross-sectional view showing the manufacturing process of the semiconductor device shown in FIG. 11 in the order of steps.
  • a wafer W in which the entire surface of a plurality of semiconductor chips 201 is covered with a passivation film 222 is prepared. Then, as shown in FIG. 12A, an opening for exposing the node 223 is formed in the passivation film 222. Thereafter, the stress relaxation layer 202 and the rewiring 203 are formed in order on the nossivation film 222. Furthermore, a plurality of bosses 233 are formed at predetermined positions on the rewiring 203 (positions where the metal balls 205 are formed) by, for example, electroplating.
  • the recessed portion 241 having an inverted trapezoidal cross section that tapers toward the back surface of the wafer W along the dicing line L has the first surface force of the stress relaxation layer 202.
  • the wiring layer 212 is formed so as to be depressed below.
  • the recess 241 is formed by, for example, a laser carriage. It may be formed by a half-cut method using a blade (not shown) having a trapezoidal cross-sectional shape corresponding to the shape of the concave portion 241. .
  • a sealing resin layer 204 is formed on the entire surface of the wafer W.
  • the sealing resin layer 204 is formed by applying an uncured liquid epoxy resin to the entire surface of the wafer W, curing it, and then grinding the surface until the post 233 is exposed. Can do.
  • liquid epoxy resin as the material of the sealing resin layer 204, the liquid epoxy resin can be satisfactorily entered between the plurality of posts 233 and into the recesses 241. As a result, each of the plurality of posts 233 and the recess 241 can be reliably filled with the sealing resin layer 204.
  • a metal ball 205 is formed on each post 233.
  • the UE and W are cut (diced) along the dicing line L.
  • the wafer W is cut into individual pieces of the semiconductor chip 201, and the recesses 241 are divided as the grooves 231 of the semiconductor chips 201 on both sides of the dicing line L, so that the semiconductor device having the configuration shown in FIG.

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Abstract

　ポスト上の外部接続端子に対して局所的に応力が集中するのを防止することができ、これにより外部接続端子の損傷の発生を防止することができる半導体装置を提供する。半導体装置は、半導体チップと、この半導体チップの表面上に積層された封止樹脂層と、この封止樹脂層を半導体チップと封止樹脂層との積層方向に貫通して設けられ、封止樹脂層上に突出し、その突出した部分の周縁部が封止樹脂層の表面と積層方向に対向して接触するポストと、封止樹脂層上に設けられ、ポストに接続された外部接続端子とを含む。

Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、半導体装置に関し、とくに、 WL— CSP (ウェハレベルチップスケールパ ッケージ: Wafer Level-Chip Scale Package)技術が適用された半導体装置に関する 背景技術
[0002] 最近、半導体装置の高機能化 ·多機能化に伴って、 WL—CSP (ウェハレベルチッ プスケールパッケージ： Wafer Level-Chip Scale Package)技術の実用化が進んでい る。 WL— CSP技術では、ウェハ状態でパッケージング工程が完了され、ダイシング によって切り出された個々のチップサイズがパッケージサイズとなる。
WL— CSP技術が適用された半導体装置は、図 13に示すように、表面全域がパッ シベーシヨン膜 91で覆われた半導体チップ 92と、ノッシベーシヨン膜 91上に積層さ れたポリイミド層 93と、ポリイミド層 93上に形成された再配線 94と、ポリイミド層 93およ び再配線 94上に積層された封止榭脂層 95と、封止榭脂層 95上に配置されたはん だボール 96とを備えている。ノッシベーシヨン膜 91には、内部配線の一部を電極パ ッド 97として露出させるためのパッド開口 98が形成されている。そして、再配線 94は 、ポリイミド層 93に貫通して形成された貫通孔 99を介して、その電極パッド 97に接続 されている。また、再配線 94は、封止榭脂層 95を貫通するポスト 100を介して、はん だボール 96と接続されている。この半導体装置は、はんだボール 96が実装基板上 のノッドに接続されることによって、実装基板への実装 (実装基板に対する電気的お よび機械的な接続)が達成される。
[0003] このような半導体装置の製造工程では、複数の半導体チップが作り込まれたウェハ が用意される。まず、このウェハの状態で、ウェハの表面を被覆しているパッシベー シヨン膜 91上に、ポリイミド層 93および再配線 94が形成される。次に、再配線 94上 の所定位置に、めっきなどの手法によってポスト 100が形成される。その後、ウェハの 表面に、封止榭脂層 95の材料であるエポキシ榭脂がポスト 100を埋没させるように 供給される。そして、そのエポキシ榭脂の硬化後に、エポキシ榭脂の表面がグライン ダで研削されて、ポスト 100の表面 (先端面）がエポキシ榭脂から露出される。
[0004] ところが、ポスト 100を形成する銅などの金属材料は、延性を有して 、るため、ダラ インダによるエポキシ榭脂の研削時に、そのグラインダにつられて、ポスト 100の先端 部が、図 13に仮想線で示すように、エポキシ榭脂（封止榭脂層 95)の表面上に延び て拡がる（だれる）。このような金属材料のだれは、たとえば、複数のポスト 100間での 短絡などの問題を生じるおそれがある。
[0005] そこで、グラインダによるエポキシ榭脂の研削後には、ウェハの表面にアンモニア系 のエッチング液が供給されて、エポキシ榭脂の表面に延びて拡がった金属材料を除 去するためのエッチング処理が行われる。このエッチング処理の後、ポスト 100上に、 はんだボール 96が形成される。そして、ウェハ内の各半導体チップ間に設定された ダイシングラインに沿って、ウェハが切断 (ダイシング)される。これにより、図 13に示 す構成の半導体装置が得られる。
[0006] エッチング処理後は、図 13に示すように、ポスト 100の先端面の位置力 封止榭脂 層 95の表面の位置よりも一段低くなる。そのため、ポスト 100上に形成されるはんだ ボール 96の基端部には、封止榭脂層 95の表面と封止榭脂層 95のポスト 100の側面 に接触する面 (ポスト 100が配置されている貫通孔の内面）とにより形成される角部 9 0が当接する。このような角部 90がはんだボール 96に当接していると、半導体チップ 92や実装基板に熱膨張 Z収縮が生じたときなどに、その角部 90とはんだボール 96 との当接部分に応力が集中し、その応力によって、はんだボール 96にクラックが入る などの損傷を生じるおそれがある。
[0007] 図 14は、 WL— CSP技術が適用された半導体装置の他の構造を示す断面図であ る。
この半導体装置は、半導体チップ 101を備えている。半導体チップ 101は、その表 面全域がパッシベーシヨン膜 102で覆われている。このパッシベーシヨン膜 102には 、パッド 103を露出させるためのパッド開口 104が形成されている。
ノッシベーシヨン膜 102上には、ポリイミド層 105が積層されている。ポリイミド層 10 5上には、再配線 106が形成されている。この再配線 106は、ポリイミド層 105に貫通 して形成された貫通孔 107を介してパッド 103に接続されている。
[0008] 一方、パッシベーシヨン膜 102の下方には、半導体チップ 101の基体をなす半導体 基板 108側カゝら順に、第 1配線層 109、第 1層間膜 110、第 2配線層 111および第 2 層間膜 112が積層されている。第 1配線層 109と第 2配線層 111とは、第 1層間膜 11 0に形成されたビアホール 113を介して電気的に接続されている。そして、第 2層間 膜 112に形成されたビアホール 114を介して、第 2配線層 111とパッド 103とが電気 的に接続されている。
[0009] また、ポリイミド層 105および再配線 106上には、エポキシ榭脂からなる封止榭脂層 115が積層されている。再配線 106は、その封止榭脂層 115を貫通するポスト 116を 介して、封止榭脂層 115の表面に配設された半田ボール 117に接続されて!、る。 このような多層配線構造の半導体装置では、半導体チップ 101、パッシベーシヨン 膜 102、第 1層間膜 110、第 2層間膜 112および封止榭脂層 115の各側面が面一と なって露出している。そのため、半導体装置の側面に応力が加わったときに、その側 面において、ノッシベーシヨン膜 102、第 1層間膜 110および第 2層間膜 112とその 下層との間でのひび割れ (パッシベーシヨン膜 102、第 1層間膜 110および第 2層間 膜 112の剥がれ)が発生する。このようなひび割れが半導体チップ 101の素子形成 領域上まで進行すると、その素子形成領域に形成されている機能素子の動作不良を 生じるおそれがある。
特許文献 1：特開 2001— 210760号公報
特許文献 2 :特開 2001— 298120号公報
発明の開示
発明が解決しょうとする課題
[0010] そこで、本発明の第 1の目的は、ポスト上の外部接続端子に対して局所的に応力が 集中するのを防止することができ、これにより外部接続端子の損傷の発生を防止する ことができる半導体装置を提供することである。
また、本発明の第 2の目的は、ノッシベーシヨン膜および各層間膜とそれら各膜の 下層との間でのひび割れの発生を防止することができる半導体装置を提供すること である。 課題を解決するための手段
[0011] 前記第 1の目的を達成するための本発明の半導体装置は、半導体チップと、この 半導体チップの表面上に積層された封止榭脂層と、この封止榭脂層を前記半導体 チップと前記封止榭脂層との積層方向に貫通して設けられ、前記封止榭脂層上に突 出し、その突出した部分の周縁部が前記封止榭脂層の表面と前記積層方向に対向 して接触するポストと、前記封止榭脂層上に設けられ、前記ポストに接続された外部 接続端子とを含む。
[0012] この構成によれば、ポストの封止榭脂層から突出した部分の周縁部力 半導体チッ プと封止榭脂層との積層方向にぉ ヽて、封止榭脂層の表面と対向して接触して ヽる 。そのため、封止榭脂層の表面と封止榭脂層のポストの側面に接触する面 (ポストが 配置されている孔の内面）とにより形成される角部は、ポストの封止榭脂層に埋設さ れた部分と封止榭脂層力 突出した部分との境界に当接し、そのポストによって覆わ れた状態となる。したがって、その角部が外部接続端子に当接することを防止するこ とができる。そのため、半導体チップやこの半導体装置が実装される実装基板に熱 膨張 Z収縮が生じたときなどに、外部接続端子に対して局所的に応力が集中するこ とを防止することができる。その結果、そのような応力集中による外部接続端子の損 傷の発生を防止することができる。
[0013] 前記ポストは、前記封止榭脂層に埋設された埋設部と、この埋設部に接続され、先 端部分が前記封止榭脂層上に突出した突出部とを備える構成であってもよい。この 場合、前記突出部が、前記外部接続端子よりも高い剛性を有していることが好ましい 。突出部の剛性が高ければ、突出部が封止榭脂層の角部力 の応力集中により損 傷することを効果的に防止することができる。
[0014] また、前記埋設部および前記突出部を備える構成では、前記埋設部は、前記封止 榭脂層に形成された貫通孔内に、前記貫通孔の内面との間に隙間を空けて設けら れており、前記埋設部と前記貫通孔の内面との隙間に、前記突出部が入り込んでい ることが好ましい。埋設部と貫通孔の内面との隙間に突出部が入り込むことにより、突 出部は、埋設部との接続部分に、埋設部の先端面と貫通孔の内面とに接する直角の 角部を有しない。これにより、半導体チップやこの半導体装置が実装される実装基板 に熱膨張 z収縮が生じたときなどに、突出部の埋設部との接続部分に対して応力が 局所的に集中することを防止することができる。
[0015] なお、埋設部と突出部とは、同じ材料を用いて形成されてもよいし、異なる材料を用 いて形成されてもよい。
また、前記ポストは、先端部分が前記封止榭脂層上に突出した柱状部と、この柱状 部の前記先端部分に被着された被着部とを備える構成であってもよい。この場合、前 記柱状部は、前記封止榭脂層に埋設された第 1柱状部と、この第 1柱状部に接続さ れ、先端部分が前記封止榭脂層上に突出した第 2柱状部とを有していてもよい。さら に、前記被着部は、前記柱状部の前記先端部分を覆う第 1被着部と、この第 1被着 部の表面を覆う第 2被着部とを有して 、てもよ 、。
[0016] また、前記柱状部と前記被着部とを備える構成では、前記柱状部は、前記封止榭 脂層に形成された貫通孔内に、前記貫通孔の内面との間に隙間を空けて設けられ ており、前記柱状部と前記貫通孔の内面との隙間に、前記被着部が入り込んでいる ことが好ましい。柱状部と貫通孔の内面との隙間に被着部が入り込むことにより、被着 部は、柱状部との接続部分に、柱状部の先端面と貫通孔の内面とに接する直角の角 部を有しない。これにより、半導体チップやこの半導体装置が実装される実装基板に 熱膨張 Z収縮が生じたときなどに、被着部の柱状部との接続部分に対して応力が局 所的に集中することを防止することができる。
[0017] なお、柱状部と被着部とは、同じ材料を用いて形成されてもょ ヽし、異なる材料を用 いて形成されてもよい。また、第 1柱状部および第 2柱状部についても、同じ材料を用 いて形成されてもよいし、異なる材料を用いて形成されてもよい。さらに、第 1被着部 および第 2被着部についても、同じ材料を用いて形成されてもよいし、異なる材料を 用いて形成されてもよい。
[0018] 前記第 2の目的を達成するための本発明の半導体装置は、表面の周縁部に表面 側および側面側に開放された溝を有する半導体チップと、この半導体チップ上に積 層されて、前記溝に入り込んでおり、前記半導体チップの表面側を封止するための 封止榭脂層とを含み、前記半導体チップは、当該半導体チップの基体をなす半導体 基板と、この半導体基板上に上下に積層された複数の配線層と、各配線層間に介在 された層間膜と、最上層の配線層の表面を被覆するパッシベーシヨン膜とを備え、前 記封止榭脂層の前記溝に入り込んだ部分により、各層間膜および各パッシベーショ ン膜の側面が覆われて 、る。
[0019] この構成によれば、半導体チップの表面の周縁部に溝が形成され、この溝に封止 榭脂層が入り込んでいる。これにより、半導体チップの表層部の側面、つまり層間膜 およびパッシベーシヨン膜の各側面は、その溝に入り込んだ封止榭脂層によって覆 われる。そのため、パッシベーシヨン膜および各層間膜とそれら各膜の下層との間で のひび割れの発生を防止することができる。
[0020] 前記半導体装置は、前記封止榭脂層を前記半導体チップと前記封止榭脂層との 積層方向に貫通して設けられ、基端部が最上層の前記配線層と電気的に接続され た複数のポストと、各ポストの先端部上に接触して形成され、前記封止榭脂層上に突 出する外部接続端子とをさらに含み、前記封止榭脂層は、前記半導体チップの表面 に未硬化の液状榭脂を塗布し、これを硬化させることにより形成されていることが好ま しい。
[0021] この構成によれば、封止榭脂層の材料として液状樹脂が用いられることにより、その 液状榭脂を複数のポストの各間や溝へ良好に進入させることができる。その結果、複 数のポストの各間や溝を封止榭脂層で確実に埋め尽くすことができる。
また、前記第 1および第 2の目的を達成するための本発明の半導体装置は、表面 の周縁部に表面側および側面側に開放された溝を有する半導体チップと、この半導 体チップ上に積層されて、前記溝に入り込んでおり、前記半導体チップの表面側を 封止するための封止榭脂層と、前記封止榭脂層を前記半導体チップと前記封止榭 脂層との積層方向に貫通して設けられており、基端部が最上層の前記配線層と電気 的に接続され、前記封止榭脂層上に突出し、その突出した部分の周縁部が前記封 止榭脂層の表面と前記積層方向に対向して接触する複数のポストと、各ポストの先 端部上に接触して形成され、前記封止榭脂層上に突出する外部接続端子とを含み 、前記半導体チップは、当該半導体チップの基体をなす半導体基板と、この半導体 基板上に上下に積層された複数の配線層と、各配線層間に介在された層間膜と、最 上層の配線層の表面を被覆するパッシベーシヨン膜とを備え、前記封止榭脂層の前 記溝に入り込んだ部分により、各層間膜および各パッシベーシヨン膜の側面が覆わ れている。
[0022] この構成によれば、ポストの封止榭脂層から突出した部分の周縁部力 半導体チッ プと封止榭脂層との積層方向にぉ ヽて、封止榭脂層の表面と対向して接触して ヽる 。そのため、封止榭脂層の表面と封止榭脂層のポストの側面に接触する面 (ポストが 配置されている孔の内面）とにより形成される角部は、ポストの封止榭脂層に埋設さ れた部分と封止榭脂層力 突出した部分との境界に当接し、そのポストによって覆わ れた状態となる。したがって、その角部が外部接続端子に当接することを防止するこ とができる。そのため、半導体チップやこの半導体装置が実装される実装基板に熱 膨張 Z収縮が生じたときなどに、外部接続端子に対して局所的に応力が集中するこ とを防止することができる。その結果、そのような応力集中による外部接続端子の損 傷の発生を防止することができる。
[0023] また、半導体チップの表面の周縁部に溝が形成され、この溝に封止榭脂層が入り 込んでいる。これにより、半導体チップの表層部の側面、つまり層間膜およびパッシ ベーシヨン膜の各側面は、その溝に入り込んだ封止榭脂層によって覆われる。そのた め、パッシベーシヨン膜および各層間膜とそれら各膜の下層との間でのひび割れの 発生を防止することができる。
[0024] 本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を 参照して次に述べる実施形態の説明により明らかにされる。
図面の簡単な説明
[0025] [図 1]本発明の一実施形態に係る半導体装置の構成を示す図解的な断面図である。
[図 2]図 1に示す半導体装置におけるポスト近傍の図解的な断面図である。
[図 3]ポストの他の構成 (第 1柱状部、第 2柱状部および被着部を有する構成)を示す 図解的な断面図である。
[図 4]ポストの他の構成 (柱状部および被着部を有する構成)を示す図解的な断面図 である。
[図 5]ポストの他の構成 (柱状部と貫通孔の内面との隙間に被着部が入り込む構成） を示す図解的な断面図である。 [図 6]ポストの他の構成 (柱状部、第 1被着部および第 2被着部を有する構成)を示す 図解的な断面図である。
圆 7]ポストの他の構成 (埋設部と貫通孔の内面との隙間に突出部が入り込む構成） を示す図解的な断面図である。
圆 8]半導体装置の他の構成（1個の金属ボールに対して複数本のポストが設けられ る構成)を示す断面図である。
[図 9]図 9に示す半導体装置におけるポストの他の構成 (柱状部および被着部を有す る構成)を示す断面図である。
[図 10]再配線、金属ボールおよび電極パッドの配置例を図解的に示す平面図である 圆 11]本発明の他の実施形態に係る半導体装置の構造を示す断面図である。 圆 12]図 11に示す半導体装置の製造工程を工程順に示す断面図である。
圆 13]従来の半導体装置の構成を示す図解的な断面図である。
圆 14]多層配線構造を有する、従来の半導体装置の構造を示す図解的な断面図で ある。
符号の説明
1 半導体チップ
4 封止樹脂層
5 ポスト
6 金属ボール
13 周縁部
14 埋設部
15 突出部
16 角部
17 第 1柱状部
18 第 2柱状部
19 被着部
20 柱状部 21 第 1被着部
22 第 2被着部
41 貫通孔
201 半導体チップ
204 封止樹脂層
205 金属ボール (外部接続端子)
211 半導体基板
212 第 1配線層
213 第 1層間膜
214 第 2配線層
215 第 2層間膜
216 第 3配線層
217 第 3層間膜
218 第 4配線層
222 パッシベーシヨン膜
231 溝
233 ポスト
発明を実施するための最良の形態
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図 1は、本発明の一実施形態に係る半導体装置の構成を示す図解的な断面図で ある。
この半導体装置は、 WL— CSP (ウェハレベルチップスケールパッケージ： Wafer Le vel-Chip Scale Package)技術により作製される。この半導体装置は、半導体チップ 1 と、半導体チップ 1上に積層された応力緩和層 2と、応力緩和層 2上に配設された複 数の再配線 3と、応力緩和層 2および再配線 3上に積層された封止榭脂層 4と、封止 榭脂層 4を貫通して設けられた複数のポスト 5と、封止榭脂層 4上に設けられ、各ボス ト 5に接続された外部接続端子としての金属ボール 6とを備えている。そして、この半 導体装置は、各金属ボール 6が実装基板 7上のパッド 8に接続されることによって、実 装基板 7への実装 (実装基板 7に対する電気的および機械的な接続)が達成される。
[0028] 半導体チップ 1は、たとえば、平面視略矩形状のシリコンチップである。この半導体 チップ 1は、最表層部に、酸ィ匕シリコンまたは窒化シリコン力 なるパッシベーシヨン膜 (表面保護膜) 9を有している。このノッシベーシヨン膜 9には、半導体チップ 1に作り 込まれた機能素子と電気的に接続された内部配線を、部分的に、電極パッド 10とし て露出させるための複数のパッド開口 11が形成されている。
[0029] 応力緩和層 2は、たとえば、ポリイミドカもなる。この応力緩和層 2は、ノ¾ /シベーショ ン膜 9の表面全域を被覆するように形成されて、この半導体装置に加わる応力を吸 収して緩和する機能を有している。また、応力緩和層 2には、各電極パッド 10と対向 する位置に貫通孔 12が貫通して形成されている。
再配線 3は、たとえば、銅などの金属材料を用いて形成されている。再配線 3は、応 力緩和層 2の表面上を、各貫通孔 12から各ポスト 5が設けられる位置まで延びている 。そして、各再配線 3の一端部は、貫通孔 12を介して、電極パッド 10と電気的に接続 されている。
[0030] 封止榭脂層 4は、たとえば、エポキシ榭脂からなる。この封止榭脂層 4は、応力緩和 層 2および再配線 3の表面を覆うように形成されて、この半導体装置における半導体 チップ 1の表面側を封止している。この封止榭脂層 4には、再配線 3上において、たと えば、円筒状の内面を有する貫通孔 41が、半導体チップ 1の表面と直交する方向に 貫通して形成されている。また、この封止榭脂層 4は、表面が平坦面に形成されるとと もに、その側面が半導体チップ 1の側面と面一に形成されている。これにより、この半 導体装置は、平面視におけるサイズが半導体チップ 1のサイズと等しい略直方体形 状を有している。
[0031] 図 2は、ポスト 5の近傍の図解的な断面図である。
ポスト 5は、金属材料力もなる。ポスト 5は、貫通孔 41内に配置され、封止榭脂層 4 を半導体チップ 1と封止榭脂層 4との積層方向（以下、単に「積層方向」という。）に貫 通して設けられている。ポスト 5の先端部は、封止榭脂層 4上に突出し、その突出した 部分の周縁部 13が封止榭脂層 4の表面と積層方向に対向して接触する形状に形成 されている。 [0032] より具体的には、ポスト 5は、封止榭脂層 4に埋設された埋設部 14と、この埋設部 1 4に接続され、先端部分が封止榭脂層 4上に突出した突出部 15とを備えている。 埋設部 14は、たとえば、銅力もなる。この埋設部 14は、封止榭脂層 4から突出しな V、厚さを有する扁平な柱状（円柱状または角柱状）に形成されて!、る。
突出部 15は、たとえば、ニッケル力もなる。この突出部 15は、金属ボール 6よりも高 Vヽ剛性を有して 、る。この突出部 15の封止榭脂層 4に埋設されて 、る基端部分は、 埋設部 14と同じ断面形状 (積層方向と直交する切断面で切断したときの断面形状） を有する扁平な柱状 (たとえば、厚さ 3〜5 /z m)に形成されている。また、突出部 15 の封止榭脂層 4から突出した先端部分 (たとえば、厚さ 3〜50 m)は、積層方向と直 交する方向における幅 (径)が基端部分の同方向における幅よりも大きく形成されて おり、その周縁部 13が積層方向と直交する方向に張り出している。これにより、突出 部 15の先端部分の周縁部 13は、封止榭脂層 4の表面と積層方向に対向して接触し ている。そして、その突出部 15の先端部分によって、封止榭脂層 4の表面と貫通孔 4 1の内面とにより形成される角部 16が覆われている。
[0033] 金属ボール 6は、たとえば、はんだ材料を用いてボール状に形成されており、ポスト 5の封止榭脂層 4から突出した部分 (突出部 15の先端部分)の全露出面 (表面およ び側面）を覆っている。
図 10は、再配線 3、金属ボール 6および電極パッド 10の配置例を図解的に示す平 面図である。なお、再配線 3および電極パッド 10は、半導体装置が完成した状態で、 封止榭脂層 4に覆われることにより視認不可能であるが、図 10では、それらを実線で 示している。また、図面の煩雑化を防止するため、再配線 3、金属ボール 6および電 極パッド 10には、それぞれ一部にのみ符号を付している。
[0034] 電極パッド 10は、半導体チップ 1の外周縁に沿って、平面視矩形環状に並べて配 置されている。互いに隣り合う電極パッド 10の間には、それぞれ適当な間隔が空けら れている。
金属ボール 6は、電極パッド 10と同数設けられている。そして、金属ボール 6は、平 面視において、電極パッド 10よりも内側の領域に、矩形環状に 2列に並べて配置さ れている。 [0035] 再配線 3は、電極パッド 10と金属ボール 6とを 1対 1で接続している。各再配線 3は、 互 ヽに交差しな 、ように、応力緩和層 2の表面上に形成されて!、る。
前述したように、ポスト 5の封止榭脂層 4から突出した部分の周縁部 13が、封止榭 脂層 4の表面と積層方向に対向して接触している。そのため、封止榭脂層 4の表面と 貫通孔 41の内面とにより形成される角部 16は、ポスト 5の封止榭脂層 4に埋設された 部分と封止榭脂層 4から突出した部分との境界に当接し、ポスト 5 (突出部 15)によつ て覆われた状態となる。したがって、その角部 16が金属ボール 6に当接することを防 止することができる。その結果、半導体チップ 1やこの半導体装置が実装される実装 基板 7に熱膨張 Z収縮が生じたときなどに、金属ボール 6に対して局所的に応力が 集中することを防止することができ、そのような応力集中による金属ボール 6の損傷の 発生を防止することができる。
[0036] この半導体装置の製造工程では、複数の半導体チップ 1が作り込まれたウェハが 用意される。まず、このウェハの状態で、ウェハの表面を被覆しているパッシベーショ ン膜 9上に、応力緩和層 2および再配線 3が形成される。その後、再配線 3上の所定 位置に、めっきなどの手法により、ポスト 5の埋設部 14を形成する金属材料が柱状に 堆積される。次に、ウェハの表面に、封止榭脂層 4の材料であるエポキシ榭脂が、柱 状に堆積された金属材料を埋没させるように供給される。そして、そのエポキシ榭脂 の硬化後に、エポキシ榭脂の表面がグラインダで研削されることにより、柱状に堆積 された金属材料の表面 (先端面）がエポキシ榭脂から露出される。これにより、封止榭 脂層 4の形成が達成される。その後、ウェハの表面にエッチング液が供給されて、グ ラインダによる研削で封止榭脂層 4上に延びた金属材料とともに、封止榭脂層 4を貫 通している柱状の金属材料の先端部が除去されることにより、封止榭脂層 4の表面よ りも一段低い先端面を有する埋設部 14が得られる。このエッチング処理の後は、無 電解めつきの手法により、埋設部 14上に突出部 15が形成され、さらにその先端部に 金属ボール 6が形成される。そして、ウェハ内の各半導体チップ 1間に設定されたダ イシングラインに沿って、ウェハが切断 (ダイシング)される。これにより、図 1に示す構 成の半導体装置が得られる。
[0037] なお、この実施形態では、埋設部 14が銅力もなり、突出部 15がニッケル力もなると したが、埋設部 14および突出部 15は、それぞれ他の種類の金属材料を用いて形成 されてもよい。埋設部 14および突出部 15を形成する金属材料としては、銅、ニッケル の他に、銀、金、コノ レトなどを例示することができる。また、埋設部 14および突出部 15は、同じ金属材料を用いて形成されてもよい。
[0038] 図 3は、ポスト 5の他の構成を示す断面図である。この図 3において、図 2に示された 各部に対応する部分には、図 2の場合と同一の参照符号を付して示されている。 この図 3に示すポスト 5は、封止榭脂層 4に埋設された第 1柱状部 17と、第 1柱状部 に接続され、先端部分が封止榭脂層上に突出した第 2柱状部 18と、第 2柱状部 18 の先端部分に被着された被着部 19とを備えている。
[0039] 第 1柱状部 17は、たとえば、銅からなり、封止榭脂層 4から突出しない厚さを有する 扁平な柱状（円柱状または角柱状）に形成されている。
第 2柱状部 18は、たとえば、ニッケルからなり、第 1柱状部 17と同じ断面形状 (積層 方向と直交する切断面で切断したときの断面形状)を有する扁平な柱状 (たとえば、 厚さ 3〜50 μ m)に形成されて!、る。
[0040] 被着部 19は、たとえば、金からなり、第 2柱状部 18の封止榭脂層 4から突出した部 分の全露出面を覆うように被着されて 、る。
この構成では、被着部 19が、封止榭脂層 4の表面と積層方向に対向して接触する 。これにより、封止榭脂層 4の表面と貫通孔 41の内面とにより形成される角部 16は、 第 2柱状部 18の側面と被着部 19の下端面との境界に当接して、金属ボール 6に当 接していない。そのため、図 2に示す構成と同様な作用効果を奏することができる。
[0041] なお、第 1柱状部 17と第 2柱状部 18とは、同じ金属材料 (たとえば、銅)を用いて形 成されてもよい。この場合、第 1柱状部 17および第 2柱状部 18は一体となり、図 4に 示すように、先端部分が封止榭脂層 4上に突出した柱状部 20をなす。
また、この柱状部 20は、図 5に示すように、半導体チップ 1の表面とほぼ平行な平 坦状の先端面 51と、先端側 (金属ボール 6側）ほど先細りとなるように傾斜する傾斜 側面 52と、先端面 51と傾斜側面 52とに連続する断面略円弧状の連続面 53とを有 する形状に形成されてもよい。そして、被着部 19は、柱状部 20の連続面 53と貫通孔 41の内面との間に形成される隙間に入り込んでいてもよい。 [0042] 柱状部 20と貫通孔 41の内面との隙間に被着部 19が入り込むことにより、被着部 1 9は、柱状部 20との接続部分に、柱状部 20の先端面 51と貫通孔 41の内面とに接す る直角の角部を有しない。これにより、半導体チップ 1やこの半導体装置が実装され る実装基板に熱膨張 Z収縮が生じたときなどに、被着部 19の柱状部 20との接続部 分に対して応力が局所的に集中することを防止することができる。
[0043] また、被着部 19と柱状部 20 (第 1柱状部 17および第 2柱状部 18)とが、同じ金属材 料を用いて形成されてもょ ヽ。
さらにまた、図 6に示すように、被着部 19は、柱状部 20の先端部分を覆う第 1被着 部 21と、この第 1被着部 21の表面を覆う第 2被着部 22とを有していてもよい。この場 合、第 1被着部 21と第 2被着部 22とは、同じ金属材料を用いて形成されてもよいし、 異なる金属材料を用いて形成されてもよい。たとえば、第 1被着部をニッケルで形成 し、第 2被着部を金で形成してもよい。
[0044] 図 7は、ポスト 5の他の構成を示す断面図である。この図 7において、図 2に示された 各部に対応する部分には、図 2の場合と同一の参照符号を付して示されている。 この図 7に示すポスト 5の埋設部 14は、半導体チップ 1の表面とほぼ平行な平坦状 の先端面 71と、貫通孔 41の内面に対して先端側 (突出部 15側）ほど大きな隙間を生 じるように傾斜する傾斜側面 72と、貫通孔 41の貫通方向（半導体チップ 1の表面と直 交する方向）に沿った断面形状が略円弧状を有し、先端面 71と傾斜側面 72とを連 続する連続面 73とを有する形状に形成されている。これにより、埋設部 14の連続面 73と貫通孔 41の内面との間には、埋設部 14の先端に近づくにつれて徐々に間隔が 拡がる隙間が形成されている。
[0045] そして、突出部 15は、埋設部 14の連続面 73と貫通孔 41の内面との間の隙間に入 り込んでいる。
この図 7に示す構成においても、突出部 15の先端部分によって、封止榭脂層 4の 表面と貫通孔 41の内面とにより形成される角部 16が覆われるので、図 2に示す構成 と同様の作用効果を奏することができる。
[0046] また、埋設部 14の連続面 73と貫通孔 41の内面との隙間に突出部 15が入り込むこ とにより、突出部 15は、埋設部 14との接続部分に、埋設部 14の先端面 71と貫通孔 4 1の内面とに接する直角の角部を有しない。これにより、半導体チップ 1やこの半導体 装置が実装される実装基板に熱膨張 Z収縮が生じたときなどに、突出部 15の埋設 部 14との接続部分に対して応力が局所的に集中することを防止することができる。
[0047] 図 8は、半導体装置の他の構成を示す断面図である。この図 8において、図 2に示 された各部に対応する部分には、図 2の場合と同一の参照符号を付して示されてい る。
図 2に示す構成では、 1個の金属ボール 6に対して、 1本のポスト 5が設けられてい るが、図 8に示す構成では、 1個の金属ボール 6に対して、複数本のポスト 5が設けら れている。
[0048] この図 8に示す構成によっても、各ポスト 5の突出部 15の先端部分によって、封止 榭脂層 4の表面と貫通孔 41の内面とにより形成される角部 16が覆われる。したがつ て、図 2に示す構成と同様な作用効果を奏することができる。
また、 1個の金属ボール 6に対して複数本のポスト 5が設けられているので、半導体 チップ 1やこの半導体装置が実装される実装基板 7に熱膨張 Z収縮が生じたときなど に、複数本のポスト 5に応力を分散させることができる。その結果、耐応力性の向上を 図ることができ、半導体チップ 1の実装基板 7に対する実装の信頼性を増すことがで きる。
[0049] なお、図 9に示すように、各ポスト 5が、貫通孔 41の内径に一致する外径を有する円 柱状に形成された柱状部 20と、その柱状部 20の封止榭脂層 4から突出する先端部 分に被着された被着部 19とを有する構成であってもよい。この構成では、封止榭脂 層 4の表面と貫通孔 41の内面とにより形成される角部 16は、柱状部 20の側面と被着 部 19の下端面との境界に当接して、金属ボール 6に当接しない。そのため、図 8に示 す構成と同様な作用効果を奏することができる。
[0050] 図 11は、本発明の他の実施形態に係る半導体装置の構造を示す断面図である。
この半導体装置は、 WL— CSP技術により作製される。この半導体装置は、半導体 チップ 201と、半導体チップ 201上に積層された応力緩和層 202と、応力緩和層 20 2上に形成された再配線 203と、再配線 203上に積層された封止榭脂層 204と、封 止榭脂層 204上に配置された金属ボール 205とを備えている。 [0051] 半導体チップ 201は、多層配線構造を有している。この半導体チップ 201の基体を なす半導体基板 211上には、第 1配線層 212、第 1層間膜 213、第 2配線層 214、第 2層間膜 215、第 3配線層 216、第 3層間膜 217および第 4配線層 218が半導体基 板 211側力 この順に積層されている。
第 1配線層 212、第 2配線層 214、第 3配線層 216および第 4配線層 218は、それ ぞれ設計されたパターンに形成されている。そして、第 1配線層 212と第 2配線層 21 4とは、第 1層間膜 213に形成された複数のビアホール 219を介して電気的に接続さ れている。また、第 2配線層 214と第 3配線層 216とは、第 2層間膜 215に形成された 複数のビアホール 220を介して電気的に接続されている。第 3配線層 216と第 4配線 層 218とは、第 3層間膜 217に形成された複数のビアホール 221を介して電気的に 接続されている。第 3層間膜 217および第 4配線層 218の表面は、半導体チップ 201 の最表層をなすパッシベーシヨン膜 222によって覆われている。ノッシベーシヨン膜 2 22には、第 4配線層 218の一部をパッド 223として露出させるための開口が形成され ている。
[0052] また、半導体チップ 201は、平面視略矩形状に形成されている。半導体チップ 201 の表面の周縁部には、全周にわたって、表面側および側面側に開放された溝 231が 形成されている。この溝 231は、半導体チップ 201の裏面側ほど幅狭となる断面三角 形状に形成されており、その最深部（最底部）は、半導体基板 211に達している。こ れにより、溝 231内には、第 1層間膜 213、第 2層間膜 215、第 3層間膜 217および パッシベーシヨン膜 222の各側面が露出している。
[0053] 応力緩和層 202は、たとえば、ポリイミドからなり、この半導体装置に応力が加わつ たとき、その応力を吸収して緩和するために設けられている。この応力緩和層 202に は、パッド 223と対向する位置に、貫通孔 232が貫通して形成されている。
再配線 203は、貫通孔 232を介してパッド 223に接続されている。また、再配線 20 3は、応力緩和層 202の表面に沿って、封止榭脂層 204を挟んで金属ボール 205と 対向する位置まで延びて 、る。
[0054] 封止榭脂層 204は、たとえば、エポキシ榭脂からなり、この半導体装置の表面側を 封止している。この封止榭脂層 204は、応力緩和層 202および再配線 203の表面を 覆い、さらに、これらの表面力も溝 231に入り込み、その溝 231を埋め尽くしている。 これにより、第 1層間膜 213、第 2層間膜 215、第 3層間膜 217およびパッシベーショ ン膜 222の各側面は、封止榭脂層 204の溝 231に入り込んだ部分によって被覆され ている。また、封止榭脂層 204は、表面が平坦面に形成されるとともに、その側面が 半導体チップ 201の側面と面一に形成されている。これによつて、この半導体装置は 、平面視におけるサイズが半導体チップ 201のサイズと等 、略直方体形状を有して いる。
[0055] また、封止榭脂層 204には、再配線 203と金属ボール 205との間に、たとえば、銅 などの金属力もなる扁平な円柱状のポスト 233が貫通して設けられており、このポスト 233によって、再配線 203と金属ボール 205とが接続されている。
金属ボール 205は、図示しな 、配線基板などとの接続 (外部接続)のための外部接 続端子であり、たとえば、半田などの金属材料を用いてボール状に形成されている。
[0056] 以上のように、半導体チップ 201の表面の周縁部に溝 231が形成され、この溝 231 に封止榭脂層 204が入り込んでいる。これにより、半導体チップ 201の表層部の側面 、つまり第 1層間膜 213、第 2層間膜 215、第 3層間膜 217およびパッシベーシヨン膜 222の各側面は、その溝 231に入り込んだ封止榭脂層 204によって覆われる。その ため、第 1層間膜 213、第 2層間膜 215、第 3層間膜 217およびパッシベーシヨン膜 2 22とそれら各膜の下層との間でのひび割れの発生を防止することができる。
[0057] 図 12は、図 11に示す半導体装置の製造工程を工程順に示す断面図である。
まず、複数の半導体チップ 201の表面全域がパッシベーシヨン膜 222で覆われたゥ ェハ Wが用意される。そして、図 12 (a)に示すように、パッシベーシヨン膜 222に、ノ ッド 223を露出させるための開口が形成される。その後、ノッシベーシヨン膜 222上 に、応力緩和層 202および再配線 203が順に形成される。さらに、再配線 203上の 所定位置 (金属ボール 205の形成位置）に、たとえば、電解めつきにより、複数のボス ト 233が形成される。
[0058] 次に、図 12 (b)に示すように、ダイシングライン Lに沿って、ウェハ Wの裏面に向け て先細りとなる断面逆台形状の凹部 241が応力緩和層 202の表面力も第 1配線層 2 12の下方まで窪むように形成される。この凹部 241は、たとえば、レーザカ卩ェによつ て形成されてもょ 、し、周面の断面形状が凹部 241の形状に対応した断面台形状に 形成されたブレード（図示せず)を用いて、ハーフカットの手法により形成されてもよ い。
[0059] その後、図 12 (c)に示すように、ウェハ Wの表面全域上に封止榭脂層 204が形成 される。この封止榭脂層 204は、ウェハ Wの表面全域に未硬化の液状エポキシ榭脂 を塗布し、これを硬化させた後、その表面をポスト 233が露出するまで研削することに より形成することができる。封止榭脂層 204の材料として液状エポキシ榭脂が用いら れることにより、その液状エポキシ榭脂を複数のポスト 233の各間や凹部 241へ良好 に進入させることができる。その結果、複数のポスト 233の各間や凹部 241を封止榭 脂層 204で確実に埋め尽くすことができる。
[0060] つづいて、各ポスト 233上に、金属ボール 205が形成される。その後、図 12 (d)に 示すように、図示しないダイシングブレードを用いて、ダイシングライン Lに沿って、ゥ エノ、 Wが切断 (ダイシング）される。これにより、ウェハ Wが半導体チップ 201の個片 に切り分けられ、凹部 241がダイシングライン Lの両側の半導体チップ 201の溝 231 として分断されて、図 11に示す構成の半導体装置が得られる。
[0061] その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが 可能である。すなわち、前述の実施形態は、本発明の技術的内容を明らかにするた めに用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべ きではなぐ本発明の精神および範囲は添付の請求の範囲によってのみ限定される たとえば、図 2ないし図 9に示す構成が、図 11に示す半導体装置に適用されてもよ い。
[0062] この出願は、 2005年 10月 3日に日本国特許庁に提出された特願 2005— 29016 7号、 2005年 12月 9日に日本国特許庁に提出された特願 2005— 356651号、およ び 2006年 10月 3日に日本国特許庁に提出された特願 2006— 271658号に対応し ており、これらの出願の全開示はここに引用により組み込まれるものとする。

Claims

請求の範囲
[1] 半導体チップと、
この半導体チップの表面上に積層された封止榭脂層と、
この封止榭脂層を前記半導体チップと前記封止榭脂層との積層方向に貫通して設 けられ、前記封止榭脂層上に突出し、その突出した部分の周縁部が前記封止榭脂 層の表面と前記積層方向に対向して接触するポストと、
前記封止榭脂層上に設けられ、前記ポストに接続された外部接続端子とを含むこと を特徴とする、半導体装置。
[2] 前記ポストは、前記封止榭脂層に埋設された埋設部と、この埋設部に接続され、先 端部分が前記封止榭脂層上に突出した突出部とを備えていることを特徴とする、請 求項 1記載の半導体装置。
[3] 前記突出部は、前記外部接続端子よりも高い剛性を有していることを特徴とする、 請求項 2記載の半導体装置。
[4] 前記埋設部は、前記封止榭脂層に形成された貫通孔内に、前記貫通孔の内面と の間に隙間を空けて設けられており、
前記埋設部と前記貫通孔の内面との隙間に、前記突出部が入り込んでいることを 特徴とする、請求項 2記載の半導体装置。
[5] 前記ポストは、先端部分が前記封止榭脂層上に突出した柱状部と、この柱状部の 前記先端部分に被着された被着部とを備えて!/ヽることを特徴とする、請求項 1記載の 半導体装置。
[6] 前記柱状部は、前記封止榭脂層に埋設された第 1柱状部と、この第 1柱状部に接 続され、先端部分が前記封止榭脂層上に突出した第 2柱状部とを有することを特徴 とする、請求項 5記載の半導体装置。
[7] 前記被着部は、前記柱状部の前記先端部分を覆う第 1被着部と、この第 1被着部 の表面を覆う第 2被着部とを有することを特徴とする、請求項 5記載の半導体装置。
[8] 前記柱状部は、前記封止榭脂層に形成された貫通孔内に、前記貫通孔の内面と の間に隙間を空けて設けられており、
前記柱状部と前記貫通孔の内面との隙間に、前記被着部が入り込んでいることを 特徴とする、請求項 5記載の半導体装置。
[9] 表面の周縁部に表面側および側面側に開放された溝を有する半導体チップと、 この半導体チップ上に積層されて、前記溝に入り込んでおり、前記半導体チップの 表面側を封止するための封止榭脂層とを含み、
前記半導体チップは、当該半導体チップの基体をなす半導体基板と、この半導体 基板上に上下に積層された複数の配線層と、各配線層間に介在された層間膜と、最 上層の配線層の表面を被覆するノッシベーシヨン膜とを備え、
前記封止榭脂層の前記溝に入り込んだ部分により、各層間膜および各パッシベー シヨン膜の側面が覆われて 、ることを特徴とする、半導体装置。
[10] 前記封止榭脂層を前記半導体チップと前記封止榭脂層との積層方向に貫通して 設けられ、基端部が最上層の前記配線層と電気的に接続された複数のポストと、 各ポストの先端部上に接触して形成され、前記封止榭脂層上に突出する外部接続 端子とをさらに含み、
前記封止榭脂層は、前記半導体チップの表面に未硬化の液状榭脂を塗布し、これ を硬化させることにより形成されていることを特徴とする、請求項 9記載の半導体装置
[11] 表面の周縁部に表面側および側面側に開放された溝を有する半導体チップと、 この半導体チップ上に積層されて、前記溝に入り込んでおり、前記半導体チップの 表面側を封止するための封止榭脂層と、
前記封止榭脂層を前記半導体チップと前記封止榭脂層との積層方向に貫通して 設けられており、基端部が最上層の前記配線層と電気的に接続され、前記封止榭脂 層上に突出し、その突出した部分の周縁部が前記封止榭脂層の表面と前記積層方 向に対向して接触する複数のポストと、
各ポストの先端部上に接触して形成され、前記封止榭脂層上に突出する外部接続 端子とを含み、
前記半導体チップは、当該半導体チップの基体をなす半導体基板と、この半導体 基板上に上下に積層された複数の配線層と、各配線層間に介在された層間膜と、最 上層の配線層の表面を被覆するノッシベーシヨン膜とを備え、 前記封止榭脂層の前記溝に入り込んだ部分により、各層間膜および各パッシベー シヨン膜の側面が覆われて 、ることを特徴とする、半導体装置。
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