KR101766725B1 - 칩 스택을 구비하는 반도체 장치, 반도체 시스템 및 그 제조 방법 - Google Patents

칩 스택을 구비하는 반도체 장치, 반도체 시스템 및 그 제조 방법 Download PDF

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Abstract

본 발명의 일 실시에에 따른 반도체 장치는, 하나 이상의 칩 선택 단자를 포함하는 기판, 기판에 실장되는 복수개의 칩 스택, 및 칩 스택을 선택하기 위하여, 칩 선택 단자와 칩 스택을 각각 전기적으로 연결하는 적어도 하나의 본딩 와이어를 포함하며, 각각의 칩 스택은, 하부 반도체 칩, 하부 반도체 칩에 적층되는 반도체 칩, 및 하부 반도체 칩 또는 상부 반도체 칩의 적어도 일부를 관통하는 관통 비아를 포함하고, 본딩 와이어의 개수는 복수개의 칩 스택에 포함된 전체 반도체 칩의 개수보다 적을 수 있다.

Description

칩 스택을 구비하는 반도체 장치, 반도체 시스템 및 그 제조 방법{Semiconductor device having a chip stack, Semiconductor system and fabrication method thereof}
본 발명은 반도체 장치, 반도체 시스템 및 그 제조 방법에 관한 것으로서, 자세하게는 적층 구조를 갖는 복수 개의 반도체 칩을 구비하는 반도체 장치, 반도체 시스템 및 그 제조 방법에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 반도체 장치는 그 용량 및 속도가 모두 증가하고 있다. 따라서 더 작은 반도체 장치 안에 더 많은 용량의 메모리를 포함하고, 반도체 장치를 더 빠르게 동작시키기 위한 다양한 시도가 이루어지고 있다.
반도체 장치의 고집적 및 고성능 동작을 위하여, 반도체 장치 안에 복수개의 반도체 칩을 적층시키는 방안이 제시되고 있다. 복수개의 반도체 칩들을 하나의 반도체 장치에 구비하기 위하여, 복수개의 반도체 칩들 사이 또는 반도체 칩과 반도체 장치 외부와의 연결이 복잡해지는 문제가 발생한다.
본 발명이 해결하고자 하는 과제는, 고집적 및 고성능의 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 고집적 및 고성능의 반도체 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 고집적 및 고성능의 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야의 통상의 기술을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 하나 이상의 칩 선택 단자를 포함하는 기판, 기판에 실장되는 복수개의 칩 스택 및 칩 스택을 선택하기 위하여, 칩 선택 단자와 칩 스택을 각각 전기적으로 연결하는 적어도 하나의 본딩 와이어를 포함하며, 각각의 칩 스택은, 하부 반도체 칩, 하부 반도체 칩에 적층되는 상부 반도체 칩, 및 하부 반도체 칩 또는 상부 반도체 칩의 적어도 일부를 관통하는 관통 비아를 포함하고, 본딩 와이어의 개수는 상기 복수개의 칩 스택에 포함되는 전체 반도체 칩의 개수에 비례할 수 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 복수 개의 칩 선택 단자 및 복수 개의 본딩 단자를 포함하는 기판, 기판에 실장되고, 각각 복수 개의 반도체 칩을 포함하는 복수 개의 칩 스택, 및 기판과 복수 개의 칩 스택 사이의 신호를 전달하기 위한 복수 개의 본딩 와이어를 구비하며, 복수 개의 칩 스택 각각은, 적층 구조의 제1 및 제2 반도체 칩, 및 제1 반도체 칩과 제2 반도체 칩 사이의 신호를 전달하는 하나 이상의 관통 비아를 포함하고, 본딩 와이어는, 복수 개의 칩 스택과 상기 칩 선택 단자를 연결하는 제1 본딩 와이어, 및 복수 개의 칩 스택과 상기 본딩 단자를 연결하는 제2 본딩 와이어를 포함하며, 제1 본딩 와이어의 개수는 복수개의 칩 스택에 포함된 전체 반도체 칩의 개수보다 적을 수 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 그룹의 관통 비아를 통하여 서로 신호를 송수신하는 적어도 두 개의 제1 반도체 칩들을 포함하는 제1 반도체 칩 영역, 제1 반도체 칩 영역 상에 적층되며, 제2 그룹의 관통 비아를 통하여 서로 신호를 송수신하는 적어도 두 개의 제2 반도체 칩들을 포함하는 제2 반도체 칩 영역, 제1 반도체 칩 영역과 외부와의 인터페이스를 위하여 제1 반도체 칩 영역의 어느 하나의 제1 반도체 칩에 연결되는 제1 도전수단, 및 제2 반도체 칩 영역과 외부와의 인터페이스를 위하여 제2 반도체 칩 영역의 어느 하나의 제2 반도체 칩에 연결되는 제2 도전수단을 구비하고, 제1 그룹의 관통 비아와 제2 그룹의 관통 비아는 전기적으로 서로 절연되며, 제1 및 제2 반도체 칩 영역 중 선택된 어느 하나의 반도체 칩 영역의 관통 비아를 통한 신호 전달이 활성화될 수 있다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 시스템은, 메모리를 포함하며, 제1 및 제2 포트가 배치된 반도체 장치 및 반도체 장치와 통신하며, 반도체 장치의 제1 포트로 칩 선택에 관계된 제1 신호를 제공하며 반도체 장치의 제2 포트로 메모리 동작에 관계된 제2 신호를 제공하는 메모리 컨트롤러를 구비하고, 반도체 장치는, 제1 포트와 전기적으로 연결된 칩 선택 단자를 포함하는 기판, 기판에 실장되는 적어도 두 개의 칩 스택 및 칩 스택을 선택하기 위하여, 칩 선택 단자와 칩 스택을 전기적으로 연결하는 본딩 와이어를 포함하며, 각각의 칩 스택은, 하부 반도체 칩, 하부 반도체 칩에 적층되는 상부 반도체 칩, 및 하부 반도체 칩과 상부 반도체 칩 사이의 신호 전달을 위한 관통 비아를 포함하고, 본딩 와이어의 개수는 적어도 두 개의 칩 스택에 포함된 전체 반도체 칩의 개수에 비례할 수 있다.
상술한 바와 같은 본 발명에 따르면, 반도체 장치에 구비되는 복수개의 칩을 관통 비아를 통해 연결하여 신호 입출력의 로드를 디커플링시킴으로써, 로드 디커플링(load-decoupling)을 통한 신호 입출력 속도 증가 및 파워 감소 등 반도체 장치의 동작 특성을 개선할 수 있는 효과가 있다. 또한, 관통 비아를 통해 서로 연결된 칩의 개수를 줄임으로써 조립 수율을 향상시키고 수율 향상에 따른 제조비용을 절감할 수 있는 효과가 있다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 단면도 및 부분 확대도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 장치의 단면도 및 부분 확대도이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 장치의 평면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 6a 및 도 6b는 본 발명의 또 다른 실시예에 따른 반도체 장치의 평면도이다.
도 7a 및 도 7b는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도 및 부분 확대도이다.
도 8은 도 7a에 따른 본 발명의 실시예에 따른 반도체 장치의 블럭도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 보여주는 블럭도이다.
도 13a 내지 도 13c는 본 발명의 실시예에 따른 칩 스택의 제조 방법을 보여주는 도면이다.
도 14a 내지 도 14e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 보여주는 도면이다.
도 15a 내지 도 15c는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 보여주는 도면이다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 시스템의 블럭도이다.
도 17은 본 발명의 또 다른 실시예에 따른 메모리 카드의 블럭도이다.
도 18은 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템의 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 “상에” 있다거나 “연결되어” 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 “바로 위에” 있다거나 “직접 연결되어” 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, “~사이에”와 “직접 ~사이에” 등도 마찬가지로 해석될 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. “포함한다” 또는 “가진다” 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
"및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 예를 들어, “A 및/또는 B"는 A 및 B, A 또는 B를 포괄하는 용어로써, "A, B, A와 B"를 의미한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치를 보여주는 단면도이고, 도 2a 및 도 2b는 도 1a의 반도체 장치의 평면도이다.
도 1a를 참조하면, 반도체 장치(1000A)는, 기판(1100)과 기판(1100)의 일면에 실장되는 적어도 두 개의 칩 스택을 포함한다. 도 1에서는 설명의 편의상, 반도체 장치(1000A)가 동일하거나 유사한 구성을 구비하는 제 1 및 제 2 칩 스택(1200a, 1200b)을 포함하는 경우를 도시하였으나, 상기 반도체 장치(1000A)는 세 개 이상의 칩 스택을 포함할 수 있으며, 또한 각각의 칩 스택이 서로 다른 개수의 반도체 칩을 구비하거나 서로 다른 종류의 반도체 칩을 구비할 수도 있다. 상기 반도체 장치(1000A)에 구비되는 칩 스택을 설명함에 있어서 제 1 칩 스택(1200a)에 대해 주로 설명한다.
도 1a, 도 2a 및 도 2b를 참조하여 반도체 장치(1000A)를 설명하면 다음과 같다. 도 2a 및 도 2b는 각각 도 1a의 I-I'및 II-II' 방향으로의 평면도이다.
기판(1100)의 일면에 본딩 단자가 배치될 수 있다. 본딩 단자는 적어도 하나 이상의 제 1 본딩 단자(1110) 및 제 2 본딩 단자(1120)를 포함할 수 있다. 예를 들어, 제 1 본딩 단자(1110)는 칩 선택 신호(chip select signal)를 전달하는 단자(칩 선택 단자, 1112, 1114)를 포함할 수 있다. 제 2 본딩 단자(1120)는 제어 신호 및/또는 데이터 신호를 전달하는 단자를 포함할 수 있다. 또한 제어 신호는, 예를 들어 커맨드(command), 어드레스(address) 신호 등을 포함할 수 있다.
한편, 기판(1100)의 일면과 다른 타면에 접속 단자가 배치될 수 있다. 접속 단자는 기판(1100)에 형성된 회로 패턴(1150)을 통해 본딩 단자와 연결될 수 있다. 예를 들어, 접속 단자는 제 1 본딩 단자(1110)와 연결되는 제 1 접속 단자(1130) 및 제 2 본딩 단자(1120)와 연결되는 제 2 접속 단자(1140)를 포함할 수 있다. 또한, 접속 단자에는 외부 접속 수단(1160)이 부착되며, 반도체 장치(1000A)는 외부 접속 수단(1160)을 통해 외부와 통신할 수 있다. 외부 접속 수단(1160)은 제 1 접속 단자(1130)에 부착되는 제1 외부 접속 수단(1161)과 제 2 접속 단자(1140)에 부착되는 제2 외부 접속 수단(1162)을 포함할 수 있다. 외부 접속 수단(1160)은, 예를 들어, 솔더 범프, 솔더 볼, 리드 등으로 구현될 수 있다. 또한, 기판(1100)은 인쇄 회로 보드(Printed Circuit Board; PCB)일 수 있다.
제 1 및 제 2 본딩 단자(1110, 1120)의 배치는 반도체 장치에 포함되는 반도체 칩의 기능 및 배치에 따라 다양한 변경이 가능하며, 도 2a 및 도 2b의 배치에 한정되는 것은 아니다.
각 칩 스택은 적층된 적어도 두 개 이상의 반도체 칩을 포함할 수 있다. 예를 들어, 제 1 칩 스택(1200a)은 적층 구조의 복수 개의 칩들(1210a, 1230a)을 포함할 수 있다. 상부 칩과 하부 칩은 그 정의가 가변될 수 있는 용어이나, 기판(1100)에 가깝게 배치되는 칩을 하부 칩(1230a)으로 정의하고, 하부 칩(1230a)에 비해 기판(1100)으로부터 멀리 배치되는 칩을 상부 칩(1210a)으로 정의할 수 있다. 제 2 칩 스택(1200b) 또한 제 1 칩 스택(1200a)과 동일 또는 유사하게 상부 칩(1210b)과 하부 칩(1230b)을 포함한다. 도 1a에서는 제 1 칩 스택(1200a)이 두 개의 반도체 칩을 포함하는 경우를 도시하였으나, 이에 한정되지 않고 세 개 이상의 반도체 칩을 포함할 수도 있다. 칩 스택이 세 개 이상의 반도체 칩을 포함하는 경우, 상부 칩(1210a)은 기판(1100)으로부터 가장 멀리 배치된 최상부 반도체 칩일 수 있다.
제 1 및 제 2 칩 스택(1200a, 1200b) 각각의 칩들은 다양한 형태로 배치가 가능하다. 예컨데, 제 1 칩 스택(1200a)과 관련하여, 상부 칩(1210a)은 활성면이 기판(1100)과 반대 방향을 향하도록 페이스 업(face-up) 방식으로 실장되거나, 또는 활성면이 기판(1100)과 마주보도록 페이스다운(face-down) 방식으로 실장될 수 있다. 하부 칩(1230a)은 상부 칩(1210a)과 동일한 방식으로 배치되거나, 또는 다른 방식으로 배치될 수 있다. 도 1a에서는 각 칩이 페이스 업 방식으로 실장된 예를 나타내며, 이에 따라 각 칩의 회로부(1213a, 1233a, 1213b, 1233b)은 기판(1100)과 반대 방향에 위치한다. 상부 칩(1210a)과 하부 칩(1230a)이 동종의 칩인 경우 하부 칩(1230a)은 상부 칩(1210a) 바로 아래에 배치되어 도 2b에서 보이지 않을 수 있다.
각 칩 스택은 도전 수단을 통해 기판(1100)과 연결될 수 있다. 예를 들어, 도전 수단은 와이어일 수 있다. 상기 와이어는, 제 1 칩 스택(1200a)에 대응하는 와이어(1310a, 1320a)와 제 2 칩 스택(1200b)에 대응하는 와이어(1310b, 1320b)를 포함한다. 반도체 장치(1000A)의 칩 스택의 수가 증가하는 경우, 반도체 장치(1000A)에 구비되는 와이어는 칩 스택의 수에 비례하여 증가할 수 있다.
각각의 칩 스택에 포함되는 복수 개의 칩들 중 어느 하나의 칩이 선택적으로 상기 와이어에 연결될 수 있다. 예를 들어, 제 1 칩 스택(1200a)에 대응하는 와이어(1310a, 1320a)는, 제 1 칩 스택(1200a)의 상부 칩(1210a)과 기판(1100)을 전기적으로 연결하며, 상부 칩(1210a)으로 외부의 신호 및/또는 전원을 전달하거나, 상부 칩(1210a)으로부터의 신호를 외부로 전달할 수 있다. 상기 와이어(1310a, 1320a)는 제 1 본딩 단자(1110)와 연결되어 칩 선택 신호를 전달하는 제 1 와이어(1310a)와, 제 2 본딩 단자(1120)와 연결되어 제어 신호, 데이터 신호 및/또는 전원을 전달하는 제 2 와이어(1320a)를 포함할 수 있다. 칩 스택 선택을 위한 제 1 와이어(1310a, 1310b)는 칩 스택 각각에 대응하여 배치되므로, 제 1 와이어(1310a, 1310b)의 개수는 반도체 장치(1000A)에 구비되는 전체 칩의 개수보다 적을 수 있다.
칩 스택 각각의 상부 칩(1210a, 1210b)은, 예를 들어 칩 패드(1226a, 1226b)가 상부 칩(1210a, 1210b)의 가장자리 영역에 배치되는 엣지 패드(edge pad)를 구비할 수 있다. 도 2b를 참조하면, 제 1 칩 스택(1200a)과 제 2 칩 스택(1200b)이 동종 칩을 포함하고 동일한 구성을 가지는 경우, 제 1 및 제 2 칩 스택(1200a, 1200b)의 상부 칩(1210a, 1210b)의 칩 패드(1226a, 1226b)의 위치가 동일할 수 있다. 따라서 제 1 칩 스택(1200a)의 제 2 와이어(1320a)는 제 2 칩 스택(1200b)의 제 2 와이어(1320b)와 정렬되어 바로 아래에 배치되므로 도 2b에서 보이지 않을 수 있다. 다른 예로, 제 1 칩 스택(1200a)과 제 2 칩 스택(1200b)이 이종 칩을 포함하거나 오프셋 되어 적층되는 경우, 평면도에서 제 2 본딩 와이어(1320b)가 보일 수 있다.
칩 스택(1200a, 1200b) 각각은 관통 비아(1400a, 1400b)를 포함할 수 있다. 제 1 칩 스택(1200a)에 구비되는 관통 비아(1400a)를 예로 들어 설명하면, 상기 관통 비아(1400a)는 반도체 칩의 일부 또는 전체를 관통하여 형성될 수 있으며, 제 1 칩 스택(1200a)에 포함된 복수개의 칩들(1210a, 1230a)은 관통 비아(1400a)를 통해 서로 전기적으로 연결될 수 있다. 예를 들어, 관통 비아(1400a)는 상부 칩(1210a)과 하부 칩(1230a) 사이의 신호를 전달할 수 있다. 도 1a에 도시한 바와 같이, 관통 비아(1400a)는 상부 칩(1210a)에 형성될 수 있다. 와이어(1310a, 1320a)를 통해 상부 칩(1210a)으로 전달된 신호 및/또는 전원은, 상부 칩(1210a)으로 전달되거나, 관통 비아(1400a)를 통해 하부 칩(1230a)으로 전달될 수 있다. 또는, 하부 칩(1230a)의 데이터 신호 등이 관통 비아(1400a) 및 상부 칩(1210a)을 통해 외부로 출력될 수 있다.
도 1b는 도 1a의 A 부분의 확대도이다. 편의상 제 2 칩 스택(1200b)의 상부 칩(1210b)을 예를 들어 설명한다.
도 1a 및 도 1b를 참조하면, 상부 칩(1210b)은 제 1 면(1212b) 및 제 1 면(1212b)과 다른 제 2 면(1214b)을 포함할 수 있다. 예를 들어, 제 1 면(1212b)은 회로부가 배치되는 활성면이고, 제 2 면(1214b)은 활성면과 반대되는 후면일 수 있다. 상부 칩(1210b)은 반도체 기판(1220), 반도체 기판(1220)의 일면에 형성되는 회로부(1213b), 내부 배선 패턴(1222), 회로부(1213b) 및 내부 배선 패턴(1222)을 덮는 층간 절연막(1224) 및 외부로 노출된 칩 패드(1226b)를 포함할 수 있다. 칩 패드(1226b)는 상부 칩(1210b)과 외부를 연결하기 위한 수단으로서, 칩 패드(1226b)가 칩의 가장자리 영역에 배치되는 경우, 칩 패드(1226b)는 와이어를 연결하기 위한 본딩 패드의 역할을 할 수 있다. 칩 패드(1226b)를 노출시키면서 상부 칩(1210b)을 덮는 패시베이션막(1228)(passivation layer)이 더 형성될 수 있다. 회로부(1213b)는 메모리 회로, 로직 회로, 수동 소자 등을 포함할 수 있으며, 층간 절연막(1224)은 절연 물질을 포함하는 복수개의 막이 적층되어 형성될 수 있다.
관통 비아(1400b)는 반도체 기판(1220)을 관통하여 형성될 수 있다. 도 1b와 같이 관통 비아(1400b)가 비아 미들(via middle) 형태인 경우, 관통 비아(1400b)는 반도체 기판(1220)을 관통하면서 층간 절연막(1224)의 적어도 일부를 관통하고, 내부 배선 패턴(1222)을 통해 회로부(1213b) 및/또는 칩 패드(1226b)와 연결될 수 있다. 도시 하지 않았지만, 관통 비아(1400b)가 비아 퍼스트(via first) 형태인 경우에는 반도체 기판(1220)을 관통하면서 층간 절연막(1224)은 관통하지 않을 수 있다. 또는, 비아 라스트(via last) 형태인 경우에는 반도체 기판(1220) 및 층간 절연막(1224)을 관통하여 칩 패드(1226b)와 연결될 수 있다.
관통 비아(1400b)는, 내부 배선 패턴(1222)의 일부를 통해 상부 칩(1210b)의 회로부(1213b)와 연결될 수 있다. 또는, 관통 비아(1400b)는 회로부(1213b)와 전기적으로 절연되고, 회로부(1213b)와 연결되지 않은 내부 배선 패턴(1222)의 다른 일부를 통해 칩 패드(1226b)와 연결될 수 있다.
관통 비아(1400b)는 상부 칩(1210b)의 제 2 면(1214b)으로 노출될 수 있다. 관통 비아(1400b)의 노출된 면과 하부 칩(1230b)의 칩 패드(1229b)가 연결될 수 있다. 관통 비아(1400b)와 하부 칩(1230b)의 칩 패드(1229b) 사이에 접속 수단(1500)이 개재될 수 있다. 접속 수단(1500)은, 예를 들어 도전성 범프, 도전성 스페이서 또는 솔더 볼 등을 포함할 수 있다. 상부 칩(1210b)과 하부 칩(1230b) 사이에 접착층(1510)이 더 개재될 수 있다.
도 1a와 같이, 복수개의 반도체 칩이 적층되고 하부 칩(1230b)이 페이스 업 방식으로 배치되는 경우, 하부 칩(1230b)은 관통 비아를 포함하지 않을 수 있다. 도시하지 않았지만, 하부 칩(1230b)은 관통 비아를 구비할 수 있다. 예를 들어, 하부 칩(1230b)이 페이스다운 방식으로 배치되는 경우, 하부 칩(1230b)은 하부 칩(1230b)의 회로부(1233b)와 연결되는 관통 비아(미도시)를 더 포함할 수 있다. 다른 예로, 상부 칩(1210b)과 하부 칩(1230b)이 동종 칩인 경우, 페이스 업 방식이나 페이스 다운 방식과 무관하게 상부 칩(1210b)의 관통 비아(1400b)와 동일하게 형성되는 관통 비아(미도시)가 하부 칩(1230b)에 배치될 수 있다. 또는, 칩 스택이 상부 칩(1210b) 및 하부 칩(1230b) 외에 하부 칩(1230b)의 하부에 반도체 칩을 더 포함하는 경우, 반도체 칩과의 전기적 연결을 위한 관통 전극(미도시)이 하부 칩(1230b)에 구비될 수 있다.
한편, 다시 도 1a를 참조하면, 칩 스택(1200a, 1200b)의 상부 칩(1210a, 1210b)과 하부 칩(1230a, 1230b)은 활성면이 같은 방향을 향하도록 배치되거나, 또는 반대 방향을 향하도록 배치될 수 있다. 예를 들어, 제 1 칩 스택(1200a)를 참조하면, 상부 칩(1210a)이 페이스 업 방식으로 배치되는 경우, 상부 칩(1210a)의 회로부(미도시)는 관통 비아(1400a)를 통하지 않고 와이어(1310a, 1320a)를 통해 기판(1100)과 연결될 수 있다. 다른 예로, 상부 칩(1210a)이 페이스 다운 방식으로 배치되고 하부 칩(1230a)은 페이스 업 방식으로 배치되는 경우, 상부 칩(1210a)과 하부 칩(1230a)의 활성면이 마주보게 되므로 상부 칩(1210a)과 하부 칩(1230a) 사이의 고속 통신이 가능할 수 있다.
칩 스택은 기능적으로 하나의 반도체 칩처럼 동작할 수 있다. 예를 들어, 제1 칩 스택(1200a)은 두 개 이상의 반도체 칩(1210a, 1230a)이 관통 비아(1400a)를 통해 서로 전기적으로 연결되어 하나의 기능 단위로 동작할 수 있다. 또한, 칩 스택(1200a, 1200b) 각각은 마스터 칩과 슬레이브 칩을 포함할 수 있다. 마스터 칩은 외부와 인터페이스 할 수 있는 인터페이스 회로를 포함할 수 있다. 슬레이브 칩은 마스터 칩을 통해 외부와 통신하면서, 마스터 칩과 연결되어 하나의 뱅크 그룹처럼 동작할 수 있다. 마스터 칩은 메모리 셀 및 메모리 동작을 위한 각종 주변 회로(peri circuit)를 포함하므로 슬레이브 칩보다 더 큰 사이즈를 가질 수 있다. 또는, 마스터 칩과 슬레이브 칩은 동종 칩으로 형성되어 동일한 레이 아웃(layout) 및 동일한 사이즈를 가지고, 내부 회로의 연결 관계 차이에 의해 마스터 칩 또는 슬레이브 칩으로 동작할 수 있다.
다른 예로, 칩 스택(1200a, 1200b) 각각은 인터페이스 칩과 코어 칩을 포함할 수 있다. 인터페이스 칩은 외부의 컨트롤러 등과 통신하는 역할을 하며, 코어 칩은 인터페이스 칩을 통해 반도체 장치(1000A)의 외부와 데이터를 주거나 받을 수 있다. 또는, 칩 스택(1200a, 1200b) 각각은 로직 칩과 메모리 칩을 포함할 수 있다. 메모리 칩은 로직 칩으로부터 생성된 제어 신호를 통해 동작할 수 있다. 이하에서는 상부 칩(1210a, 1210b)과 하부 칩(1230a, 1230b)이 각각 마스터 칩과 슬레이브 칩인 경우를 예로 설명하겠으나 이에 한정되는 것은 아니다. 상부 칩(1210a, 1210b)과 하부 칩(1230a, 1230b)은 서로 크기가 동일하거나, 다를 수 있다.
칩 스택이 하나의 기능 단위로 동작하므로, 하나의 칩 스택이 복수개의 반도체 칩을 포함하더라도 하나의 칩 선택 신호를 공급받을 수 있다. 각 칩 스택(1200a, 1200b)은 서로 다른 칩 선택 신호에 의해 선택될 수 있으며, 칩 선택 신호의 공급 방법에 따라 제 1 본딩 단자(1110) 및 제 1 본딩 와이어(1310a, 1310b)의 개수가 달라질 수 있다.
예를 들어, 제 1 및 제 2 칩 스택(1200a, 1200b)은 도 1a와 같이 서로 다른 칩 선택 단자에 각각 연결될 수 있다. 제 1 칩 및 제 2 칩 선택 단자(1112, 1114)는 별개의 칩 선택 신호를 전달하는 서로 다른 칩 선택 단자이며, 제 1 칩 스택(1200a)의 제 1 와이어(1310a)와 제 2 칩 스택(1200b)의 제 1 와이어(1310b)는 각각 제 1 칩 선택 단자(1112) 및 제 2 칩 선택 단자(1114)와 연결될 수 있다. 제 1 및 제 2 칩 선택 단자(1112, 1114)는 예를 들어 도 2a와 같이 배치되어 단면도에서 중첩되어 보일 수 있으나, 편의상 이격되어 있는 것으로 도시하였다. 제 1 칩 스택(1200a)의 제 2 와이어(1320a)와 제 2 칩 스택(1200b)의 제 2 와이어(1320b)는 동일한 제 2 본딩 단자(1120)와 연결될 수 있다. 즉, 각 칩 스택(1200a, 1200b)은 제어 신호, 데이터 신호 및/또는 전원은 공유하고, 칩 선택 신호에 의해 어느 칩 스택이 동작할지 결정될 수 있다. 따라서 반도체 장치(1000A)는, 반도체 장치(1000A)에 포함되는 반도체 칩의 개수 보다 적은 개수의 칩 선택 단자 및/또는 제 1 와이어(1310a, 1310b)를 포함할 수 있으며, 칩 선택 단자 및/또는 제 1 와이어(1310a, 1310b)의 개수는 칩 스택의 개수와 동일할 수 있다.
상기와 같은 본 발명의 실시예에 따르면, 반도체 장치(1000A)에 구비되는 복수 개의 칩들이 적어도 두 개의 칩 스택으로 구분되며, 각각의 칩 스택은 와이어 등을 통한 도전 수단을 통하여 기판(1100)에 연결되어 외부와 통신한다. 반면에, 각각의 칩 스택에 구비되는 복수 개의 칩들은 칩 스택 내부에 형성되는 관통 비아를 통해 서로 신호를 송수신하며, 어느 하나의 칩 스택에 배치된 관통 비아는 다른 칩 스택에 배치된 관통 비아와 전기적으로 절연된다.
이에 따라, 각 칩 스택당 하나의 칩만이 와이어를 통해 외부와 연결되므로, 상기 와이어를 통한 신호의 입출력시 입력 커패시턴스가 증가하는 것을 방지하여 신호의 입출력 로드가 디커플링되도록 한다. 또한, 서로 다른 칩 스택의 관통 비아가 서로 전기적으로 절연되므로, 관통 비아를 통해 전기적으로 연결된 칩의 개수를 줄임으로써 조립 수율 확보가 가능하다. 칩 스택을 선택하기 위한 칩 선택 단자 및/또는 제 1 와이어(1310a, 1310b)의 개수는 반도체 장치(1000A)에 포함되는 칩 스택의 개수에 대응하여 비례할 수 있으며, 반도체 장치(1000A)에 포함되는 전체 칩의 개수보다는 적을 수 있다.구체적으로, 칩 선택 단자 및/또는 제 1 와이어(1310a, 1310b)의 개수는 반도체 장치(1000A)에 포함되는 전체 칩의 개수의 1/2 보다 작을 수 있다. 예를 들어, 도 1a에 도시된 바와 같이 각 칩 스택이 3개의 칩을 포함하여 반도체 장치(1000A)에 구비되는 전체 칩의 개수가 4개인 경우, 제 1 와이어(1310a, 1310b)의 개수는 전체 칩의 개수의 1/2인 2개일 수 있다. 또는, 도시되지 않았지만 각 칩 스택이 3개의 칩을 포함하여 반도체 장치(1000A)에 구비되는 전체 칩의 개수가 6개인 경우, 제 1 와이어(1310a, 1310b)의 개수는 전체 칩의 개수의 1/3인 2개일 수 있다.
다른 예로, 각 칩 스택(1200a, 1200b)은 도 1c와 같이 하나의 칩 선택 단자(1116)에 공통하게 연결될 수 있다. 예컨대, 칩 스택(1200a, 1200b)의 제 1 와이어(1310a, 1310b)가 칩 선택 단자(1116)로 공통하게 연결된다. 상기 칩 선택 단자(1116)를 통해 공급되는 칩 선택 신호가 제 1 로직일 때는 제 1 칩 스택(1200a)이 선택되고, 제 2 로직일 때는 제 2 칩 스택(1200b)이 선택될 수 있다. 이 경우 반도체 장치(1000A)는, 반도체 장치(1000A)에 포함되는 반도체 칩의 개수 보다 적은 개수의 칩 선택 단자(1116) 및/또는 제 1 와이어(1310a, 1310b)를 포함할 수 있으며, 칩 선택 단자(1116) 및/또는 제 1 와이어(1310a, 1310b)의 개수는 칩 스택의 개수보다 적을 수 있다.
또 다른 예로, 각 칩 스택(1200a, 1200b)은 도 2c,d와 같이 복수개의 칩 선택 패드(1110)와 연결될 수 있다. 도 2c는 제 1 칩 스택(1200a)과 칩 선택 패드(1110) 사이의 연결 관계를 나타내는 평면도이며, 도 2d는 제 1 칩 스택(1200b)과 칩 선택 패드(1110) 사이의 연결 관계를 나타내는 평면도이다.
예컨대, 칩 선택 신호가 2비트로 제공되는 경우, 제 1 칩 스택(1200a)을 선택하기 위한 칩 선택 신호는 복수개의 제 1 칩 선택 단자(1112_1, 1112_2)를 통해 공급되고, 제 2 칩 스택(1200b)을 선택하기 위한 칩 선택 신호는 복수개의 제 2 칩 선택 단자(1114_1, 1114_2)를 통해 공급될 수 있다. 이 경우, 반도체 장치(1000A)는 반도체 장치(1000A)에 포함되는 반도체 칩의 개수와 동일하거나 적은 개수의 칩 선택 단자(1110) 또는 제 1 와이어(1310a, 1310b)를 포함할 수 있으며, 칩 선택 단자(1110) 및/또는 제 1 와이어(1310a, 1310b)의 개수는 칩 스택의 개수에 비례하여 증가할 수 있다. 이 경우, 반도체 장치(1000A)는 칩 선택 신호에 따라 각 칩 스택을 선택하기 위한 멀티플렉서(Multiplexer; MUX)를 포함할 수 있다.
제 1 칩 스택(1200a)과 제 2 칩 스택(1200b) 사이에 스페이서(1600)가 배치될 수 있다. 스페이서(1600)는 제 1 칩 스택(1200a)에 연결된 와이어(1310a, 1320a)와 제 2 칩 스택(1200b)의 하부 칩(1230b)이 접촉하지 않도록 공간을 제공할 수 있다. 스페이서(1600)는 절연성 물질을 포함하며, 제 1 칩 스택(1200a)과 제 2 칩 스택(1200b)이 접착되도록 접착성 물질을 포함할 수 있다. 예를 들어, 스페이서(1600)는 제 1 칩 스택(1200a)과 기판(1100) 사이의 접착층(미도시)보다 두껍게 형성된 접착층을 포함할 수 있다.
기판(1100), 제 1 칩 스택(1200a) 및 제 2 칩 스택(1200b)의 적어도 일부를 덮는 몰딩부(1700)가 형성될 수 있다. 몰딩부(1700)는 반도체 장치(1000A)를 외부의 습기, 충격 등으로부터 보호할 수 있다.
본 실시예에서는 반도체 장치(1000A)가 두 개의 칩 스택(1200a, 1200b)을 포함하는 경우를 도시하였으나, 반도체 장치(1000A)에 포함되는 칩 스택의 수는 이에 한정되지 않고, 예를 들어 세 개 이상일 수 있다.
하나의 칩 스택에 포함되는 반도체 칩의 개수는 관통 비아의 조립 수율이 안정적으로 확보되는 범위 내에서 정해질 수 있다. 복수개의 칩을 적층하는 경우, 조립 수율이 안정적인 개수 내에서 관통 비아를 통해 칩 스택을 형성하고, 칩 스택은 와이어를 통해 기판에 연결될 수 있다. 복수개의 칩 스택을 적층함으로써, 불량을 줄이면서 하나의 반도체 장치(1000A)에 포함되는 반도체 칩의 개수를 증가시킬 수 있다. 관통 비아를 통해 연결된 칩들 사이에는 로드 디커플링(load-decoupling)이 가능하여 동작 속도를 향상시킬 수 있다. 예를 들어, 반도체 장치가 네 개의 칩을 포함하는 경우, 도 1a에 도시된 실시예와 같이 각각 두 개의 칩을 포함하는 두 개의 칩 스택을 형성할 수 있다. 두 개의 칩 스택을 하나의 본딩 단자에 각각 와이어로 연결하면, 네 개의 칩이 하나의 본딩 단자에 각각 와이어를 통해 연결되는 경우에 비하여, 입력 캐패시턴스(input capacitance)가 절반으로 감소될 수 있다. 또한, 관통 비아로 연결된 칩들은 DLL(Delay Locked Loop), 입출력 회로 등을 공유할 수 있으므로 중복되는 회로를 제거하여 소비되는 전원을 줄일 수 있다.
도 1d는 도 1a의 반도체 장치를 변형한 실시예를 나타내는 단면도이다. 도 1d의 반도체 장치(1000A)를 설명함에 있어서, 도 1a의 반도체 장치와 동일한 도면부호에 대해서는 그 구성 및 동작이 동일하므로 이에 대한 자세한 설명은 생략한다.
도 1d에 도시된 바와 같이, 반도체 장치(1000A)는 기판(1100) 상에 적층된 제 1 칩 스택(1200a) 및 제 2 칩 스택(1200b)을 구비한다. 또한, 제 1 칩 스택(1200a)은 복수 개의 칩, 예컨데 제 1 및 제 2 칩(1210a, 1230a)를 포함하며, 제 2 칩 스택(1200b)은 복수 개의 칩, 예컨데 제 3 및 제 4 칩(1210b, 1230b)를 포함한다. 또한, 제 1 칩 스택(1200a)은 와이어들(1310a, 1320a)을 통해 기판(1100)에 연결되며, 제 2 칩 스택(1200b)은 와이어들(1310b, 1320b)을 통해 기판(1100)에 연결된다.
각각의 칩 스택에 구비되는 칩들은 관통 비아를 통해 서로 신호를 송수신한다. 예컨데, 제 1 칩 스택(1200a)의 제 1 및 제 2 칩(1210a, 1230a) 각각에는 제 1 그룹의 관통 비아(1400a, 1410a)가 형성되며, 또한 제 2 칩 스택(1200b)의 제 3 및 제 4 칩(1210b, 1230b) 각각에는 제 2 그룹의 관통 비아(1400b, 1410b)가 형성된다. 상기 제 1 그룹의 관통 비아(1400a, 1410a)와 제 2 그룹의 관통 비아(1400b, 1410b)는 서로 전기적으로 절연된다.
도 1d의 경우, 칩들(1210a, 1230a, 1210b, 1230b)이 페이스 업 방식으로 배치된 예를 나타내며, 이에 따라 회로부(1213a, 1233a, 1213b, 1233b)는 각각 칩들(1210a, 1230a, 1210b, 1230b)의 기판(1100)의 반대 방향에 배치된다. 제 1 칩 스택(1200a)을 참조하여 설명하면, 와이어들(1310a, 1330a)을 통해 수신된 신호는 소정의 배선(미도시)을 통하여 제 1 칩(1210a)의 회로부(1213a)로 제공되며, 또한 제 1 칩(1210a)에 형성된 관통 비아(1400a)를 통하여 제 2 칩(1230a)의 회로부(1233a)로 제공된다. 이 경우, 제 2 칩(1230a)에 형성된 관통 비아(1410a)는 실제 신호를 전달하지 않는 더미 비아일 수 있다.
한편, 제 1 칩 스택(1200a)의 칩들(1210a, 1230a)이 페이스 다운 방식으로 배치된 경우를 가정하면, 와이어들(1310a, 1330a)을 통해 수신된 신호는 소정의 배선(미도시) 및 제 1 칩(1210a)의 관통 비아(1400a)를 통하여 제 1 칩(1210a)의 회로부(1213a)로 제공된다. 또한, 상기 수신된 신호는 제 1 칩(1210a)의 관통 비아(1400a) 및 제 2 칩(1230a)의 관통 비아(1410a)를 통하여 제 2 칩(1230a)의 회로부(1233a)로 제공된다. 상술하였던 바와 같이, 칩 스택 내부에 동일 공정에 의해 제조되는 칩이 구비되는 경우, 페이스 업 또는 페이스 다운 방식과 무관하게 칩 스택 내의 전체 칩에 관통 비아가 형성될 수 있다.
도 1e는 도 1a의 반도체 장치의 칩 스택 수를 증가한 실시예를 나타내는 단면도이다. 도 1e의 반도체 장치(1000A)를 설명함에 있어서, 도 1a의 반도체 장치와 동일한 도면부호에 대해서는 그 구성 및 동작이 동일하므로 이에 대한 자세한 설명은 생략한다.
도 1e에 도시된 바와 같이, 반도체 장치(1000A)는 기판(1100) 상에 복수 개의 칩 스택이 적층되며, 예컨데 제 1 칩 스택(1200a), 제 2 칩 스택(1200b) 및 제 3 칩 스택(1201b)이 기판(1100) 상에 적층될 수 있다. 각 칩 스택에는 두 개 이상의 칩이 적층되며, 예컨데 제 1 및 제2 칩 스택(1200a, 1200b)에는 두 개의 칩이 적층되고, 제 3 칩 스택(1201b)에는 4 개의 칩(1211b, 1221b, 1231b, 1241b)이 적층된 예가 도 1e에 도시된다. 또한, 각각의 칩 스택에는 스택 내부의 칩들 사이의 신호 전달을 위한 관통 비아가 배치된다.
반도체 장치(1000A)는 칩 스택과 기판(1100)을 연결하는 도전 수단을 구비하며, 예컨데 상기 도전 수단은 와이어로 구현될 수 있다. 기판(1100)은 칩 선택 신호를 전달하는 제 1 본딩 단자(1110)와 제어 신호 및/또는 데이터 신호를 전달하는 제 2 본딩 단자(1120)를 포함한다. 각각의 칩 스택은 제 1 와이어(1310a, 1310b, 1311b) 및 제2 와이어(1320a, 1320b, 1321b)를 통해 제 1 본딩 단자(칩 선택 단자, 1110) 및 제 2 본딩 단자(1120)에 각각 연결된다. 예컨데, 제 2 본딩 단자(1120)가 각각의 칩 스택별로 구분되어 배치되는 경우, 제 1 칩 스택(1200a)은 제 1 와이어(1310a)를 통해 제 1 칩 선택 단자(1112)에 연결되고, 제 2 칩 스택(1200b)은 제 1 와이어(1310b)를 통해 제 2 칩 선택 단자(1114)에 연결되며, 제 3 칩 스택(1201b)은 제 1 와이어(1311b)를 통해 제 3 칩 선택 단자(1117)에 연결된다.
상기 도 1a 및 도 1e에 도시된 반도체 장치(1000A)를 비교하면, 제 1 와이어(1310a, 1310b, 1311b) 및/또는 제 1 본딩 단자(1110)의 개수는 반도체 장치(1000A)에 구비되는 전체 칩의 개수보다 적거나, 또는 칩 스택의 개수에 비례하게 된다. 또는, 각각의 칩 스택에 대응하여 하나의 칩 선택 단자가 배치되는 경우, 반도체 장치(1000A)에 구비되는 제1 와이어(1310a, 1310b, 1311b) 및/또는 칩 선택 단자(1112, 1114, 1117)의 개수는 칩 스택의 개수와 동일하다.
도 3a는 본 발명의 다른 실시예에 따른 반도체 장치를 보여주는 단면도이다. 도 3b는 도 3a의 반도체 장치(1000B)의 B 부분의 확대도이고, 도 4a 및 도 4b는 각각 도 3a의 반도체 장치(1000B)의 I-I'에 따른 단면도 및 II-II'방향에서의 반도체 장치(1000B)의 평면도이다.
반도체 장치(1000B)는 제 1 칩 스택(1200c) 및 제 2 칩 스택(1200d)을 포함할 수 있으며, 제 1 칩 스택(1200c) 및 제 2 칩 스택(1200d)은 복수개의 칩들(1210c, 1230c, 1210d, 1230d)을 구비하며, 또한 칩들의 적어도 일부 또는 전체를 관통하는 관통 비아(1400c, 1400d)를 구비한다. 또한, 상기 칩 스택들(1200c, 1200d)은 와이어들(1310c, 1310d, 1320c, 1320d)을 통해 기판(1100)에 연결된다. 또한, 반도체 장치(1000B)의 제 1 및 제 2 칩 스택(1200c, 1200d) 각각에는 재배선(1800c, 1800d)이 더 배치되며, 예컨데 제 1 칩 스택(1200c)의 상부 칩(1210c) 상에 재배선(1800c)이 배치되고, 또한 제 2 칩 스택(1200d)의 상부 칩(1210d) 상에 재배선(1800d)이 배치된다.이하에서는 편의상 제 2 칩 스택(1200d)의 구성을 예로 들어 설명하며, 도 1a의 반도체 장치(1000A)와 서로 다른 구성을 주로 설명한다.
도 3a 내지 도 4b를 참조하면, 제 2 칩 스택(1200d)의 상부 칩(1210d)의 칩 패드(1226d)가 반도체 칩의 중앙 영역(Center)에 배치될 경우, 상부 칩(1210d)의 제 1면에 칩 패드(1226d)와 와이어(1310d, 1320d)를 연결하는 재배선(1800d)이 형성될 수 있다. 예를 들어, 재배선(1800d)은 칩 패드(1226d)로부터 상부 칩(1210d)의 가장자리 영역을 향하여 연장될 수 있고, 와이어의 연결을 위한 와이어 본딩 패드(1227d)와 연결될 수 있다.
도 3b를 참조하면, 재배선(1800d)은 패시베이션막(1228d) 형성 후에 형성될 수 있다. 재배선(1800d)은 금속 패턴을 포함할 수 있다. 예를 들어, 재배선(1800d)은 구리를 이용하여 형성될 수 있으며, 패시베이션막(1228d)과 재배선(1800d) 사이에 시드층(seed layer, 미도시)이 배치될 수 있다.
하부 칩(1230d)의 일면에 재배선(1810d)이 더 형성될 수 있다. 예를 들어, 상부 칩(1210d)과 하부 칩(1230d)이 동종 칩인 경우, 하부 칩(1230d)은 상부 칩(1210d)과 동일한 패턴을 가지는 재배선을 포함할 수 있다. 다른 예로, 도 3b에 도시된 실시예와 같이, 하부 칩(1230d)의 칩 패드(1229d)가 상부 칩(1210d)의 관통 비아(1400d)와 정렬되지 않는 경우, 하부 칩(1230d)의 칩 패드(1229d)와 상부 칩(1210d)의 관통 비아(1400d)를 연결하는 재배선(1810d)이 형성될 수 있다. 이 경우, 하부 칩(1230d)의 재배선(1810d)과 상부 칩(1210d)의 재배선(1800d)은 서로 다른 패턴으로 형성될 수 있다.
도 4a 및 도 4b는 재배선(1800c, 1800d) 패턴의 일례를 나타낸 것으로, 도 4a는 제 1 칩 스택(1200c)의 재배선(1800c)의 일예를 나타내는 평면도이며, 도 4b는 제 2 칩 스택(1200d)의 재배선(1800d)의 일예를 나타내는 평면도이다. 제 1 칩 스택(1200c)과 제 2 칩 스택(1200d)이 동종의 칩을 구비하는 경우, 제 1 칩 스택(1200c)의 재배선(1800c)과 제 2 칩 스택(1200d)의 재배선(1800d)은 동일하게 구현될 수 있다. 도 4b를 예로 들어 설명하면, 평면도에서 보았을 때 재배선(1800d)과 관통 비아(1400d)가 중첩되지 않고, 재배선(1800d)이 관통 비아(1400d)를 피해서 형성될 수 있다. 재배선(1800d)의 패턴은 이에 한정되지 않고 반도체 칩의 기능, 관통 비아(1400d)의 위치, 칩 패드(1226d)의 위치 등에 따라 다양한 변형이 가능하다. 예를 들어, 재배선(1800d)이 관통 비아(1400d)와 수직 방향으로 중첩되도록 형성될 수 있다. 즉, 재배선(1800d)이 관통 비아(1400d) 상에 형성되더라도 도 3b와 같이, 재배선(1800d)과 관통 비아(1400d) 사이에 층간 절연막(1224d) 및/또는 패시베이션층(1228d)이 개재되므로 재배선(1800d)과 관통 비아(1400d)가 전기적으로 연결되지 않을 수 있다.
재배선은 본 실시예에 한정되지 않고, 필요에 따라 본 발명의 다양한 실시예에 따른 반도체 장치에 적용될 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치(2000)를 보여주는 단면도이다. 반도체 장치(2000)는 기판(2100)에 실장되는 제 1 칩 스택(2200a) 및 제 2 칩 스택(2200b)을 포함할 수 있다. 각 칩 스택은 관통 비아(2400a, 2400b)로 연결된 복수개의 반도체 칩(2210a, 2230a, 2210b, 2230b)을 포함할 수 있다. 기판(2100), 제 1 및 제 2 칩 스택(2200a, 2200b)은 도 1a의 기판(1100), 제 1 및 제 2 칩 스택(1200a, 1200b)과 동일하거나 유사한 구성을 포함할 수 있다. 이하에서, 도 1a의 반도체 장치(1000A)와 서로 다른 구성을 주로 설명한다.
제 1 및 제 2 칩 스택(2200a, 2200b)은 서로 다른 방식으로 기판(2100)과 연결될 수 있다. 제 1 칩 스택(2200a)은 기판(2100)과 제 1 도전 수단(2300a)으로 연결되고, 제 2 칩 스택(2200b)은 기판(2100)과 제 2 도전 수단(2300b)으로 연결될 수 있다. 예를 들어, 제 1 도전 수단(2300a)은 플립 칩 도전 수단이고, 제 2 도전 수단(2300b)은 와이어 본딩 도전 수단일 수 있다. 플립 칩 도전 수단은, 예를 들어 도전성 범프(conductive bump), 도전성 스페이서(conductive spacer), 솔더 볼(solder ball) 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 포함할 수 있으며, 격자 배열(grid array)로 배치될 수 있다.
도 5를 참조하면, 제 1 및 제 2 칩 스택(2200a, 2200b)은 관통 비아(2400a, 2400b)로 연결된 적어도 두 개 이상의 반도체 칩을 포함할 수 있다. 예를 들어, 제 1 칩 스택(2200a)은 기판(2100)에 페이스 다운 방식으로 실장되는 제 1 및 제 2 반도체 칩(2210a, 2230a)을 포함할 수 있다. 제 1 반도체 칩(2210a)은 기판(2100)과 제 1 도전 수단(2300a)을 통해 연결되고, 제 2 반도체 칩(2230a)은 제 1 반도체 칩(2210a)에 적층될 수 있다.
기판(2100)은 제 1 및 제 2 본딩 단자(2110, 2120) 외에 제 3 본딩 단자(2170)를 더 포함할 수 있다. 제 3 본딩 단자(2170)는 제 1 반도체 칩(2210a)의 실장 영역에 배치될 수 있으며, 제 1 칩 스택(2200a)으로 신호 및/또는 전원을 전달하기 위한 복수개의 본딩 단자를 포함할 수 있다. 예를 들어, 제 3 본딩 단자(2170)는 제 1 칩 스택(2200a)을 선택하기 위한 제 1 칩 선택 단자(2171)를 포함할 수 있다.
제 1 반도체 칩(2210a)은, 제 1 반도체 칩(2210a)의 적어도 일부를 관통하는 관통 비아(2400a)를 포함하며, 제 1 반도체 칩(2210a)은 관통 비아(2400a)를 통해 제 2 반도체 칩(2230a)과 전기적으로 연결될 수 있다. 제 1 도전 수단(2300a)을 통해 제 1 반도체 칩(2210a)으로 전달된 신호 및/또는 전원은 관통 비아(2400a)를 통해 제 2 반도체 칩(2230a)으로 전달될 수 있다.
제 2 칩 스택(2200b)은 제 3 및 제 4 반도체 칩(2210b, 2230b)을 포함할 수 있다. 예를 들어, 제 3 및 제 4 반도체 칩(2210b, 2230b)은 제 1 칩 스택(2200a) 상에 페이스 업 방식으로 배치될 수 있다. 제 2 칩 스택(2200b)은 도 1a의 칩 스택과 동일하거나 유사할 수 있으며, 제 3 및 제 4 반도체 칩(2210b, 2230b)은 도 1a의 칩 스택의 상부 칩(1210b) 및 하부 칩(1230b)에 대응될 수 있다. 제 3 반도체 칩(2210b)은 제 2 도전 수단(2300b)을 통해 기판(2100)과 전기적으로 연결될 수 있다. 제 2 칩 스택(2200b)을 기판(2100)과 연결하는 제 2 도전 수단(2300b)은 상기 제 1 도전 수단(2300a)과는 서로 종류로 구현되며, 예컨데 도 5에 도시된 바와 같이 제 2 도전 수단(2300b)은 와이어로 구현될 수 있다. 제 3 및 제 4 반도체 칩(2210b, 2230b)은, 제 1 및 제 2 반도체 칩(2210a, 2230a)과 동종의 칩이거나, 또는 다른 종류의 칩일 수 있다.
제 1 칩 스택(2200a)과 제 2 칩 스택(2200b) 사이에 접착층(2600)이 배치될 수 있다. 접착층(2600)을 통해 제 1 및 제 2 칩 스택(2200a, 2200b)이 서로 접착될 수 있다. 즉, 제 2 반도체 칩(2230a)의 일면과 제 4 반도체 칩(2230b)의 일면이 접착층(2600)에 의해 서로 부착될 수 있다. 접착층(2600)의 두께는 스페이서(도 1a의 1600)의 두께보다 얇을 수 있다.
반도체 장치(2000)는 기판(2100)과 칩 스택의 적어도 일부를 덮는 몰딩부(2700)를 포함할 수 있다. 몰딩부(2700)는 도 1a의 몰딩부(1700)와 동일하거나 유사한 구성을 포함할 수 있다.
제 1 칩 스택(2200a)은 제 1 도전 수단(2300a)을 통해 기판(2100)과 연결되므로, 제 2 도전 수단(2300b)을 통해 연결되는 경우에 비해 전달 경로가 짧고 고속 동작이 가능하다. 예를 들어, 제 1 반도체 칩(2210a)이 로직 칩이고 제 2 반도체 칩(2230a)이 와이드 입출력 메모리(wide I/O memory) 칩인 경우와 같이 다른 반도체 칩들에 비해 고속으로 동작해야 하는 경우, 본 실시예와 같은 구조를 통해 고속 동작이 가능하다.
도 6a는 도 5의 반도체 장치(2000)의 평면도이고, 도 6b는 도 7의 반도체 장치(2000)에 포함되는 기판(2100)의 평면도이다.
도 6a를 참조하면, 기판(2100) 및 최상부에 위치하는 제 3 반도체 칩(2210b)이 도시되며, 제 3 반도체 칩(2210b)의 칩 패드(2226)와 기판(2100)의 제 1 및 제 2 본딩 단자들(2110, 2120)이 제 2 도전 수단(2300b)을 통해 서로 연결된다. 제 1 본딩 단자(2110)는 칩 스택을 선택하기 위한 신호를 전달하는 칩 선택 단자로서, 제 1 칩 스택(2200a)에 연결되는 단자(2112)와 제 2 칩 스택(2200b)에 연결되는 단자(2114)를 포함할 수 있다. 본 실시예에서, 상기 제 1 칩 스택(2200a)이 제 3 본딩 단자(2170)에 포함되는 제 1 칩 선택 단자(2171)로 직접 칩 선택 신호를 수신하는 경우, 상기 단자(2112)는 생략될 수 있다. 한편, 제 2 본딩 단자(2120)는 데이터 및/또는 전원 등을 전달하는 단자로서, 제 1 및 제 2 칩 스택(2200a, 2200b)에 공유되어 신호를 전달하거나 또는 분리되어 신호를 전달할 수 있다.
도 6b를 참조하면, 제 3 본딩 단자(2170)는 기판(2100)의 회로 패턴(2150b)을 통해 제 2 본딩 단자(2120)와 연결될 수 있으며, 따라서 제 1 반도체 칩(2210a)과 제 3 반도체 칩(2210b)은 제 2 본딩 단자(2120)를 통해 전달되는 신호 및/또는 전원을 공유할 수 있다. 또한 제 3 본딩 단자(2170)는 제 1 칩 선택 단자(2171)를 포함하며, 제 1 칩 선택 단자(2171)는 도 5와 같이 회로 패턴(2150a)을 통해 접속 단자(2130)에 연결될 수 있다. 또는, 도 6b와 같이 제 1 칩 선택 단자(2171)는 회로 패턴(2150c)을 통해 제 1 반도체 칩 실장 영역 외부의 단자(2112)와 연결될 수 있다.
도 7a는 본 발명의 또 다른 실시예에 따른 반도체 장치를 보여주는 단면도이고, 도 7b는 도 7a의 반도체 장치(3000A)의 C 부분의 확대도이다. 반도체 장치(3000A)는 적어도 하나의 칩 스택을 구비할 수 있고, 칩 스택은 세 개 이상의 반도체 칩을 포함할 수 있다. 예를 들어, 도 7a에 도시된 바와 같이, 반도체 장치(3000A)는 기판(3100)에 실장되는 제 1 및 제 2 칩 스택(3200a, 3200b)을 포함하고, 제 1 칩 스택(3200a)은 4 개의 반도체 칩(3210a, 3220a, 3230a, 3240a)을 포함하며, 제 2 칩 스택(3200b)은 4 개의 반도체 칩(3210b, 3220b, 3230b, 3240b)을 포함할 수 있다. 제 1 칩 스택(3200a)과 외부와의 통신을 위하여 제 1 칩 스택(3200a)과 기판(3100)을 연결하는 제1 및 제2 와이어(3310a, 3320a)가 배치되며, 또한 제 2 칩 스택(3200b)과 외부와의 통신을 위하여 제 2 칩 스택(3200b)과 기판(3100)을 연결하는 제1 및 제2 와이어(3310b, 3320b)가 배치된다. 각 칩 스택에 포함되는 복수개의 반도체 칩은 관통 비아를 통해 전기적으로 연결된다. 기판(3100), 제 1 및 제 2 칩 스택(3200a, 3200b)은 도 1a의 기판(1100), 제 1 및 제 2 칩 스택(1200a, 1200b)와 대응될 수 있다. 이하에서는 제 2 칩 스택(3200b)을 예로 들어, 도 3a의 반도체 장치(1000B)와 서로 다른 구성을 주로 설명한다.
제 2 칩 스택(3200b)은 제 1 내지 제 4 반도체 칩(3210b, 3220b, 3230b, 3240b)을 포함할 수 있다. 제 4 내지 제 1 반도체 칩(3240b, 3230b, 3220b, 3210b)은 기판(3100)으로부터 멀어지는 방향으로 순서대로 적층될 수 있다. 즉, 제 4 반도체 칩(3240b)은 기판(3100)과 가장 가까이에 배치되고, 제 1 반도체 칩(3210b)은 기판(3100)과 가장 멀게 배치될 수 있다. 제 4 반도체 칩(3240b) 및 제 1 반도체 칩(3210b)은 도 3a에 도시된 상부 칩(1210d) 및 하부 칩(1230d)과 동일하거나 유사한 구성을 포함할 수 있다.
제 1 반도체 칩(3210b)은 제 1 관통 비아(3410b)를 구비할 수 있으며, 제 1 관통 비아(3410b)는 도 3a의 반도체 장치(1000B)에 구비된 관통 비아(1400d)와 동일 또는 유사한 구성을 가질 수 있다. 반도체 장치(3000A)는 도 3a의 반도체 장치(1000B)와 같이 재배선(3800)을 포함할 수 있다.
제 1 반도체 칩(3210b)과 제 4 반도체 칩(3240b) 사이에 배치되는 제 2 및 제 3 반도체 칩(3220b, 3230b)은 각각 제 2 및 제 3 관통 비아(3420b, 3430b)를 구비할 수 있다. 제 1 내지 제 3 관통 비아(3410b, 3420b, 3430b)를 통해서 제 1 내지 제 4 반도체 칩(3210b, 3220b, 3230b, 3240b)이 서로 전기적으로 연결될 수 있다.
도 7a 및 도 7b를 참조하면, 제 1 관통 비아(3410b)는 제 2 반도체 칩(3220b)과 연결될 수 있다. 제 2 와이어(3320b)를 통해 제 1 반도체 칩(3210b)으로 전달된 신호 및/또는 전원은 제 1 관통 비아(3410b)를 통해 제 2 반도체 칩(3220b)으로 전달될 수 있다. 또는, 제 3 반도체 칩(3230b)의 동작에 필요한 신호 및/또는 전원은, 제 2 와이어(3320b), 제 1 관통 비아(3410b) 및 제 2 관통 비아(3420b)를 통해 제 3 반도체 칩(3230b)으로 전달될 수 있다. 또는, 제 4 반도체 칩(3240b)의 동작에 필요한 신호 및/또는 전원은, 제 2 와이어(3320b), 제 1 관통 비아(3410b), 제 2 관통 비아(3420b) 및 제 3 관통 비아(3430b)를 통해 제 4 반도체 칩(3240b)으로 전달될 수 있다. 이와 유사하게, 각 반도체 칩의 데이터 신호도 마찬가지의 경로를 통해 외부로 독출될 수 있다.
한편, 반도체 장치(3000A)는 제 1 및 제 2 칩 스택(3200a, 3200b) 사이에 배치되는 스페이서(3600) 및/또는 기판(3100)과 칩 스택의 적어도 일부를 덮는 몰딩부(3700)를 포함할 수 있다. 스페이서(3600) 및 몰딩부(3700)는 도 1a의 스페이서(1600) 및 몰딩부(1700)와 동일하거나 유사한 구성을 포함할 수 있다.
도 8은 반도체 장치의 구성을 나타내는 블럭도이다. 예를 들어, 도 8은 도 7a의 반도체 장치(3000A)와 같이 각각 4 개의 반도체 칩을 포함하는 제 1 및 제 2 칩 스택(3200a, 3200b)을 포함하는 반도체 장치의 블럭도일 수 있다.
도 7a 및 도 8를 참조하면, 제 1 칩 스택(3200a)은 제 1 인터페이스 회로 영역(Interface 1) 및 제 1 셀 영역(Cell 1)을 포함한다. 또한 제 2 칩 스택(3200b)은 제 2 인터페이스 회로 영역(Interface 2) 및 제 2 셀 영역(Cell 2)를 포함한다. 상기와 같은 반도체 장치(3000A)의 구체적인 구성을 제 1 칩 스택(3200a)을 참조로하여 설명하면 다음과 같다.
제 1 인터페이스 회로 영역(Interface 1)은 제 1 칩 스택(3200a)의 제 1 반도체 칩(3210a)에 구비되며, 제 1 셀 영역(Cell 1)은 제 1 내지 제 4 반도체 칩(3210a 내지 3240a) 각각에 구비된다. 마스터 칩으로서 제 1 반도체 칩(3210a)은 메모리 셀을 구비하지 않을 수도 있으나, 도 8에서는 제 1 반도체 칩(3210a)도 메모리 셀을 구비하는 것으로 가정하여 설명한다. 제 1 셀 영역(Cell 1)에는 셀 어레이 이외에도, 로우 어드레스 디코더(Row Addr dec.), 컬럼 어드레스 디코더(Col. Addr dec.), 센스 앰프(SensAmp Array) 등이 배치될 수 있다. 또한, 제 1 인터페이스 회로 영역(Interface 1)에는 메모리 동작을 위한 각종 주변회로, 예컨데 커맨드 디코더, 어드레스 레지스터, 뱅크 제어부, 입출력 드라이버/센스앰프 및 입출력 버퍼 등이 배치될 수 있다. 제 1 인터페이스 회로 영역(Interface 1)에 배치되는 회로들은 제 1 내지 제 4 반도체 칩(3210a 내지 3240a)에 공유될 수 있다.
커맨드(CMD), 어드레스(ADDR), 데이터(DQ) 등은 제 2 본딩 단자(3120)를 통해서 제 1 및 제 2 칩 스택(3200a, 3200b)에 동시에 공급될 수 있다. 예컨데, 제 1 반도체 칩(3210a)으로 전달된 커맨드(CMD), 어드레스(ADDRS), 데이터(DQ) 등은, 관통 비아를 통해 제 2 내지 제 4 반도체 칩(3220a, 3230a, 3240a)으로 전달된다. 칩 선택 신호는 제 1 칩 선택 단자(3112) 또는 제 2 칩 선택 단자(3114)를 통해 제 1 칩 스택(3200a) 또는 제 2 칩 스택(3200b)에 각각 공급된다.
도 8에 도시된 바와 같은 구성에 따르면, 제 1 및 제 2 칩 선택 단자(3112, 3114)를 통해 어느 하나의 칩 스택이 선택되며, 선택된 칩 스택 내부에 형성되는 관통 비아를 통해 커맨드/어드레스 등의 신호가 복수 개의 칩 내부로 전달된다. 각각의 칩은 상기 커맨드/어드레스에 응답하여 데이터를 기록하거나 독출한다. 예컨데, 독출 데이터는 관통 비아를 통해 인터페이스 회로 영역이 배치된 칩으로 제공되며, 상기 독출 데이터는 출력 버퍼 등을 거쳐 외부로 제공된다.
이상에서, 편의상 제 1 칩 스택(3200a)과 제 2 칩 스택(3200b)이 동일한 종류의 반도체 칩을 포함하고, 제 1 반도체 칩(3210b)이 마스터 칩이고, 제 2 내지 제 4 반도체 칩(3220b, 3230b, 3240b)이 슬레이브 칩인 경우를 예로 설명하였으나 이에 한정되는 것은 아니다. 예를 들어, 제 1 반도체 칩(3210b)이 인터페이스 칩인 경우 뱅크 0(Bank 0)를 포함하지 않을 수 있다. 다른 예로, 제 1 반도체 칩(3210b)은 인터페이스 1(Interface 1) 외에 메모리 제어 회로를 더 포함하는 로직 칩일 수 있다. 또는, 제 1 칩 스택(3200a)과 제 2 칩 스택(3200b)이 서로 다른 종류의 반도체 칩을 포함할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타내는 단면도이다. 반도체 장치(3000B)는 도 7a의 반도체 장치(3000A)와 유사한 구성을 포함할 수 있으며, 이하에서는 도 7a의 반도체 장치(3000A)와 서로 다른 구성을 주로 설명한다.
도 9를 참조하면, 반도체 장치(3000B)는 기판(3100)에 실장되는 제 1 및 제 2 칩 스택(3200c, 3200d)를 포함할 수 있다. 제 1 및 제 2 칩 스택(3200c, 3200d)은 복수개의 반도체 칩을 포함할 수 있다. 복수개의 반도체 칩은 서로 다른 종류의 반도체 칩을 포함할 수 있으며, 서로 다른 사이즈를 가질 수 있다. 예를 들어, 제 2 칩 스택(3200d)은 제 1 내지 제 3 반도체 칩(3210d, 3220d, 3230d)을 포함할 수 있다. 제 3 내지 제 1 반도체 칩(3230d, 3220d, 3210d)은 기판(3100) 상에 순서대로 적층될 수 있다.
제 1 반도체 칩(3210d)은 칩 스택(3200d)의 최상부에 배치되고, 와이어(3310d, 3320d)를 통해 기판(3100)과 연결될 수 있다. 예를 들어, 제 1 반도체 칩(3210d)은 외부와의 인터페이스를 위한 회로를 포함하는 인터페이스 칩으로서, 제1 와이어(3310d)를 통해 칩 선택 신호를 수신하고, 제2 와이어(3320d)를 통해 외부로부터 신호 및/또는 전원을 수신한다.한편, 제 2 및 제 3 반도체 칩(3220d, 3230d)은 메모리 코어를 포함하는 칩일 수 있으며, 관통 비아(3400d)를 통해 제 1 반도체 칩(3210d)과 신호를 송수신한다. 인터페이스 칩은 메모리 셀을 포함하지 않으므로 코어 칩보다 작을 수 있다.
도 9에서, 제 1 칩 스택(3200a) 또한 하나의 인터페이스 칩(3210c)과 두 개의 코어 칩(3220c, 3230c)을 구비하고, 인터페이스 칩(3210c)이 와이어들(3310c, 3320c)을 통하여 기판(3100)에 연결되는 구성이 도시되었으나, 제 1 칩 스택(3200a)은 제 2 칩 스택(3200d)과 다르게 구현되어도 무방하다. 즉, 제 1 칩 스택(3200a)은 제 2 칩 스택(3200d)과 서로 다른 개수의 칩을 구비할 수 있으며, 제 1 칩 스택(3200a)은 서로 동일한 크기의 칩만을 포함할 수도 있다. 또한, 도 9에서는 칩의 활성면이 페이스 업 방식으로 구현되는 예를 도시하였으나, 이와는 다른 방식으로 구현되어도 무방하며 또한 각 칩 스택의 하부 칩(3230c, 3230d)에도 관통 비아가 배치될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타내는 단면도이다. 반도체 장치(4000)는 도 3a의 반도체 장치(1000B)와 동일하거나 유사한 구성을 포함할 수 있으며, 이하에서는 도 3a의 반도체 장치(1000B)와 서로 다른 구성을 주로 설명한다.
도 10을 참조하면, 반도체 장치(4000)는 기판(4100)에 실장되는 반도체 칩 및 반도체 칩에 적층되는 적어도 두 개의 칩 스택을 포함한다. 예를 들어, 각각 복수개의 반도체 칩을 포함하는 제 1 및 제 2 칩 스택(4200a, 4200b)은 제 3 반도체 칩(4230) 상에 적층될 수 있다. 예를 들어, 제 1 칩 스택(4200a)은 관통 비아를 통해 전기적으로 연결되는 제 1 반도체 칩(4120a) 및 제 2 반도체 칩(4220a)을 포함할 수 있다. 또한, 제 2 칩 스택(4200b)도 제 1 칩 스택(4200a)과 동일 또는 유사하게 구현될 수 있다. 제 1 및 제 2 칩 스택(4200a, 4200b)은 도 3a의 제 1 및 제 2 칩 스택(1200c, 1200d) 에 대응될 수 있으며, 제 1 및 제 2 반도체 칩(4210a, 4220a)는 도 3a의 상부 칩(1210c) 및 하부 칩(1230c)과 동일하거나 유사한 구성을 포함할 수 있다.
제 1 및 제 2 칩 스택(4200a, 4200b)은 제 3 반도체 칩(4230)의 일면에 적층될 수 있다. 예를 들어, 제 3 반도체 칩(4230)은 마스터 칩이고, 제 1 및 제 2 칩 스택(4200a, 4200b)에 포함된 반도체 칩들은 슬레이브 칩일 수 있다. 제 3 반도체 칩(4230)은 일면에 제 1 및 제 2 본딩 패드(4232, 4234)를 구비할 수 있다. 예를 들어, 제 1 본딩 패드(4232)는 칩 선택 패드를 포함하고, 제 2 본딩 패드(4234)는 제어 신호 및/또는 데이터 신호를 전송하기 위한 본딩 패드를 포함할 수 있다. 도 10에 도시한 바와 같이, 제 3 반도체 칩(4230)은 페이스 업 방식으로 실장되고 관통 비아(4240)를 통해 기판(4100)과 전기적으로 연결될 수 있으나, 이에 한정되지 않고 다양한 방법으로 실장될 수 있다. 예를 들어, 페이스 업 방식으로 실장되면서 와이어를 이용하여 기판(4100)연결되거나, 또는 페이스 다운 방식으로 실장될 수 있다.
제 1 및 제 2 칩 스택(4200a, 4200b)은 제 3 반도체 칩(4230) 상에 적층되고, 도전 수단을 통해 제 3 반도체 칩(4230)과 연결될 수 있다. 예를 들어, 제 1 칩 스택(4200a)은 제 1 와이어(4310a)를 통해 제 1 본딩 패드(4232_1)와 연결되고, 제 2 와이어(4320a)를 통해 제 2 본딩 패드(4234)와 연결될 수 있다. 또한, 제 2 칩 스택(4200b)은 제 1 와이어(4310b)를 통해 제 1 본딩 패드(4232_2)와 연결되고, 제 2 와이어(4320b)를 통해 제 2 본딩 패드(4234)와 연결될 수 있다. 제 1 및 제 2 칩 스택(4200a, 4200b) 각각은, 제 1 와이어(4310a, 4310b), 제 2 와이어(4320a, 4320b)를 통해 제 3 반도체 칩(4230)과 연결되며, 상기 제 3 반도체 칩(4230) 및 기판(4100)을 통하여 외부와 통신할 수 있다. 도 10의 예에서는, 제 1 및 제 2 칩 스택(4200a, 4200b) 각각에 대응하여 칩 선택을 위한 제1 본딩 패드(4232_1, 4232_2)가 서로 분리된 예가 도시되었으나 칩 선택을 위한 본딩 패드가 공유되는 구조를 갖도록 할 수 있다. 또한 슬레이브 칩들을 포함하는 세 개 이상의 칩 스택이 제 3 반도체 칩(4230) 상에 적층될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 11을 참조하면, 본 실시예에 따른 반도체 장치(5000)는 적층된 반도체 칩 및 칩 스택을 포함한다. 칩 스택(5200)은 관통 비아(5400)를 통해 연결된 제 1 및 제 2 반도체 칩(5210, 5220)을 포함할 수 있다. 칩 스택(5200)은 도 1a의 제 1 칩 스택(1200a) 또는 제 2 칩 스택(1200b)에 대응될 수 있으며, 기판(5100), 스페이서(5600) 및 몰딩부(5700) 등은 도 1a의 기판(1100), 스페이서(1500) 및 몰딩부(1700)와 동일하거나 유사한 구성을 포함할 수 있다. 도 11에서는 칩 스택(5200)이 제 3 반도체 칩(5230) 상에 적층된 예를 도시하였으나, 이에 한정되지 않고 제 3 반도체 칩(5230)은 칩 스택(5200) 상에 적층될 수 있다. 제 3 반도체 칩(5230)이 칩 스택(5200) 상에 적층되는 경우, 스페이서(5600)는 제 2 반도체 칩(5220)과 제 3 반도체 칩(5230) 사이에 배치될 수 있다. 이하에서 도 1a의 반도체 장치(1000A)와 서로 다른 구성을 주로 설명한다.
제 3 반도체 칩(5230)은 단독으로 동작할 수 있는 반도체 칩일 수 있다. 예를 들어, 제 3 반도체 칩(5230)은 도 1a에 도시된 제 1 칩 스택(1200a)의 상부 칩(1210a)과 동일하거나 유사한 반도체 칩일 수 있다. 제 3 반도체 칩(5230)은 제 1 와이어(5310a)를 통해 제 1 칩 선택 단자(5112)와 연결되고, 제 2 와이어(5320b)를 통해 제 2 본딩 단자(5120)와 연결될 수 있다. 제 3 반도체 칩(5230)은 칩 스택(5200)과 제 2 본딩 단자(5120)를 공유할 수 있다. 또한, 칩 스택(5200)은 제1 와이어(5310b)를 통해 별도의 칩 선택 단자(5114)에 연결되어 칩 스택의 선택이 제어될 수 있다. 또한, 제 3 반도체 칩(5230)은 로직 칩일 수 있으나, 이에 한정되는 것은 아니다.
제 3 반도체 칩(5230)이 도11에 도시된 것과 같이 페이스 업 방식으로 실장되는 경우, 제 3 반도체 칩(5230)은 기판(5100)과 접착층(5610)을 통해 부착되고 와이어(5310a, 5320a)를 통해 전기적으로 연결될 수 있다. 도시하지 않았지만, 제 3 반도체 칩(5230)이 페이스 다운 방식으로 실장되는 경우, 플립 칩 방식으로 실장될 수 있다.
도 11에서는 하나의 제 3 반도체 칩(5230)을 도시하였으나, 이에 한정되는 것은 아니다. 반도체 장치(5000)는 복수개의 제 3 반도체 칩(5230)을 포함할 수 있으며, 제 3 반도체 칩(5230)의 종류, 개수, 실장 방법 등은 이상의 설명으로 한정되지 않고 다양한 변경이 가능하다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 블럭도이다. 이상에서 설명한 본 발명의 다양한 실시예에 따른 반도체 장치는 다양한 방법으로 제조될 수 있다. 도 12를 참조하면, 반도체 장치의 제조 방법은 칩 스택을 형성하는 단계(S1), 칩 스택을 기판에 실장하는 단계(S2), 와이어로 칩 스택과 기판을 연결하는 단계(S3), 몰딩부를 형성하는 단계(S4) 및 개별 반도체 장치로 절단하는 단계(S5)를 포함할 수 있다. 편의상 도 1a의 반도체 장치(1000A)의 제조 방법을 예로 설명한다.
도 13a 내지 도 13c에 도시된 바와 같이, 칩 스택은 다양한 방법으로 형성될 수 있다.
도 13a를 참조하면, 칩 스택은 적어도 두 층 이상의 반도체 웨이퍼를 적층하여 형성될 수 있다. 적층되는 반도체 웨이퍼들의 개수는, 하나의 칩 스택에 포함되는 반도체 칩의 개수와 동일할 수 있다. 적층되는 반도체 웨이퍼들의 개수는 관통 비아(1400a)를 통해 연결할 수 있는 조립 수율의 범위 내에서 정해질 수 있다.
집적 회로(1213b), 내부 배선 패턴(1222) 등을 포함하는 반도체 소자들이 형성되어 있는 제 1 및 제 2 반도체 웨이퍼(6100a, 6200a)가 제공될 수 있다. 예를 들어, 제 1 및 제 2 반도체 웨이퍼(6100a, 6200a)에 형성된 반도체 소자들은 각각 도 1a의 상부 칩(1210a) 및 하부 칩(1230a)에 대응될 수 있다. 제 1 및 제 2 반도체 웨이퍼(6100a, 6200a)는 접착층(미도시)을 이용하여 서로 부착될 수 있다.
적층된 제 1 및 제 2 반도체 웨이퍼(6100a, 6200a)를 절단하여 개별 칩 스택으로 분리할 수 있다. 개별 칩 스택은 도 1a의 제 1 및 제 2 칩 스택(1200a, 1200b)일 수 있다. 절단은 커터(6300) 또는 레이저를 이용하여 수행할 수 있다.
도 13b를 참조하면, 제 1 반도체 웨이퍼(6100b) 상에 개별 반도체 소자들(6210b)을 적층하여 칩 스택을 형성할 수 있다. 개별 반도체 소자들(6210b)은 제 2 반도체 웨이퍼(미도시)를 절단하여 형성할 수 있다.
또는, 도 13c에 도시된 바와 같이 개별 반도체 소자들을 적층하여 칩 스택을 형성할 수 있다. 제 1 반도체 소자(6110c)와 제 2 반도체 소자(6210c)는 접착층(미도시)을 이용하여 접착될 수 있다. 예를 들어, 제 2 반도체 소자(6210c)는 도 1a의 상부 칩(1210a)일 수 있다.
개별 반도체 소자는 지지기판(6400)에 부착되어 운반될 수 있다. 지지기판은, 예를 들어 테이프 또는 글라스 등일 수 있다.
도 14a 내지 도 14e는 본 발명의 일 실시예에 따른 반도체 장치를 형성하기 위한 패키징 단계를 보여주는 단면도이다. 패키징 단계는 도 12의 칩 스택을 기판에 실장하는 단계(S2), 와이어로 칩 스택과 기판을 연결하는 단계(S3), 몰딩부를 형성하는 단계(S4) 및 개별 반도체 장치로 절단하는 단계(S5)를 포함할 수 있다. 이하에서 도 1a의 반도체 장치(1000A)의 제조 방법을 예로 설명한다.
도 1a, 도 14a 및 도 14b를 참조하면, 기판(1100) 상에 제 1 칩 스택(1200a)을 실장하고, 도전 수단을 이용하여 제 1 칩 스택(1200a)과 기판(1100)을 연결할 수 있다. 예를 들어, 접착층(미도시)을 이용하여 제 1 칩 스택(1200a)이 기판(1100)에 부착되고 와이어(1310a, 1320b)를 통해 상부 칩(1210a)과 기판(1100)이 연결될 수 있다.
도 14c를 참조하면, 제 1 칩 스택(1200a) 상에 스페이서(1600)를 배치하고, 제 2 칩 스택(1200b)을 적층할 수 있다. 스페이서(1600)는 접착성 물질을 포함할 수 있으며, 스페이서(1600)를 통해 제 2 칩 스택(1200b)이 제 1 칩 스택(1200a) 상에 고정될 수 있다.
도 14d를 참조하면, 제 2 칩 스택(1200b)과 기판(1100)을 연결하는 와이어 본딩을 수행한다. 와이어(1310b, 1320b)는 제 1 칩 스택(1200a)의 와이어(1310a, 1320b)와 같은 본딩 단자에 연결되거나, 또는 다른 본딩 단자에 연결될 수 있다.
도 14e를 참조하면, 기판(1100), 제 1 및 제 2 칩 스택(1200a, 1200b)의 적어도 일부를 덮도록 몰딩부(1700)를 형성하고, 개별 반도체 장치로 절단하여 도 1a와 같은 반도체 장치(1000A)를 형성할 수 있다. 몰딩부(1700)는, 예를 들어 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)를 포함할 수 있다.
도 15a 내지 도 15c는 본 발명의 다른 실시예에 따른 반도체 장치를 형성하기 위한 패키징 단계를 보여주는 단면도이다. 본 실시예에 따른 반도체 장치의 제조 방법은, 예를 들어 도 5의 반도체 장치(2000)의 제조에 적용될 수 있다.
도 15a를 참조하면, 제 1 칩 스택(2200a)과 제 2 칩 스택(2200b)을 적층할 수 있다. 제 1 칩 스택(2200a)과 제 2 칩 스택(2200b)의 적층 구조는, 예를 들어 제 1 반도체 칩(2210a), 제 2 반도체 칩(2230a), 제 4 반도체 칩(2230b) 및 제 3 반도체 칩(2210b)을 차례대로 적층하여 형성할 수 있다. 또는, 제 1 반도체 칩(2210a)과 제 2 반도체 칩(2230a)이 적층된 제 1 칩 스택(2200a) 및 제 3 반도체 칩(2210b)과 제 4 반도체 칩(2230b)이 적층된 제 2 칩 스택(2200b)을 형성한 후, 제 1 칩 스택(2200a)과 제 2 칩 스택(2200b)을 부착하여 형성할 수 있다.
도 15b를 참조하면, 제 1 칩 스택(2200a)과 제 2 칩 스택(2200b)의 적층 구조를 기판(1100)에 실장할 수 있다. 칩 스택과 기판(1100) 사이에 배치되는 제 1 도전 수단(2300a)은 제 1 반도체 칩(2210a) 및/또는 기판(1100)에 부착되어 제공될 수 있다. 제 1 도전 수단(2300a)을 이용한 칩 스택과 기판(1100)의 연결은 열압착 방식으로 수행될 수 있다.
칩 스택을 기판(1100)에 실장하는 방법은 이상의 설명으로 한정되지 않고, 제 1 칩 스택(2200a)을 기판(1100)에 실장한 후 제 2 칩 스택(2200b)을 제 1 칩 스택(2200a)에 적층하는 방법으로 수행될 수 있다.
도 15c를 참조하면, 제 2 칩 스택(2200b)과 기판(1100)을 연결하는 제 2 도전 수단(2300b)이 형성될 수 있다. 예를 들어, 제 2 도전 수단(2300b)의 형성은 와이어 본딩 방법으로 수행될 수 있다.
이후 도 14e와 같이 몰딩부(2700)를 형성하고, 개별 반도체 장치로 절단하여 도 5와 같은 반도체 장치(2000)를 형성할 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 시스템을 보여주는 평면도이다.
도 16을 참조하면, 반도체 시스템(7000)은 시스템 보드(7100), 반도체 장치(7200) 및 컨트롤러(7300)를 포함한다. 반도체 장치(7200)는 본 발명의 일부 실시예에 따른 반도체 장치를 포함할 수 있다. 반도체 장치(7200)는 패키지화 되어 시스템 보드(7100)에 장착되며, 패키지의 외면에 형성된 외부 접속 수단을 통해 시스템 보드(7100)와 전기적으로 연결된다. 반도체 장치(7200)는, 외부 접속 수단과 연결되는 시스템 보드(7100) 상의 배선을 통해 컨트롤러(7300)와 전기적으로 연결될 수 있다.
이하에서, 반도체 장치는 도 1a에 도시된 반도체 장치(1000A)와 동일한 구성을 포함하는 것으로 설명한다.
컨트롤러(7300)는 반도체 장치의 동작에 필요한 신호 및/또는 전원을 공급하기 위한 다수의 포트를 구비한다. 예를 들어, 컨트롤러(7300)는 칩 선택 신호(CS)를 제공하기 위한 제 1 포트(7310) 및 제어신호 및/또는 데이터 신호(SIG)를 제공하기 위한 제 2 포트(7320)를 구비할 수 있다. 이에 대응하여, 반도체 장치(7200)는 외부 접속 수단을 통해 컨트롤러(7300)의 다수의 포트들과 연결될 수 있다. 예를 들어, 반도체 장치(7200)는 제 1 포트(7310)와 연결되어 칩 선택 신호(CS)를 수신하는 제 1 외부 접속 수단(7212) 및 제 2 포트(7320)와 연결되어 제어신호 및/또는 데이터 신호(SIG)를 수신하는 제 2 접속 수단(7214)을 구비할 수 있다. 제 1 포트(7310)는 복수개의 포트를 포함할 수 있으며, 예를 들어 제 1 칩 선택 신호(CS1)를 공급하는 제 1 선택 포트(7312) 및 제 2 칩 선택 신호(CS2)를 공급하는 제 2 선택 포트(7314)를 포함할 수 있다.
예를 들어, 제 1 선택 포트(7312)는 제 1 외부 접속 수단(7212)을 통해 제 1 칩 선택 단자(도 1a의 1112)와 연결되고, 제 1 칩 스택(도 1a의 1200a)으로 제 1 칩 선택 신호(CS1)를 제공할 수 있다. 제 2 포트(7320)는 복수개의 포트를 포함할 수 있으며, 각 포트는 제 2 외부 접속 수단(7214)을 통해 제 2 본딩 단자(도 1a의 1120)와 연결되고, 제 1 및 제 2 칩 스택(도 1a의 1200a, 1200b)으로 제어신호 및/또는 데이터 신호(SIG)를 제공할 수 있다.
본 발명의 일부 실시예에 따른 반도체 장치가 적용됨에 따라, 하나의 반도체 장치(7200) 내에 포함되는 반도체 칩의 개수를 증가시키면서도 반도체 칩들 사이의 안정적인 연결이 가능하다. 따라서 고용량의 반도체 시스템을 구현할 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 메모리 카드를 보여주는 블럭도이다. 도 16의 따른 반도체 시스템(7000)은, 메모리 카드(8000)에 적용될 수 있다. 예를 들어, 컨트롤러(8100)의 명령(Command)에 따라서, 메모리(8200)와 컨트롤러(8100)는 데이터(Data)를 주고받을 수 있다. 이에 따라, 메모리 카드(8000)는 메모리(8200)에 데이터를 저장하거나 또는 메모리(8200)로부터 데이터를 외부로 출력할 수 있다.
컨트롤러(8100) 및 메모리(8200)는 도 16에 도시된 컨트롤러(7300) 및 반도체 장치(7200)에 각각 대응될 수 있다. 이러한 카드(8000)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드(8000)는 멀티미디어 카드(multimedia card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
그 밖에, 반도체 시스템(도 16의 7000)은 모바일 폰, 휴대용 게임기, 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
도 18은 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템(9000)을 간략히 보여주는 블록도이다. 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 메모리 장치가 램(9200)으로 장착될 수 있다. 램(9200)으로 장착되는 메모리 장치는 앞서 설명되었던 다수의 실시예들 중 어느 하나가 적용될 수 있다.
본 발명의 일실시예에 따른 컴퓨팅 시스템(9000)은 중앙처리 장치(9100), 램(9200), 유저 인터페이스(9300)와 불 휘발성 메모리(9400)를 포함하며, 이들 구성요소는 각각 버스(9500)에 전기적으로 연결되어 있다. 불휘발성 메모리(9400)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.
상기 컴퓨팅 시스템(9000)에서, 앞선 실시예들에서와 같이 램(9200)은 적층 구조의 복수 개의 칩을 구비하며, 상기 복수 개의 칩은 적어도 두 개의 영역(또는, 적어도 두 개의 칩 스택)을 포함한다. 상기 적어도 두 개의 칩 스택이 모두 시스템 데이터를 저장하기 위한 DRAM 셀을 포함할 수 있으며, 또는 칩 스택이 각각 이종의 메모리를 구비할 수 있다. 예컨데, 일부의 제1 칩 스택이 시스템 데이터를 저장하는 DRAM 셀을 포함하는 경우, 시스템 데이터는 제1 칩 스택에 저장된다. 또한 다른 일부의 제2 칩 스택이 시스템 데이터 이외의 데이터를 저장하기 위한 메모리 셀(예컨데, 플래시 메모리 셀, RRAM, PRAM 등의 불휘발성 메모리)을 포함하는 경우, 시스템 데이터 이외에 기존 SSD나 HDD에 저장되었던 데이터가 제2 칩 스택에 저장될 수 있다.
상기와 같은 구성에 따르면, 컴퓨팅 시스템(9000)에 사용되는 램(9200)의 용량을 증가시키고, 또한 이종의 메모리를 갖는 칩 스택을 적층할 수 있으므로, 시스템 데이터 및 그 이외의 데이터를 램(9200)에 저장하는 것이 가능하다. 이에 따라, 중앙처리장치(9100)에서 데이터를 읽어오는 동작 속도가 기존 대비 증가하게 된다. 상술한 컴퓨팅 시스템은 데스트 탑 컴퓨터, 노트북 컴퓨터, 휴대 전화와 같은 모바일 기기에도 장착될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (10)

  1. 하나 이상의 칩 선택 단자를 포함하는 기판;
    상기 기판에 적층되어 실장되는 복수개의 칩 스택들; 및
    상기 칩 스택을 선택하기 위하여, 상기 칩 선택 단자와 상기 칩 스택을 각각 전기적으로 연결하는 적어도 하나의 본딩 와이어를 포함하며,
    각각의 칩 스택은, 하부 반도체 칩, 상기 하부 반도체 칩에 적층되는 상부 반도체 칩, 및 상기 상부 또는 하부 반도체 칩의 적어도 일부를 관통하는 관통 비아를 포함하고,
    상기 칩 선택 단자의 개수는 상기 칩 스택들에 포함된 전체 반도체 칩의 개수의 1/2보다 작거나 같으며,
    상기 복수개의 칩 스택들은, 상기 기판 상에 적층되는 제1 칩 스택과, 상기 제1 칩 스택 상에 적층되는 제2 칩 스택을 포함하고,
    상기 칩 선택 단자는, 상기 제1 칩 스택의 어느 하나의 반도체 칩에 선택적으로 연결되는 제1 단자와 상기 제2 칩 스택의 어느 하나의 반도체 칩에 선택적으로 연결되는 제2 단자를 포함하며,
    상기 제2 단자는 상기 제1 칩 스택과 전기적으로 절연되는 반도체 장치.
  2. 제1항에 있어서,
    상기 본딩 와이어는, 상기 제1 칩 스택과 상기 제1 단자를 연결하는 제1 본딩 와이어와, 상기 제2 칩 스택과 상기 제2 단자를 연결하는 제2 본딩 와이어를 포함하는 반도체 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 상부 및 상기 하부 반도체 칩은 동종의 칩인 반도체 장치.
  5. 제1항에 있어서,
    상기 상부 반도체 칩은 마스터 칩이고, 상기 하부 반도체 칩은 슬레이브 칩이며,
    상기 본딩 와이어는 상기 상부 반도체 칩과 상기 칩 선택 단자를 연결하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 칩 스택은 상기 상부 및 하부 반도체 칩 사이의 신호 전달을 위한 제1 관통 비아를 포함하며, 상기 제2 칩 스택은 상기 제1 관통 비아와 전기적으로 절연되는 제2 관통 비아를 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 및 상기 제2 칩 스택 사이에 배치되는 스페이서를 더 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 관통 비아는, 상기 상부 반도체 칩을 적어도 일부 관통하도록 형성되며, 상기 하부 반도체 칩과 연결되어 상기 하부 반도체 칩으로 제어 신호 및 데이터 중 적어도 하나를 전달하는 반도체 장치.
  9. 복수 개의 칩 선택 단자 및 복수 개의 본딩 단자를 포함하는 기판;
    상기 기판에 적층되어 실장되고, 각각 복수 개의 반도체 칩을 포함하는 복수 개의 칩 스택; 및
    상기 기판과 상기 복수 개의 칩 스택 사이의 신호를 전달하기 위한 복수 개의 본딩 와이어를 구비하며,
    상기 복수 개의 칩 스택 각각은, 적층 구조의 제1 및 제2 반도체 칩; 및 상기 제1 반도체 칩 또는 제2 반도체 칩을 적어도 일부 관통하는하나 이상의 관통 비아를 포함하고,
    상기 본딩 와이어는, 상기 복수 개의 칩 스택과 상기 칩 선택 단자를 각각 연결하는 제1 본딩 와이어; 및 상기 복수 개의 칩 스택과 상기 본딩 단자를 연결하는 제2 본딩 와이어를 포함하며,
    상기 제1 본딩 와이어의 개수는 상기 복수개의 칩 스택에 포함되는 반도체 칩들의 개수의 1/2 보다 작거나 같으며,
    상기 복수개의 칩 스택은, 상기 기판 상에 적층되는 제1 칩 스택과, 상기 제1 칩 스택 상에 적층되는 제2 칩 스택을 포함하고,
    상기 칩 선택 단자는, 상기 제1 칩 스택의 어느 하나의 반도체 칩에 선택적으로 연결되는 제1 단자와 상기 제2 칩 스택의 어느 하나의 반도체 칩에 선택적으로 연결되는 제2 단자를 포함하며,
    상기 제1 칩 스택과 상기 제1 단자를 연결하는 제1 본딩 와이어와 상기 제2 칩 스택과 상기 제2 단자를 연결하는 제1 본딩 와이어는 서로 전기적으로 절연되는 반도체 장치.
  10. 제 1 및 제 2 칩 선택 단자를 포함하는 기판;
    제1 그룹의 관통 비아를 통하여 서로 신호를 송수신하는 적어도 두 개의 제1 반도체 칩들을 포함하는 제1 반도체 칩 스택;
    상기 제1 반도체 칩 스택 상에 적층되며, 제2 그룹의 관통 비아를 통하여 서로 신호를 송수신하는 적어도 두 개의 제2 반도체 칩들을 포함하는 제2 반도체 칩 스택;
    상기 제1 반도체 칩 스택의 어느 하나의 제1 반도체 칩을 선택적으로 상기 제 1 칩 선택 단자에 연결하는 제1 도전수단; 및
    상기 제2 반도체 칩 스택의 어느 하나의 제2 반도체 칩을 선택적으로 상기 제 2 칩 선택 단자에 연결하는 제2 도전수단을 구비하고,
    상기 제1 그룹의 관통 비아와 제2 그룹의 관통 비아는 전기적으로 서로 절연되며, 상기 제1 도전 수단의 개수는 상기 제 1 및 상기 제 2 반도체 칩 스택에 포함되는 전체 반도체 칩들의 개수보다 작고, 상기 제2 도전 수단의 개수는 상기 제 1 및 상기 제 2 반도체 칩 스택에 포함되는 전체 반도체 칩들의 개수보다 작으며,
    상기 제1 칩 선택 단자는 상기 제2 반도체 칩 스택과 전기적으로 절연되는 반도체 장치.
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