JP4913640B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特にシステムインパッケージ（System in Package：ＳｉＰ）技術に関する。
スタック型の半導体装置とそのボンディング方法について、各種検討されている。
このうち、メモリチップをリードフレームのリード端子に接続する技術として、特許文献１〜３に記載のものがある。
特許文献１（特開平１１−５４６９３号公報）および特許文献２（特開平１１−７４４５１号公報）には、アイランド上に第１および第２の半導体チップがこの順に積層された半導体装置が記載されている。第１および半導体チップは、いずれも、メモリチップである。第１の半導体チップより一回り小さい第２の半導体チップが第１の半導体チップの中央部に搭載され、第１の半導体チップの対向する２辺が第２の半導体チップから露出している。この対向する２辺のそれぞれについて、対向辺から隣接辺の露出している部分にかけて、第１の半導体チップの外周縁に沿って第１のボンディングパッドが配置されている。第１のボンディングパッドのうち、対向辺の端に位置するパッドが、隣接辺に対向するリード端子にワイヤボンディングされている。
特許文献３（特開２０００−３３２１９４号公報）にも、大小二つのチップをスタックしたマルチチップパッケージが記載されている。
また、上述した特許文献１に記載の装置では、第２の半導体チップの１辺に設けられた電極パッドのうち、端部に位置する電極パッドが、第１半導体チップの上記対向辺をまたいでチップイネーブルピンＩＣＥ／２に接続されている。
また、配線基板にチップを実装する技術として、特許文献４〜７に記載のものがある。
特許文献４（特開平１−２３５２６４号公報）には、チップの角部に、プリント基板のチップイネーブル端子ＣＥにボンディングされる端子が配置された例が示されている。
特許文献５（特開２００５−３１７８３０号公報）には、絶縁基板上に、下部メモリチップ、上部メモリチップおよびＣＰＵチップがこの順に搭載されたマルチチップパッケージが記載されている。このパッケージにおいては、ＣＰＵチップは矩形であって、四辺それぞれに沿ってパッドが設けられている。また、絶縁基板には、ＣＰＵチップの各辺に沿って基板パッドが配置されており、ＣＰＵチップのパッドは、パッドが配置された辺に沿って設けられた電極パッドにボンディングされている。
特許文献６（特開２００５−３０２８７１号公報）には、複数の半導体装置を、基板の一辺に垂直な方向に階段状にずらして積層した積層半導体装置が記載されている。半導体装置が搭載される第１の基板には、上記一辺に沿って、半導体装置の数だけボンディングパッドの列が設けられている。各半導体装置は、基板にチップがフリップ接続された構成となっている。最下層の半導体装置のボンディングパッドは、第１の基板のボンディングパッドのうち、最も半導体装置側の列にあるボンディングパッドに接続され、上層の半導体装置ほど、第１の基板のボンディングパッドのうち、半導体装置から離れたボンディングパッドに接続される。
また、同文献には、複数の半導体装置を、基板の一辺に沿ってＬ字状にずらして積層した積層半導体装置が記載されている。
特許文献７（特開２００１−７２７８号公報）にも、スタック型マルチチップパッケージが記載されている。このパッケージでは、上下のチップ間に、配線シートが挿入されており、上チップ表面のボンディングパッドとパッケージ基板とが、配線シートに設けられた配線パターンを介して接続されている。
特開平１１−５４６９３号公報 特開平１１−７４４５１号公報 特開２０００−３３２１９４号公報 特開平１−２３５２６４号公報 特開２００５−３１７８３０号公報 特開２００５−３０２８７１号公報 特開２００１−７２７８号公報
ところで、近年、メモリパッケージの大容量化が求められてきている。ところが、従来のメモリスタックの場合、複数のチップを積層しようとすると、ワイヤ同士の接触を抑制するために、実装面積全体が大きくなってしまっていた。
たとえば、背景技術の項で前述した特許文献７の構成の場合、スタックを構成する半導体装置の少なくとも一辺の側方に、積層する半導体装置の数だけ基板のパッド列が設けられているため、実装基板のパッド形成領域が大きく、パッケージサイズを縮小する点で、改善の余地があった。
また、特許文献７の構成で、単に基板のパッド列を減らそうとすると、ボンディングワイヤの配置が入り組んでしまい、ワイヤ同士が接触する懸念があった。また、ワイヤの接触を避けるために、パッケージが大型化する懸念があった。この点について、以下、図１３および図１４を参照して説明する。
図１３は、本発明者が検討した半導体装置の構成を示す平面図であり、図１４は図１３のチップのずらし方向の断面図である。
図１３および図１４に示した半導体装置２００においては、チップの端子つまり電極パッドがすべて一辺に配置されている。チップセレクト（以下、「ＣＳ」ともいう。）端子として機能するパッドの配置を考慮していない。
具体的には、実装基板２０１上に、第一メモリチップ２０３ａ、第二メモリチップ２０３ｂおよび第三メモリチップ２０３ｃがこの順に積層されている。これらのメモリチップは、封止樹脂２０５により封止されている。また、実装基板２０１の裏面に、バンプ電極２０７が設けられている。
第一メモリチップ２０３ａ、第二メモリチップ２０３ｂおよび第三メモリチップ２０３ｃは、同じ平面形状の矩形であって、矩形の一辺に沿う一列にのみ、電極パッドが配置されている。チップは、各チップの電極パッドの形成領域が露出するように階段状にずらして積層されている。各チップに設けられた電極パッドのうち、アドレスまたはデータ端子として機能するパッドについては、チップ間で電極パッド同士をワイヤボンディングする（たとえば、ワイヤ２１７、ワイヤ２１９）。
第一半導体チップ２０３ａの電極パッド列に隣接して、実装基板２０１のステッチが配置されている。ここでは、アドレスまたはデータに兼用可能な端子用のステッチが、第一半導体チップ２０３ａのパッド形成領域に隣接して一列に配置されており、第二半導体チップ２０３ｂおよび第三半導体チップ２０３ｃのチップセレクト用のステッチ（ステッチ２１１ｂ、２１１ｃ）が列の外側にさらに配置されている。
第一半導体チップ２０３ａのＣＳパッド２２１ａ、第二半導体チップ２０３ｂのＣＳパッド２２１ｂおよび第三半導体チップ２０３ｃのＣＳパッド２２１ｃは、各チップのステッチ２１１ａ、ステッチ２１１ｂおよびステッチ２１１ｃに、ワイヤ２３１、ワイヤ２３３およびワイヤ２３５によって直接ワイヤボンディングされる。
このように、メモリチップでは、各チップにアドレスまたはデータ端子とＣＳ端子とを有する構造となっており、ＣＳ端子として機能する電極パッドについては、他のチップの電極パッドを経由したボンディングができず、隣接ワイヤに配慮しつつ、それぞれのチップのＣＳ端子を実装基板上のステッチの直接配線することになる。
ところが、これまでのメモリスタック型の半導体パッケージでは、チップセレクト端子として機能する電極パッドの配置とパッケージ全体の小型化とを考慮した構成とはなっていなかった。このため、図１３に示したように、チップセレクトパッドと基板のステッチとを接続するワイヤが他のワイヤをまたいだり交差する箇所が生じ、配線が入り組んでしまう。これにより、ワイヤ同士の接触を避ける空間を充分に確保しなければならず、パッケージの大型化の原因となっていた。
また、このような交差をさけるために、特許文献７のようにチップごとにステッチ列を設けた場合、実装基板にステッチ列を設ける広い空間が必要となるため、結局、パッケージサイズが大きくなってしまっていた。
本発明によれば、
実装基板の一方の面に、第一および第二メモリチップが下からこの順に搭載され、
前記第一および第二メモリチップが、いずれも、矩形の平面形状を有し、かつ、前記矩形の一辺に沿って一列にのみ配置された複数の電極パッドを含み、
前記第二メモリチップの前記電極パッドの列が、前記第一メモリチップの前記電極パッドの列に平行に配置され、
前記複数の電極パッドがチップセレクトパッドを含み、前記チップセレクトパッドは、前記電極パッドの列の端部にのみ配置され、
前記実装基板の前記一方の面に、前記第一メモリチップの前記一辺に沿って一列に配置された複数の第一ステッチと、前記チップセレクトパッドの側で前記一辺に隣接する辺に沿って一列に配置された複数の第二ステッチと、が設けられ、
前記第一メモリチップの前記複数の電極パッドのうち、前記チップセレクトパッド以外のパッドが、前記第一ステッチにワイヤボンディングされるとともに、前記第一および第二メモリチップの前記チップセレクトパッドが、それぞれ異なる前記第二ステッチにワイヤボンディングされ、
前記第二メモリチップの前記チップセレクトパッド以外のパッドが、前記第一メモリチップの前記チップセレクトパッド以外のパッドを介して、前記第一ステッチに接続する、半導体装置が提供される。
発明が解決しようとする課題の項で前述したように、メモリチップに設けられている電極パッドには、機能が異なる複数種類の電極パッド、具体的には、チップセレクトパッドとチップセレクト以外のパッドとが含まれる。チップセレクト以外のパッドの具体例としては、チップセレクトを除き電源およびグランドを含むコントロールパッド、アドレスパッドおよびデータパッドが挙げられる。このようなメモリチップを複数積層したとき、各チップのチップセレクトパッドは、実装基板のチップセレクト端子として機能するステッチのうち、それぞれ異なるステッチに直接配線される。このため、チップセレクトパッドの配置および配線方向を考慮していない従来の構成では、積層するチップ数が増えるにつれて、実装面積が大きくなっていた。
これに対し、本発明においては、第一および第二メモリチップの矩形の一辺に沿って一列にのみ電極パッドが設けられており、チップセレクトパッドは列の端に配置されている。
また、実装基板には、異なる方向に一列ずつ配置されたステッチが設けられている。具体的には、第一メモリチップの上記一辺に沿って配置された第一ステッチと、チップセレクトパッド側で該一辺に隣接する辺に沿って配置された第二ステッチである。
そして、各メモリチップのチップセレクトパッドを、異なる第二ステッチにワイヤボンディングし、チップセレクトパッド以外の電極パッドを第一パッドにワイヤボンディングする。
このように、本発明では、チップセレクトパッドを電極パッドの列の端に配置して、かつ、チップセレクトパッドを、電極パッドとは異なる方向に沿って配置されたステッチに配線する。これにより、各チップについて、チップセレクトパッドと第二ステッチとの接続距離を短くすることができる。また、第二ステッチが、第一ステッチと異なる方向の列に配置されているため、複数のメモリチップを積層する場合にも、チップセレクトパッドと第二ステッチとを接続するワイヤが、たとえばチップセレクトパッドの電極パッドに接続されるワイヤをまたいだり、交差したりしないようにすることができる。よって、ワイヤ同士の接触を避けるために確保するために必要な空間の大きさを減らすことができる。したがって、複数のメモリチップを積層する場合にも、実装基板の一方の面におけるチップ搭載領域の面積、ステッチの配置領域の面積、ワイヤ間の接触を避けるのに必要な領域の面積および厚み等のバランスにより決まるパッケージサイズの大型化を抑制することができる。
以上説明したように、本発明によれば、メモリチップを複数積層する際の実装面積の増加を抑制することができる。
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
（第一の実施形態）
図１は、本実施形態における半導体パッケージの構成を示す斜視図である。図２は、図１のＡ−Ａ’断面図であり、図３は、図１のＢ−Ｂ’断面図である。また、図４は、図１に示した半導体パッケージ１００の裏面を示す平面図である。
図１〜図４に示したように、本実施形態における半導体装置（半導体パッケージ１００）は、実装基板１０１の一方の面（チップ搭載面）に、第一および第二メモリチップ（第一メモリチップ１０３ａ、第二メモリチップ１０３ｂ）が下からこの順に搭載され、さらに第二メモリチップ１０３ｂ上に第三メモリチップ１０３ｃが搭載されている。以下、第一メモリチップ１０３ａ〜第三メモリチップ１０３ｃをまとめてメモリチップ１０３とも呼ぶ。
実装基板１０１のチップ搭載面全面に封止樹脂１０５が設けられ、メモリチップ１０３は封止樹脂１０５中に埋設されている。また、実装基板１０１の裏面には、複数のバンプ電極１０７が正方格子状に配置されている。
第一メモリチップ１０３ａ〜第三メモリチップ１０３ｃは、いずれも、ＳｉＰ用のメモリチップである。第一メモリチップ１０３ａ〜第三メモリチップ１０３ｃは、いずれも、矩形の平面形状を有し、かつ、矩形の一辺に沿って一列にのみ配置された複数の電極パッドを含み、第二メモリチップ１０３ｂおよび第三メモリチップ１０３ｃの電極パッドの列は、いずれも、第一メモリチップ１０３ａの電極パッドの列に平行に配置されている。また、第一メモリチップ１０３ａ〜第三メモリチップ１０３ｃは、いずれも、電極パッドの列が配置された上記一辺に対向する辺には、電極パッドを有しない。
第一メモリチップ１０３ａに設けられた複数の電極パッドは、列の一方の端部（図１中上側）に配置された１つのチップセレクトパッド１２１ａと、チップセレクトパッド以外の複数（図１中４つ）のパッド、具体的にはコントロール、アドレスまたはデータパッド１１３ａとからなる。同様に、第二メモリチップ１０３ｂに設けられた複数の電極パッドは、列の端部に配置された１つのチップセレクトパッド１２１ｂと、４つのコントロール、アドレスまたはデータパッド１１３ｂとからなる。第三メモリチップ１０３ｃに設けられた複数の電極パッドは、列の端部に配置された１つのチップセレクトパッド１２１ｃと、４つのコントロール、アドレスまたはデータパッド１１３ｃとからなる。
実装基板１０１のチップ搭載面に、第一メモリチップ１０３ａの上記一辺に沿って一列に配置された複数（図１中４つ）の第一ステッチ１０９と、チップセレクトパッド１２１ａの側で上記一辺に隣接する辺に沿って一列に配置された複数（図１中５つ）の第二ステッチ１１１と、が設けられている。実装基板１０１に設けられたステッチは、一列の第一ステッチ１０９と、第一ステッチ１０９の列に直交して配置された一列の第二ステッチ１１１とからなり、第二ステッチ１１１と対向する辺（図中下側）にステッチを有しない。第一ステッチ１０９は、コントロール、アドレスまたはデータ用の端子であり、第二ステッチ１１１は、チップセレクト用の端子である。
チップセレクトパッド１２１ａ〜チップセレクトパッド１２１ｃは、いずれも、メモリチップの矩形の角部に配置されている。これらのチップセレクトパッドは、チップセレクト信号の入力端子として機能し、実装基板１０１の異なるステッチ１１１に直接ワイヤボンディングされる。
具体的には、チップセレクトパッド１２１ａ〜チップセレクトパッド１２１ｃは、それぞれ異なる第二ステッチ１１１にワイヤボンディングされる。チップセレクトパッド１２１ａ、チップセレクトパッド１２１ｂおよびチップセレクトパッド１２１ｃに隣接して、それぞれ、第二ステッチ１１１ａ、第二ステッチ１１１ｂおよび第二ステッチ１１１ｃが設けられている。チップセレクトパッド１２１ａと第二ステッチ１１１ａとが第二ワイヤ１２３ａにより接続され、チップセレクトパッド１２１ｂと第二ステッチ１１１ｂとが第二ワイヤ１２３ｂにより接続され、チップセレクトパッド１２１ｃと第二ステッチ１１１ｃとが第二ワイヤ１２３ｃにより接続されている。
コントロール、アドレスまたはデータパッド１１３ａ〜コントロール、アドレスまたはデータパッド１１３ｃは、いずれも、各チップにおけるコントロール端子、アドレス端子またはデータ端子として機能し、さらに具体的には、コントロール端子またはアドレス・データ兼用端子である。コントロールパッドは、具体的にはチップセレクトを除く制御端子として機能し、電源端子およびグランド端子を含む。各チップのコントロール、アドレスまたはデータパッドは、直接または他のチップの対応するコントロール、アドレスまたはデータパッドを介して、実装基板１０１の第一ステッチ１０９にワイヤボンディングされる。ここでは、実装基板１０１に、コントロール、アドレスまたはデータパッド１１３ａと同数の第一ステッチ１０９が設けられ、各第一ステッチ１０９がコントロール、アドレスまたはデータパッド１１３ａに隣接している。各第一メモリチップ１０３ａは、第一ワイヤ１１５により、隣接する第一ステッチ１０９にワイヤボンディングされている。また、各チップのコントロール、アドレスまたはデータパッドについては、隣接するチップ間で同一機能端子同士が隣接し、これらがボンディングされている。
次に、半導体パッケージ１００の製造方法を説明する。
まず、矩形の一辺に沿って一列の第一ステッチ１０９が設けられ、この辺に隣接する辺に沿って一列の第二ステッチ１１１が設けられた実装基板１０１を準備する。また、矩形の一辺に沿って一列にのみ電極パッドが配置された第一メモリチップ１０３ａ〜第三メモリチップ１０３ｃを準備する。本実施形態では、第一メモリチップ１０３ａ〜第三メモリチップ１０３ｃは、いずれも、同じ平面形状であり、電極パッドの数および配置も同じである。
図５は、半導体パッケージ１００の製造工程を示す斜視図であり、図６は図５のＡ−Ａ’断面図である。
図５および図６に示したように、実装基板１０１の上部に接して第一メモリチップ１０３ａを配置する。このとき、実装基板１０１の第一ステッチ１０９に隣接して第一メモリチップ１０３ａの電極パッド列を配置する。コントロール、アドレスまたはデータパッド１１３ａについては、隣接する第一ステッチ１０９にそれぞれワイヤボンディングする。また、第一メモリチップ１０３ａの電極パッドのうち、チップセレクトパッド１２１ａについては、隣接する第二ステッチ１１１ａにワイヤボンディングする。
次に、第一メモリチップ１０３ａ上に、第二メモリチップ１０３ｂを搭載する。このとき、第二メモリチップ１０３ｂの上部から見たときに、第一メモリチップ１０３ａの電極パッドの形成領域に隣接して、第二メモリチップ１０３ｂの電極パッドの形成領域を配置する。また、第二メモリチップ１０３ｂを、第一メモリチップ１０３ａの電極パッドの形成領域の幅だけ階段状にずらして前記第一メモリチップ１０３ａ上に搭載する。また、第一メモリチップ１０３ａに対する第二メモリチップ１０３ｂのずれ幅を、第二ステッチ１１１の間隔（ピッチ）と等しくする。
第二メモリチップ１０３ｂのコントロール、アドレスまたはデータパッド１１３ｂを、隣接する第一メモリチップ１０３ａのコントロール、アドレスまたはデータパッド１１３ａにそれぞれワイヤボンディングする。つまり、コントロール、アドレスまたはデータパッド１１３ｂは、コントロール、アドレスまたはデータパッド１１３ａを介して第一ステッチ１０９に接続される。第二メモリチップ１０３ｂのチップセレクトパッド１２１ｂについては、第二ステッチ１１１ｂに直接ワイヤボンディングする。
第二メモリチップ１０３ｂ上に、第三メモリチップ１０３ｃを搭載する。このときにも、第三メモリチップ１０３ｃの電極パッドの列を、第二メモリチップ１０３ｂの電極パッドの列に隣接して配置する。また、第二メモリチップ１０３ｂの形成領域の幅だけ第三メモリチップ１０３ｃを第二メモリチップ１０３ｂに対して階段状にずらして配置する。
第三メモリチップ１０３ｃのコントロール、アドレスまたはデータパッド１１３ｃを、隣接する第二メモリチップ１０３ｂのコントロール、アドレスまたはデータパッド１１３ｂにワイヤボンディングする。第三メモリチップ１０３ｃのチップセレクトパッド１２１ｃについては、第二ステッチ１１１ｃに直接ワイヤボンディングする。
その後、実装基板１０１のチップ搭載面を封止樹脂１０５で封止する。また、実装基板１０１の裏面にバンプ電極１０７を形成する。以上の手順により、図１〜図４に示した半導体パッケージ１００が得られる。得られた半導体パッケージ１００は、平面視において、第一メモリチップ１０３ａ〜第三メモリチップ１０３ｃの第二ステッチ１１１に対向する辺および当該辺に対向する辺が、それぞれ、重なっている。また、下層に位置するメモリチップ（たとえば、第一メモリチップ１０３ａ）は、上層に位置するメモリチップ（たとえば、第二メモリチップ１０３ｂ）により、電極パッドの形成領域以外の領域全体を覆われている。
次に、本実施形態の作用効果を説明する。
本実施形態においては、メモリチップ１０３の矩形の一辺に沿ってのみ、一列に電極パッドを配置し、一辺に並べられた端子（電極パッド）列の一番端にチップセレクト端子（チップセレクトパッド）を配置している。
また、実装基板１０１については、電極パッドの設けられた辺に沿って第一ステッチ１０９を一列にのみ配置し、かつ、チップセレクト端子が配置された側の隣接辺に沿って一列に第二ステッチ１１１を配置している。
そして、チップセレクトパッド１２１ａ〜チップセレクトパッド１２１ｃのボンディングを、電極パッド列が形成された辺に隣接された辺の側から行う。これにより、実装基板１０１のステッチとチップセレクトパッドとを直接ワイヤボンディングする場合にも、各チップのチップセレクトパッドに接続するワイヤが、他のワイヤをまたいだり交差したりしないようにすることができる。よって、複数のメモリチップをスタックしても、ワイヤ同士の接触を防ぐための空間を減らすことができるため、実装面積を小さくすることができる。また、第一ステッチ１０９および第二ステッチ１１１は、いずれも一列のみ設ければよいため、実装基板１０１のチップ搭載領域外周のステッチ形成領域の面積も最小限とすることができる。
また、最下層の第一メモリチップ１０３ａについても、チップセレクトパッド１２１ａを列の端に配置し、かつ、電極パッドが設けられた辺に隣接する辺側のステッチ（第二ステッチ１１１）にワイヤボンディングすることにより、容易に各チップの位置決めをすることができる。また、チップセレクトパッドのワイヤボンディングを容易に行うことができる。
また、本実施形態では、上層のメモリチップを、直下のメモリチップに対して、電極パッドの形成領域の幅だけずらして積層しているため、第三メモリチップ１０３ｃの上から見たときに、チップセレクトパッド同士が重ならない構成となっている。これにより、各チップセレクトパッドに接続する第二ステッチ１１１を、各チップセレクトパッドに隣接するように一列に配置することができる。これにより、ワイヤボンディングをより一層容易に行うことができる。この効果は、チップのずらし幅が、第二ステッチ１１１の間隔に等しい構成となっているときにさらに顕著に発揮される。なお、第二ステッチ１１１の間隔とは、具体的には、平面視において、隣接する二つの第二ステッチ１１１の中心間距離のことである。
また、本実施形態では、上層のメモリチップを、直下のメモリチップに対して、電極パッドの形成領域の幅だけずらして積層し、かつ、上層のメモリチップのコントロール、アドレスまたはデータパッドを、直下のメモリチップのコントロール、アドレスまたはデータパッドに接続することにより、上層のメモリチップのコントロール、アドレスまたはデータパッドが、下層のメモリチップのコントロール、アドレスまたはデータパッドを介して第一ステッチ１０９に接続される構成となっている。このため、第一ワイヤ１１５〜第一ワイヤ１１９の長さを短くし、ループの高さを低くすることができる。また、第一ワイヤ同士が交差しないようにすることができる。よって、各メモリチップのコントロール、アドレスまたはデータパッドと第一ステッチ１０９との接続についても、ワイヤボンディングが容易で、かつ、ワイヤがかさばらない構成となっている。
以上により、本実施形態では、最小のパッケージ面積で、複数段のメモリ積み上げが実現される。また、この構成は、たとえば同じ平面形状のメモリチップを複数スタックする半導体パッケージ等にも好適に用いることができる。
また、図１においては、第二ステッチ１１１をチップ数（図１では、３つ）よりも多く（図１では、５つ）形成している。こうすれば、後の設計変更によるチップの積層数の変更にも容易に対応可能である。
なお、本実施形態および以降の他の実施形態において、メモリチップのコントロール、アドレスまたはデータパッドの配置を、以下のようにしてもよい。
図７は、本実施形態における半導体パッケージの電極パッドの配置例を示す平面図である。図７においては、第一メモリチップ１０３ａおよび第二メモリチップ１０３ｂのそれぞれの一辺に設けられた電極パッドの数が等しく、チップセレクトパッド同士（ＣＳ１、ＣＳ２）が隣接して配置されるとともに、コントロール、アドレスまたはデータパッド同士が隣接して配置されている。
さらに具体的には、第一メモリチップ１０３ａおよび第二メモリチップ１０３ｂの複数のコントロール、アドレスまたはデータパッドが、いずれも、ｐ個のアドレスパッド（図７では、Ａ0〜Ａp）とｑ個のデータパッド（図７では、Ｄ0〜Ｄq）とｒ個のコントロールパッド（図７では、Ｃ0〜Ｃr）とからなる。なお、ｐ、ｑおよびｒはそれぞれ独立に０以上の整数であり、ｐ＋ｑ＋ｒは正の整数である。第一メモリチップ１０３ａおよび第二メモリチップ１０３ｂのｐ番目のアドレスパッド同士が隣接して配置されて、ワイヤボンディングされるとともに、ｑ番目のデータパッド同士、r番目のコントロールパッド同士が隣接して配置されてワイヤボンディングされる。
このような配置とすれば、上層側のチップのチップセレクトパッド以外のパッドを、下層のチップの同じチップセレクトパッド以外のパッドを介して第一ステッチに接続することができ、チップ間の配線距離を短くでき、ワイヤ同士が交差しないため、配線をより一層整然と配置することができる。
なお、図７中のＣ0〜Ｃrの具体例として、ＤＤＲ（Double Data Rate）ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）では、ＲＡＳＢ（ロウ・アドレス・ストローブ入力）、ＣＡＳＢ（カラム・アドレス・ストローブ入力）、ＣＫおよびＣＫＢ（クロック入力）、ＷＥＢ（ライト・イネーブル入力）、ＢＡ０およびＢＡ１（バンク・アドレス入力）、ＤＱＳ、ＬＤＱＳおよびＵＤＱＳ（データ・ストローブ入出力）、ＤＭ、ＬＤＭおよびＵＤＭ（ＤＱライト・マスク・イネーブル入力）、ＶＤＤ（電源電圧）、ＶＳＳ（グランド）等が挙げられ、所定の制御端子を所定の数だけ配置することができる。
以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。
（第二の実施形態）
図８は、本実施形態における半導体パッケージの構成を示す断面図である。図８に示した半導体パッケージ１１０の基本構成は、第一の実施形態に記載の半導体パッケージ１００（図２）と同様であるが、上層のチップほど、第二ステッチ１１１に隣接する辺、つまり電極パッドが形成された辺の隣接辺の長さが小さくなっている点が異なる。
半導体パッケージ１１０においても、半導体パッケージ１００と同様に、第一メモリチップ１０３ａ〜第三メモリチップ１０３ｃの電極パッドが配置された辺の長さがいずれも等しい。また、半導体パッケージ１１０では、第二メモリチップ１０３ｂの上部から見たときに、第一メモリチップ１０３ａの電極パッドが配置された辺と第二メモリチップ１０３ｂの電極パッドが配置された辺とが隣接するとともに、第一メモリチップ１０３ａの上記一辺に対向する辺と、第二メモリチップ１０３ｂの上記一辺に対向する辺とが重なっている。
本実施形態においても、第一の実施形態と同様の作用効果が得られる。
また、本実施形態においては、平面視において、各チップの電極パッドが配置された辺に対向する辺が、すべて重なっている。このため、第一の実施形態に記載の半導体パッケージ（図１）に比べて、実装面積をより一層小さくすることができるため、パッケージサイズをさらに小さくすることができる。
また、本実施形態では、メモリチップの隣接する２辺に沿ってのみ、ステッチが設けられているため、第三の実施形態で後述する半導体パッケージ（図１０）と比べても、チップ積層数が同じときのパッケージサイズをより一層小さくすることができる。
なお、図８では、平面視において、第一メモリチップ１０３ａおよび第二メモリチップ１０３ｂのいずれについても、パッド形成領域以外の領域全体が、直上のチップにより覆われている例を示したが、たとえば第二メモリチップ１０３ｂについて、チップ形成領域以外の領域のうち、一部の領域が直上のチップつまり第三メモリチップ１０３ｃに覆われていない構成としてもよい。図９は、このような半導体装置の構成を示す断面図である。
（第三の実施形態）
図１０は、本実施形態における半導体パッケージの構成を示す平面図であり、図１１は、図１０のＡ−Ａ’断面図である。
図１０および図１１に示した半導体パッケージ１２０の基本構成は図１〜図３に示した半導体パッケージ１００と同様であるが、半導体パッケージ１２０では、第三メモリチップ１０３ｃ上にさらに第四メモリチップ１０３ｄが積層されている。第一メモリチップ１０３ａ〜第四メモリチップ１０３ｄは、すべて同じ平面形状を有し、電極パッドの配置も同じである。第一メモリチップ１０３ａと第三メモリチップ１０３ｃは、同じ辺に沿って一列にのみ電極パッドが配置されている。また、第二メモリチップ１０３ｂおよび第四メモリチップ１０３ｄの電極パッド列は、第一メモリチップ１０３ａの電極パッド列に対向する辺に設けられている。
第二メモリチップ１０３ｂは、第一メモリチップ１０３ａの電極パッド形成領域の幅だけずらして積層されている。第三メモリチップ１０３ｃは、第一メモリチップ１０３ａの直上に位置し、第四メモリチップ１０３ｄは、第二メモリチップ１０３ｂの直上に位置する。第一メモリチップ１０３ａ〜第四メモリチップ１０３ｄは、それぞれ、二つのチップセレクトパッド（第一チップセレクトパッド１３１ａ〜第一チップセレクトパッド１３１ｄ、第二チップセレクトパッド１３３ａ〜第二チップセレクトパッド１３３ｄ）を有する。第一チップセレクトパッドは、電極パッドの列の一方の端部に配置され、第二チップセレクトパッドは、他方の端部に配置されている。各チップにおいて、第一または第二チップセレクトパッドのうちの一方が、実装基板１０１の第二ステッチに接続されるチップセレクト端子として機能し、他方はダミーのチップセレクトパッドである。
図１０の平面配置では、第一チップセレクトパッド１３１ａ、第二チップセレクトパッド１３３ｂ、第一チップセレクトパッド１３１ｃおよび第二チップセレクトパッド１３３ｄが、いずれも同じ側に配置されている。
そして、実装基板１０１には、第一チップセレクトパッド１３１ａ、第二チップセレクトパッド１３３ｂ、第一チップセレクトパッド１３１ｃおよび第二チップセレクトパッド１３３ｄが配置された辺に沿って、第二ステッチ１１１ａ〜第二ステッチ１１１ｄが一列に配置されている。
また、実装基板１０１には、コントロール、アドレスまたはデータパッド１１３ａおよびコントロール、アドレスまたはデータパッド１１３ｃが配置された辺に沿って、第一ステッチ１０９ａが設けられ、コントロール、アドレスまたはデータパッド１１３ｂおよびコントロール、アドレスまたはデータパッド１１３ｄが配置された辺に沿って、第一ステッチ１０９ｂが設けられている。第一ステッチ１０９ａの列と第一ステッチ１０９ｂの列は、平行であり、いずれも、第二ステッチ１１１の列と直交している。
コントロール、アドレスまたはデータパッド１１３ａおよびコントロール、アドレスまたはデータパッド１１３ｃは、それぞれ、第一ワイヤ１１５および第一ワイヤ１２７により、共通の第一ステッチ１０９ａに接続する。また、コントロール、アドレスまたはデータパッド１１３ｂおよびコントロール、アドレスまたはデータパッド１１３ｄは、それぞれ、第一ワイヤ１２５および第一ワイヤ１２９により、共通の第一ステッチ１０９ｂに接続する。
図１０および図１１に示した半導体パッケージにおいても、各メモリチップの電極パッドが、矩形の一辺に沿って一列にのみ形成され、チップセレクトパッドが列の端部に位置し、チップセレクトパッドが、隣接辺側の第二ステッチ１１１にワイヤボンディングされる。このため、以上の実施形態と同様の効果が得られる。
また、図１０および図１１に示した半導体パッケージにおいては、平面形状が同じ半導体チップの対向する辺に交互に電極パッド列を設け、下層のチップの電極パッドの形成領域のみが直上のチップから露出するように、互い違いにずらして積層する。このため、チップ積層数がたとえば４以上と多い場合のパッケージサイズの縮小の点で、さらに効果的である。
また、図１０に示したように、各チップの電極パッド形成領域の両端にチップセレクトパッドを形成しておき、このうち所定の一方を、実際に第二ステッチに接続する電極パッドとして用いる構成とすれば、各チップを平面内で１８０度回転させて互い違いに重ねても、チップセレクト端子を電極パッド形成辺に隣接する一方の辺に集めることができる。これにより、第一の実施形態と同様に、第一ステッチに隣接する一辺にのみ第二ステッチを設け、第二ステッチと各チップのチップセレクト端子とを接続することができる。
なお、本実施形態および本明細書中の他の実施形態において、メモリチップのコントロール、アドレスまたはデータパッドの配置を、以下のようにしてもよい。図１２は、半導体パッケージの電極パッドの他の配置例を示す平面図である。図１２の基本構成は図７と同様であるが、各チップの電極パッドの列の一方の端部にＣＳが設けられているのに加えて、他方の端部にＣＳ’が設けられている点が異なる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
本実施形態における半導体パッケージの構成を示す斜視図である。 図１のＡ−Ａ’断面図である。 図１のＢ−Ｂ’断面図である。 図１の半導体パッケージの裏面を示す図である。 図１の半導体パッケージの製造工程を示す斜視図である。 図５のＡ−Ａ’断面図である。 本実施形態における半導体パッケージの電極パッドの配置例を示す平面図である。 本実施形態における半導体パッケージの構成を示す断面図である。 本実施形態における半導体パッケージの構成を示す断面図である。 本実施形態における半導体パッケージの構成を示す平面図である。 図１０のＡ−Ａ’断面図である。 本実施形態における半導体パッケージの電極パッドの配置例を示す平面図である。 半導体装置の構成を示す平面図である。 図１３の半導体装置の断面図である。
符号の説明
１００ 半導体パッケージ
１０１ 実装基板
１０３ メモリチップ
１０３ａ 第一メモリチップ
１０３ｂ 第二メモリチップ
１０３ｃ 第三メモリチップ
１０３ｄ 第四メモリチップ
１０５ 封止樹脂
１０７ バンプ電極
１０９ 第一ステッチ
１０９ａ 第一ステッチ
１０９ｂ 第一ステッチ
１１０ 半導体パッケージ
１１１ 第二ステッチ
１１１ａ 第二ステッチ
１１１ｂ 第二ステッチ
１１１ｃ 第二ステッチ
１１１ｄ 第二ステッチ
１１３ａ コントロール、アドレスまたはデータパッド
１１３ｂ コントロール、アドレスまたはデータパッド
１１３ｃ コントロール、アドレスまたはデータパッド
１１３ｄ コントロール、アドレスまたはデータパッド
１１５ 第一ワイヤ
１１７ 第一ワイヤ
１１９ 第一ワイヤ
１２０ 半導体パッケージ
１２１ａ チップセレクトパッド
１２１ｂ チップセレクトパッド
１２１ｃ チップセレクトパッド
１２３ａ 第二ワイヤ
１２３ｂ 第二ワイヤ
１２３ｃ 第二ワイヤ
１２３ｄ 第二ワイヤ
１２５ 第一ワイヤ
１２７ 第一ワイヤ
１２９ 第一ワイヤ
１３１ａ 第一チップセレクトパッド
１３１ｂ 第一チップセレクトパッド
１３１ｃ 第一チップセレクトパッド
１３１ｄ 第一チップセレクトパッド
１３３ａ 第二チップセレクトパッド
１３３ｂ 第二チップセレクトパッド
１３３ｃ 第二チップセレクトパッド
１３３ｄ 第二チップセレクトパッド
２００ 半導体パッケージ
２０１ 実装基板
２０３ａ 第一メモリチップ
２０３ｂ 第二メモリチップ
２０３ｃ 第三メモリチップ
２０５ 封止樹脂
２０７ バンプ電極
２１１ａ ステッチ
２１１ｂ ステッチ
２１１ｃ ステッチ
２１７ ワイヤ
２１９ ワイヤ
２２１ａ ＣＳパッド
２２１ｂ ＣＳパッド
２２１ｃ ＣＳパッド
２３１ ワイヤ
２３３ ワイヤ
２３５ ワイヤ

Claims (10)

  1. 実装基板の一方の面に、第一および第二メモリチップが下からこの順に搭載され、
    前記第一および第二メモリチップが、いずれも、矩形の平面形状を有し、かつ、前記矩形の一辺に沿って一列にのみ配置された複数の電極パッドを含み、
    前記第二メモリチップの前記電極パッドの列が、前記第一メモリチップの前記電極パッドの列に平行に配置され、
    前記複数の電極パッドがチップセレクトパッドを含み、前記チップセレクトパッドは、前記電極パッドの列の端部にのみ配置され、
    前記実装基板の前記一方の面に、前記第一メモリチップの前記一辺に沿って一列に配置された複数の第一ステッチと、前記チップセレクトパッドの側で前記一辺に隣接する辺に沿って一列に配置された複数の第二ステッチと、が設けられ、
    前記第一メモリチップの前記複数の電極パッドのうち、前記チップセレクトパッド以外のパッドが、前記第一ステッチにワイヤボンディングされるとともに、前記第一および第二メモリチップの前記チップセレクトパッドが、それぞれ異なる前記第二ステッチにワイヤボンディングされ、
    前記第二メモリチップの前記チップセレクトパッド以外のパッドが、前記第一メモリチップの前記チップセレクトパッド以外のパッドを介して、前記第一ステッチに接続する、半導体装置。
  2. 請求項１に記載の半導体装置において、前記実装基板に設けられたステッチが、一列の前記第一ステッチと一列の前記第二ステッチからなる、半導体装置。
  3. 請求項１または２に記載の半導体装置において、前記第二メモリチップの上部から見たときに、前記第一メモリチップの前記電極パッドの形成領域に隣接して、前記第二メモリチップの前記電極パッドの形成領域が配置された、半導体装置。
  4. 請求項３に記載の半導体装置において、前記第二メモリチップの上部から見たときに、前記第二メモリチップが、前記第一メモリチップの前記電極パッドの形成領域の幅だけずらして前記第一メモリチップ上に搭載された、半導体装置。
  5. 請求項４に記載の半導体装置において、前記第二メモリチップの上部から見たときに、前記第一メモリチップに対する第二メモリチップのずれ幅が、複数の前記第二ステッチの間隔と等しい、半導体装置。
  6. 請求項１乃至５いずれか一項に記載の半導体装置において、前記第二メモリチップの上部から見たときに、前記第一メモリチップの前記電極パッドの形成領域以外の領域が前記第二メモリチップに覆われている、半導体装置。
  7. 請求項１乃至６いずれか一項に記載の半導体装置において、前記第一および第二メモリチップの平面形状が同じである、半導体装置。
  8. 請求項１乃至６いずれか一項に記載の半導体装置において、
    前記第一メモリチップと前記第二メモリチップの前記一辺の長さが等しく、
    前記第二メモリチップの上部から見たときに、前記第一メモリチップの前記一辺と前記第二メモリチップの前記一辺とが隣接するとともに、前記第一メモリチップの前記一辺に対向する辺と、前記第二メモリチップの前記一辺に対向する辺とが重なっている、半導体装置。
  9. 請求項１乃至８いずれか一項に記載の半導体装置において、
    前記第一および第二メモリチップのそれぞれの前記一辺に設けられた電極パッドの数が等しく、
    前記第一および第二メモリチップのチップセレクトパッド同士が隣接して配置されるとともに、チップセレクトパッド以外の電極パッド同士が隣接して配置された、半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記第一および第二メモリチップの前記チップセレクトパッド以外の電極パッドが、いずれも、ｐ個のアドレスパッドとｑ個のデータパッドとr個のコントロールパッドとからなり（ｐ、ｑおよびｒはそれぞれ独立に０以上の整数であり、ｐ＋ｑ＋ｒは正の整数である。）、
    前記第一および第二メモリチップのｐ番目のアドレスパッド同士が隣接して配置されるとともに、ｑ番目のデータパッド同士、ｒ番目のコントロールパッド同士が隣接して配置された、半導体装置。
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