TW201727638A - 具有受控制的阻抗負載的高頻寬記憶體應用 - Google Patents

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TW201727638A
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孫卓文
勇 陳
房炅模
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英帆薩斯公司
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    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract

一種微電子組件可包括一個定址匯流排,該定址匯流排包括複數個信號導體,其每一者係循序地透過第一連結區域、第二連結區域、第三連結區域、和第四連結區域進行傳遞,以及第一微電子封裝和第二微電子封裝。該第一微電子封裝可包括第一微電子元件和第二微電子元件,並且該第二微電子封裝可包括第三微電子元件和第四微電子元件。每一個微電子元件可以經由各自的連結區域而電性耦合到該定址匯流排。在該第一連結區域和該第二連結區域之間的電性特徵可以是在該第二連結區域和該第三連結區域之間的電性特徵之相同的公差範圍內。

Description

具有受控制的阻抗負載的高頻寬記憶體應用
本申請案的主題係關於微電子封裝、電路板,以及併入了一個或多個微電子封裝和電路板的微電子組件。
半導體晶片通常係被提供作為單獨的、預封裝之單元。一個標準晶片係具有一個具有大的前表面之扁平、矩形本體,其具有的接點係連接到該晶片的內部電路。每一個各自的晶片典型係包含於一封裝中,該封裝具有的外部端子係連接到晶片的接點。因此,該端子,即該封裝的外部連接點,係被組構用以電性連接到一個電路板,如一個印刷電路板。在許多傳統的設計上,晶片封裝所佔據電路板的面積比該晶片本身的面積大得非常多。在本揭示中所使用的具有前面部的扁平晶片,該“晶片面積”應被理解為指稱為該前面部的面積。
尺寸是在晶片的任何物理安排中的重要考量點。由於可攜式電子裝置的迅速發展的關係,對於晶片能有更緊湊的物理安排之需求變得更加強烈。僅舉例來說,通常被稱為“智慧型電話”的裝置係整合了蜂巢 式電話的功能以及強大的資料處理器、記憶體和附屬裝置,諸如全球定位系統接收器、電子照相機、和區域網路連結,連同高解析度的顯示器及相關的影像處理晶片。這種裝置可以提供多種功能,像是完整的網際網路連結性、娛樂功能,包括全解析度視訊、導航、電子銀行...等,全部都在一個口袋大小的裝置中。
複雜的可攜式裝置需要將多個晶片填裝於一個小的空間中。此外,一些晶片的有許多輸入和輸出連結,通常稱為“I/O”。這些I/O必須與其他晶片的I/O進行互連。形成互連之構件不應該大量增加了該組件的尺寸。類似的需求同樣發生在其他應用中,例如,資料伺服器,像是在網際網路搜索引擎所使用的資料伺服器,其中需要更高的性能和減小的尺寸。
通常會將含有記憶體儲存陣列,特別是動態隨機存取記憶體晶片(DRAM)和快閃記憶體晶片之半導體晶片封裝在單一個或多個晶片封裝和組件中。每一個封裝具有用於攜載信號的電性連接,電源以及在端子和該封裝內的晶片之間的接地端。該電性連接可以包括不同種類的導體,例如水平型導體,像是跡線、樑式引線...等,其係在與一個晶片中承載接點的表面相對之水平方向上進行延伸;垂直型導體,像是通孔,其係在相對於該晶片的表面之垂直方向上進行延伸;導線接合,其係在相對於該晶片的表面之水平和垂直兩個方向上進行延伸。
習知的微電子封裝可以併入一微電子元件,其係主要配置為提供記憶體儲存陣列功能,亦即一微電子元件實現用以提供記憶體儲存陣列功能的主動裝置的數目比提供任何其他功能還多。該微電子元件可以是 DRAM晶片或這些半導體晶片的堆疊型電性互連組件,或者可以包括DRAM晶片或這些半導體晶片的堆疊型電性互連組件。
基於上述說明,可以在電路板或其它微電子元件的設計上進行某些改良,特別是對於安裝封裝上且彼此電性互連之電路板或其他微電子元件,以改良其功能的靈活性或電性性能。
一種微電子組件可包括一個定址匯流排,該定址匯流排包括複數個信號導體,其每一者係循序地透過第一連結區域、第二連結區域、第三連結區域、和第四連結區域進行傳遞,以及第一和第二微電子封裝。該第一微電子封裝可包括第一微電子元件和第二微電子元件,並且該第二微電子封裝可包括第三微電子元件和第四微電子元件。每一個微電子元件可以經由各自的連結區域而電性耦合到該定址匯流排。在該第一連結區域和第二連結區域之間的電性特徵可以落在該第二連結區域和第三連結區域之間的電性特徵之相同的公差範圍內。
在一個特定的實施例中,該電性特徵可以是電性跡線長度。在一個實例中,該電性特徵可以是電性傳播延遲。在一個範例性實施例中,該電性特徵可以是該信號導體的特徵阻抗。在一個特定的例子中,該電性特徵可以是施加至該定址匯流排的電性負載與被連接於各自的連結區域的微電子元件之間的差值,該定址匯流排係來自於與。
一種微電子組件可包括一個定址匯流排,該定址匯流排包括複數個信號導體,其每一者係循序地第一連結區域、第二連結區域、第三 連結區域、和第四連結區域進行傳遞,以及第一微電子封裝和第二微電子封裝。該第一微電子封裝可包括第一微電子元件和第二微電子元件,並且該第二微電子封裝可包括第三微電子元件和第四微電子元件。每一個微電子元件可以經由各自的連結區域而電性耦合到該定址匯流排。
在一個實施例中,該微電子組件還可以包括電性耦合到該定址匯流排的連結區域元件。該連結區域元件可以被配置為控制用於在該定址匯流排上傳輸的定址信號之產生。在一個特定的實例中,該第一微電子元件、該第二微電子元件、該第三微電子元件、和該第四微電子元件中的每一者可以被配置為將實質上與該第一微電子元件、該第二微電子元件、該第三微電子元件、和該第四微電子元件中的任何其他者相同的負載施加至定址匯流排。在一個範例性實施例中,在該第一連結區域和該第二連結區域之間的信號導體的特徵阻抗以及在該第二連結區域和該第三連結區域之間的信號導體的特徵阻抗可以落入相同的公差範圍內。
在一個實例中,該第二連結區域、該第三連結區域、和該第四連結區域的每一者可以被配置以分別以第一相對延遲、第二相對延遲、和第三相對延遲分別接收來該第一連結區域、該第二連結區域、和第該三連結區域,的定址匯流排的定址信號。第一相對延遲、第二相對延遲、和第三相對延遲之間的任何差值可以落入相同的公差範圍內。在一個特定的實施例中,該第二連結區域、第三連結區域、和第四連結區域的每一者可具有從各自的第一連結區域、第二連結區域、和第三連結區域之各自的第一相對電性長度、第二相對電性長度、和第三相對電性長度。該第一相對電性長度、第二相對電性長度、和第三相對電性長度之間的任何差值可以 落入相同的公差範圍內。
在一個實施例中,每一個微電子元件可以僅連接到各自的連結區域處的定址匯流排。在一個特定的實例中,每一個微電子封裝可以具有一個基板,在每一個微電子封裝中的每一個微電子元件的前表面可以具有在該處的元件接點,以及第一微電子元件和第三微電子元件的前表面可面對各自的基板的表面。該第二微電子元件和第四微電子元件的前表面可以至少部分地分別覆蓋該第一微電子元件和第三微電子元件的後表面。在一個範例性實施例中,每一個微電子封裝可以有具有一個基板,其上具有基板接點。
在每一個微電子封裝的每一個微電子元件的前表面可以背向該表面,並且可以具有元件接點,其係透過在該前表面上方延伸的導電結構而與該基板接點進行耦合。該微電子元件的前表面可以被安排在平行於該表面的單一平面。在一個實例中,每一個微電子封裝可具有一個基板。在每一個微電子封裝的每一個微電子元件的前表面處可以具有元件接點,並且該前表面可以被安排在平行於各自的微電子封裝的基板的表面的單一平面。每一個微電子元件的元件接點可以面對並可以予以接合到在各自的微電子封裝的基板的表面處的導電元件。
在一個特定實施例中,每一個微電子元件可以具有記憶體儲存陣列的功能。在一個實施例中,每一個微電子元件體現用以提供記憶體儲存陣列功能的主動裝置的數目比提供任何其他功能還多。在一個特定實例中,該定址匯流排可以被配置為攜載可被該第一微電子封裝和第二微電子封裝內的電路所使用的所有定址信號。在一個範例性實施例中,該定址 匯流排可以被配置為攜載傳送到每一個微電子封裝的所有命令信號,該命令信號是寫入致能、列定址選通、和行定址選通信號。在一個實例中,其中該定址匯流排可以被配置為攜載寫入致能、列定址選通、和行定址選通信號。
在一個特定實施例中,該定址匯流排可以被配置為攜載傳送到每一個微電子封裝的所有命令信號,該命令信號是寫入致能、列定址選通、行定址選通信號、啟用、和奇偶校驗信號。在一個實施例中,該定址匯流排可以被配置為攜載寫入致能、列定址選通、行定址選通、啟用、和奇偶校驗信號。在一個特定實例中,微電子組件還可以包括一個電路板,其包括一個定址匯流排。該第一微電子封裝和第二微電子封裝可以分別覆蓋該電路板的相同表面的第一區域和第二區域。
在一個範例性實施例中,一個系統可以包括上面所描述的一個微電子組件和電性連接到該微電子組件的一個或多個其它電子元件。在一個實例中,該系統還可以包括外殼。該微電子組件以及該一個或多個其他電子元件可以用該外殼進行組裝。
一種微電子組件可包括一個電路板,其包括一支撐件,該支撐件上具有一個定址匯流排,該定址匯流排包括複數個信號導體,用於發送定址信號,該電路板具有在該支撐件的表面處的導電板接點,該板接點被電性耦合到該信號導體並且包括第一集合的板接點、第二集合的板接點、第三集合的板接點、和第四集合的板接點。該微電子組件還可以包括第一微電子封裝和第二微電子封裝,其每一者係接合到在該支撐件的表面之相應的不同的第一區域和第二區域處之板接點。
該第一封裝可包括第一微電子元件和第二微電子元件,其通過該第一微電子封裝的封裝結構而電性耦合到相應的第一集合和第二集合的板接點,以用於接收該定址信號。該第二封裝可包括第三微電子元件和第四微電子元件,其通過該第二微電子封裝的封裝結構而電性耦合到相應的第三集合和第四集合的板接點,以用於接收該定址信號。該第一集合、第二集合、和第三集合的板接點的幾何中心可分別與該第二集合、第三集合、和第四集合的板接點的幾何中心分隔了第一相對分離距離、第二相對分離距離、和第三相對分離距離。該第一相對分離距離、第二相對分離距離、和第三相對分離距離可以實質上相等。
在一個實施例中,該第一微電子元件和第二微電子元件可以各自通過該第一微電子封裝的第一集合和第二集合的端子而電性耦合到第一集合和第二集合的板接點,並在該第三微電子元件和第四微電子元件可以各自通過該第二微電子封裝的第三集合和第四集合的端子而電性耦合到該第三集合和第四集合的板接點。該第一集合和第二集合的端子可分別設置在該第一封裝之相對的第一周邊區域和第二周邊區域,並且該第三集合和第四集合的端子可分別設置在該第二封裝之相對的第三周邊區域和第四周邊區域。
在一個特定的實例中,每一個周邊區域可以佔據各自封裝中面對該支撐件表面之表面的寬度達三分之一的周邊。在一個範例性實施例中,該端子可以被配置為攜載可被該第一微電子封裝和第二微電子封裝內的電路所使用的所有定址信號。在一個例子中,該集合的端子中的每一者可以被配置為攜載所有相同的定址信號。在一個特定的實施例中,在第一 集合和第二集合的相應端子之信號分配可以對稱於第一集合和第二集合之間的理論軸線。在一個實施例中,在第一集合和第二集合的相應端子之信號分配可以不對稱於第一集合和第二集合之間的理論軸線。
一種系統可包括一支撐件,其上具有定址匯流排,並且包括複數個信號導體,以及在該支撐件的表面的第一集合、第二集合、第三集合、和第四集合導電接點,其係電性耦合到該信號導體。上述集合的接點的幾何中心可以沿著一個共同的理論軸線而彼此等距離地分隔開。該系統還可以包括一個微電子封裝,其包括第一微電子元件和第二微電子元件。上述集合的接點中的至少第一個接點可以被電性耦合至該第一微電子元件。上述集合的接點中的至少第二個接點可以被電性耦合至該第二微電子元件。
在一個實施例中,該第一微電子元件可以具有只耦合至該第一組的接點的定址輸入,並且該第二微電子元件可以具有只耦合至該第二組的接點的定址輸入。在一個特定的實例中,每一個微電子元件可以體現用以提供記憶體儲存陣列功能的主動裝置的數目比提供任何其他功能還多。在一個範例性實施例中,上述組的接點的每一者可被配置成攜載可被該微電子封裝內的電路所使用且被傳送到該微電子封裝之定址資訊以及命令信號。該命令信號可以包括寫入致能、列定址選通、和行定址選通信號。
1‧‧‧微電子組件
2‧‧‧電性連結
3‧‧‧匯流排
10‧‧‧微電子封裝
10a‧‧‧微電子封裝
10b‧‧‧微電子封裝
13‧‧‧黏合層
14‧‧‧間隔件
15‧‧‧黏合層
20‧‧‧基板/介電質元件
21‧‧‧第一表面
22‧‧‧第二表面
23‧‧‧中央區域
24‧‧‧導電元件
25‧‧‧端子
25a‧‧‧端子
25b‧‧‧端子
26a‧‧‧槽孔
26b‧‧‧槽孔
27a‧‧‧周邊邊緣
27b‧‧‧周邊邊緣
28a‧‧‧第一周邊區域
28b‧‧‧第二周邊區域
29‧‧‧軸線
29a‧‧‧第一平行軸線
29b‧‧‧第二平行軸線
30‧‧‧微電子元件
30a‧‧‧微電子元件
30b‧‧‧微電子元件
31‧‧‧前面部
32a‧‧‧邊緣
32b‧‧‧邊緣
33‧‧‧後面部
34a‧‧‧周邊邊緣
34b‧‧‧周邊邊緣
35‧‧‧接點
37‧‧‧區域
38‧‧‧距離
40‧‧‧導線接合
50‧‧‧囊封劑
60‧‧‧電路板
61‧‧‧第一表面
62‧‧‧第二表面
70‧‧‧連結區域
100‧‧‧微電子組件
101‧‧‧理論軸線
102a‧‧‧電性連結
102b‧‧‧電性連結
103‧‧‧匯流排
104‧‧‧控制器封裝
110‧‧‧微電子封裝
110a‧‧‧封裝
110b‧‧‧封裝
110c‧‧‧封裝
111‧‧‧元件
115a‧‧‧第一組
115b‧‧‧第二組
120‧‧‧基板/介電質元件
121‧‧‧第一表面
122‧‧‧第二表面
123‧‧‧中央區域
124‧‧‧導電元件
125‧‧‧端子
125a‧‧‧端子
125b‧‧‧端子
126a‧‧‧槽孔
126b‧‧‧槽孔
127a‧‧‧周邊邊緣
127b‧‧‧周邊邊緣
128a‧‧‧周邊區域
128b‧‧‧周邊區域
130‧‧‧微電子元件
130a‧‧‧微電子元件
130b‧‧‧微電子元件
130c‧‧‧微電子元件
130d‧‧‧微電子元件
131‧‧‧前面部
135‧‧‧接點
140‧‧‧導線接合
160‧‧‧電路板
160a‧‧‧第一區域
160b‧‧‧第二區域
161‧‧‧第一表面
162‧‧‧第二表面
165‧‧‧板接點
165a‧‧‧板接點
165b‧‧‧板接點
166‧‧‧集合
167‧‧‧集合
168‧‧‧集合
169‧‧‧集合
170‧‧‧理論軸線
171‧‧‧連結區域
172‧‧‧連結區域
173‧‧‧連結區域
174‧‧‧連結區域
210‧‧‧微電子封裝
215a‧‧‧組
215b‧‧‧組
225‧‧‧組
225a‧‧‧端子
225b‧‧‧端子
227‧‧‧組
230a‧‧‧微電子元件
230b‧‧‧微電子元件
310‧‧‧微電子封裝
320‧‧‧基板
321‧‧‧第一表面
322‧‧‧第二表面
324‧‧‧基板接點
325‧‧‧端子
330a‧‧‧微電子元件
330b‧‧‧微電子元件
331‧‧‧前面部
335‧‧‧元件接點
410‧‧‧微電子封裝
412‧‧‧導電接合材料
420‧‧‧基板
421‧‧‧第一表面
422‧‧‧第二表面
424‧‧‧基板接點
425‧‧‧端子
430a‧‧‧微電子元件
430b‧‧‧微電子元件
431‧‧‧前面部
435‧‧‧元件接
500‧‧‧系統
501‧‧‧外殼
502‧‧‧電路板
504‧‧‧導體
506‧‧‧構件/結構
508‧‧‧(電子)構件/半導體晶片
510‧‧‧(電子)構件/螢幕
511‧‧‧(電子)構件/透鏡
610‧‧‧微電子封裝
612‧‧‧導線接合
620‧‧‧基板
621‧‧‧第一表面
622‧‧‧第二表面
625‧‧‧端子
627‧‧‧基板接點
630a‧‧‧微電子元件
630b‧‧‧微電子元件
631‧‧‧前面部
632‧‧‧邊緣
635‧‧‧元件接點
637‧‧‧中央區域
710‧‧‧微電子封裝
712‧‧‧導線接合
720‧‧‧基板
721‧‧‧第一表面
722‧‧‧第二表面
725‧‧‧端子
727‧‧‧基板接點
730a‧‧‧微電子元件
730b‧‧‧微電子元件
731‧‧‧前面部
732‧‧‧邊緣
735‧‧‧元件接點
736a‧‧‧導電元件
736b‧‧‧重分布層
737‧‧‧中央區域
738‧‧‧周邊區域
739‧‧‧重分布接點
810‧‧‧微電子封裝
820‧‧‧基板
821‧‧‧第一表面
825‧‧‧端子
825a‧‧‧第一端子
825b‧‧‧第一端子
830a‧‧‧微電子元件
830b‧‧‧微電子元件
D1‧‧‧方向
D2‧‧‧方向
G1‧‧‧幾何中心
G2‧‧‧幾何中心
G3‧‧‧幾何中心
G4‧‧‧幾何中心
P1‧‧‧平面
P2‧‧‧平面
P3‧‧‧平面
S1‧‧‧相對分離距離
S2‧‧‧相對分離距離
S3‧‧‧相對分離距離
T1‧‧‧厚度
T2‧‧‧厚度
V‧‧‧垂直方向
圖1A是根據本發明的一個實施例的一個微電子組件的剖視圖,該微電子組件包括一個微電子封裝和一個電路板。
圖1B是在圖1A中所示的微電子封裝的平面示意圖。
圖1C是在圖1A中所示的微電子元件中之一者的示意性平面圖。
圖1D是圖1A中所示的微電子封裝內之用於定址信號的電性連接的示意圖。
圖2是圖1A中所示的包括微電子封裝的微電子組件內之用於定址信號的電性連接的示意圖。
圖3A是根據本發明的另一個實施例的一個微電子組件的剖視圖,該微電子組件包括一個微電子封裝和一個電路板。
圖3B是在圖3A中所示的微電子封裝的一個潛在的示意平面圖。
圖3C是圖1A中所示的微電子封裝內之用於定址信號的電性連接的示意圖。
圖3D是在圖3A中所示的微電子封裝的另一個潛在的示意平面圖。
圖3E-3H是在圖3A中所示的微電子封裝的微電子元件的替代配置的剖面圖。
圖3I是圖3A中所示的微電子封裝的另一個潛在的示意平面圖。
圖4A是圖3A中所示的包括微電子封裝的微電子組件內之用於定址信號的電性連接的示意圖。
圖4B是微電子組件的電路板的一部分的一剖視圖,如圖4B 中所示。
圖5是根據本發明的一個實施例的一個系統的示意圖。
圖1A和圖1B例示了一個特定類型的微電子封裝10。如圖1A和圖1B所示,該微電子封裝10可以包括封裝結構,舉例而言,是一個介電質元件或基板20,例如,一個支撐元件,其包括介電質材料或實質上由介電質材料組成,例如,有機或無機介電質材料,舉例而言但不限於,氧化物、氮化物、或其組合,環氧樹脂、聚酰亞胺、熱固性材料、或熱塑性材料,或其它聚合材料、或複合材料,像是環氧樹脂玻璃,其可以是FR-4或BT樹脂的結構,或者其可以是,例如,在自動膠帶接合(“TAB”)所使用的膠帶的一部分。該介電質元件20具有互相面對的第一表面21和第二表面22。
在一些情況下,該介電質元件20實質上可以由一材料所組成,該材料具有在該基板的平面上(平行於該基板的第一表面21方向上)的低的熱膨脹係數(“CTE”),亦即,每攝氏度少於12每百萬分之一的CTE(以下稱為“ppm/℃”),諸如半導體材料,如矽,或是介電質材料,如陶瓷材料或二氧化矽,例如,玻璃。替代性地,該基板20可以包括一個片狀基板,其實質上可以由聚合物材料組成,諸如聚酰亞胺、環氧樹脂、熱塑性塑料、熱固性塑料、或其它合適的聚合物材料,或是該片狀基板係包括或實質上由複合聚合物無機材料組成,諸如BT樹脂(雙馬來醯亞胺-三氮雜苯,bismaleimide triazine)的玻璃增強結構或環氧樹脂玻璃,諸如FR-4... 等。在一個實例中,此基板20可以實質上由一材料所組成,該材料具有在該介電質元件的平面上,亦即,在沿其表面的方向上之低於30ppm/℃的熱膨脹係數。
在圖1A和圖1B中,平行於介電質元件20的第一表面21的方向在本文中係指稱為“水平”或“橫向”的方向,而垂直於第一表面的方向在本文中係指稱為向上或向下的方向,並且在本文中也可指稱為“垂直”的方向。本文所指稱的方向是參考所提到的結構的框架。因此,這些方向可以位於參考的重力框架中之任何正常的“向上”或“向下”方向。
一個特徵“在一個表面上”係設置成比另一個特徵更高之陳述意味著,該一個特徵比該另一個特徵在相同正交方向且從該表面算起係相距一個較大的距離。相反地,一個特徵“在一個表面上”係設置成比另一個特徵更低之陳述意味著,該一個特徵比該另一個特徵在相同正交方向且從該表面算起係相距一個較小的距離。
該第一槽孔26a和第二槽孔26b可以在介電質元件20的第一表面21和第二表面22之間延伸。如圖1A中所示,該介電質元件20可具有兩個延伸穿過其之槽孔26a和槽孔26b。槽孔26a和槽孔26b的最長尺寸可以界定第一平行軸線29a和第二平行軸線29b(統稱為軸線29)。該第一平行軸線29a和第二平行軸線29b可以界定位於軸線29a和軸線29b之間的介電質元件20的第二表面22的中央區域23。該第二表面的第一周邊區域28a係設置於該介電質元件的軸線29a和周邊邊緣27a之間。該第二表面的第二周邊區域28b係設置於該介電質元件對置於周邊邊緣27a的軸線29b 和周邊邊緣27b之間。下文中,一個端子被配置於一個基板的槽孔和一個基板或封裝件的給定特徵之間,例如其周邊邊緣,此陳述意味著該端子被配置於該槽孔的軸線與該給定特徵之間。
該介電質元件20可以具有複數個端子25,例如,在該介電質元件20的第二表面22處的導電焊盤、平台、或導電柱。如參照本揭示中所使用的構件,例如,中介件、微電子元件、電路板、基板等,一個導電元件係“在”一個構件的表面上之陳述指的是,當該構件不與任何其它元件組裝時,該導電元件可用於與一理論點進行接觸,該理論點係在垂直於該構件的表面之方向上朝向該構件的表面移動,並來自該構件的外部。因此,在一個基板的表面之端子或其他導電元件可以從該表面突出;可以與該表面齊平;或者是相對於該表面可以是凹陷於一孔洞,或是凹入於*基板中。
該端子25可以作為端點,用於將微電子封裝10與該外部元件相應的導電元件進行連接,例如一個電路板60的接點,諸如,印刷線路板、可撓性線路板、插槽,其他微電子組件或封裝,中介件或被動構件組件...等。在一個實例中,這種電路板可以是一個主機板或DIMM模組板上。在一個特定實例中,該電路板60可以包括一個元件,其具有的CTE係小於30ppm/℃。在一個實施例中,這種元件可以實質上由半導體、玻璃、陶瓷或液晶聚合物材料構成。
在一個實例中,設置於該介電質元件20的第二表面22的中央區域23之端子25a可以被配置為攜載定址信號。這些端子在這裡稱為“第一端子”。該第一端子25a係包括配置為攜載定址資訊的端子。例如,當該 微電子元件30a、30b包括DRAM的半導體晶片或是DRAM的半導體晶片時,每一組的第一端子25a可以被配置以攜載足夠的定址資訊,該定址資訊係傳送到微電子封裝10且可以被封裝內的電路使用,該電路例如是,列定址和行定址解碼器,以及一個或多個微電子元件30的儲存庫選擇電路,用以在封裝的微電子元件中的記憶體儲存陣列內的所有可用的可定址記憶體位置中確定一個可定址記憶體位置。在一個特定實施例中,該第一端子25a可以被配置為攜載被微電子封裝10內的電路所使用的所有定址資訊,以確定在此記憶體儲存陣列內的可定址記憶體位置。
在一個實例中,該第一端子25a可以被配置為攜載該微電子元件的一個命令-定址匯流排的一組信號的每一個信號;即,命令信號、定址信號、儲存庫定址信號以及被傳送到該微電子封裝的時脈信號,其中,該命令信號包括寫入致能、列定址選通、行定址選通信號、並且該時脈信號是用於取樣該定址信號的時脈。雖然該時脈信號可以屬於各種類型,但是在一個實施例中,由這些端子所攜載的時脈信號可以是一對或多對差分時脈信號,其係被接收作為差分或真實的和補充時脈信號。
在該微電子元件30a和30b包括DDR3類型晶片之一個特定例子中,傳送到該微電子元件的命令信號可包括寫入致能(“WE”)、列定址選通(“RAS”)、和行定址選通(“CAS”)信號。在該微電子元件30a和30b包括DDR4類型晶片之一個實例中,傳送到該微電子元件的命令信號可以包括寫入致能、列定址選通、行定址選通、啟用(“ACT”)和奇偶校驗(“PAR”)信號。在封裝中包含DDR3或DDR4晶片封裝,且被配置為接收上述命令信號之這些接點和/或端子可以包括在本文所述的任何實 施例。
如進一步可見於圖1B中,除了第一端子25a,多組的第二端子25b可被分別設置在該第二表面的第一周邊區域28a和第二周邊區域28b。在一個實例中,該第二端子25b可以被配置為攜載資料選通信號,或其他參考電位的信號,如晶片選擇、重設定、電源供應電壓(例如Vdd、Vddq)、以及接地(例如Vss和Vssq)中的一者或多者。該第二端子25b可以包括端子,其係被分配以攜載資料信號,以及資料遮罩和“晶粒上終止”(on die termination,ODT)信號,以用於對終止電阻器進行開啟或關閉平行終止。
典型地,該第二端子係被配置為攜載所有的雙向資料信號,用於對從每一個DRAM微電子元件內的至少一個主記憶體儲存陣列的隨機存取可定址位置之資料進行寫入和的讀出。然而,在某些情況下,一些第二端子可攜載單向資料信號,用於輸入到一個微電子元件,以用於寫入資料到記憶體儲存陣列,並且一些第一端子可攜載從一個微電子元件輸出的單向資料信號,其係基於從記憶體儲存陣列所讀出的資料。
微電子封裝10可以包括接合元件11,其係附接到該端子25,以與一個外部構件進行連接。該接合元件11可以是,例如,一個接合金屬的塊體,諸如焊料、錫、銦、共晶組合物、或上述組合,或另一個接合材料,例如,導電膏、導電黏合劑、或導電基質材料,或任何或所有上述接合金屬或導電材料的組合。在一個特定的實施例中,該端子25和一個外部構件(例如,電路板60)的接點之間的接合件可以包括如下所述的導電基質材料,即共同擁有的美國專利申請案,案號為13/155,719和 13/158,797,上述專利申請案所揭示內容係通過引用併入本文。在一個特定的實施例中,該接合件可具有相似結構或是以所描述的方式來形成。
該微電子封裝10可以包括複數個微電子元件30,其每一者皆具有一個面向該介電質元件20的第一表面21之前面部31。雖然該微電子元件30圖示於圖1A且其它圖為彼此在平行於軸線29的方向上偏移,但不一定是這種情況。圖形中所顯示的微電子元件30的這個偏移係為了改良的清晰度的關係而相對於彼此覆蓋的微電子元件的位置。在一個特定實施例中,微電子元件30的每一者之周邊邊緣34a可以位於一個第一公共平面,並且微電子元件的每一者中對立於周邊邊緣34a之周邊邊緣34b可以位於一個第二公共平面。
在一個實例中,微電子元件30之每一個可以包括一個記憶體儲存元件,如動態隨機存取記憶體(“DRAM”)儲存陣列,其被配置為主要作用為DRAM的儲存陣列(例如,DRAM積體電路晶片)。如本文所使用的,“記憶儲存元件”是指排列成陣列的多個儲存單元,其一起具備電路而可用來對資料進行儲存和取得,例如,用於經由一個電性介面以傳輸資料。在一個實例中,微電子元件30的每一者可以具有記憶體儲存陣列的功能。在一個特定實施例中,每一個微電子元件30可體現用以提供記憶體儲存陣列功能的主動裝置的數目比提供任何其他功能還多。
如進一步可見於圖1C中,每一個微電子元件30可以具有複數個導電元件接點35,其係在微電子元件30的前面部31暴露出。每一個微電子元件30的接點35可以用安排成一行(圖1C)或安排成兩行或更多行(未例示),且被配置於在該前面部31的中央區域37並佔據該前面部 的中央部分的面積。關於本文所使用的微電子元件的面部(例如,前面部、背面部),“中央區域”意指一個區域,諸如區域37,其佔據在正交於邊緣32a、32b的方向上,對立的邊緣32a、32b之間的距離38的中間三分之一41c。
*中央區域37被設置於周邊區域43a和43b之間,周邊區域43a和43b的每一者分別位於中央區域37以及周邊邊緣32a或32b之間,並且每一個周邊區域也佔據一個面積,其係分別覆蓋了在對立的邊緣32a、32b之間的距離38的三分之一41a或41b。在圖1C所示的特定實例中,當每一個微電子元件30的接點35被安排在該微電子元件的中央區域37時,該接點可沿著軸線39排列,以將微電子元件平分。如圖1A所示,每一個微電子元件30的接點35可與該槽孔26中的至少一個槽孔對準。在一個實例中,微電子元件30a的接點只能與槽孔26中之一者對準,並且微電子元件30b的接點只能與槽孔26中之另一者對準。
在微電子封裝10中的微電子元件30可以根據多個不同標準中的一個標準,例如,JEDEC的標準,而進行配置,JEDEC的標準係指定半導體晶片(如微電子元件30)通過其接點35所進行發射並接收之信令的類型。
因此,在一個實施例中,微電子元件30的每一者可以是DDRx類型,亦即,其可以根據JEDEC雙倍資料速率的DRAM標準DDR3、DDR4之一者,或其後續標準(統稱“DDRx”)之一者或多者來進行配置。每一個DDRx類型的微電子元件可以經配置以用第一取樣率來取樣耦合到其接點之該命令和定址資訊,例如,每時脈週期取樣一次(例如,在時脈 週期的上升邊緣時)。在一個特定實例中,DDRx類型的微電子元件可以具有四個、八個、或十六個接點,用於發送和接收雙向資料信號,每一個這種雙向信號係稱為“DQ”信號。替代性地,一個封裝的第一端子可以被配置為攜載單向資料信號,例如輸入到該封裝的資料信號或“D”信號以及從該封裝輸出的資料信號“Q”,或可以被配置為攜載雙向和單向資料信號的組合。
在另一個實例中,微電子元件30的每一個可以是LPDDRx類型,亦即,其可以根據JEDEC的低功率雙倍資料速率的DRAM標準LPDDR3之一者,或其後續標準(統稱“LPDDRx”)之一者或多者來進行配置。LPDDRx類型的DRAM晶片可具有32個接點,其係被分配以攜載DQ信號。也有其他差異。在一個LPDDRx類型的DRAM晶片上的每一個接點35可以被用來以交錯的方式同時攜載兩個不同的信號。例如,這種RAM晶片上的每一個接點35可以被分配以攜載在時脈週期的上升邊緣所取樣的一個信號,並且也可以被分配以攜載在該時脈週期的下降邊緣所取樣另一個信號。
因此,在LPDDRx類型的晶片中,每一個微電子元件30a、30b可以經配置以用第二取樣率來取樣輸入到其接點之命令和定址資訊,例如,每時脈週期取樣兩次(例如,在時脈週期的上升邊緣和下降邊緣兩者時)。因此,也可以降低LPDDRx DRAM晶片上用於攜載定址資訊或命令-定址流排資訊的接點之數量。在LPDDRx類型的晶片之一個特定例子中,每一個微電子元件30a、30b的接點35中的一者或多者可以被配置以攜載在該時脈週期的一個邊緣處的定址資訊以及在該時脈週期的另一邊緣處的命 令資訊,使得單一個接點可用於交替地接收命令和定址資訊。經配置以交替地接收命令和定址資訊的這種接點和/或端子可以包括在本文中所述的任何實施例。
接點35和端子25之間的電性連接可以包括引線,例如,導線接合40,或其它可能的結構,其中該引線的至少一部分係與槽孔26中的至少一者對準。例如,如圖1A所示,該電性連接的至少一些可以包括導線接合40,其係延伸超過在該介電質元件20中的槽孔26的邊緣,並且其之一末端係連接到一個微電子元件的接點35,且其之另一個末端係連接到該介電質元件20的導電元件24。在一個實施例中,該微電子元件的介電質元件和接點之間的至少一些電性連接可以透過導線接合完成,亦即,引線,該引線係與該介電質元件上的其他導電元件進行整合,並在橫向方向沿著該介電質元件20的第一表面21和第二表面22中之一者或兩者進行延伸,並接合到一個或多個微電子元件的接點,每一個引線的一部分係與槽孔26中的至少一者對準。
在圖1A-圖1D的實施例中,通過該封裝的第一端子25a而傳遞的至少一些信號可共用於該微電子元件30的至少兩者。這些信號可以透過連接進行路由,例如是導電性跡線,其係在介電質元件20上或介電質元件20內,在平行於介電質元件的第一表面21和第二表面22之方向上,從該端子25向該微電子元件30的對應接點35進行延伸。例如,配置於該介電質元件20的第二表面22上的中央區域23的第一端子25a可以與每一個微電子元件30的導電接點35,透過導電性跡線、導電元件24,例如,接合墊以及連接到該導電元件24和該接點35的一導線接合40,而進行電性 耦合。
再次參照圖1A,一個間隔件14可以定位在該第二微電子元件30b的前面部31以及該介電質元件20的第一表面21的一部分之間。這種間隔件14可以由像是介電質材料製成,諸如二氧化矽、半導體材料,諸如矽,並且可以包括一個或多個黏合層13、15。在一個實施例中,該間隔件14可以具有與該介電質元件20的第一表面21垂直之垂直方向V上的厚度T1,其實質上與該第一微電子元件30a的前面部31和後面部33之間的厚度T2相同。此外,該一個或多個黏合層13、15可定位於該第一微電子元件30a和該介電質元件20之間,該第一的和第二微電子元件30b之間,該第二微電子元件30b和間隔件14之間,以及該間隔件14和介電質元件20之間。
該微電子封裝10還可以包括一個囊封劑50,其可將該微電子元件30的後表面33予以選擇性地覆蓋,部分地覆蓋,或不予覆蓋。例如,在圖1A所示的微電子封裝10中,一個囊封劑可以流動,進行鋼印,進行網印或分配到微電子元件30的後表面33上。該微電子封裝10還可以包括一個囊封劑(未例示),其可以選擇性地覆蓋介電質元件20中的導線接合40和導電元件24。這種囊封劑也可選擇性地延伸進入該槽孔26,並且其可以覆蓋該微電子元件30的接點35。
如可在圖1D所示,該微電子封裝10的記憶體陣列U0、U1的每一者可以具有一個共享到該微電子封裝上的該集合的第一端子25a之電性連結2。
參照圖2,根據本發明的一個特色,一種微電子組件1可包 括第一和第二微電子封裝10a、10b,其係裝配在翻蓋式結構(clamshell)的電路板60中。具體而言,如在圖2所示,封裝10a、10b可以彼此對立安裝在一個電路板60的第一表面61和第二表面62處的相應板接點,使得第一封裝10a與第二封裝10b佔據電路板的面積係相同的或實質上相同的。
該微電子組件1的微電子封裝10的每一者可具有相似的結構,包括如上所述的第一和第二微電子元件30。如圖2所示,該微電子封裝10內的微電子元件30的記憶體陣列U0至U39的每一者可以具有一個共享到電路板60上的定址匯流排或命令/定址匯流排3的連結區域70之電性連結2。
圖3A和3B例示了一個微電子封裝110,其係圖1A和圖1B的微電子封裝10的變化例。該微電子封裝110的每一個特徵或元件和該微電子封裝10的對應特徵或元件可以是相同的,除非下文另外描述。
如圖3A和3圖B所示,該微電子封裝110可以包括封裝結構,例如,一個介電質元件或基板120。該介電質元件120具有互相面對的第一表面121和第二表面122。槽孔126a和槽孔126b的最長尺寸可以界定第一平行軸線129a和第二平行軸線129b。該第一平行軸線129a和第二平行軸線129b可界定位於軸線129a和軸線129b之間的介電質元件120的第二表面122的中央區域123。該第二表面122具有第一周邊區域128a和第二周邊區域128b之間,該第一周邊區域128a係在軸線129a和該介電質元件120的周邊邊緣127a之間,且該第二周邊區域128b軸線係在129b和該介電質元件的周邊邊緣127b之間。
微電子封裝110可以包括接合元件111,其係附接到該端子 125,以與一個外部構件進行連接。該微電子封裝110可以包括複數個微電子元件130,其每一者皆具有一個面向該介電質元件120的第一表面121之前面部131。如進一步可見於圖3A中,每一個微電子元件130可以具有複數個導電元件接點135,其係在微電子元件130的前面部131暴露出。接點135和端子125之間的電性連接可以包括引線,例如,導線接合140,或其它可能的結構,其中該引線的至少一部分係與槽孔126中的至少一者對準。
如進一步可見於圖3B,第一組115a和第二組115b的第一端子125a可分別設置在該第二表面的第一周邊區域128a和第二周邊區域128b。如同該第一端子25a,該第一端子125a包括配置為攜載定址信號和定址資訊之端子。
在一個特定的實施例中,該第一組115a的第一端子125a可以被配置為攜載被微電子封裝10內的電路所使用的所有定址資訊,以確定在該第一微電子元件130a內的可定址記憶體位置;該第二組115b的第二端子125b可以被配置為攜載被微電子封裝10內的電路所使用的所有定址資訊,以確定在該第一微電子元件130b內的可定址記憶體位置。在一個實例中,每一組115a、115b的第一端子125a可以被配置為攜載對應的第一微電子元件130a和第二微電子元件130b的命令-定址匯流排的一組信號中的每一個信號;即,命令信號、定址信號、儲存庫定址信號,以及被傳送到該微電子封裝的時脈信號。
在一個實例中,設置在該第一周邊區域128a中的第一組115a的第一端子125a可以具有信號分配,其與設置在該第二周邊區域128b中的第二組115b的第一端子之信號分配相對於理論軸線101係對稱的。該理論 軸線101係以平行於每一個槽孔中的縱向軸線而延伸,並被設置在各自的槽孔的鄰近邊緣之間。在一個特定的實施例中,設置在該第一周邊區域128a中的第一組115a的第一端子125a可以具有信號分配,其與設置在該第二周邊區域128b中的第二組115b的第一端子之信號分配相對於理論軸線101係不對稱的。
典型地,該理論軸線被設置在或接近各自的槽孔的鄰近邊緣之間的中間距離。如本文中關於用於攜載定址資訊之信號分配所使用的“對稱”係意味著,該理論軸線的第一側上的端子的信號分配所具有的名稱和數值權重,與在該第一側上的端子對稱於該軸線之另一側上的另一個端子所具有的名稱和數值權重是相同的。分配給一個特定端子的定址資訊的“數值權重”指的是由定址資訊指定的定址的位置內之*定址資訊的位置。例如,定址可以由20個定址位元A0-A19來指定。每一個位元具有一個數值權重,從最高位的定址資訊位元A19到最低位的定址資訊位元A0,A19具有19的數值權重,代表2^19(2的19次方),A0具有0的數值權重,代表2^0(2的0次方),且其是定址的1的位置。
在一個特定實施例中,該微電子封裝110的第一組和第二組115a、115b的第一端子125a可被配置成具有與理論軸線101對稱的模組X(modulo-X)。美國專利案號8,441,111和9,123,555所顯示和描述的微電子封裝係包括了多組具有模組X對稱的定址和/或資料端子,在此通過引用將其全部內容併入本文當中。
在微電子封裝110的一個實例中,理論軸線101的第一側上的該第一組115a的第一端子125a可以只與該第一微電子元件130a電性耦 合,並且該理論軸線的第二側上的該第二組115b的第一端子可以只與該第二微電子元件130b電性耦合。在一個特定實例中,該第一組115a的第一端子125a可以與微電子封裝110中的第一陣序(rank)或第一通道的記憶體存取電性耦合,並且該第二組115a的第一端子可以與該微電子封裝中的第二陣序或第二通道的記憶體存取電性耦合。
在一個實例中,設置在該介電質元件120的第二表面122上的中央區域123中的第二端子125b可以被配置為攜載資料選通信號,或其他參考電位的信號,如晶片選擇、重設定、電源供應電壓(例如Vdd、Vddq)、以及接地(例如Vss和Vssq)中的一者或多者。該第二端子125b可以包括端子,其係被分配以攜載資料信號,以及資料遮罩和“晶粒上終止”(ODT)信號,以用於對終止電阻器進行開啟或關閉平行終止。
在圖3B的實施例中,通過該封裝的第一端子25a而傳遞的至少一些信號可共用於該微電子元件130的至少兩者。例如,配置於該介電質元件120的第二表面122上的中央區域123的第一端子125a可以與每一個微電子元件130的導電接點135,透過導電性跡線、導電元件124,例如,接合墊以及連接到該導電元件124和該接點135的一導線接合140,而進行電性耦合。
在圖3B的特定實例中,該第一微電子元件130a和第二微電子元件130b的記憶體儲存陣列可以一起作用來提供存取給兩個相對寬陣序的記憶體。例如,單一個封裝110可以提供兩個陣序的32位元記憶體存取,其中在該封裝110上的32個第二端子125b可以與該第一微電子元件130a的32個DQ接點耦合,並且可以被分配以攜載32個雙向記憶體存取資料信 號DQ0...Q31,並且還可以與配上第二微電子元件130b的32個DQ接點耦合。
在上述的微電子封裝110的端子結構的一個替代例中,圖3D例示了一個微電子封裝210,其具有兩組225、227的第二端子,每一組的第二端子都包括16個DQ端子,其係電性連接到該微電子封裝210中所包括的一個或多個微電子元件230a、230b的16個DQ接點。
在圖3D的特定實例中,該第一微電子元件130a和第二微電子元件130b中的記憶體儲存陣列可以一起作用來提供存取給單一個相對寬陣序的記憶體。例如,單一個封裝110可提供單一陣序的32位元記憶體的存取,其中該第一微電子元件130a的16個DQ接點係耦合到在該封裝上被分配以攜載16個雙向資料信號DQ0...DQ15的第一組123的DQ端子125b,並且該第二微電子元件130b的16個DQ接點係耦合到在該封裝上被分配以攜載16個其他的雙向資料信號DQ0...DQ15之不同的第二組127的DQ端子25a。在這種情況下,32個雙向資料信號在同一時間被傳送到32個DQ端子上,以支援32位元的單一陣序的記憶體的存取。具體而言,32個雙向資料信號係在同一時間被接收,亦即,32個雙向資料信號係透過該32個DQ端子而被該第一微電子元件和該第二微電子元件接收,且在相同的時脈週期中,32個雙向資料信號係被同一時間透過該32個DQ端子而被該第一微電子元件和該第二微電子元件輸出。
如可在圖3C所示,微電子封裝110或微電子封裝210的記憶體陣列U0、U1中之每一者,可以有一個獨立的電性連結102a、102b,其連接到微電子封裝上的對應組115a、115b或215a、215b的第一端子125a 或225a。
雖然顯示於圖1A和圖3A中的微電子元件30和130係以導線接合到該基板的接點,且其之前面部係面對該封裝基板的第一表面,但不一定是這種情況。例如,參考圖3E,該微電子封裝310是上述微電子封裝10、110、以及210的一個變化例。該微電子封裝310具有兩個微電子元件330a和330b,其每一者在其前面部331處承載著元件接點335,該前面部係背對該基板320的第一表面321。該微電子元件330各者係與該基板320的導電元件藉由導電結構進行電性連接,該導電結構例如是導線接合340,其係在該前面部331上方,在該元件接點335和在該基板的第一表面321處的基板接點324之間進行延伸。該基板接點324係與該基板320的第二表面322處的端子325進行電性連接。如圖3E所示,該微電子元件330的前面部331可以安排在與該基板320的第一表面321平行的單一平面P1。
參照圖3F,該微電子封裝410是上述微電子封裝10、110、210、以及310的另一個變化例。該微電子封裝410具有兩個微電子元件430a和430b,其每一者在其前面部431處承載著元件接點435,該前面部係朝向該基板420的第一表面421。該微電子元件430的元件接點435係面對該基板420的第一表面421處的基板接點424,並藉由在其之間延伸的導電接合材料412予以接合到該基板接點424。該基板接點424係與該基板420的第二表面422處的端子425進行電性連接。如圖3F所示,該微電子元件430的前面部431可以安排在與該基板420的第一表面421平行的單一平面P2。
參照圖3G,該微電子封裝610是上述微電子封裝10、110、210、310、以及410的另一個變化例。該微電子封裝610具有兩個微電子元 件630a和630b,其每一者在其前面部631處承載著元件接點635,該前面部係背對該基板620的第一表面621。該微電子元件630的元件接點635可以藉由導電結構而電性耦合到在該基板620的第一表面621處的基板接點627,該導電結構例如是,在其之間延伸的導線接合612上的膜。該基板接點626可以與在該基板620的第二表面622處的端子625進行電性連接。
如圖3G所示,該微電子元件630a及630b的元件接點635可以設置在兩個相鄰的平行的行中,並且該元件接點可以設置在各自微電子元件的前面部631的中央區域637中。如上參照圖1C所述,該微電子元件630的前面部631的中央區域可以在正交於該邊緣的方向上佔據該微電子元件的對立的邊緣632之間的距離38的中間三分之一。
參照圖3H,該微電子封裝710是上述微電子封裝10、110、210、310、410、以及610的另一個變化例。該微電子封裝710具有兩個微電子元件730a和730b,其每一者在其前面部731處承載著元件接點735,該前面部係背對該基板720的第一表面721。該微電子元件730a及730b的元件接點735可以設置在兩個相鄰的平行的行中,並且該元件接點可以設置在各自微電子元件的前面部731的中央區域737中。該元件接點735可以藉由重分布層736b的導電元件736a而被路由到鄰近於該前面部731的周邊邊緣732的重分布接點739。
該微電子元件730a和730b的重分布接點739可以設置在兩個平行的行中,並且該重分布接點可以設置在各自的微電子元件的前面部731的周邊區域738中。該微電子元件730的前面部731的周邊區域738各別可在正交於該邊緣的方向上佔據該微電子元件的對立周邊邊緣732之間 的周邊三分之一的距離。該重分布接點739可以藉由導電結構而電性耦合到在該基板720的第一表面721處的基板接點727,該導電結構例如是,在其之間延伸的導線接合712。該基板接點726可以與在該基板720的第二表面722處的端子725進行電性連接。
在上述的微電子封裝的端子結構110和210的端子配置中的一個替代例中,圖3I例示了具有焊球映射圖的微電子封裝810,其可以適用於圖3A和圖3E-圖3H所示的各種封裝。該微電子封裝810具有在該基板820的第一表面821上的範例性焊球映射圖的端子825,其中,端子A0-A17是定址端子,其可以是第一端子825a,並且端子DQ0-DQ3是資料端子,其可以是第二端子825b。在焊球映射圖上的其它端子825可顯示於圖3I中。在一個實例中,在微電子封裝810的微電子元件830a和830b可根據JEDEC雙倍資料速率DRAM標準DDR4之一者進行配置。
在圖3A-圖3D的實施例的另一變化例中,圖3A的微電子元件130a和130b可以設置於彼此相鄰,其前面部面向該基板120的第一表面121,並且被安排在平行於基板的第一表面之單一平面,其類似於在圖3E和3F中的微電子元件330、430之側邊並排的安排方式。然而,在該變化例中,類似於圖3A-圖3D的實施例,該微電子元件130a和130b的每一者可藉由引線(例如,導線接合140)而電性連接到基板接點124,該引線係與延伸穿過該基板120的槽孔126a、126b對準。
在圖3A-圖3I的實施例的又一個變化中,可以省略該基板,使得該微電子封裝110、210、310、或410可以是具有封裝結構的微電子元件130、230、330、或430之形式,該封裝結構係包括導電性的重分布層, 其覆蓋該微電子元件中的一者或兩者的前面部131、331、或者431。該重分布層具有導電金屬化通孔,其係延伸穿過該封裝的介電質層,到該微電子元件的元件接點135、335、或435。該重分布層可以包括端子125、225、325、或425以及與該端子電性連接之跡線,使得該端子與元件接點電性連接,其係例如藉由金屬化通孔或是藉由金屬化通孔以及導電跡線來完成的。在這種情況下,該封裝可以稱為“其上具有重分布層的晶圓級封裝”。在額外的變化例中,如上所述的這種其上具有重分布層的微電子封裝可以具有設置在該介電質層的區域上之一行或多行的端子125、225、335、或435,其係橫向延伸超出該微電子元件的一個或多個邊緣。在這種情況下,該封裝1410可稱為“其上具有重分布層扇出晶圓級封裝”。
參照圖4A,根據本發明的一個特色,一種微電子組件100可以具有複數個微電子封裝110,其可以與電路板160以翻蓋式結構的配置進行組裝,如圖4A所示,或者在其它配置(例如,僅在該電路板160的第一表面161)。在該所示的實例中,該微電子封裝110可具有複數個記憶體儲存陣列U0至U39,每一個微電子封裝皆具有兩個記憶體儲存陣列,其各者皆可透過對應組115a或115b的第一端子125a而獨立地進行存取。
該微電子組件100可以包括一個定址匯流排或命令-定址匯流排103,其可包括複數個信號導體,其每一者循序地透過該電路板160的連結區域,例如第一連結區域171、第二連結區域172、第三連結區域173、和第四連結區域174,而進行傳遞。該匯流排103可在支撐件內或在支撐件上延伸,該支撐件可以是該電路板160的一部分。該匯流排103可以包括複數個信號導體,用於發送定址信號或是定址和命令信號。該電路板160可 以具有在該支撐件的表面中的導電板接點165,例如,在該電路板的第一表面161中的導電板接點165a,以及在該電路板的第二表面162中的導電板接點165b。
在一個實例中,該定址匯流排103可以被配置為攜載可被該微電子封裝130內的電路所使用的所有定址信號。在一個特定的實例(例如,DDR3晶片)中,該定址匯流排103可以被配置為攜載被傳送到微電子封裝130中的每一者的所有命令信號,該命令信號是寫入致能、列定址選通、行定址選通信號。在一個實施例(例如,DDR4晶片)中,被傳送到微電子封裝130中的每一者的所有命令信號可以是寫入致能、列定址選通、行定址選通、啟用、和奇偶校驗信號。微電子封裝130中的每一者之第一端子125a可以被配置為攜載可以被各自的微電子封裝內的電路所使用的所有定址信號。
如圖4A所示,封裝110a和封裝110b可以用彼此對立的方式分別安裝到在該電路板160的第一表面161和第二表面162上的板接點中,使得第一封裝110a與封裝110b所佔據該電路板的面積是相同或實質上相同的。每一個微電子封裝可以具有類似的結構,其包括如上所述的第一微電子元件130a和第二微電子元件130b。
在該電路板160(例如,印刷電路板,模組卡…等)上,上述這些命令-定址匯流排的信號,即,命令信號、定址信號、儲存庫定址信號、和時脈信號,可以被匯集到多個微電子封裝110,且該命令-定址匯流排以平行方式連接至多個微電子封裝110,特別是第一微電子封裝110a和第二微電子封裝110b,其係以翻蓋式結構安裝到該電路板的對立表面。
該電路板160可具有複數個導電性的第一表板接點165a和第二板接點165b(統稱為板接點165),其係分別暴露於第一表面161和第二表面162。該微電子封裝110可以安裝到該板接點165,例如,藉由接合元件111,其可在該端子125和該板接點之間延伸。
在一個實施例中,各個微電子封裝110第一端子125a在功能上和機械上相匹配,使得第一組115a和第二組115b之每一組的第一端子所具有的圖案係可以與具有相同功能之各個微電子封裝110的介電質元件120的第二表面122中的第一端子125a具有的圖案相同,雖然每一個微電子封裝110的特定長度、寬度、以及高度的維度可以與其他微電子封裝不同。
在一個實例中,每一個微電子封裝130的每一個集合或組115a和組115b的第一端子125a可以被配置為攜載所有相同的定址信號。如圖4B所示,在一個特定實施例中,每一個微電子封裝130的每一個集合或組115a和組115b的第一端子125a可設置在各自的基板120的對立的第一周邊區域128a和第二周邊區域128b的第二表面122中。在一個實施例中,每一個周邊區域128a、128b可以分別佔據*微電子封裝130中面對該電路板160的第一表面161之第二表面的周邊三分之一的寬度。然而,周邊區域128a、128b的寬度可以是相同的或不同的,並且每一個周邊區域可具有與中央區域123相同或不同的寬度。
該微電子組件100可以進一步包括一控制器封裝104,其係電性耦合到一定址匯流排或命令-定址匯流排103。該控制器封裝104可以包括一控制器元件,其係配置成控制傳送到該匯流排103上的定址信號之產 生。在一個實例中,第一和第二微電子封裝110可以各自在該支撐件或電路板160覆蓋相同表面的第一和第二區域,並且該控制器封裝104可以覆蓋在電路板的一第三區域。這種控制器封裝104可以被包括在該微電子組件100的實施例中,其中該微電子組件是已註冊的DIMM。在其他實施例中,該微電子組件可以不包括控制器封裝104,其中該微電子組件是一個沒有寄存器的DIMM,例如,UDIMM(未註冊的DIMM)。
如圖4B所示,由該定址匯流排或命令-定址匯流排103傳送的信號可以在電路板(例如,電路板160)上的連結站與連結站之間的至少一個方向D1上進行路由,其中複數個微電子封裝110係連接到該電路板,使得該匯流排的信號係在不同時間到達每一個連結區域171、172、173、174。
該至少一個方向D1可以是橫向或正交於方向D2(圖1C),其中在至少一個微電子元件130上的至少一行136的複數個接點135係在方向D2上延伸。以這種方式,該電路板160的命令-定址匯流排103上(即,上或之內)的信號導體在某些情況下可以在方向D2彼此分隔開,方向D2平行於一微電子封裝110內的微電子元件130上的至少一行136的接點135,其係連接到,或要被連接到該電路板160。
在圖4B所示的實施例中,微電子封裝110a和微電子封裝110c可以是第一微電子封裝和第二微電子封裝,其每一者係分別連接到該電路板160的第一表面161上之不同的第一區域160a和第二區域160b中的板接點165a。該第一微電子封裝110a可以包括第一微電子元件130a和第二微電子元件130b,並且該第二微電子封裝110c可以包括第三微電子元件130c和第四微電子元件130d。
微電子封裝110a和微電子封裝110c的第一端子125a可以電性耦合到第一集合166、第二集合167、第三集合168、第四集合169的板接點165a。反過來,第一集合166、第二集合167、第三集合168、第四集合169的板接點165a可以電性耦合到該匯流排103的信號導體。在一個例子中(例如,DDR3晶片),每一集合166、167、168、169的板接點165a可配置成攜載可被微電子封裝110內的電路所使用的定址資訊,以及傳送到該微電子封裝的命令信號,該命令信號是寫入致能、列定址選通、行定址選通信號。在一個實施例(例如,DDR4晶片),傳送到該微電子封裝的命令信號可以是寫入致能、列定址選通、行定址選通、啟用、和奇偶校驗信號。
每一個微電子元件130a、130b、130c、130d可以分別經由各個集合166、167、168、169的板接點165a和經由各個微電子封裝的封裝結構(例如,第一端子125a),而電性耦合至各自的連結區域171、172、173、174之處的匯流排103的信號導體,以用於接收定址信號,或是定址和命令信號。
在圖4B所示的實施例中,該第一微電子元件130a、第二微電子元件130b、第三微電子元件130c、第四微電子元件130d的每一者可以分別僅在第一連結區域171、第二連結區域172、第三連結區域173、第四連結區域174處電性耦合至匯流排103。在一個特定實例中,該第一微電子封裝110a的第一微電子元件130所具有的定址輸入可以只耦合第一集台166的板接點165a,並且該第一微電子封裝110a的第二微電子元件130b所具有的定址輸入可以只耦合第二集合167的板接點165a。
在圖4B所示的例子中,各個第一集合166、第二集合167、 第三集合168的板接點165a的幾何中心G1、G2、G3分別與各個第二集合167、第三集合167、第四集合169的板接點的幾何中心G2、G3、G4具有實質上相等的第一相對分離距離S1、第二相對分離距離S2、第三相對分離距離S3。在一個實例中,實質上相等的第一相對分離距離S1、第二相對分離距離S2、第三相對分離距離和S3之間的任何差值可以落入相同公差範圍內,例如為±0.5毫米的相同公差,或是在一個特定的實施例中,分離距離中的任一者為±1%的相同公差。
在一個實施例中,各個第一集合166、第二集合167、第三集合168、第四集合169的板接點165a的幾何中心G1、G2、G3、G4在沿著一個共同的理論軸線170上可以是彼此等距離分隔開的,該理論軸線170係平行於該電路板160的第一表面161而延伸。如本文所用,元件沿著一個共同的理論軸線上彼此“等距離分隔開”的描述係意味著,在相鄰元件之間的間隔的實際差值係落在本領域技術人士所熟知的一個典型的製造公差範圍內。
在圖4A和圖4B的實施例中,第一連結區域171和第二連結區域172之間的電性特徵可以落在第二連結區域172和第三連結區域173之間的電性特徵的相同公差範圍內。該電性特徵可以是,例如,電性跡線長度、電性傳播延遲、信號導體的特徵阻抗、或是被施加至該定址匯流排的電性負載與被連接於各自的連結區域的微電子元件之間的差值。
在一個實施例中,各個第一連結區域171、第二連結區域172、第三連結區域173可以分別與第二連結區域172、第三連結區域173、第四連結區域174具有第一相對電性長度、第二相對電性長度、第三相對 電性長度(即,電性跡線長度),並且第一對電性長度、第二對電性長度、第三相對電性長度之間的任何差值可以落入相同的公差範圍內,例如,±0.5毫米的相同的公差,或是在一個特定的實施例中,相對電性長度中的任一者為±1%的相同公差。在一個特定實施例中,第一連結區域171和第二連結區域172之間的電性跡線長度可以落在與第二連結區域172和第三連結區域173之間的電性跡線長度的相同公差範圍內。
在一個特定的實施例中,第二連結區域172、第三連結區域173、第四連結區域174的每一者可以被配置以從各自的第一、第二、第三連結區域,以各自的第一相對延遲、第二相對延遲、第三相對延遲(即,電性傳播延遲)接收來自該匯流排103的定址信號,並且該第一相對延遲、第二相對延遲、第三相對延遲之間的任何差值可以落入相同的公差範圍內,例如,相對延遲中的任一者為±1%的相同公差。在一個特定實施例中,在一個特定實施例中,第一連結區域171和第二連結區域172之間的電性跡線長度可以落在與第二連結區域172和第三連結區域173之間的電性跡線長度的相同公差範圍內。在一個特定實施例中,第一連結區域171和第二連結區域172之間的電性傳播延遲可以落在與第二連結區域172和第三連結區域173之間的電性傳播延遲的相同公差範圍內。
在一個實例中,在第一連結區域171和第二連結區域172之間的匯流排103的信號導體的特徵阻抗與在第二連結區域172和第三連結區域173之間的信號導體的特徵阻抗可以落入相同公差範圍內,例如±5歐姆的相同公差。同樣地,在第一連結區域171和第二連結區域172之間的匯流排103的信號導體的特徵阻抗、在第二連結區域172和第三連結區域173之 間的信號導體的特徵阻抗、及在第三連結區域173和第四連結區域174之間的信號導體的特徵阻抗可以落入相同公差範圍內,例如±5歐姆的相同公差。
在一個實例中,第一微電子元件130a、第二微電子元件130b、第三微電子元件130c、第四微電子元件130d中的每一個可以被配置施加與第一微電子元件、第二微電子元件、第三微電子元件、第四微電子元件中的任何其他者大致相同的負載(即,電性負載)至該匯流排103,例如,而落入±5歐姆的公差範圍內。在一個特定的實施例中,經由第一連結區域171和第二連結區域172而施加到該定址匯流排103的電性負載之間的差值與經由第二連結區域172和第三連結區域173而施加到該定址匯流排103的電性負載之間的差值可落入相同公差範圍內。例如,施加到該定址匯流排的電性負載的差值可以落入±5歐姆的公差範圍內。
在本文所述的微電子組件100的實施例中,該微電子組件100具有微電子封裝110,其包括微電子元件130,每一個微電子元件130具有到該定址匯流排或命令/定址匯流排103的獨立電性連結(通過僅連接到的所述一個獨立組115a、115b的第一端子的每一個微電子元件),該電性負載可以更均勻地分佈在沿著飛越(fly-by)匯流排103信號導體上。
相比於圖2的微電子組件1,該微電子組件100的結構可造成沿著該匯流排103的相鄰連結區域之間具有更佳的阻抗匹配,並且造成沿著該匯流排具有更多的頻寬而可以處理較高頻率的信號。本發明人已經發現,在使用時,相比於圖2的微電子組件1,該微電子組件100的結構可以產生顯著較低的反射,從而允許該組件在更高頻寬操作時可具有更好的信號傳輸。
雖然在圖4B所示,該微電子元件130都被顯示者其具有的前面部131在一共同平面P3內延伸,但是不必是這種情況。在一個特定的實例中,微電子封裝110a和微電子封裝110c的每一者可以有微電子元件130被配置為如圖1A、3E、3F中的任一圖、或其它未顯示的配置。例如,在一個實施例中,在每一個微電子封裝的每一個微電子元件在其前表面處可以具有元件接點,以及第一和第三微電子元件130a、130c的前表面可以面對各自基板120的第一表面121,並且第二和第四微電子元件130b、130d的前表面可以分別至少部分地覆蓋第一和第三微電子元件的後表面。
在一個實施例中,連結區域171、172、173、174不必都被安排在單一的電路板上。例如,第一封裝的微電子元件所耦合的連結區域171、172所設置的電路板與第二封裝的微電子元件所耦合的連結區域173、174所設置的電路板可以是不相同的。
以上關於圖1A至圖4B所描述的微電子封裝、電路板和微電子組件可用於建構多樣化的電子系統,諸如圖5中所示的系統500。舉例來說,根據本發明的進一步的實施例的系統500係包括複數個模組或構件506,例如如上所述的封裝、電路板、和組件及其他電子構件508、510、511。
在所示的範例性系統500中,該系統可以包括一個電路板502、主機板,或者豎板,如可撓性印刷電路板,且該電路板可以包括多個導體504,其中只有一個係描繪在圖5中,用以將模組或構件506、508、510進行互連。此一電路板502可以將系統500中所包括的微電子封裝和/或微電子組件的每一者的信號進行來去的傳輸。然而,這僅僅是範例性的;任何合適的結構都可用於製作此模組或構件506之間的電性連結。
在一個特定的實施例中,該系統500還可以包括一個處理器,例如該半導體晶片508,使得每一個模組或構件506可被配置成傳輸平行於一個時脈週期的N個資料位元,並且該處理器可以被配置成平行於一個時脈週期的M個資料位元,M大於或等於N。
在圖2所示的例子中,構件508是一個半導體晶片和構件510是一個顯示器營幕,但是任何其它構件可被用於該系統500中。當然,雖然為了說明清楚起見只有兩個附加構件508和511係描繪於在圖5中,但是該系統500可包括任何數量的這種構件。
模組或構件506以及構件508和511可以安裝在一個共同的外殼501,其係以虛線示意性地例示,並且可根據需要彼此進行電性互連,以形成所希望的電路。該外殼501被描述可攜式外殼類型,例如,可用於在蜂巢式電話或個人數位助理中,並且螢幕510可以暴露在該外殼的表面。在一些實施例中,該結構506係包括一個光敏感元件,諸如一個成像晶片,也可以提供一個透鏡511或其它光學裝置以將光路由到該結構。再次,在圖5中所示的簡化系統僅僅是範例性;其他系統,包括通常被認為是固定結構的系統,諸如桌上型電腦,路由器...等,可以使用上述討論的結構製作。
應當理解的是,各種依附項以及其中所描述的特徵可以用不同於初始請求項所呈現的方式進行結合。還應當理解的是,相關於各個實施例所描述的特徵可與其他所描述的實施例共用。
雖然本發明在此已經參考特定實施例作出說明,但是應該理解的是,這些實施例僅僅是在說明本發明的原理和應用。因此,應該理解的是,可以對所說明的實施利進行各種修改,並且在不脫離本發明的精神 和範疇的情況下,可由隨附所界定的申請專利範圍來設計其它配置方式。
100‧‧‧微電子組件
103‧‧‧匯流排
104‧‧‧控制器封裝
110‧‧‧微電子封裝
110a‧‧‧封裝
110b‧‧‧封裝
160‧‧‧電路板
172‧‧‧連結區域
174‧‧‧連結區域

Claims (24)

  1. 一種微電子組件,其包括:一個定址匯流排,該定址匯流排包括複數個信號導體,其每一者循序地透過第一連結區域、第二連結區域、第三連結區域、和第四連結區域進行傳遞;以及第一微電子封裝和第二微電子封裝,該第一微電子封裝包括第一微電子元件和第二微電子元件,且該第二微電子封裝包括第三微電子元件和第四微電子元件,每一個微電子元件係經由各自的連結區域而電性耦合到該定址匯流排,其中,在該第一連結區域和該第二連結區域之間的一個電性特徵係在該第二連結區域和該第三連結區域之間的電性特徵之相同公差範圍內。
  2. 如申請專利範圍第1項所述的微電子組件,其中,該電性特徵係電性跡線長度。
  3. 如申請專利範圍第1項所述的微電子組件,其中,該電性特徵係電性傳播延遲。
  4. 如申請專利範圍第1項所述的微電子組件,其中,該電性特徵係該信號導體的特徵阻抗。
  5. 如申請專利範圍第1項所述的微電子組件,其中該電性特徵係施加至該定址匯流排的電性負載與被連接於各自的連結區域的微電子元件之間的差值。
  6. 如申請專利範圍第1項所述的微電子組件,其中,每一個微電子元件係僅在各自的連結區域處被電性連接到該定址匯流排。
  7. 如申請專利範圍第1項所述的微電子組件,其進一步包括:一個控制器元件,其係電性耦合到該定址匯流排,該控制器元件係被配置為控制用於在該定址匯流排上傳輸的該定址信號之產生。
  8. 如申請專利範圍第1項所述的微電子組件,其中,每一個微電子封裝具有一個基板,在每一個微電子封裝中的每一個微電子元件的前表面處具有元件接點,並且該第一微電子元件和該第三微電子元件的前表面係面對各自基板的表面,並且該第二微電子元件和該第四微電子元件的前表面係分別至少部分地覆蓋該第一微電子元件和該第三微電子元件的後表面。
  9. 如申請專利範圍第1項所述的微電子組件,其中,每一個微電子封裝上具有一個基板,其具有一表面且在該表面上具有基板接點,在每一個微電子封裝中的每一個微電子元件的前表面係背對該表面,並在該前表面處具有元件接點,該元件接點係透過在該前表面上方延伸的導電結構而與該基板接點耦合,並且其中該微電子元件的前表面被安排在平行於該表面的單一平面中。
  10. 如申請專利範圍第1項所述的微電子組件,其中,每一個微電子封裝具有一個基板,在每一個微電子封裝中的每一個微電子元件的前表面處具有元件接點,且該前表面係安排在平行於各自的微電子封裝的基板的表面之單一平面中,並且每一個微電子元件的元件接點係面對並且接合到在各自的微電子封裝的基板的表面處的導電元件。
  11. 如申請專利範圍第1項所述的微電子組件,其中,每一個微電子元件具有記憶體儲存陣列功能。
  12. 如申請專利範圍第1項所述的微電子組件,其中,每一個微電子元 件體現用以提供記憶體儲存陣列功能的主動裝置的數目比提供任何其他功能還多。
  13. 如申請專利範圍第1項所述的微電子組件,其中,該定址匯流排係被配置成攜載可被該第一微電子封裝和該第二微電子封裝內的電路所使用的所有定址信號。
  14. 如申請專利範圍第1項所述的微電子組件,其中,該定址匯流排係被配置有寫入致能信號、列定址選通信號、和行定址選通信號。
  15. 如申請專利範圍第1項所述的微電子組件,其進一步包括一個電路板,該電路板包括該定址匯流排,其中該第一微電子封裝和該第二微電子封裝各自覆蓋該電路板中的相同表面的第一區域和第二區域。
  16. 一種系統,其包括如申請專利範圍第1項所述的微電子組件以及電性連接到該微電子組件的一個或多個其它電子構件。
  17. 如申請專利範圍第16項所述的系統,其進一步包括一個外殼,該微電子組件和該一個或多個其它電子元件係以該外殼進行組裝。
  18. 一種微電子組件,其包括:一個電路板,其包括一個支撐件,該支撐件上具有一個定址匯流排,該定址匯流排包括複數個信號導體,用於傳輸定址信號,該電路板具有在該支撐件的表面處的導電板接點,該板接點係電性耦合到該信號導體,並且包括第一集合的板接點、第二集合的板接點、第三集合的板接點、和第四集合的板接點;第一微電子封裝和第二微電子封裝,其每一者係分別連接到該支撐件的表面中不同的第一區域和第二區域處的板接點,該第一微電子封裝包括 第一微電子元件和第二微電子元件,其係通過該第一微電子封裝的封裝結構而分別電性耦合到該第一集合的板接點和該第二集合的板接點以便接收該定址信號,該第二微電子封裝包括第三微電子元件和第四微電子元件,其係通過該第二微電子封裝的封裝結構而分別電性耦合到該第三集合的板接點和該第四集合的板接點以便接收該定址信號,其中,該第一集合的板接點、該第二集合的板接點、和該第三集合的板接點之幾何中心與該第二集合的板接點、該第三集合的板接點、和該第四集合的板接點之幾何中心分別相距有第一相對分離距離、第二相對分離距離、以及第三相對分離距離,並且該第一相對分離距離、該第二相對分離距離、以及該第三相對分離距離實質上相等。
  19. 如申請專利範圍第18項所述的微電子組件,其中該第一微電子元件和該第二微電子元件係分別通過該第一微電子封裝的第一集合的端子和第二集合的端子而電性耦合至該第一集合的板接點和該第二集合的板接點,並且該第三微電子元件和該第四微電子元件係分別通過該第二微電子封裝的第三集合的端子和第四集合的端子而電性耦合至該第三集合的板接點和該第四集合的板接點,並且其中該第一集合的端子和該第二集合的端子係被分別安排在該第一微電子封裝中對立的第一周邊區域和第二周邊區域,並且該第三集合的端子和該第四集合的端子係被分別安排在該第二微電子封裝中對立的第三周邊區域和第四周邊區域。
  20. 如申請專利範圍第19項所述的微電子組件,其中每一個周邊區域係佔據各自的微電子封裝中面對該支撐件的表面之表面的寬度達三分之一的 周邊。
  21. 如申請專利範圍第18項所述的微電子組件,其中該端子係被配置為攜載可被該第一微電子封裝和該第二微電子封裝內的電路所使用的所有定址信號。
  22. 如申請專利範圍第18項所述的微電子組件,其中每一集合的端子係被配置為攜載所有相同的定址信號。
  23. 如申請專利範圍第18項所述的微電子組件,其中該第一集合的端子和該第二集合的端子中的對應端子之信號分配係對稱於該第一集合的端子和該第二集合的端子之間的理論軸線。
  24. 如申請專利範圍第18項所述的微電子組件,其中該第一集合的端子和該第二集合的端子中的對應端子之信號分配係沒有對稱於該第一集合的端子和該第二集合的端子之間的理論軸線。
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