KR100415281B1 - 양면 실장형 회로 기판 및 이를 포함하는 멀티 칩 패키지 - Google Patents

양면 실장형 회로 기판 및 이를 포함하는 멀티 칩 패키지 Download PDF

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KR100415281B1
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최희국
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Abstract

본 발명은 성형 수지가 통과할 수 있도록 회로 기판을 관통하는 게이트 홀이 형성되어 있는 양면 실장형 회로 기판과 이를 이용한 멀티 칩 패키지에 관한 것이다. 본 발명에 따른 멀티 칩 패키지는 서로 마주보는 제1 면과 제2 면을 갖는 회로 기판을 포함한다. 제1 면은 패키지 영역과 주변부를 포함하고, 패키지 영역은 반도체 칩이 부착되는 칩 실장부와 반도체 칩과 전기적으로 연결되는 본딩부를 포함하고, 주변부는 성형 수지가 지나가는 런너부(runner area)를 포함하며, 패키지 영역과 주변부의 경계 영역에는 런너부와 연결되어 있는 게이트 홀이 형성되어 있고, 제2 면은 패키지 영역과 주변부를 포함하고, 패키지 영역은 반도체 칩이 부착되는 칩 실장부와 반도체 칩과 전기적으로 연결되는 본딩부를 포함하고, 주변부는 반도체 칩들을 외부와 전기적으로 연결하는 외부 접속 패턴을 포함하며, 제1 면에 형성된 게이트 홀과 대응되는 위치에 게이트 홀이 형성되어 있고, 제1 면과 제2 면에 형성된 게이트 홀은 회로 기판을 관통하여 제1 면에서 제2 면까지 하나의 관통 구멍으로 형성되어 있다.

Description

양면 실장형 회로 기판 및 이를 포함하는 멀티 칩 패키지{Double-side Mounting Circuit Board and Multi Chip Package including the Such a Circuit Board}
본 발명은 반도체 칩 패키지 기술에 관한 것으로서, 좀 더 구체적으로는 성형 수지가 통과할 수 있도록 회로 기판을 관통하는 게이트 홀이 형성되어 있는 양면 실장형 회로 기판과 이를 이용한 멀티 칩 패키지에 관한 것이다. 본 발명에 따른 멀티 칩 패키지는 회로 기판과 이 기판에 실장된 반도체 칩이 금속 와이어를 통해 전기적으로 연결되고, 솔더 볼에 의해 외부와 전기적으로 연결되며, 패키지 몸체는 주입 성형 공정에 의해 회로 기판의 양면에 동시에 형성된다.
전자 기기의 소형 경량화 추세와 고성능 요구를 충족하기 위해서는 일정한 공간에 반도체 칩을 더 많이 집적하여야 한다. 또한, 다양한 성능의 반도체 소자를 제공하기 위해서는 서로 다른 기능의 IC 칩을 하나의 패키지 몸체로 구현할 필요가 있다. 멀티 칩 패키지는 이러한 요구를 충족시킬 수 있는 기술 중 하나이다.
도 1은 종래 구조의 PCB를 사용한 멀티 칩 패키지를 나타내는 단면도이다.
도 1에 나타낸 멀티 칩 패키지(100)는 소위, FBGA(Fine-pitch Ball Grid Array) 형태로 구현된 멀티 칩 패키지이다. 회로 기판(110)의 한쪽면(도면의 윗면)에 제1 반도체 칩(120)을 접착 테이프(125)로 부착하고, 제1 반도체 칩(120) 위에 제2 반도체 칩(130)을 접착 테이프(135)를 통해 부착한다. 제1 반도체 칩(120)과 제2 반도체 칩(130)은 회로 기판(110) 표면에 형성된 본딩 패드(140)와 각각 본딩 와이어(143, 145)를 통해 전기적으로 연결되어 있다. 즉, 종래 FBGA 멀티 칩 패키지(100)는 칩 적층 기술과 와이어 본딩 기술을 이용한다.
반도체 칩(120, 130)과 본딩 와이어(143, 145)는 성형 수지 패키지 몸체(150)에 의해 보호된다. 회로 기판(110)의 칩 부착면의 반대면(도면에서 밑면)에는 복수의 솔더 볼(160; solder ball)이 부착되어 있는데, 솔더 볼(160)은 회로 기판(110)의 윗면에 형성된 볼 랜드 패드(141)와 연결되어 있고, 멀티 칩 패키지(100)를 외부 소자(예컨대, 마더 보더(mother board))와 전기적으로 연결한다.
이러한 종래 멀티 칩 패키지(100)에서는 제2 반도체 칩(130)을 부착하는 접착 테이프(135)가 제1 반도체 칩(120)의 와이어 본딩 영역을 침범하지 않아야 한다. 따라서, 제2 반도체 칩(130)은 제1 반도체 칩(120)보다 일정한 크기 이상으로 더 작아야 한다. 또한, 제2 반도체 칩(130)은 회로 기판(110)의 본딩 패드(140)로부터 멀리 떨어져 있기 때문에 본딩 와이어(145)의 길이를 줄이기 위해서는 본딩 와이어(145)가 최대한 직선에 가까운 루프를 가지도록 해야 한다. 따라서, 와이어 본딩 공정을 위해 특별한 와이어 루핑 기술을 이용해야 한다.
본 발명의 목적은 특별한 기술적 고려가 추가되지 않고 쉽게 멀티 칩 패키지를 쉽게 구현할 수 있는 회로 기판을 제공하는 것이다.
본 발명의 다른 목적은 반도체 칩의 크기에 상관없이 구현할 수 있는 멀티 칩 패키지 및 이에 이용되는 회로 기판을 제공하는 것이다.
본 발명의 또 다른 목적은 일반적인 플라스틱 패키지 공정에 널리 사용되는 와이어 본딩 기술과 성형 기술을 이용하여 멀티 칩 패키지를 구현하는 것이다.
본 발명의 또 다른 목적은 복수의 칩을 적층하면서도 패키지의 전체 두께가얇은 멀티 칩 패키지 및 이에 포함되는 회로 기판을 제공하는 것이다.
도 1은 종래 기술에 따른 인쇄 회로 기판(PCB)을 사용한 멀티 칩 패키지의 단면도.
도 2는 본 발명의 일실시예에 따른 양면 실장형 회로 기판을 사용한 멀티 칩 패키지의 단면도.
도 3은 본 발명의 다른 실시예에 따른 양면 실장형 회로 기판을 사용한 멀티 칩 패키지의 단면도.
도 4는 도 3의 멀티 칩 패키지에 사용되기에 적합한 회로 기판의 구조를 나타내는 상세 단면도.
도 5는 본 발명의 일실시예에 따른 양면 실장형 회로 기판의 제1 면(윗면)의 구조를 나타내는 평면도.
도 6은 본 발명의 일실시예에 따른 양면 실장형 회로 기판의 제2 면(밑면)의 구조를 나타내는 평면도.
도 7a는 본 발명에 따른 멀티 칩 패키지를 제조하기 위한 성형 공정에 사용되는 금형의 구조를 나타내는 단면도이고 도 7b는 도 7a의 부분 확대 단면도.
도 8a내지 도 8c는 본 발명의 회로 기판에 형성된 게이트 홀의 예시적 구조를 나타낸 평면도.
도 9a와 9b는 본 발명에 따른 멀티 칩 패키지를 제조하기 위한 성형 공정에 사용되는 금형의 상세 단면도.
<도면의 주요 부호에 대한 설명>
1, 1a: 본 발명 구조의 멀티 칩 패키지
10: 회로 기판 11: 주변 영역
12: 관통 슬롯 13: 패키지 영역
14: 칩 실장부 15: 본딩부
16: 게이트 홀(gate hole) 17: 런너부(runner area)
20, 30: 반도체 칩 22, 32: 전극 패드
25, 35: 접착제 50, 52: 상하부 패키지 몸체
60, 62: 본딩 와이어 70, 72: 본딩 패드
74: 외부 접속 패턴 (솔더 볼 랜드)
80: 전기적 접속 수단 (솔더 볼 접속부)
90: 오목부 200: 금형
210, 220: 상하부 금형 230: 캐비티(cavity)
250: 성형 수지 펠렛(pellet) 260: 트랜스퍼 램(transfer ram)
270: 런너(runner)
본 발명에 따른 회로 기판은 배선 패턴이 각각 형성되어 있는 제1 면과 제2 면을 포함하는 회로 기판으로서, 상기 제1 면과 제2 면은 서로 마주보는 표면이고, 상기 제1 면은 패키지 영역과 주변부를 포함한다. 상기 패키지 영역은 제1 반도체 칩이 부착되는 칩 실장부와 상기 제1 반도체 칩과 전기적으로 연결되는 본딩부를 포함한다. 상기 주변부는 성형 수지가 지나가는 런너부(runner area)를 포함하며, 상기 칩 실장부와 주변부의 경계 영역에는 상기 런너부와 연결되어 있는 게이트 홀이 형성되어 있다. 상기 제2 면은 패키지 영역과 주변부를 포함하고, 상기 패키지 영역은 제2 반도체 칩이 부착되는 칩 실장부와 상기 제2 반도체 칩과 전기적으로 연결되는 본딩부를 포함한다. 상기 주변부는 상기 제1 반도체 칩과 제2 반도체 칩을 외부와 전기적으로 연결하는 외부 접속 패턴을 포함하고, 상기 제1 면에 형성된 게이트 홀과 대응되는 위치에 게이트 홀이 형성되어 있다. 상기 제1 면과 제2 면에 형성된 게이트 홀은 상기 회로 기판을 관통하여 상기 제1 면에서 제2 면까지 하나의 관통 구멍으로 형성되어 있는 것을 특징으로 한다.
본 발명에 따른 멀티 칩 패키지는 서로 마주보는 제1 면과 제2 면을 갖는 회로 기판과, 상기 회로 기판의 제1 면과 제2 면에 각각 실장되며 전극 패드를 갖는 복수의 반도체 칩과, 상기 반도체 칩의 전극 패드와 회로 기판을 전기적으로 연결하는 제1 전기적 접속 수단과, 상기 반도체 칩과 제1 전기적 접속 수단을 밀봉하는 패키지 몸체와, 상기 반도체 칩을 상기 회로 기판을 통해 외부와 전기적으로 연결하는 제2 전기적 접속 수단을 포함한다. 이 멀티 칩 패키지에서, 상기 회로 기판의 제1 면은 패키지 영역과 주변부를 포함하고, 상기 패키지 영역은 제1 반도체 칩이 부착되는 칩 실장부와 상기 제1 반도체 칩과 전기적으로 연결되는 본딩부를 포함하고, 상기 주변부는 성형 수지가 지나가는 런너부(runner area)를 포함하며, 상기 패키지 영역과 주변부의 경계 영역에는 상기 런너부와 연결되어 있는 게이트 홀이 형성되어 있고, 상기 회로 기판의 제2 면은 패키지 영역과 주변부를 포함하고, 상기 패키지 영역은 제2 반도체 칩이 부착되는 칩 실장부와 상기 제2 반도체 칩과 전기적으로 연결되는 본딩부를 포함하고, 상기 주변부는 상기 제1 반도체 칩과 제2 반도체 칩을 외부와 전기적으로 연결하는 외부 접속 패턴을 포함하며, 상기 제1 면에 형성된 게이트 홀과 대응되는 위치에 게이트 홀이 형성되어 있고, 상기 제1 면과 제2 면에 형성된 게이트 홀은 상기 회로 기판을 관통하여 상기 제1 면에서 제2 면까지 하나의 관통 구멍으로 형성되어 있는 것을 특징으로 한다.
본 발명에서 반도체 칩과 회로 기판의 본딩부는 금속 와이어에 의해 전기적으로 연결되고, 솔더 볼 접속부를 통해 멀티 칩 패키지가 외부와 전기적으로 연결되며, 패키지 몸체는 주입 성형(transfer molding 또는 injection molding) 공정에 의해 회로 기판의 양면에 동시에 형성된다.
실시예
이하, 도면을 참조로 본 발명의 실시예에 대해 설명한다.
도 2는 본 발명의 일실시예에 따른 멀티 칩 패키지의 단면도이다.
본 발명에 따른 멀티 칩 패키지(1)는 회로 기판(10), 반도체 칩(20, 30), 패키지 몸체(50, 52), 본딩 와이어(60, 62) 및 솔더 볼 접속부(80)를 포함한다. 회로 기판(10)은 제1 면(10a, 도면에서 윗면)과 제2 면(10b, 도면에서 밑면)을 포함한다. 회로 기판(10)은 배선 패턴(wiring pattern)이 표면 및/또는 내부에 형성되어 있는 인쇄 회로 기판(PCB; Printed Circuit Board)으로서 예컨대, FR-4 기판이다. 배선 패턴은 예컨대, 구리 금속 패턴이다.
제1 반도체 칩(20, 상부 칩)은 회로 기판(10)의 제1 면(10a)에 접착제(25)를 통해 부착되고, 제2 반도체 칩(30, 하부 칩)은 회로 기판(10)의 제2 면(10b)에 접착제(35)를 통해 부착된다. 제1 반도체 칩(20)과 제2 반도체 칩(30)은 크기가 같아도 되고 달라도 상관없다. 또한, 동일한 반도체 칩을 멀티 칩으로 사용할 수도 있고, 성능이 서로 다른 반도체 칩, 예컨대 플래시 메모리와 SRAM이나 논리 IC와 메모리 칩을 멀티 칩으로 사용하는 것도 가능하다. 접착제(25, 35)는 예컨대, 은-충전(silver-filled) 에폭시 수지형 접착제이며, 상하부 반도체 칩(20, 30)이 부착되는 기판 영역에는 니켈(nickel)과 백금(platinum)을 도금하여 상하부 반도체 칩(20, 30)과 접착제(25, 35)의 접착력을 강화할 수도 있다. 제1 반도체 칩(20)의 전극 패드(22)는 기판(10)의 제1 면(10a)에 형성되어 있는 본딩 패드(70)와 금속 와이어(60; 예컨대, 금(Au) 와이어)에 의해 전기적으로 연결되고, 제2 반도체 칩(30)의 전극 패드(32)는 회로 기판(10)의 제2 면(10b)에 형성되어 있는 본딩 패드(72)와 금속 와이어(62)에 의해 전기적으로 연결된다. 본딩 패드(70, 72)는 예컨대, 구리 금속을 사진 식각함으로써 형성될 수 있다.
상하부 반도체 칩(20, 30)과 본딩 와이어(60, 62)는 상하부 패키지 몸체(50,52)에 의해 각각 밀봉되어 외부 유해 환경으로부터 보호된다. 패키지 몸체(50, 52)는 예컨대, 에폭시 성형 수지(EMC; Epoxy Molding Compound)로 이루어져 있으며 한번의 주입 성형 공정(transfer molding 또는 injection molding process)에 의해 동시에 형성되는데, 이에 대해서는 후술한다.
회로 기판(10)의 밑면(10b)에는 멀티 칩 패키지(1)를 외부와 전기적으로 연결시키는 전기적 접속 수단 예컨대, 솔더 볼 접속부(80)가 형성되는 외부 접속 패턴(74)이 형성되어 있다. 외부 접속 패턴 즉, 솔더 볼 랜드(74)는 기판 밑면(10b)에 전체적으로 도포된 솔더 볼 마스크(76)로부터 개방되어 있다. 개방된 솔더 볼 랜드(74)에 솔더 볼을 올려놓고 열을 가하여 리플로우하면 솔더 볼이 녹으면서 솔더 볼 랜드(74)와 솔더 볼 접속부(80)를 형성한다.
도 2를 참조로 설명한 본 발명의 제1 실시예에 따른 멀티 칩 패키지(1)는 회로 기판(10)의 양면에 반도체 칩이 실장되기 때문에, 실장되는 반도체 칩의 크기에 상관없이 멀티 칩 패키지를 구현할 수 있다. 또한, 범용적인 플라스틱 패키지 조립 공정에서 널리 사용되고 있는 와이어 본딩 기술과 주입 성형 기술을 이용하기 때문에 멀티 칩 패키지의 대량생산에 적합하다. 또한, 기판 양면에 실장된 반도체 칩은 본딩 패드로부터 멀리 떨어져 배치되어 있지 않기 때문에, 특별한 와이어 루핑 기술을 이용하지 않고 범용적인 와이어 본딩 기술로 구현할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 멀티 칩 패키지의 단면도이다.
이 실시예에 따른 멀티 칩 패키지(1a)는 도 2를 참조로 설명한 멀티 칩 패키지(1)와 대부분의 구성이 동일하다. 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 자세한 설명을 생략한다.
도 3에 나타낸 멀티 칩 패키지(1a)는 회로 기판(300)의 제1 면(300a)과 제2 면(300b)에 오목부(90)가 형성되어 있다. 이 오목부(90)는 회로 기판(300)의 표면으로부터 기판쪽으로 일정한 크기로 움푹 들어간 형태로 되어 있다. 이 오목부(90)에 상부 반도체 칩(20)과 하부 반도체 칩(30)이 각각 실장되어 접착제(25, 35)에 의해 부착된다.
이 실시예에 따르면, 패키지(1a) 전체 두께를 줄일 수 있고, 상하부 반도체 칩(20, 30)의 전극 패드(22, 32)와 회로 기판(300)의 본딩 패드(70, 72)에 접속되는 본딩 와이어(60,62)의 신뢰성을 높일 수 있다. 오목부(90)는 예컨대, 도 4에 도시한 기판(300) 구조에 의해 형성될 수 있다.
도 4는 도 3에 나타낸 실시예의 멀티 칩 패키지에 사용될 수 있는 회로 기판의 구조를 나타내는 부분 상세도이다.
도 4를 참조하면, 일반적인 PCB와 마찬가지로 회로 기판(300)은 BT 프리 프레그층(310, Bismaleimide-Triazine Pre Preg) 양쪽에 제1 BT 구리 클래드 적층체(320)와 제2 BT 구리 클래드 적층체(330)를 부착하여 이루어진다. 제1 BT 구리 클래드 적층체(320)는 BT 수지(323)를 사이에 두고 양쪽에 구리층(325, 327)이 형성되어 있고, 마찬가지로 제2 BT 구리 클래드 적층체(330)도 BT 수지(333)를 사이에 두고 양쪽에 구리층(335, 337)이 형성되어 있다. 상기 BT 구리 클래드 적층체(320, 330)들은 중앙 부분에 칩 실장부에 해당하는 크기만큼 구멍이 예컨대, 펀칭 공정(punching)에 의해 형성되어 있어서, 회로 기판(300) 면에 오목부(90)를 형성한다.
다음으로 본 발명에 따른 회로 기판의 구조에 대해 설명한다.
도 5는 본 발명의 한 구현예에 따른 회로 기판의 제1 면(윗면)을 나타내는 평면도이고, 도 6은 회로 기판의 제2 면(밑면)을 나타내는 평면도이다. 도 5와 도 6에 나타낸 회로 기판은 멀티 칩 패키지의 대량 생산에 적합한 연배열 상태의 회로 기판이다.
연배열 상태의 회로 기판(10)은 관통 슬롯(12)에 의해 단품 회로 기판으로 분리된다. 회로 기판(10)에는 전기 전도성 배선 패턴이 형성되어 있는데 도면을 간단히 하기 위해 배선 패턴의 자세한 구조는 생략한다. 배선 패턴은 실장되는 반도체 칩에 따라 다양하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 배선 패턴이 회로 기판(10)의 표면에 형성되어 있고, 회로 기판(10)의 내부에도 형성될 수 있다는 사실을 쉽게 이해할 것이다.
회로 기판(10)의 제1 면(10a, 예컨대, 도 2의 윗면)은 패키지 영역(13)과 주변 영역(11)을 포함한다. 패키지 영역(13)은 반도체 칩이 부착되는 칩 실장부(14)와, 반도체 칩과 예컨대, 본딩 와이어에 의해 전기적으로 연결되는 본딩부(15)를 포함한다. 한편, 주변 영역(11)은 게이트 홀(16)과 런너부(17; runner area)를 포함한다. 게이트 홀(16)은 패키지 영역(13)과 주변 영역(11)의 경계 위치에 형성되어 있으며 기판을 완전히 관통하여 제1 면(10a)에서 제2 면(10b)에 이르는 하나의 관통 구멍으로 형성된다. 런너부(17)는 게이트 홀(16)에서 시작하여 주변 영역(11)을 지나 회로 기판(10)의 외부 경계에까지 형성되어 있으며, 패키지 몸체를 형성하기 위한 용융 상태의 성형 수지가 주입되는 통로를 이룬다.
한편, 도 6에 나타낸 것처럼, 회로 기판(10)의 제2 면(10b, 예컨대, 도 2의 밑면)은 패키지 영역(13b)과 주변 영역(11b)을 포함한다. 패키지 영역(13b)은 반도체 칩이 부착되는 칩 실장부(14b)와, 반도체 칩과 예컨대, 본딩 와이어에 의해 전기적으로 연결되는 본딩부(15b)를 포함한다. 기판 제2 면(10b)의 주변 영역(11b)에는, 제1 면(10a)의 칩 실장부(14)에 부착된 반도체 칩과 제2 면의 칩 실장부(14b)에 부착된 반도체 칩을 외부와 전기적으로 연결하는 외부 접속 패턴(18)이 형성되어 있다. 외부 접속 패턴(18)은 예컨대, 솔더 볼 랜드(solder ball land)이다. 또한, 기판 제2 면(10b)에는 제1 면(10a)에 형성된 게이트 홀(16)과 대응되는 위치에 하나의 관통 구멍으로 이루어진 게이트 홀(16)이 형성되어 있다.
게이트 홀(16)은 회로 기판(10)을 관통하도록 형성되어 있기 때문에, 기판 제1 면(10a)에 형성된 런너부(17)를 통해 흘러 들어온 용융 상태의 성형 수지가 게이트 홀(16)을 통해 회로 기판(10)의 제1 면(10a) 뿐만 아니라 제2 면(10b)에도 주입된다.
도 7a는 본 발명에 따른 멀티 칩 패키지의 제조에 사용될 수 있는 금형의 구조를 나타내는 단면도이고, 도 7b는 도 7a의 부분 확대 단면도이다.
도 7a를 참조하면, 금형(200)은 상부 금형(210)과 하부 금형(220)을 포함한다. 상하부 금형(210, 220) 사이에는, 상하부 칩이 실장되어 있고 와이어 본딩된 회로 기판(10)이 놓인다. 상부 금형(210)과 하부 금형(220)은 각각 오목 공간부(230a, 230b)를 포함한다. 회로 기판(10)을 사이에 두고 상하부 금형(210, 220)이 닫히면 회로 기판(10)에 부착된 상하부 반도체 칩(20, 30)은 상기 오목 공간부(230a, 230b)에 의해 형성되는 캐비티(230; cavity)에 갇히게 된다. 캐비티(230)는 패키지 몸체(도 2의 50, 52)를 형성하기 위한 공간이다.
하부 금형(220)에는 포트(224; port)가 형성되어 있는데, 이 포트(224)에는 패키지 몸체를 형성하기 위해 고체 상태의 성형 수지 펠렛(250; pellet)이 놓여있다. 상부 금형(210)에는 관통공(214)이 형성되어 있고, 이 관통공(214)을 통하여 트랜스퍼 램(260; transfer ram)이 지나간다. 상부 금형(210)의 관통공(214)은 하부 금형(220)의 포트(224) 위에 위치한다. 런너(270)는 포트(224)와 캐비티(230) 사이에 형성되어 있다.
하부 금형(220)의 오목 공간부(230b)에 하부 반도체 칩(30)이 놓이도록 회로 기판(10)을 금형(200)에 실장한 다음, 포트(224)에 펠렛(250)을 놓고, 상부 금형(210)과 하부 금형(220)이 마주 닿도록 한다. 그 다음, 트랜스퍼 램(260)을 하강시켜 펠렛(250)을 압착한다. 이때, 금형(200)과 펠렛(250)을 가열함으로써, 용융 수지(250a)가 런너(270)를 따라 캐비티(230)에 주입되도록 한다.
앞에서 설명한 것처럼, 본 발명에 따른 회로 기판(10)에는 이 회로 기판을 완전히 관통하는 게이트 홀(16)이 형성되어 있다. 따라서, 포트(224)로부터 런너(270)를 따라 흘러 들어온 용융 수지(250a)는 게이트 홀(16)을 통해 상부 금형의 오목 공간부(230a)와 하부 금형의 오목 공간부(230b)에 동시에 주입된다 (도 7b의 화살표 'A' 및 'B' 참조). 따라서, 멀티 칩 패키지의 패키지 몸체는 한번의 성형 수지 주입에 의해 회로 기판(10)의 상하 양면에 동시에 형성된다. 상하부 금형의 오목 공간부(230a, 230b)는 회로 기판(10)을 기준으로 그 모양이 대칭인 것이 바람직하다.
한편, 도 7b에 도시한 것처럼, 게이트 홀(16) 영역에는 상부 금형(210)의 상부 게이트 편(215; gate piece)과 하부 금형(220)의 하부 게이트 편(225)에 의해 게이트 넥(240; gate neck)이 형성된다. 이 게이트 넥(240)은 용융 수지(250a)가 통과하는 좁은 통로를 구성하여, 성형 완료 후 런너부(270)의 성형 수지를 쉽게 제거할 수 있게 함과 동시에, 게이트 넥(240)을 지난 위치에서 성형 수지와 회로 기판의 접착력이 저하되지 않도록 한다.
용융 수지(250a)가 캐비티(230)를 완전히 채우고 나면, 용융 수지(250a)를 냉각 경화시키고, 상하부 금형(210, 220)을 분리한다. 성형 공정이 진행된 연배열 상태의 회로 기판(10)을 관통 슬롯(12)을 따라 분리하면 단품 멀티 칩 패키지를 얻을 수 있다.
한편, 도 7a에는 2개의 캐비티가 금형에 형성된 것을 나타내었지만, 포트(224)를 중심으로 복수의 런너(270)를 방사형으로 배치하는 것도 가능하다. 런너(270)의 개수와 배치 및 길이는 주입되는 용융 수지(250a)의 압력과 점도 및 형성하고자 하는 패키지 몸체의 크기 등에 의해 결정된다.
본 발명에 따른 회로 기판(10, 300)에서 게이트 홀(16)은 다양한 모양으로 구현될 수 있다. 예를 들어서, 도 8a에 나타낸 것처럼, 회로 기판을 눕힌 상태로 위에서 보았을 때, 사각형 모양의 게이트 홀(16a)을 구성할 수도 있고, 도 8b에 나타낸 것처럼, 사다리꼴 모양의 게이트 홀(16b)을 구성할 수 있다. 또한, 도 8c에서 보는 바와 같이, 게이트 홀(16c)이 회로 기판의 패키지 영역(13)과 주변 영역(11)에 걸치도록 사각형 모양의 확장 게이트 홀(16c; extended gate hole)을 구성하는 것도 가능하다.
게이트(280) 위치에서 성형체와 회로 기판의 접착력에 손상을 주지 않고 런너부의 성형체를 쉽게 제거하기 위해, 사다리꼴 모양의 게이트 홀(16b)을 구성한 경우에는 게이트의 폭이 짧고 게이트의 단면적이 작기 때문에, 별도의 게이트 넥을 형성하지 않아도 된다.
사각형 모양의 게이트 홀(16a, 16c)의 경우, 게이트의 폭이 크고 게이트(280)의 단면적이 넓기 때문에, 용융 수지(250a)의 흐름을 용이하게 할 수 있다. 이 실시예에서는 도 9a에 나타낸 것처럼, 게이트 홀(16a, 16c) 내에 게이트 넥(240)을 형성하여 성형 완료 후 런너부의 성형체를 쉽게 제거할 수 있도록 함과 동시에 게이트 위치에서 성형체와 회로 기판(10)의 접착력에 손상을 주지 않도록 한다. 사각형 연장 게이트 홀(16c)은 게이트 넥(240)을 통과한 용융 수지(250a)가 캐비티(230)로 흘러들어가는 흐름을 향상시킬 수 있다.
도 9b는 도 9a의 부분 확대도로서, 본 발명의 일구현예에 따른 게이트(280)의 치수를 보여준다. 게이트(280)의 길이는 2㎜이다.
상부 게이트 편(215)은 게이트(280)의 윗공간을 형성하며 런너(270)와 연결되는 제1 빗면(215a)과 이 제1 빗면(215a)과 함께 게이트(280)의 윗공간을 형성하고 캐비티(230)와 연결되는 제2 빗면(215b)을 포함한다. 하부 게이트 편(225)은 게이트(280)의 아랫공간을 형성하며 런너(270)와 연결되어 있는 제3 빗면(225a)과 캐비티(230)와 연결되어 있는 제4 빗면(225b)을 포함한다. 게이트 넥(240)은 길이가 0.5㎜이고 높이가 0.16㎜이며, 게이트 넥(240)에서 캐비티(230) 입구까지 제1 빗면(215b) 및 제4 빗면(225b)의 직선 길이는 0.6㎜이다. 캐비티(230) 입구의 크기는 0.85㎜이고, 수평면에 대해 제2 빗면(215b)과 제2 빗면(225b)의 경사각은 30˚인 반면, 제1 빗면(215a)의 수평면에 대한 경사각은 50˚이고, 제3 빗면(225a)의 경사각은 8˚이다.
본 발명에 따르면, 일반적인 플라스틱 패키지 조립 공정에서 널리 사용되고 있는 와이어 본딩 기술과 주입 성형 기술을 그대로 활용하면서도 패키지 몸체가 회로 기판의 양면에 형성된 멀티 칩 패키지를 구현할 수 있다.
또한, 본 발명에 따르면, 한번의 공정으로 회로 기판의 상하 양면에 패키지 몸체를 동시에 형성할 수 있기 때문에, 멀티 칩 패키지의 생산성이 향상된다.
또한, 패키지 양면에 반도체 칩을 실장하면서도 패키지의 전체 높이가 낮은 박형의 멀티 칩 패키지를 구현하는 것이 가능하다.
또한, 멀티 칩 패키지를 구현하기 위해 루핑 기술과 같은 특별한 기술적 고려를 하지 않고서도 손쉽게 멀티 칩 패키지를 대량으로 생산할 수 있다.
또한, 사용되는 반도체 칩의 크기나 전기적 성능 등과 무관하게 다양한 반도체 칩을 실장하여 멀티 칩 패키지를 구현할 수 있다.
이상, 도면을 참조로 본 발명의 실시예에 대해 도면을 참조로 설명하였지만, 이것은 예시적인 것에 지나지 않고 발명의 범위를 한정하기 위한 것은 아니다. 따라서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 본질과 사상을 벗어나지 않고서도, 앞에서 도면을 참조로 상세한 설명을 통해 기술한 실시예를 얼마든지 변형하고 수정할 수 있다는 사실을 쉽게 이해할 수 있을 것이다.

Claims (18)

  1. 회로 배선이 각각 형성되어 있는 제1 면과 제2 면을 포함하는 회로 기판으로서,
    상기 제1 면과 제2 면은 서로 마주보는 표면이고,
    상기 제1 면은 패키지 영역과 주변부를 포함하고, 상기 패키지 영역은 제1 반도체 칩이 부착되는 칩 실장부와 상기 제1 반도체 칩과 전기적으로 연결되는 본딩부를 포함하고, 상기 주변부는 성형 수지가 지나가는 런너부(runner area)를 포함하며, 상기 주변부에는 상기 런너부와 연결되어 있는 게이트 홀이 형성되어 있고,
    상기 제2 면은 패키지 영역과 주변부를 포함하고, 상기 패키지 영역은 제2 반도체 칩이 부착되는 칩 실장부와 상기 제2 반도체 칩과 전기적으로 연결되는 본딩부를 포함하고, 상기 주변부는 상기 제1 반도체 칩과 제2 반도체 칩을 외부와 전기적으로 연결하는 외부 접속 패턴을 포함하며, 상기 제1 면에 형성된 게이트 홀과 대응되는 위치에 게이트 홀이 형성되어 있고,
    상기 제1 면과 제2 면에 형성된 게이트 홀은 상기 회로 기판을 관통하여 상기 제1 면에서 제2 면까지 하나의 관통 구멍으로 형성되어 있는 것을 특징으로 하는 양면 실장형 회로 기판.
  2. 제1 항에 있어서, 상기 제1 면과 제2 면의 칩 실장부 중 최소한 하나는 그 표면으로부터 기판쪽으로 움푹 들어간 오목부 형태로 형성되어 있는 것을 특징으로 하는 양면 실장형 회로 기판.
  3. 제1 항 또는 제2 항에 있어서, 상기 게이트 홀은 상기 주변부를 지나 상기 패키지 영역까지 연장된 게이트 홀인 것을 특징으로 하는 양면 실장형 회로 기판.
  4. 제1 항 또는 제3 항에 있어서, 상기 게이트 홀은 평면에서 본 모양이 직사각형인 것을 특징으로 하는 양면 실장형 회로 기판.
  5. 삭제
  6. 제1 항 또는 제2 항에 있어서, 상기 게이트 홀은 평면에서 본 모양이 사다리꼴이며, 이 사다리꼴은 상기 런너부와 연결된 변의 길이가 더 긴 것을 특징으로 하는 양면 실장형 회로 기판.
  7. 제1 항 또는 제2항 에 있어서, 상기 본딩부는 반도체 칩과 본딩 와이어에 의해 연결되는 것을 특징으로 하는 양면 실장형 회로 기판.
  8. 제1 항 또는 제2 항에 있어서, 상기 외부 접속 패턴은 솔더 볼 랜드인 것을 특징으로 하는 양면 실장형 회로 기판.
  9. 제1 항 또는 제2 항에 있어서, 상기 본딩부는 상기 회로 배선 중 적어도 하나와 전기적으로 연결되어 있는 것을 특징으로 하는 양면 실장형 회로 기판.
  10. 서로 마주보는 제1 면과 제2 면을 갖는 회로 기판과, 상기 회로 기판의 제1 면과 제2 면에 각각 실장되며 전극 패드를 갖는 복수의 반도체 칩과, 상기 반도체 칩의 전극 패드와 상기 회로 기판을 전기적으로 연결하는 제1 전기적 접속 수단과, 상기 반도체 칩과 상기 제1 전기적 접속 수단을 밀봉하는 패키지 몸체와, 상기 반도체 칩을 상기 회로 기판을 통해 외부와 전기적으로 연결하는 제2 전기적 접속 수단을 포함하는 멀티 칩 패키지로서,
    상기 회로 기판의 제1 면은 패키지 영역과 주변부를 포함하고, 상기 패키지 영역은 제1 반도체 칩이 부착되는 칩 실장부와 상기 제1 반도체 칩과 전기적으로 연결되는 본딩부를 포함하고, 상기 주변부는 성형 수지가 지나가는 런너부(runner area)를 포함하며, 상기 주변부에는 상기 런너부와 연결되어 있는 게이트 홀이 형성되어 있고,
    상기 회로 기판의 제2 면은 패키지 영역과 주변부를 포함하고, 상기 패키지 영역은 제2 반도체 칩이 부착되는 칩 실장부와 상기 제2 반도체 칩과 전기적으로 연결되는 본딩부를 포함하고, 상기 주변부는 상기 제1 반도체 칩과 제2 반도체 칩을 외부와 전기적으로 연결하는 상기 제 2전기적 접속 수단이 형성되는 외부 접속 패턴을 포함하며, 상기 제1 면에 형성된 게이트 홀과 대응되는 위치에 게이트 홀이 형성되어 있고,
    상기 제1 면과 제2 면에 형성된 게이트 홀은 상기 회로 기판을 관통하여 상기 제1 면에서 제2 면까지 하나의 관통 구멍으로 형성되어 있는 것을 특징으로 하는 멀티 칩 패키지.
  11. 제10 항에 있어서, 상기 회로 기판의 제1 면과 제2 면의 칩 실장부 중 최소한 하나는 그 표면으로부터 기판쪽으로 움푹 들어간 오목부 형태로 형성되어 있는 것을 특징으로 하는 멀티 칩 패키지.
  12. 제10 항 또는 제11 항에 있어서, 상기 게이트 홀은 상기 주변부를 지나 상기 패키지 영역까지 연장된 게이트 홀인 것을 특징으로 하는 멀티 칩 패키지.
  13. 제10 항 또는 제12 항에 있어서, 상기 게이트 홀은 평면에서 본 모양이 직사각형인 것을 특징으로 하는 멀티 칩 패키지.
  14. 제13 항에 있어서, 상기 패키지 몸체는 상부 금형과 하부 금형에 결합되어 상기 게이트 홀들을 관통하는 관통구멍 내에 위치하여 게이트 넥을 형성하는 게이트 편을 포함하는 금형에 의해 제조되는 것을 특징으로 하는 멀티 칩 패키지.
  15. 제10 항 또는 제11 항에 있어서, 상기 게이트 홀은 평면에서 본 모양이 사다리꼴이며, 이 사다리꼴은 상기 런너부와 연결된 변의 길이가 더 긴 것을 특징으로 하는 멀티 칩 패키지.
  16. 제10 항 또는 제11 항에 있어서, 상기 제1 전기적 접속 수단은 금속 와이어인 것을 특징으로 하는 멀티 칩 패키지.
  17. 제10 항 또는 제11 항에 있어서, 상기 제2 전기적 접속 수단은 솔더 볼 접속부인 것을 특징으로 하는 멀티 칩 패키지.
  18. 제10 항 또는 제11 항에 있어서, 상기 패키지 몸체는 주입 성형 공정에 의해 상기 회로 기판의 제1 면과 제2 면에 동시에 형성되는 것을 특징으로 하는 멀티 칩 패키지.
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