JP2000340737A - 半導体パッケージとその実装体 - Google Patents

半導体パッケージとその実装体

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Kyoji Yamazaki
恭治 山崎
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Abstract

(57)【要約】 【課題】 集積回路パッケージを実装基板の表裏面に搭
載するための通常のパッケージと鏡面対称パッケージを
小形化できるＣＳＰ(Chip Size Pakage またはChip Sca
le Pakage)構造の半導体パッケージとその実装体を提供
すること。 【解決手段】（ａ）電極パッドを複数列に配列すること
で小形化したチップで通常パッケージを小形化し、
（ｂ）パッケージ内フレーム配線により電極パッドと電
極バンプ間の接続の仕方を変えることでチップを共通化
し、小形ミラーパッケージを形成する。（ｃ）フレーム
配線を相互に＋隣接する電極パッド間／フレーム配線間
を通過する位置に形成することで共通化チップを更に小
形化し、電極パッドを更に多列化できる。（ｄ）得られ
たＣＳＰを実装基板の表裏に搭載することで実装密度を
２倍以上に向上できる。また（ｅ）チップ内の接続配線
層にスイッチまたはヒユーズを配設し、パッケージ製造
後、ミラー信号を受けてチップ内部回路と電極パッド間
の接続の仕方を選択切替えができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体パッケージ
とその実装体に関し、特に集積回路チップを実装基板の
表裏面に搭載するための通常パッケ一ジと鏡面対称パッ
ケ一ジを小形化できるＣＳＰ( Chip Size Pakageまたは
Chip Scale Pakage ）構造の半導体パッケージとその実
装体に関する。
【０００２】
【従来の技術】実装密度を飛躍的に向上できるＣＳＰ構
造の半導体パッケージは、例えば特開平９−１０７０４
８公報に開示されている。上記公報の図３１に対応する
ＣＳＰの斜視図を図１２に示す。図１２において９はＣ
ＳＰであり、９は電極パッド３がパッケージ内の接続配
線であるフレーム配線２を介して電極バンプ１に接続さ
れ、ＣＳＰ９の外部接続用電極である電極バンプ１を溶
融することで図示しない実装基板に搭載される。しか
し、ＣＳＰ９は、電極パッド３などを集積回路チップ８
上の任意の位置に形成できるという特徴を有しているに
も拘わらず、電極バンプ１下層の集積回路素子に加えら
れる電極バンプ１の形成時やＣＳＰ９の実装時のストレ
スを軽減する必要があるため、電極バンプ１や接続配線
や電極パッド３の配置位置の設計には種々の制約がある
という問題点があった。
【０００３】ＣＳＰを実装基板の表裏両面に搭載するた
めには、実装基板の上面側の表面に搭載する通常パッケ
一ジ（以後表面用、反転ミラー用、非ミラー用などとも
記す）と、実装基板の下面側の裏面に搭載する裏面用パ
ッケ一ジ（以後ミラー用とも記す）とからなる１対のＣ
ＳＰ（以後ＣＳＰミラー対と記す）を必要とする。例え
ば図１３の平面図を参照して、ＣＳＰミラー対はＣＳＰ
９１とＣＳＰ９２からなり、何れか一方のＣＳＰが表面
用ＣＳＰとして、他方が裏面用ＣＳＰとしてモジュール
基板に搭載される。ＣＳＰミラー対の特徴は、ＣＳＰの
主面に配設される複数の電極バンプの配置位置の各々が
表面用ＣＳＰと裏面用ＣＳＰとでは互いに鏡面対称位置
に配置されることである。例えば図１３のＣＳＰミラー
対を主面上から見ると、電極バンプ１Ａ〜１Ｅ配列と１
Ｎ〜１Ｓ配列の関係はＣＳＰ９１とＣＰＳ９２とでは互
いに鏡面対称の位置に配置されており、このＣＳＰミラ
ー対を用いて、モジュール基板など各種の実装基板に対
して表裏両面に搭載することができる。表裏ー対として
表裏両面に搭載する限り表面用ＣＳＰと裏面用ＣＳＰと
は互換性がある。
【０００４】従来のＣＳＰミラー対としては、図１４の
平面図に示すような１列の電極パッドと２列の電極バン
プをもつＣＳＰミラー対１００が多用されている。これ
は上述の電極バンプなどの配置位置の制約が比較的緩
く、パッケ一ジ内部の配線接続が容易化できるためであ
る。図１４において、表面用パッケ一ジ１０１と裏面用
パッケ一ジ１０２の各主面の下層に表面用チップ１０３
と裏面用チップ１０４が形成されており、複数の電極パ
ッド３Ａ〜３Ｓを各チップ主面の中央部に１列に配列す
るＣＳＰ構造である。すなわち、各電極パッド３Ａ〜３
Ｅと３Ｎ〜３Ｓがパッケ一ジ内部のフレーム配線２Ａ〜
２Ｅと２Ｎ〜２Ｓを介して図中の左右に振り分けられ
て、ＣＳＰの外部接続用電極である電極バンプ１Ａ〜１
Ｅと１Ｎ〜１Ｓの左右２列に振り分けて接続されるため
配線接続が容易化できる。なお図１４においてチップ１
０３、１０４や各電極パッド１、各フレーム配線２など
はパッケ一ジ１０１、１０２の主面からは見えないが、
鎖線や実線で表示してあり、後述の各図においても同様
である。
【０００５】ＬＳＩ高集積・高密度化やメモリとロジッ
ク混載回路の高機能化によるＣＳＰの大容量・多ピン化
が進行するとともに、上述の電極パッドをチップ主面の
中央部に１列に配置するＣＳＰ構造では、ＣＳＰから外
れて大形化してしまい、実装面積が増大化してしまうと
いう問題点があった。特に近年のチップ内部回路の微細
化が急速で、それに対して実装面積の小形化が遅れをと
っていた。
【０００６】
【発明が解決しようとする課題】この発明は上述のよう
な課題を解決するためになされたもので、第１の目的は
実装基板の表裏両面に搭載するための小形化ＣＳＰを提
供することである。
【０００７】この発明の第２の目的は、電極パッドやチ
ップ内部の集積回路の配置位置が同一のチップを用いて
実装基板の表裏両面に搭載するためのミラーＣＳＰを提
供することである。
【０００８】この発明の第３の目的は、集積回路の配置
位置が同一のチップを用いて実装基板の表裏両面に搭載
するためのミラーＣＳＰを提供することである。
【０００９】この発明の第４の目的は、小形化ＣＳＰミ
ラー対が実装基板の表裏両面に搭載された小面積で高密
度化された実装体を提供することである。
【００１０】
【課題を解決するための手段】この発明の請求項１によ
る半導体パッケージは、チップの内部に複数列複数段に
形成されて各々が信号を送受信する集積回路と、上記集
積回路に接続して上記チップ主面に複数列複数段に形成
された電極パッドと、上記電極パッドに接続して上記集
積回路の外部電極となる複数列複数段に形成された電極
バンプとを含む半導体パッケージであって、上記半導体
パッケージ主面上の上記電極バンプをフリップさせる前
の第１状態と、上記第１状態の上記パッケージ主面を裏
返して上記電極バンプをフリップさせた第２状態とにお
いて、上記チップ内部でＪ列Ｋ段目の上記集積回路は相
互にＪ列Ｋ段目の同一位置に配置されるように、上記チ
ップ主面でＪ列Ｋ段目の上記電極パッドは相互にＪ列Ｋ
段目の同一位置に配置されるように、かつ上記半導体パ
ッケージ主面でＪ列Ｋ段目の上記電極バンプは相互にＪ
列Ｋ段目との鏡面対称位置に配置されるように、上記第
１状態の半導体パッケージは上記電極パッドと上記電極
バンプを接続可能とするための第１の接続配線手段を備
えるとともに、上記第２状態の半導体パッケージは上記
電極パッドと上記電極バンプを接続可能とするための第
２の接続配線手段を備えることを特徴とするものであ
る。
【００１１】この発明の請求項２による半導体パッケー
ジは、チップの内部に複数列複数段に形成されて各々が
信号を送受信する集積回路と、上記集積回路に接続して
上記チップ主面に複数列複数段に形成された電極パッド
と、上記電極パッドに接続して上記集積回路の外部電極
となる複数列複数段に形成された電極バンプとを含む半
導体パッケージであって、上記電極バンプを介在して上
記電極パッドを実装基板の第１面側に接続するための上
記第１の接続配線手段を有する上記第１状態の半導体パ
ッケージと、上記電極バンプを介在して上記電極パッド
を上記実装基板の第２面側に接続するための上記第２の
接続配線手段を有する上記第２状態の半導体パッケージ
とは、互いに、上記チップ内部でＪ列Ｋ段目の上記集積
回路は相互にＪ列Ｋ段目の同一位置に配置され、上記チ
ップ主面でＪ列Ｋ段目の上記電極パッドは相互にＪ列Ｋ
段目の同一位置に配置され、かつ上記半導体パッケージ
主面でＪ列Ｋ段目の上記電極バンプは相互にＪ列Ｋ段目
との鏡面対称位置に配置されることを特徴とするもので
ある。
【００１２】この発明の請求項３による半導体パッケー
ジは、上記Ｊ列Ｋ段目同志の上記電極パッドと上記電極
バンプとを夫々接続可能とするための上記第１の接続配
線手段または上記第２の接続配線手段は、上記チップ外
部の半導体パッケージ内部に配設されることを特徴とす
るものである。
【００１３】この発明の請求項４による半導体パッケー
ジは、上記Ｊ列Ｋ段目同志の上記電極パッドと上記電極
バンプとを夫々接続可能とするための上記第１の接続配
線手段または上記第２の接続配線手段は、上記チップ外
部の半導体パッケージ内部に配設されるフレーム配線で
あることを特徴とするものである。
【００１４】この発明の請求項５による半導体パッケー
ジは、上記Ｊ列Ｋ段目同志の上記電極パッドと上記電極
バンプとを夫々接続可能とするためのフレーム配線は、
少なくとも１本の上記フレーム配線が相互に隣接する上
記電極パッド間または／および相互に隣接する上記フレ
ーム配線間を通過する位置に形成されることを特徴とす
るものである。
【００１５】この発明の請求項６による半導体パッケー
ジは、上記Ｊ列Ｋ段目同志の上記電極パッドと上記電極
バンプとを夫々接続可能とするためのフレーム配線は、
上記電極パッドと上記電極バンプ間の配線距離が相互に
ほぼ同一となるように形成することを特徴とするもので
ある。
【００１６】この発明の請求項７による半導体パッケー
ジは、チップの内部に複数列複数段に形成されて各々が
信号を送受信する集積回路と、上記集積回路に接続して
上記チップ主面に複数列複数段に形成された電極パッド
と、上記電極パッドに接続して上記集積回路の外部電極
となる複数列複数段に形成された電極バンプとを含む半
導体パッケージであって、上記半導体パッケージ主面上
の上記電極バンプをフリップさせる前の第１状態と、上
記第１状態の上記パッケージ主面を裏返して上記電極バ
ンプをフリップさせた第２状態とにおいて、上記チップ
内部でＪ列Ｋ段目の上記集積回路は相互にＪ列Ｋ段目の
同一位置に配置されるように、上記チップ主面でＪ列Ｋ
段目の上記電極パッドは相互にＪ列Ｋ段目との鏡面対称
位置に配置されるように、かつ上記半導体パッケージ主
面でＪ列Ｋ段目の上記電極バンプは相互にＪ列Ｋ段目と
の鏡面対称位置に配置されるように上記集積回路と上記
電極パッドを接続可能とするために、上記第１状態では
第３の接続配線手段を備えるとともに、上記第２状態で
は第４の接続配線手段を備えることを特徴とするもので
ある。
【００１７】この発明の請求項８による半導体パッケー
ジは、チップの内部に複数列複数段に形成されて各々が
信号を送受信する集積回路と、上記集積回路に接続して
上記チップ主面に複数列複数段に形成された電極パッド
と、上記電極パッドに接続して上記集積回路の外部電極
となる複数列複数段に形成された電極バンプとを含む半
導体パッケージであって、上記電極バンプを介在して上
記集積回路を実装基板の第１面側に接続するための上記
第３の接続配線手段を有する上記第１状態の半導体パッ
ケージと、上記電極バンプを介在して上記集積回路を上
記実装基板の第２面側に接続するための上記第４の接続
配線手段を有する上記第２状態の半導体パッケージと
は、互いに、上記チップ内部でＪ列Ｋ段目の上記集積回
路は相互にＪ列Ｋ段目の同一位置に配置され、上記チッ
プ主面でＪ列Ｋ段目の上記電極パッドは相互にＪ列Ｋ段
目との鏡面対称位置に配置され、かつ上記半導体パッケ
ージ主面でＪ列Ｋ段目の上記電極バンプは相互にＪ列Ｋ
段目との鏡面対称位置に配置されることを特徴とするも
のである。
【００１８】この発明の請求項９による半導体パッケー
ジは、上記Ｊ列Ｋ段目同志の上記集積回路と上記電極パ
ッドとを夫々接続可能とするための上記第３の接続配線
手段または上記第４の接続配線手段は、上記チップ内部
に配設されることを特徴とするものである。
【００１９】この発明の請求項１０による半導体パッケ
ージは、上記Ｊ列Ｋ段目同志の上記集積回路と上記電極
パッドとを夫々接続可能とするための上記第３の接続配
線手段または上記第４の接続配線手段は、上記チップ内
部に配設される接続配線層であることを特徴とするもの
である。
【００２０】この発明の請求項１１による半導体パッケ
ージは、上記Ｊ列Ｋ段目同志の上記集積回路と上記電極
パッドとを夫々接続可能とするための上記チップ内部に
配設される上記接続配線層は、上記チップ内部の多層配
線層のうちの最上層に形成されることを特徴とするもの
である。
【００２１】この発明の請求項１２による半導体パッケ
ージは、上記Ｊ列Ｋ段目同志の上記集積回路と上記電極
パッドとを夫々接続可能とするための上記チップ内部に
配設される上記接続配線層は、少なくとも１本の上記接
続配線層が相互に隣接する上記集積回路間または／およ
び相互に隣接する上記接続配線層間を通過する位置に形
成されることを特徴とするものである。
【００２２】この発明の請求項１３による半導体パッケ
ージは、上記Ｊ列Ｋ段目同志の上記集積回路と上記電極
パッドとを夫々接続可能とするための上記チップ内部に
配設される上記接続配線層は、上記集積回路と上記電極
パッド間の配線距離を相互にほぼ同一となるように形成
することを特徴とするものである。
【００２３】この発明の請求項１４による半導体パッケ
ージは、上記Ｊ列Ｋ段目同志の上記集積回路と上記電極
パッドとを夫々接続可能とするための上記第３の接続配
線手段または上記第４の接続配線手段は、上記チップ内
部に配設されて上記集積回路と上記電極パッド間の接続
の仕方を切替え可能とするためのスイッチまたはヒュー
ズを含むことを特徴とするものである。
【００２４】この発明の請求項１５による半導体パッケ
ージは、上記スイッチまたは上記ヒューズは、上記チッ
プ内部に配設される上記接続配線層に形成されて、上記
集積回路と上記電極パッドとの間の接続の仕方を切替え
るためのミラー信号と反転ミラー信号を発生可能なミラ
ー信号発生回路によって制御されることを特徴とするも
のである。
【００２５】この発明の請求項１６による半導体パッケ
ージは、上記複数列複数段に形成される列数は、上記集
積回路、上記電極パッドおよび上記電極バンプの各々が
段数以下であることを特徴とするものである。
【００２６】この発明の請求項１７による半導体パッケ
ージは、上記複数列複数段に形成される列数は、上記集
積回路、上記電極パッド、および上記電極バンプの各々
が同数であることを特徴とするものである。
【００２７】この発明の請求項１８による半導体パッケ
ージは、上記複数列複数段に形成される配置パターン
は、上記集積回路、上記電極パッドおよび上記電極バン
プの各々が直線状、格子状、ジグザグ状または千鳥状に
配置されることを特徴とするものである。
【００２８】この発明の請求項１９による半導体パッケ
ージは、上記複数列複数段に配列する上記内部回路と上
記電極パッドと上記電極バンプの夫々の列数を少なくと
も２列を備え、上記チップとほぼ同じ面積サイズをもつ
樹脂モールドで被覆されることを特徴とするものであ
る。
【００２９】この発明の請求項２０による半導体パッケ
ージは、チップの内部に複数列複数段に形成されて各々
が信号を送受信する集積回路と、上記集積回路に接続し
て上記チップ主面に複数列複数段に形成された電極パッ
ドと、上記電極パッドに接続して上記集積回路の外部電
極となる複数列複数段に形成された電極バンプとを含む
半導体パッケージであって、上記半導体パッケージ主面
上の上記電極バンプをフリップさせる前の第１状態と、
上記第１状態の上記パッケージ主面を裏返して上記電極
バンプをフリップさせた第２状態とにおいて、上記チッ
プ内部でＪ列Ｋ段目の上記集積回路は相互にＪ列Ｋ段目
の同一位置に配置されるように、かつ上記半導体パッケ
ージ主面でＪ列Ｋ段目の上記電極バンプは相互にＪ列Ｋ
段目との鏡面対称位置に配置されるように、上記第１状
態と上記第２状態とでは上記集積回路と上記電極バンプ
と間の接続の仕方が異なる接続配線手段を備えることを
特徴するものである。
【００３０】この発明の請求項２１による半導体パッケ
ージの実装体は、チップの内部に複数列複数段に形成さ
れて各々が信号を送受信する集積回路と、上記集積回路
に接続して上記チップ主面に複数列複数段に形成された
電極パッドと、上記電極パッドに接続して上記集積回路
の外部電極となる複数列複数段に形成された電極バンプ
とを含む半導体パッケージを用意して、上記チップ内部
でＪ列Ｋ段目の上記集積回路は相互にＪ列Ｋ段目の同一
位置に配置されるように、かつ上記半導体パッケージ主
面でＪ列Ｋ段目の上記電極バンプは相互にＪ列Ｋ段目と
の鏡面対称位置に配置されるように、上記第１状態と上
記第２状態とでは上記集積回路と上記電極バンプと間の
接続の仕方が異なる接続配線手段を備える１対の半導体
パッケージの各々の上記電極バンプを介在して実装基板
の第１面側と第２面側とに接続されてなるものである。
【００３１】
【発明の実施の形態】線手段を備える１対の半導体パッ
ケージの各々の上記電極バンプを介在して実装基板の第
１面側と第２面側とに接続されてなるものである。
【００３２】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。なお図面は何れも接続と
構成を概略的に表す模式図であり、また図中同一の符号
はそれぞれ同一または相当部分を示す。
【００３３】実施の形態１．図１はこの発明の実施の形
態１による半導体パッケージ対の平面接続を表す模式図
であり、図６は図１の半導体パッケージ対を用いた実装
体の断面接続を表す模式図である。また図２、図３およ
び図４は図１に示される半導体パッケージ対の変形例を
表す平面図である。
【００３４】はじめに図６を参照して、表面用ＣＳＰ１
１と裏面用ＣＳＰ１２からなるＣＳＰミラー対の実装体
２０の接続構成を説明する。図６において各々のＣＳＰ
は、主面から突出するように２列に配設された例えばＰ
ｂ−Ｓｎからなる半田ボール状の電極バンプ１（１Ａ〜
１Ｅ列と１Ｎ〜１Ｓ列からなる）以外の全面を例えばエ
ポキシ系樹脂で薄皮状にモールドされている。一方の表
面用ＣＳＰ１１は電極バンプ１が配設されたＣＳＰ主面
を下向きにして、また他方の裏面用ＣＳＰ１２は電極バ
ンプ１が配設されたＣＳＰ主面を上向きにして、各々Ｃ
ＳＰが例えばポリイミド系樹脂からなるメモリモジュー
ル用の実装基板２５を挟み込むように図中の上下から搭
載されている。実装基板２５は、基板表面（上面）に配
設された接続端子２７と基板裏面（下面）に配設された
接続端子２８が基板内配線２６に共通接続されるので、
上面の接続端子２７と下面の接続端子２８の位置が互い
に鏡面対称に配置されている。なお、図６においては実
装基板を上下から挟み込むように搭載する事例を述べた
が、これに限定されず左右、前後、表裏、その他各種の
挟み込み形態に適用できる。
【００３５】図６において、実装基板の表裏両面の接続
端子に対応して各々の電極バンプがミラー接続できるよ
うに、表面用ＣＳＰ１１と裏面用ＣＳＰ１２の２列配列
の電極バンプ１の１Ａ〜１Ｅ列同志が上下に対向し、ま
た１Ｎ〜１Ｓ列同志が上下に対向し合って、上下配列が
互いに入れ替わらないように対向させ、かつ２列配列の
電極パッド３（３Ａ〜３Ｅ列と３Ｎ〜３Ｓ列からなる）
を上下配列が互い入れ替わるように対向させるために
は、電極バンプ１と電極パッド３を接続する銅箔からな
るフレーム配線２は、例えばエポキシ系樹脂からなるパ
ッケージ基板の表面または内部に上下配線位置が異なる
ように対向される。すなわち、表面用ＣＳＰ１１のフレ
ーム配線２Ａ〜２Ｓ（添字符号が英アルファベット大文
字）と、図１において後述されるように裏面用ＣＳＰ１
２の電極パッド間を通過するフレーム配線２ｂ〜２ｅ、
２ｎ〜２ｒ（添字が英アルファベット小文字）と、は互
いに上下対向位置が異なるように形成される。
【００３６】各電極パッド３は、各チップ主面に露出す
るように形成された例えばアルミ配線層からなる接続配
線層４の開口部を介して集積回路からなる内部回路６と
接続されている。半導体メモリチップの例では、電源、
グランド、制御信号、アドレス信号、デ−タ信号および
チップ選択信号などの各信号の入出力用の電極パッドと
して割当てられる。図６の断面図において、２列配列の
電極パッド３を上下配列が互いに入れ替わるように構成
された表面用チップ１３と裏面用チップ１４は、実は、
後述の図１で明らかになるように、例えば全く同一の機
能または役割をもつ電極パッド３をチップ主面上から見
て同一列の同一位置に備えた２個の半導体メモリチップ
であってよい。また例えば同一の製造ロットで製造され
た全く同一の中間製品または完成製品である２個の半導
体メモリチップであってもよい。
【００３７】図６におけるＣＳＰ対を用いた実装体２０
は上述のように接続構成されているので、表面用チップ
１３と裏面用チップ１４を同時に動作させることが可能
になる。つまり実装面積を増加せずに実装密度を２倍に
向上することができる。
【００３８】次に図１を参照して、表面用ＣＳＰ１１Ａ
と裏面用ＣＳＰ１２ＡからなるＣＳＰミラー対１０Ａの
平面接続を説明する。図１は、２列、５段に形成された
電極バンプ１、フレーム配線２および電極パッド３から
なる各段の接続要素を平面図中でー直線状の位置に整列
配置するＣＳＰ構成を表している。まず各ＣＳＰ主面の
左右周辺部に形成される１０個の電極バンプは、５個づ
つ規則ピッチで２列状に１Ａ〜１Ｅ列と１Ｎ〜１Ｓ列が
各ＣＳＰ主面上で互いに対称配置になるように配列され
るとともに、また表面用ＣＳＰ１１Ａと裏面用ＣＳＰ１
２Ａとで互いに鏡面対称配置になるように配列される。
２列に配列すること以外は、電極バンプ間の列方向ピッ
チや配置位置など従来例の図１４と同様である。
【００３９】図１において、シリコンからなる表面用チ
ップ１３Ａと裏面用チップ１４Ａは、ＣＳＰ主面がモー
ルド層で覆われているため実際には見えないが、図中の
矩形状鎖線で囲まれた領域に形成される。表面用チップ
１３Ａと裏面用チップ１４Ａは図６で上述したように、
例えば全く同一に製造された２つの半導体メモリチップ
あってもよい。鎖線で囲まれたチップ領域の左右周辺部
の主面に露出するように形成される５個づつの電極パッ
ド３Ａ〜３Ｅ列と３Ｎ〜３Ｓ列は、各チップ主面上で互
いに対称配置となるように配列されるとともに、また表
面用ＣＳＰ１１Ａと裏面用ＣＳＰ１２Ａとで互いに同一
の位置同志となるように配置される。
【００４０】図１の１０個の電極パッド３Ａ〜３Ｅ列と
３Ｎ〜３Ｓ列を従来例の図１４と比較対照して説明す
る。図１でチップ領域右辺の電極パッド３Ａ〜３Ｅ列は
図１４の中央電極パッド３Ａ〜３Ｅ列を紙面中の右下へ
移動したものであり、また図１のチップ領域左辺の電極
パッド３Ｎ〜３Ｓ列は図１４の中央極パッド３Ｎ〜３Ｓ
列を紙面中の左上へ移動したものである。すなわち、図
１の電極パッド配列は、図１４のチップ主面中央部１列
に配列されていた電極パッド３Ａ〜３Ｅ列と電極パッド
３Ｎ〜３Ｓ列が夫々中央部から、右周辺部３Ａ〜３Ｅ列
と左周辺部３Ｎ〜３Ｓ列の左右２列に振り分けられたも
のである。１列を２列に振り分けたので、電極パッド間
の列方向ピッチや列方向間隙は従来例の図１４のそれの
２倍以上に拡大される。
【００４１】更にまた図１において、表面用ＣＳＰ１１
Ａの主面を図中の左右に裏返して電極バンプをフリップ
した時は、電極バンプ１Ａ〜１Ｅ列と電極バンプ１Ｎ〜
１Ｓ列は互いに配列を交換して図中の左右が入れ替わ
る。これに対して、電極パッド１Ａ〜１Ｅ列と電極パッ
ド１Ｎ〜１Ｓ配列は互いに配列を固定して変化せず図中
の左右が入れ替わらないように構成されることを特徴と
するものである。つまり電極バンプをフリップした時
は、電極バンプが元の配列の反転状態となるのに対し
て、電極パッドはフリップさせる前の元の配列と同一状
態を維持するように配置構成される。
【００４２】フレーム配線２は、図６で既述されたよう
にパッケージ内部に配設されて、電極バンプ１と電極パ
ッド３のそれぞれを接続している。図１を参照して、一
方の表面用ＣＳＰ１１Ａのフレーム配線２Ａ〜２Ｅとフ
レーム配線２Ｎ〜２Ｓとは図中の左右に素直に振り分け
て接続される。これに対して他方の裏面用ＣＳＰ１２Ａ
のフレーム配線２Ａ、２ｂ〜２ｅとフレーム配線２ｎ〜
２ｒ、２Ｓとは互いに図中の左右反対側に夫々振り分け
て接続される。しかも裏面用ＣＳＰ１２Ａの中のフレー
ム配線２ｂ〜２ｅとフレーム配線２ｎ〜２ｒとは、図中
の配線が互いに相手フレーム配線の線間を通るように、
また互いに相手電極パッドの電極間を通るように配設さ
れることを特徴とするものである。図１においては電極
パッドが２列に振り分け配列されたので、電極パッド間
の列方向ピッチや列方向間隙は従来例の図１４のそれの
２倍以上に拡大されている。従って、図１４のＣＳＰ中
央１列方式の電極パッド配列では電極パッド間ピッチが
狭くてフレーム配線を電極パッドの電極間に通すことは
困難であったが、ＣＳＰ周辺２列方式の電極パッド配列
では、ＣＳＰサイスが同じであれば、互いに相手列の電
極パッド間や相手列のフレーム配線の線間に１本以上の
フレーム配線を余裕をもって通るように構成することが
できる。
【００４３】上述の通り、図１における裏面用ＣＳＰ１
２Ａのフレーム配線２ｂ〜２ｅおよびフレーム配線２ｂ
〜２ｅのように、「互いに相手のフレーム配線の線間を
通るか、または／および互いに相手の電極パッドの電極
間を通るように配設される」特徴をもつフレーム配線に
は、「フレーム配線２の添字符号に英アルファベット小
文字を付与」してある。この特徴の定義を満たさないフ
レーム配線には、図１における裏面用ＣＳＰ１２Ａのフ
レーム配線２Ａ、２Ｓのように、「フレーム配線２の添
字符号に英アルファベット大文字を付与」してある。
【００４４】図１の２列電極パッド配列のチップ１４Ａ
を用いた裏面用ＣＳＰ１２Ａは、一見すると外観上から
は上述図１２のＣＳＰ斜視図と同様の電極バンプ配列の
ようにに見えるが、従来の１列電極パッド配列の図１４
とは顕著に異なっている。すなわち、半導体メモリチッ
プの例では、従来と同じメモリ容量で同じ面積サイズの
パッケージに対して、２倍以上の電極パッドと、２倍以
上の配線フレームを配設することが可能になる。従っ
て、実装面積を殆ど増加せずに、ＣＳＰミラー対のパッ
ケージをモジュール基板の表裏両面に搭載することによ
って実装密度を２倍以上に向上することが可能とされ
る。
【００４５】以下図２〜図４を参照して、ＣＳＰ対１０
Ａの変形例であるＣＳＰミラー対１０Ｂ〜ＣＳＰミラー
対１０Ｄの平面接続を説明する。ＣＳＰ対１０Ｂ〜ＣＳ
Ｐ対１０Ｄは、一方の表面用ＣＳＰまたは他方の裏面用
ＣＳＰの何れかが、上述の「互いに相手のフレーム配線
の線間を通るか、または／および互いに相手の電極パッ
ドの電極間を通るように配設される（フレーム配線２の
添字符号に英アルファベット小文字を付与されてい
る）」フレーム配線を含むことを特徴とするものであ
る。
【００４６】まず図２における表面用ＣＳＰ１１Ｂのフ
レーム配線２Ａ、２ｂ〜２ｅ、２ｎ〜２ｒ、２Ｓは、図
１における裏面用ＣＳＰ１２Ａのフレーム配線を殆どそ
のまま移し替えるとともに、裏面用ＣＳＰ１２Ｂのフレ
ーム配線２Ａ〜２Ｓは図１における表面用ＣＳＰ１１Ａ
のフレーム配線２Ａ、２ｂ〜２ｅ、２ｎ〜２ｒ、２Ｓを
そのまま移し替えてＣＳＰミラー対１０Ｂを構成したも
のである。このようにＣＳＰミラー対１０Ｂを、図１の
表面用ＣＳＰの接続と役割を裏面用ＣＳＰに移し替えて
構成しても、「互いに相手のフレーム配線の線間を通る
か、または／および互いに相手の電極パッドの電極間を
通るように配設される」フレーム配線を含むＣＳＰミラ
ー対」であるから、モジュール基板の表裏両面に搭載す
ることによって実装密度を図１と同様に向上することが
できる。
【００４７】図３を参照して、表面用ＣＳＰ１１Ｃと裏
面用ＣＳＰ１２ＣからなるＣＳＰミラー対１０Ｃは、鎖
線で囲まれたチップ領域の左右周辺部の主面に１０個の
「電極パッドがジグザグ状に２列に配置される」ことを
特徴とするものである。このジグザグ状２列の電極パッ
ド配列は、従来例の図１４の中央１列配置の１０個の電
極パッド３Ａ〜３Ｅ列と３Ｎ〜３Ｓ列を、単にチップ領
域の中央部から左右周辺部へ並行移動して得られる構成
である。図３の裏面用ＣＳＰ１２Ｃは、互いに相手のフ
レーム配線の線間を通るか、または／および互いに相手
の電極パッドの電極間を通るように配設されるフレーム
配線を備えている。電極パッドのジグザグ配置方式は、
フレーム配線の配線長が一方の表面用ＣＳＰ１１Ｃでは
上述図１の表面用ＣＳＰ１１Ａよりも長くなり、他方の
裏面用ＣＳＰ１２Ｃでは図１の裏面用ＣＳＰ１２Ａより
も短くなるので、その結果ＣＳＰミラー対上のフレーム
配線長のアンバランスが改善される特徴を有する。
【００４８】次に図４を参照して、ＣＳＰ対１０Ｄも電
極パッドがジグザグ配置方式のＣＳＰ対であり、表面用
ＣＳＰ１１Ｄのフレーム配線は、図３における裏面用Ｃ
ＳＰ１２Ｃのフレーム配線を殆どそのまま移し替えて、
互いに相手のフレーム配線の線間を通るか、または／お
よび互いに相手の電極パッドの電極間を通るように配設
されるフレーム配線を備えている。このようにＣＳＰミ
ラー対１０Ｄを、図３の裏面用ＣＳＰの接続と役割を表
面用ＣＳＰに移し替えて構成しても、電極パッドをジグ
ザグ状に２列に配置することによって、上述の図３と同
様に、ＣＳＰミラー対におけるフレーム配線長のアンバ
ランスが改善される特徴を有する。図３、図４の「電極
パッドをジグザグ配置するＣＳＰミラー対の構成方式」
は、上述図１、図２における「複数列の各段の電極バン
プ、フレーム配線および電極パッドからなる接続要素を
ー直線状に配置するＣＳＰミラー対の構成方式」より
も、ＣＳＰミラー対におけるフレーム配線の配線距離の
アンバランスが改善される特徴を有する。
【００４９】次に実施の形態１．のその他の変形例につ
いて説明する。 （ア）以上、実装基板を表裏から挟み込むように搭載す
るＣＳＰ対は、ＣＳＰ主面上の電極バンプ全数が表裏か
ら接続されるように述べたが、これに限定されず、形成
された電極バンプ数の一部づつが表裏接続される場合な
ど、必要に応じてその他各種の表裏搭載形式にも適用で
きる。 （イ）電極バンプをＣＳＰ主面に２列、５段を形成する
場合を述べたが、列数と段数はこれに限定されず、更に
多数の各電極を形成することができる。 （ウ）フレーム配線をエポキシ系パッケージ基板の表面
または内部に配設する場合を述べたが、これに限定され
ず、樹脂モールド内に配設されてもよい。
【００５０】以上のようにこの発明の実施の形態１によ
る半導体パッケージ対とその実装体は、 （１）実装基板を表裏から挟み込むように搭載する２列
配列の電極バンプをもつＣＳＰミラー対を、チップ主面
上に同一の機能または役割をもつ電極パッドを同一列の
同一位置に備えた２個のチップを用いて提供可能にする
ものである。以下特徴点を列挙すると、 （２）表面用ＣＳＰの主面を裏返して電極バンプをフリ
ップした時は、電極バンプの一方の１列と電極バンプの
他方の１列が互いに配列を交換して入れ替わる。これに
対して、電極パッドの一方の１列と電極パッドの他方の
１列は互いに配列を固定して変化せず入れ替わらないよ
うに構成される。 （３）表面用ＣＳＰまたは裏面用ＣＳＰの夫々のチップ
主面上では、電極パッドの一方の１列と他方の１列は、
互いに同一の位置同志とはならず、互いに対称配置に配
列される。 （４）上述（１）〜（３）のように、表面用ＣＳＰと裏
面用ＣＳＰの２列電極バンプの一方の１列同志が表裏に
対向しまた他方の１列同志が表裏に対向し合って、表裏
配列が互いに入れ替わらないように対向させ、かつ２列
電極パッドの一方の１列と他方の１列を表裏配列が互い
入れ替わるように対向させるための「接続配線ちゅ段」
として、チップ外部のパッケージ内に電極バンプと電極
パッドを接続するフレーム配線が「表・裏ＣＳＰでは配
線位置が異なるように対向配置」される。 （５）表面用ＣＳＰまたは裏面用ＣＳＰの夫々のチップ
主面の上では、フレーム配線の一方の１列と他方の１列
は互いに対称配置に配列される。 （６）フレーム配線の一方または他方のどちらかの列
は、「互いに隣接する相手のフレーム配線の線間を通る
か、または／および互いに相手の電極パッドの電極間を
通るように配設される」特徴をもつフレーム配線を有す
ることを特徴とするものである。 （７）列方向・段方向の配置パターンは、電極バンプ、
フレーム配線および電極パッドからなる接続要素をー直
線状に配置する「直線状配置方式」または電極パッドを
ジグザグ配置する「ジグザグ配置方式」で構成される。 （８）半導体メモリチップの例では、従来と同じメモリ
容量で同じ面積サイズのパッケージに対して、２倍以上
の電極パッドと２倍以上の配線フレームを配設すること
が可能になる。従って実装面積を殆ど増加せずに、ＣＳ
Ｐミラー対のパッケージをモジュール基板の表裏両面に
搭載することによって実装密度を２倍以上に向上できる
ことを特徴とするものである。
【００５１】実施の形態２．図５と図７はこの発明の実
施の形態２による半導体パッケージ対の平面接続を表す
模式図である。なお、図５または図７のＣＳＰミラー対
を用いた実装体の断面接続を表す図は省略されている
が、上述の図２を援用する。また図１〜図４と同一また
は相当部分の符号は説明を省略する。
【００５２】図５において、２列５段の配置パターンを
もつＣＳＰミラー対１０Ｅは、面接続において上述図
１、図２と同じ「直線状配置方式」と、図３、図４と同
じ「ジグザグ配置方式」を列方向に混在配置して構成し
たものである。この配置方式を「直線ジグザグ直列形配
置方式」と呼ぶ。すなわち、表面用ＣＳＰ１１Ｅの２列
１段目の接続要素である電極バンプ１Ｎ、フレーム配線
２Ｎ、電極パッド３Ｎ、３Ａ、フレーム配線２Ａおよび
電極バンプ１Ａは、上述図１における２列１段目の接続
要素と同じで配置ある。同様に裏面用ＣＳＰ１２Ｅの、
２列１段目の接続要素も、上述図１における２列１段目
の接続要素と同じ配置である。また、表面用ＣＳＰ１１
Ｅおよび裏面用ＣＳＰ１２Ｅの各々の２列２段目の接続
要素は、上述図２における２列２段目の接続要素と同じ
配置である。以下同様に、表裏ＣＳＰの各々の２列３段
目の接続要素は、上述図３における２列３段目の接続要
素と同じ配置で、更にまた表裏ＣＳＰの各々の２列４段
目の接続要素は、上述図４における２列４段目の接続要
素と同じ配置である。
【００５３】図５のように、２列５段の配置パターンを
「直線ジグザグ直列形配置方式」で構成することによっ
て、表面用ＣＳＰ１１Ｅには「フレーム配線２ｂ〜２ｄ
と２ｐ〜２ｒ」を配設し、また裏面用ＣＳＰ１２Ｅには
「フレーム配線２ｃと２ｎ〜２ｓ」を配設することがで
きる。すなわち、ＣＳＰミラー対１０Ｅは、フレーム配
線２が「互いに隣接する相手のフレーム配線２の線間を
通るか、または／および互いに隣接する相手の電極パッ
ド３の電極間を通るように配設される（フレーム配線２
に英アルファベット小文字の添字符号が付与された）フ
レーム配線を、一方の表面用ＣＳＰ１１Ｅおよび他方の
裏面用ＣＳＰ１２Ｅの両方に含むことを特徴とするもの
である。その結果、図５のＣＳＰミラー対１０Ｅは、
「ＣＳＰミラー対におけるフレーム配線の配線距離のア
ンバランス」が、上述の同じ２列５段の配置パターンを
もつ「ジグザグ配置方式」だけで構成される図３や図４
よりも、更に改善できることを特徴とするものである。
【００５４】次に図７を参照すると、４列５段の配置パ
ターンをもつＣＳＰミラー対３０は、各ＣＳＰ主面の周
縁部に２列５段の「直線状配置方式」を適用し、直線状
２列５段配置の内周部に並行して２列５段の「ジグザグ
配置方式」を適用した、いわば「直線ジグザグ並行形配
置方式」に構成されている。ＣＳＰミラー対３０は、２
列５段の「直線状配置方式」と２列５段の「ジグザグ配
置方式」を列方向に対して並行的に配置して４列５段に
構成することによって、表面用ＣＳＰ３１には「フレー
ム配線２ａ〜２ｄと２ｎ〜２ｒ」を配設し、また裏面用
ＣＳＰ３２には「フレーム配線２ａ〜２ｅと２ｎ〜２
ｓ」を配設することができる。すなわちＣＳＰミラー対
３０は、フレーム配線２が「互いに隣接する相手のフレ
ーム配線２の線間を通るか、または／および互いに隣接
する相手の電極パッド３の電極間を通るように配設され
る（フレーム配線２に英アルファベット小文字の添字符
号が付与された）フレーム配線を、一方の表面用ＣＳＰ
３１と他方の裏面用ＣＳＰ３２の両方のＣＳＰに必ず含
ませ得るとともに、しかも、両方のＣＳＰの全段にも必
ず含ませ得ることを特徴とするものである。その結果、
「直線ジグザグ並行形配置方式」に構成される図７のＣ
ＳＰミラー対３０は、「ＣＳＰミラー対におけるフレー
ム配線の配線距離のアンバランス」が、「直線ジグザグ
直列形配置方式」で構成される図５よりも、更に一層改
善できることを特徴とするものである。
【００５５】図６を援用して、図５または図７のＣＳＰ
ミラー対を用いた実装体の断面接続は、図６の現行の表
面用フレーム配線「２Ａ〜２Ｓ」を表面用フレーム配線
「２ｂ〜２ｅと２ｎ〜２ｒ」に代えて、現行の裏面用フ
レーム配線と同様の２重配線を追加した図面として表示
すればよい。
【００５６】次に実施の形態２．の変形例について説明
する。 （カ）以上、配置パターンは「直線ジグザグ直列形配置
方式」や「直線ジグザグ並行形配置方式」に限定され
ず、「直線状配置方式」だけで構成することも、また
「ジグザグ配置方式」だけで構成することもできる。 （キ）２列５段、および４列５段の配置例を述べたが、
配列数は偶数に限定されず、また電極バンプの配置位置
はパッケージ主面上の周辺部に限定されない。例えば電
極バンプの配列数は奇数であってもよく、奇数番目の１
列をパッケージ主面上の中央部または中心部に配設する
ことができる。また電極バンプをパッケージ主面上の周
辺部に「コの字」または「ロの字」形に配設することが
できる。 （ク）「互いに隣接する相手のフレーム配線の線間また
は／および互いに隣接する相手の電極パッドの電極間を
通るフレーム配線」を表裏ＣＳＰの全段に配設すること
も可能であって、従って電極バンプをパッケージ主面上
のほぼ全面に配設するＢＧＡ（BallGrid Array）構造の
ＣＳＰに適用してもよい。 （ケ）ＣＳＰ／ＢＧＡ構造で上述の「互いに隣接する相
手のフレーム配線の線間、電極パッドの電極間を通るフ
レーム配線」を配設するためには、複数列複数段に形成
される列数は最大でも段数と同数に構成することが望ま
しい。
【００５７】以上のようにこの発明の実施の形態２によ
る半導体パッケージと、ＣＳＰミラー対とその実装体の
特徴点は「配置パターン」であって、 （１）「直線状配置方式」または／および「ジグザグ配
置方式」の接続要素を列方向直列形または列方向並行形
とする「直線ジグザグ直列形配置方式」または「直線ジ
グザグ並行形配置方式」で構成される。 （２）「互いに隣接する相手のフレーム配線の線間を通
るか、または／および互いに隣接する相手の電極パッド
の電極間を通る」フレーム配線を、表面用ＣＳＰと裏面
用ＣＳＰの両方に配設できること、更に両方の接続要素
の全段に配設できることを特徴とする。 （３）ＣＳＰミラー対の接続要素を偶数または奇数の複
数配列で任意の複数段に構成し、更にＣＳＰ電極バンプ
をＢＧＡ構造で構成することもできる。 （４）以上の構成によって、ＣＳＰミラー対におけるフ
レーム配線の配線距離のアンバランス」が更に一層改善
される結果、信号の伝達遅れを均一化できることを特徴
とするものである。
【００５８】実施の形態３．図８はこの発明の実施の形
態３による半導体パッケージ対の平面接続を表す模式図
であり、図９は図８の半導体パッケージ対を用いた実装
体の断面接続を表す模式図である。なお、図１〜図５、
図６および図７と同一または相当部分の符号は説明を省
略する。
【００５９】図８を参照して、２列５段のＣＳＰミラー
対４０は、新たな接続配線手段としてのチップ内部の接
続配線層（４Ａ〜４Ｓ、４ｂ〜４ｅ、４ｎ〜４ｒ）を、
チップの内部回路（６Ａ〜６Ｓ）とともに上述図１〜図
７に追加することによって構成したものである。図８に
おいて、チップの内部回路６Ａ〜６Ｓは、半導体メモリ
チップの例では、電源、グランド、制御信号、アドレス
信号、デ−タ信号およびチップ選択信号などの各信号の
入出力用集積回路からなる。また、チップの内部回路６
Ａ〜６Ｓと接続されたチップ内部の接続配線層４Ａ〜４
Ｓ、４ｂ〜４ｅ、および４ｎ〜４ｒは、例えばアルミ配
線層からなり、信号を送受信するチップの内部回路と電
極パッド間の配線距離が最小になるように形成され、チ
ップ主面上の露出開口部で電極パッド３Ａ〜３Ｎと接続
する。接続配線手段としてのアルミ配線層は、内部回路
と電極パッド間の信号伝達の遅れを最小にするように、
通常のチップ内の多層配線のうちの最上層に形成されの
が望ましい。
【００６０】次に図９において、図８の新たなＣＳＰ対
のミラー形成手段の断面接続を説明する。図９で、表面
用ＣＳＰ４１の接続配線層（４Ａ〜４Ｅ）列と裏面用Ｃ
ＳＰ４２の接続配線層（４Ａ、４ｂ〜４ｅ）列が上下に
対向し、また表面用ＣＳＰ４１の接続配線層（４Ｎ〜４
Ｓ）列と裏面用ＣＳＰ４２の接続配線層（４ｎ〜４ｒ、
４Ｓ）列が上下に対向し合うように配設される。また、
表面用ＣＳＰ４１の内部回路（６Ａ〜６Ｅ）列と裏面用
ＣＳＰ４２の接続配線層（６Ｎ〜６Ｓ）列が上下に対向
し、また表面用ＣＳＰ４１の内部回路（６Ｎ〜６Ｓ）列
と裏面用ＣＳＰ４２の内部回路（６Ａ〜６Ｅ）列が上下
に対向し合うように配設される。
【００６１】図９の表面用ＣＳＰ４１と裏面用ＣＳＰ４
２からなるＣＳＰ対の新たなミラー形成手段としての接
続配線層（４Ａ〜４Ｅ）と（４Ａ、４ｂ〜４ｅ）の列同
志が上下に対向し、また（４Ｎ〜４Ｓ）と（４ｎ〜４
ｒ、４Ｓ）の列同志が上下に対向し合うように形成する
ことによって、２列配列の（６Ａ〜６Ｅ）列と（６Ｎ〜
６Ｓ）列からなる上下配列が互いに入れ替わるように対
向配置された内部回路は、上下配列が互いに入れ替わら
ないように対向配置された電極パッド３の同一列の同一
位置に接続できることになる。このように電極チップが
２列に配列された２個のチップを２列配列の電極バンプ
１をもつケージに収納し、ＣＳＰミラー対として実装基
板の表裏から挟み込むように搭載することができる。
【００６２】図８に戻って、一方の表面用ＣＳＰ４１の
接続配線層４Ａ〜４Ｅと４Ｎ〜４Ｓとは夫々、配線距離
がほぼ同一になるように図中の左右に素直に振り分けて
接続される。これに対して他方の裏面用ＣＳＰ４２の接
続配線層（４Ａ、４ｂ〜４ｅ）と接続配線層（４ｎ〜４
ｒ、４Ｓ）とは互いに図中の左右反対側に夫々、配線距
離がほぼ同一になるように振り分けて接続される。ま
た、反対側に振り分けて接続されるＣＳＰ４２の接続配
線層の配線距離と、素直に振り分けて接続される表面用
ＣＳＰ４１の接続配線層の配線距離ともほぼ同一に構成
される。両者の接続配線層をチップの多層配線層の最上
層に形成することで、配線距離だけでなくインピーダン
スマッチングも得易い特徴がある。しかし接続配線層４
の形成工程以降では表面用と裏面用チップとは別々に管
理する必要がある。
【００６３】図８の裏面用ＣＳＰ４２中の接続配線層
（４ｂ〜４ｅ）と接続配線層（４ｎ〜４ｒ）とは、図中
の接続配線層が互いに隣接する相手の接続配線層の線間
を通るように、また互いに隣接する相手の内部回路６の
回路間を通る位置に配設されている。この互いに隣接す
る相手の内部回路６の回路間を通る位置に配設すること
も容易で、一方の表面用ＣＳＰ４１または他方の裏面用
ＣＳＰ４２の何れか一方に含むことを特徴とする。
【００６４】以上、ＣＳＰ主面上の電極バンプをフリッ
プさせる前の第１状態（表面用ＣＳＰ）と、第１状態の
ＣＳＰ主面を裏返して電極バンプをフリップさせた後の
第２状態（裏面用ＣＳＰ）とは、図８の２列５段に形成
された配列パターンでは、例えば左から１列目、上から
１段目同志の内部回路、電極パッド、電極バンプの相対
的位置関係に注目すると、内部回路６Ｎは６Ｎ同志が同
一位置に配置され、電極パッド３Ｎは３Ｎ同志が鏡面対
称位置に配置され、また電極バンプ１Ｎは３Ｎ同志が鏡
面対称位置に配置されている。このように表面用と裏面
用とで接続の仕方が異なる接続配線層を用いることによ
って、この電極バンプをフリップさせる前後で信号を入
出力する内部回路６Ｎだけが位置を換えないように配列
パターン形成されたＣＳＰ対を構成することができる。
【００６５】実施の形態４．図１０はこの発明の実施の
形態４による半導体パッケージ対の平面接続を表す模式
図であり、図１１は図１０の半導体パッケージ対におけ
る接続配線層のミラースイッチ制御用の信号ミラー対の
発生回路を表す回路図である。なお図８と同一または相
当部分の符号は説明を省略する。
【００６６】図１０を参照して、２列５段のＣＳＰミラ
ー対６０は、接続配線手段としての上述図９の接続配線
層に、更にミラースイッチ（５Ａ１〜５Ｎ１）および反
転ミラースイッチ（５Ａ２〜５Ｎ２）を追加することに
よって構成したものである。図を簡明にするため２列５
段のうち（Ａ、Ｃ、Ｅ）と（Ｎ、Ｑ、Ｓ）の２列３段の
みを示している。
【００６７】図１０のＣＳＰ６１において、ミラースイ
ッチ（５Ａ１〜５Ｓ１）の各々は、ミラー信号を受けて
論理信号ＭＩＲＲＯＲが「Ｈ」の時にオンして、例えば
図中の左から、電極バンプ１Ｎ−フレーム配線２Ｎ−電
極パッド３Ｎ−ミラースイッチ５Ｎ１−内部回路６Ａの
経路が接続される。また図中右から、電極バンプ１Ａ−
フレーム配線２Ａ−電極パッド３Ａ−ミラースイッチ５
Ａ１−内部回路６Ｎの経路が接続される。接続された電
気的経路は上述図８の裏面用ＣＳＰ４２と同ーである。
また、図１０のＣＳＰ６２において、ミラースイッチ
（５Ａ１〜５Ｓ１）の各々は、ミラー信号を受けて論理
信号ＭＩＲＲＯＲが「Ｈ」の時にオンして、例えば図中
の右から、電極バンプ１Ｎ−フレーム配線２Ｎ−電極パ
ッド３Ｎ−ミラースイッチ５Ｎ１−内部回路６Ｎの経路
が接続される。また図中左から、電極バンプ１Ａ−フレ
ーム配線２Ａ−電極パッド３Ａ−ミラースイッチ５Ａ１
−内部回路６Ａの経路が接続される。接続された電気的
経路は上述図８の裏面用ＣＳＰ４２と同ーである。
【００６８】すなわち、論理信号ＭＩＲＲＯＲが「Ｈ」
の時にミラースイッチ（５Ａ１〜５Ｓ１）がオンして、
ミラースイッチ（５Ａ１〜５Ｓ１）の全ての電気的経路
が接続状態となって、接続状態の全てがミラー用（裏面
用）回路となる。逆に論理信号ＭＩＲＲＯＲが「Ｌ」の
時にオフして、ミラースイッチ（５Ａ１〜５Ｓ１）の全
ての電気的経路が非接続状態となる。
【００６９】次に、図１０のＣＳＰ６１において、反転
ミラースイッチ（５Ａ２〜５Ｓ２）の各々は、反転ミラ
ー信号を受けて反転論理信号／ＭＩＲＲＯＲが「Ｈ」の
時にオンして、例えば図中の左から、電極バンプ１Ｎ−
フレーム配線２Ｎ−電極パッド３Ｎ−ミラースイッチ５
Ｎ２−内部回路６Ｎの経路が接続される。また図中右か
ら、電極バンプ１Ａ−フレーム配線２Ａ−電極パッド３
Ａ−ミラースイッチ５Ａ２−内部回路６Ａの経路が接続
される。接続された電気的経路は上述図８の表面用ＣＳ
Ｐ４１と同ーである。また、図１０のＣＳＰ６２におい
て、ミラースイッチ（５Ａ２〜５Ｓ２）の各々は、反転
ミラー信号を受けて反転論理信号／ＭＩＲＲＯＲが
「Ｈ」の時にオンして、例えば図中の右から、電極バン
プ１Ｎ−フレーム配線２Ｎ−電極パッド３Ｎ−ミラース
イッチ５Ｎ２−内部回路６Ａの経路が接続される。また
左から、電極バンプ１Ａ−フレーム配線２Ａ−電極パッ
ド３Ａ−ミラースイッチ５Ａ２−内部回路６Ｎの経路が
接続される。接続された電気的経路は上述図８の表面用
ＣＳＰ４１と同ーである。
【００７０】すなわち、論理信号ＭＩＲＲＯＲが「Ｈ」
の時にミラースイッチ（５Ａ２〜５Ｓ２）がオンして、
反転ミラースイッチ（５Ａ２〜５Ｓ２）の全ての電気的
経路が接続状態となって、接続状態の全てが反転ミラー
用（表面用）回路となる。逆に反転論理信号／ＭＩＲＲ
ＯＲが「Ｌ」の時にオフして、ミラースイッチ（５Ａ２
〜５Ｓ２）の全ての電気的経路が非接続状態となる。
【００７１】図１０のＣＳＰミラー対６０は、ミラース
イッチと反転ミラースイッチからなる相補ミラースイッ
チを備えた接続配線層を用いることによって、１個のチ
ップまたは１個のＣＳＰを表面用ＣＳＰ、裏面用ＣＳＰ
の何れにも切替えることができる。すなわち双方のチッ
プは全製造プロセスを全く同一で生産した後、パッケー
ジの製造組立工程の最終段階で選択的に切替えることが
できるので、量産効果は極めて大きいものである。
【００７２】ミラースイッチ５は例えば、通常のＣＭＯ
Ｓトランジスタからなるアナログスイッチによって構成
される（図示しない）。図１０のミラー・反転ミラース
イッチ５を制御するための制御信号ＭＩＲＲＯＲと／Ｍ
ＩＲＲＯＲは、例えば、図１１に示される信号ミラー対
の発生回路から出力されるＭＩＲＲＯＲ信号と、その反
転信号を表す／ＭＩＲＲＯＲ信号を用いることができ
る。図１１の信号ミラー対の発生回路７０において、高
抵抗７１とヒューズ７２からなる電位切替回路のヒュー
ズ非切断またはヒューズ切断の状態変化に対応して、２
個のインバータ７３、７４の出力としてＭＩＲＲＯＲま
たは／ＭＩＲＲＯＲ信号が得られる。ヒューズを切断し
ない状態では、論理信号ＭＩＲＲＯＲが「Ｌ」、／ＭＩ
ＲＲＯＲが「Ｈ」となって、図１０の反転ミラースイッ
チ（５Ａ２〜５Ｓ２）がオンして非ミラーチップ（表面
用ＣＳＰ）が得られる。ヒューズを切断すると、論理信
号ＭＩＲＲＯＲが「Ｈ」、／ＭＩＲＲＯＲが「Ｌ」とな
って図１０のミラースイッチ（５Ａ１〜５Ｓ１）がオン
してミラーチップ（裏面用ＣＳＰ）が得られる。なお、
ヒューズの非切断とヒューズ切断の切替え処置は、例え
ばメモリチップのウェーハテスト工程で行われる。な
お、ヒューズの非切断とヒューズ切断の切替え処置は、
例えばメモリチップのウェーハテスト工程で行われる。
【００７３】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
【００７４】請求項１の発明によれば、電極パッドを複
数列に配列することで、小形化されたチップで通常パッ
ケージを小形化するとともに、この小形化チップをその
まま用いてチップ内部回路と電極パッドは配列位置が変
わらない形式のミラーパッケージを形成することができ
る。１対の通常用とミラー用パッケージのチップを共通
化して量産性を向上できる効果を奏する。
【００７５】請求項２の発明によれば、通常用とミラー
用ミラーパッケージとでチップ内部回路と電極パッドは
配列位置が変わらない形式のミラーパッケージの電極パ
ッドと電極バンプ間に接続配線手段を備えることで、実
装基板の表裏に小形化された通常パッケージとミラーパ
ッケージを搭載して実装密度を２倍以上に向上できる効
果を奏する。
【００７６】請求項３の発明によれば、電極パッドと電
極バンプ間の接続配線手段をパッケージ内のチップ外に
備えることで、共通化チップの複数列に配列された電極
パッドの同一列同志と通常用とミラー用パッケージの電
極バンプの複数列に配列される電極バンプの同一列同志
との相互接続を容易化できる効果を奏する。
【００７７】請求項４の発明によれば、パッケージ内に
配設されるフレーム配線によってパッドと電極バンプ間
の接続の仕方を変えることで、共通化チップの複数列に
配列された電極パッドの同一列同志と通常用とミラー用
パッケージの電極バンプの複数列に配列される電極バン
プの同一列同志との相互接続を更に容易化できる効果を
奏する。
【００７８】請求項５の発明によれば、フレーム配線を
相互に隣接する電極パッド間または／およびフレーム配
線間を通過する位置に形成することで、共通化チップを
更に小形化できる、または電極パッドを更に多列化でき
る効果を奏する。
【００７９】請求項６の発明によれば、電極パッドと電
極バンプ間のフレーム配線の配線距離をパッケージ内の
配列間同志または／および通常用とミラー用パッケージ
間同志でほぼ同一に形成することで、信号の伝達遅れが
均一化され、信頼性の高いパッケージミラー対が構成で
きる効果を奏する。
【００８０】請求項７の発明によれば、電極パッドを複
数列に配列することで、小形化されたチップで通常パッ
ケージを小形化するとともに、この小形化チップをその
まま用いてチップ内部回路は配列位置が変わらない形式
のミラーパッケージを形成することができる。１対の通
常用とミラー用パッケージのチップを共通化して量産性
を向上できる効果を奏する。
【００８１】請求項８の発明によれば、通常用とミラー
用ミラーパッケージとでチップ内部回路は配列位置が変
わらない形式のミラーパッケージのチップ内部回路と電
極パッド間に接続配線手段を備えることで、実装基板の
表裏に小形化された通常パッケージとミラーパッケージ
を搭載して実装密度を２倍以上に向上できる効果を奏す
る。
【００８２】請求項９の発明によれば、チップ内部回路
と電極パッド間の接続配線手段をチップ内に備えること
で、共通化チップの複数列に配列された電極パッドの同
一列同志と通常用とミラー用パッケージの電極バンプの
複数列に配列される電極バンプの同一列同志との相互接
続を容易化できる効果を奏する。
【００８３】請求項１０の発明によれば、チップ内に配
設される接続配線層によってチップ内部回路と電極バン
プ間の接続の仕方を変えることで、共通化チップの複数
列に配列された電極パッドの同一列同志と、通常用とミ
ラー用パッケージの電極バンプの複数列に配列される電
極バンプの同一列同志との相互接続を更に容易化できる
効果を奏する。
【００８４】請求項１１の発明によれば、接続配線層を
チップ内に配設される多層配線層のうちの最上層に形成
することで、信号の伝達遅れを短縮化できるとともに、
共通化チップの製造プロセス共通性が向上するととも
に、信号伝達の遅れが短縮され、信頼性の高いミラーパ
ッケージが容易に構成できる効果を奏する。
【００８５】請求項１２の発明によれば、接続配線層を
相互に隣接する電極パッド間または／および接続配線層
の線間を通過する位置に形成することで、共通化チップ
を更に小形化できる、または電極パッドを更に多列化で
きる効果を奏する。
【００８６】請求項１３の発明によれば、チップ内部回
路と電極バンプ間の接続配線層の配線距離をパッケージ
内の配列同志間または／および通常用とミラー用パッケ
ージ間でほぼ同一に形成するため、信号の伝達遅れが均
一化して信頼性の高いパッケージミラー対が構成できる
効果を奏する。
【００８７】請求項１４の発明によれば、チップ内部回
路と電極パッド間の接続配線層にスイッチまたはヒユー
ズを配設することで、共通化チップ製造プロセスの最終
工程で、チップ内部回路と電極パッド間の接続配線層の
接続の仕方を通常用またはミラー用に切替えて、製造プ
ロセス共通性を更に向上できるとともに、通常用とミラ
ー用パッケージの信号伝達遅れが更に均一化して信頼性
の高いパッケージミラー対が構成できる効果を奏する。
【００８８】請求項１５の発明によれば、共通チップ製
造後においてもミラー信号と反転ミラー信号を受けて、
チップ内部回路と電極パッド間の接続配線層の接続の仕
方を通常用またはミラー用に切替えて、パッケージミラ
ー対が構成できる効果を奏する。更に共通のパッケージ
においてもミラー信号と反転ミラー信号を受けて、通常
用またはミラー用に選択切替えができる効果を奏する。
【００８９】請求項１６の発明によれば、複数列複数段
に配列する内部回路と電極パッドと電極バンプの列数を
多くとも段数に制限することで、多列化する程チップと
パッケージの面積効率が向上して更に小形化できる効果
を奏する。
【００９０】請求項１７の発明によれば、複数列複数段
に配列する内部回路と電極パッドと電極バンプの列数を
同一数に制限することで、多列化する程チップとパッケ
ージの接続配線が整然かつ均一化して、信頼性が向上で
きる効果を奏する。
【００９１】請求項１８の発明によれば、複数列複数段
に配列する内部回路と電極パッドと電極バンプの配列パ
ターンを直線状・格子状・ジグザグ状または千鳥状に制
限することで、多列化する程チップとパッケージの面積
効率と接続配線の均一性が向上して、特にＣＳＰ構造で
ありながらＢＧＡ構造のパッケージが構成できる効果を
奏する。
【００９２】請求項１９の発明によれば、複数列複数段
に配列する内部回路と電極パッドと電極バンプの列数を
少なくとも２列に制限することで、樹脂モールドで被覆
するパッケージ面積をチップサイズとほぼ同じ程度に小
形化できる効果を奏する。
【００９３】請求項２０の発明によれば、複数列複数段
に配列するチップ内部回路とパッケージ電極バンプとの
間に異なる接続配線手段を備えることで、共通チップを
用いて通常パッケージを小形化するとともに、チップ内
部回路とパッケージ電極バンプとの接続位置が変わらな
い形式のミラーパッケージを形成することができる。
【００９４】請求項２１の発明によれば、複数列複数段
に配列するチップ内部回路とパッケージ電極バンプとの
間に通常用とミラー用とで異なる接続配線手段を備える
通常パッケージとミラーパッケージを基板の表裏に搭載
することで、実装体の実装密度を２倍以上に向上できる
効果を奏する。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体パッケ
ージのＣＳＰミラー対を表す平面図である。
【図２】 この発明の実施の形態１による半導体パッケ
ージのＣＳＰミラー対を表す平面図である。
【図３】 この発明の実施の形態１による半導体パッケ
ージのＣＳＰミラー対を表す平面図である。
【図４】 この発明の実施の形態１による半導体パッケ
ージのＣＳＰミラー対を表す平面図である。
【図５】 この発明の実施の形態２による半導体パッケ
ージのＣＳＰミラー対を表す平面図である。
【図６】 この発明の実施の形態１による半導体パッケ
ージのＣＳＰミラー対の実装体を表す断面図である。
【図７】 この発明の実施の形態２による半導体パッケ
ージのＣＳＰミラー対を表す平面図である。
【図８】 この発明の実施の形態３による半導体パッケ
ージのＣＳＰミラー対を表す平面図である。
【図９】 この発明の実施の形態３による半導体パッケ
ージのＣＳＰミラーラー対の実装体を表す断面図であ
る。
【図１０】 この発明の実施の形態４による半導体パッ
ケージのＣＳＰミラー対を表す平面図である。
【図１１】 この発明の実施の形態４による信号ミラー
対の発生回路である。
【図１２】 一般的な半導体パッケージのＣＳＰ構造を
表す斜視図である。
【図１３】 一般的な半導体パッケージのＣＳＰ主面を
表す平面図である。
【図１４】 従来の半導体パッケージのＣＳＰミラーを
表す平面図である。
【符号の説明】
１、１Ａ〜１Ｓ 電極バンプ、 ２、２Ａ〜２Ｓ、２ａ
〜２ｓ フレーム配線、 ３、３Ａ〜３Ｓ 電極パッ
ド、 ４、４Ａ〜４Ｓ、４ａ〜４ｓ 接続配線層、 ５
Ａ１〜５Ｓ１、５Ａ２〜５Ｓ２ 接続配線層のミラー／
反転ミラースイッチ、 ６Ａ〜６Ｓ チップの内部回
路、 ８ チップ、 ９ ＣＳＰパッケー、 １０Ａ〜
１０Ｅ、３０、４０、６０、９０、１００ ＣＳＰミラ
ー対、 １１、１１Ａ〜１１Ｅ、３１、４１、６１、９
１、１０１ 表面用ＣＳＰ、 １２、１２Ａ〜１２Ｅ、
３２、４２、６２、９２、１０２ 裏面用ＣＳＰ、 １
３、１３Ａ〜１３Ｅ、４３、１０３ 表面用チップ、
１４、１４Ａ〜１４Ｅ、４４、１０４ 裏面用チップ、
２０、５０ ＣＳＰミラー対の実装体、 ２５、５
５、 実装基板、 ２６、５６ 基板の内部配線、 ２
７、２８、５７、５８基板裏面の接続端子、 ３３、４
３、６３ 表面用チップ、 ３４、４４、６４、 裏面
用チップ、 ７０ 信号ミラー対の発生回路、 ７１
高抵抗、 ７２ヒユーズ ７３、７４ インバータ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/12 23/52

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 チップの内部に複数列複数段に形成され
    て各々が信号を送受信する集積回路と、上記集積回路に
    接続して上記チップ主面に複数列複数段に形成された電
    極パッドと、上記電極パッドに接続して上記集積回路の
    外部電極となる複数列複数段に形成された電極バンプと
    を含む半導体パッケージであって、上記半導体パッケー
    ジ主面上の上記電極バンプをフリップさせる前の第１状
    態と、上記第１状態の上記パッケージ主面を裏返して上
    記電極バンプをフリップさせた第２状態とにおいて、 上記チップ内部でＪ列Ｋ段目の上記集積回路は相互にＪ
    列Ｋ段目の同一位置に配置されるように、上記チップ主
    面でＪ列Ｋ段目の上記電極パッドは相互にＪ列Ｋ段目の
    同一位置に配置されるように、かつ上記半導体パッケー
    ジ主面でＪ列Ｋ段目の上記電極バンプは相互にＪ列Ｋ段
    目との鏡面対称位置に配置されるように、上記第１状態
    の半導体パッケージは上記電極パッドと上記電極バンプ
    を接続可能とするための第１の接続配線手段を備えると
    ともに、上記第２状態の半導体パッケージは上記電極パ
    ッドと上記電極バンプを接続可能とするための第２の接
    続配線手段を備えることを特徴とする半導体パッケー
    ジ。
  2. 【請求項２】 チップの内部に複数列複数段に形成され
    て各々が信号を送受信する集積回路と、上記集積回路に
    接続して上記チップ主面に複数列複数段に形成された電
    極パッドと、上記電極パッドに接続して上記集積回路の
    外部電極となる複数列複数段に形成された電極バンプと
    を含む半導体パッケージであって、 上記電極バンプを介在して上記電極パッドを実装基板の
    第１面側に接続するための上記第１の接続配線手段を有
    する上記第１状態の半導体パッケージと、上記電極バン
    プを介在して上記電極パッドを上記実装基板の第２面側
    に接続するための上記第２の接続配線手段を有する上記
    第２状態の半導体パッケージとは、互いに、上記チップ
    内部でＪ列Ｋ段目の上記集積回路は相互にＪ列Ｋ段目の
    同一位置に配置され、上記チップ主面でＪ列Ｋ段目の上
    記電極パッドは相互にＪ列Ｋ段目の同一位置に配置さ
    れ、かつ上記半導体パッケージ主面でＪ列Ｋ段目の上記
    電極バンプは相互にＪ列Ｋ段目との鏡面対称位置に配置
    されることを特徴とする請求項１に記載の半導体パッケ
    ージ。
  3. 【請求項３】 上記Ｊ列Ｋ段目同志の上記電極パッドと
    上記電極バンプとを夫々接続可能とするための上記第１
    の接続配線手段または上記第２の接続配線手段は、上記
    チップ外部の半導体パッケージ内部に配設されることを
    特徴とする請求項１および２に記載の半導体パッケー
    ジ。
  4. 【請求項４】 上記Ｊ列Ｋ段目同志の上記電極パッドと
    上記電極バンプとを夫々接続可能とするための上記第１
    の接続配線手段または上記第２の接続配線手段は、上記
    チップ外部の半導体パッケージ内部に配設されるフレー
    ム配線であることを特徴とする請求項１〜３に記載の半
    導体パッケージ。
  5. 【請求項５】 上記Ｊ列Ｋ段目同志の上記電極パッドと
    上記電極バンプとを夫々接続可能とするためのフレーム
    配線は、少なくとも１本の上記フレーム配線が相互に隣
    接する上記電極パッド間または／および相互に隣接する
    上記フレーム配線間を通過する位置に形成されることを
    特徴とする請求項１〜４に記載の半導体パッケージ。
  6. 【請求項６】 上記Ｊ列Ｋ段目同志の上記電極パッドと
    上記電極バンプとを夫々接続可能とするためのフレーム
    配線は、上記電極パッドと上記電極バンプ間の配線距離
    が相互にほぼ同一となるように形成することを特徴とす
    る請求項１〜５に記載の半導体パッケージ。
  7. 【請求項７】 チップの内部に複数列複数段に形成され
    て各々が信号を送受信する集積回路と、上記集積回路に
    接続して上記チップ主面に複数列複数段に形成された電
    極パッドと、上記電極パッドに接続して上記集積回路の
    外部電極となる複数列複数段に形成された電極バンプと
    を含む半導体パッケージであって、 上記半導体パッケージ主面上の上記電極バンプをフリッ
    プさせる前の第１状態と、上記第１状態の上記パッケー
    ジ主面を裏返して上記電極バンプをフリップさせた第２
    状態とにおいて、 上記チップ内部でＪ列Ｋ段目の上記集積回路は相互にＪ
    列Ｋ段目の同一位置に配置されるように、上記チップ主
    面でＪ列Ｋ段目の上記電極パッドは相互にＪ列Ｋ段目と
    の鏡面対称位置に配置されるように、かつ上記半導体パ
    ッケージ主面でＪ列Ｋ段目の上記電極バンプは相互にＪ
    列Ｋ段目との鏡面対称位置に配置されるように上記集積
    回路と上記電極パッドを接続可能とするために、 上記第１状態では第３の接続配線手段を備えるととも
    に、上記第２状態では第４の接続配線手段を備えること
    を特徴とする半導体パッケージ。
  8. 【請求項８】 チップの内部に複数列複数段に形成され
    て各々が信号を送受信する集積回路と、上記集積回路に
    接続して上記チップ主面に複数列複数段に形成された電
    極パッドと、上記電極パッドに接続して上記集積回路の
    外部電極となる複数列複数段に形成された電極バンプと
    を含む半導体パッケージであって、 上記電極バンプを介在して上記集積回路を実装基板の第
    １面側に接続するための上記第３の接続配線手段を有す
    る上記第１状態の半導体パッケージと、上記電極バンプ
    を介在して上記集積回路を上記実装基板の第２面側に接
    続するための上記第４の接続配線手段を有する上記第２
    状態の半導体パッケージとは、互いに、 上記チップ内部でＪ列Ｋ段目の上記集積回路は相互にＪ
    列Ｋ段目の同一位置に配置され、上記チップ主面でＪ列
    Ｋ段目の上記電極パッドは相互にＪ列Ｋ段目との鏡面対
    称位置に配置され、かつ上記半導体パッケージ主面でＪ
    列Ｋ段目の上記電極バンプは相互にＪ列Ｋ段目との鏡面
    対称位置に配置されることを特徴とする請求項７に記載
    の半導体パッケージ。
  9. 【請求項９】 上記Ｊ列Ｋ段目同志の上記集積回路と上
    記電極パッドとを夫々接続可能とするための上記第３の
    接続配線手段または上記第４の接続配線手段は、上記チ
    ップ内部に配設されることを特徴とする請求項７および
    ８に記載の半導体パッケージ。
  10. 【請求項１０】 上記Ｊ列Ｋ段目同志の上記集積回路と
    上記電極パッドとを夫々接続可能とするための上記第３
    の接続配線手段または上記第４の接続配線手段は、上記
    チップ内部に配設される接続配線層であることを特徴と
    する請求項７〜９に記載の半導体パッケージ。
  11. 【請求項１１】 上記Ｊ列Ｋ段目同志の上記集積回路と
    上記電極パッドとを夫々接続可能とするための上記チッ
    プ内部に配設される上記接続配線層は、上記チップ内部
    の多層配線層のうちの最上層に形成されることを特徴と
    する請求項７〜１０に記載の半導体パッケージ。
  12. 【請求項１２】 上記Ｊ列Ｋ段目同志の上記集積回路と
    上記電極パッドとを夫々接続可能とするための上記チッ
    プ内部に配設される上記接続配線層は、少なくとも１本
    の上記接続配線層が相互に隣接する上記集積回路間また
    は／および相互に隣接する上記接続配線層間を通過する
    位置に形成されることを特徴とする請求項７〜１１に記
    載の半導体パッケージ。
  13. 【請求項１３】 上記Ｊ列Ｋ段目同志の上記集積回路と
    上記電極パッドとを夫々接続可能とするための上記チッ
    プ内部に配設される上記接続配線層は、上記集積回路と
    上記電極パッド間の配線距離を相互にほぼ同一となるよ
    うに形成することを特徴とする請求項７〜１２に記載の
    半導体パッケージ。
  14. 【請求項１４】 上記Ｊ列Ｋ段目同志の上記集積回路と
    上記電極パッドとを夫々接続可能とするための上記第３
    の接続配線手段または上記第４の接続配線手段は、上記
    チップ内部に配設されて上記集積回路と上記電極パッド
    間の接続の仕方を切替え可能とするためのスイッチまた
    はヒューズを含むことを特徴とする請求項７〜１３に記
    載の半導体パッケージ。
  15. 【請求項１５】 上記スイッチまたは上記ヒューズは、
    上記チップ内部に配設される上記接続配線層に形成され
    て、上記集積回路と上記電極パッドとの間の接続の仕方
    を切替えるためのミラー信号と反転ミラー信号を発生可
    能なミラー信号発生回路によって制御されることを特徴
    とする請求項１４に記載の半導体パッケージ。
  16. 【請求項１６】 上記複数列複数段に形成される列数
    は、上記集積回路、上記電極パッドおよび上記電極バン
    プの各々が段数以下であることを特徴とする請求項１〜
    １５に記載の半導体パッケージ。
  17. 【請求項１７】 上記複数列複数段に形成される列数
    は、上記集積回路、上記電極パッド、および上記電極バ
    ンプの各々が同数であることを特徴とする請求項１〜１
    ６に記載の半導体パッケージ。
  18. 【請求項１８】 上記複数列複数段に形成される配置パ
    ターンは、上記集積回路、上記電極パッドおよび上記電
    極バンプの各々が直線状、格子状、ジグザグ状または千
    鳥状に配置されることを特徴とする請求項１〜１７に記
    載の半導体パッケージ。
  19. 【請求項１９】 上記半導体パッケージは、上記複数列
    複数段に配列する上記内部回路と上記電極パッドと上記
    電極バンプの夫々の列数を少なくとも２列を備え、上記
    チップとほぼ同じ面積サイズをもつ樹脂モールドで被覆
    されることを特徴とする請求項１〜１８に記載の半導体
    パッケージ。
  20. 【請求項２０】 チップの内部に複数列複数段に形成さ
    れて各々が信号を送受信する集積回路と、上記集積回路
    に接続して上記チップ主面に複数列複数段に形成された
    電極パッドと、上記電極パッドに接続して上記集積回路
    の外部電極となる複数列複数段に形成された電極バンプ
    とを含む半導体パッケージであって、 上記半導体パッケージ主面上の上記電極バンプをフリッ
    プさせる前の第１状態と、上記第１状態の上記パッケー
    ジ主面を裏返して上記電極バンプをフリップさせた第２
    状態とにおいて、 上記チップ内部でＪ列Ｋ段目の上記集積回路は相互にＪ
    列Ｋ段目の同一位置に配置されるように、かつ上記半導
    体パッケージ主面でＪ列Ｋ段目の上記電極バンプは相互
    にＪ列Ｋ段目との鏡面対称位置に配置されるように、上
    記第１状態と上記第２状態とでは上記集積回路と上記電
    極バンプと間の接続の仕方が異なる接続配線手段を備え
    ることを特徴とする半導体パッケージ。
  21. 【請求項２１】 チップの内部に複数列複数段に形成さ
    れて各々が信号を送受信する集積回路と、上記集積回路
    に接続して上記チップ主面に複数列複数段に形成された
    電極パッドと、上記電極パッドに接続して上記集積回路
    の外部電極となる複数列複数段に形成された電極バンプ
    とを含む半導体パッケージを用意して、上記チップ内部
    でＪ列Ｋ段目の上記集積回路は相互にＪ列Ｋ段目の同一
    位置に配置されるように、かつ上記半導体パッケージ主
    面でＪ列Ｋ段目の上記電極バンプは相互にＪ列Ｋ段目と
    の鏡面対称位置に配置されるように、上記第１状態と上
    記第２状態とでは上記集積回路と上記電極バンプと間の
    接続の仕方が異なる接続配線手段を備える１対の半導体
    パッケージの各々の上記電極バンプを介在して実装基板
    の第１面側と第２面側とに接続されてなる実装体。
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