JP2007013146A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】プローブ検査専用のバンプ電極を追加しなくてもよく、再配置配線工程後にプローブ検査を実施することができるようにする。
【解決手段】 再配置配線層(205)の一端部に第1の下地導電層を形成してその上にバンプ電極(208)を設け、再配置配線層(205)の他端部に第2の下地導電層を形成してその上に検査パッド(209a)を設ける。第1下地導電層と第2下地導電層は同一工程で形成された導体膜である。プローブ検査はこれらの検査パッドを用い、バンプ電極形成前のバンプ電極下導電属を併用して実施する。プローブ検査専用パッドのためのバンプ電極を追加しなくてもよい。
【選択図】図36
【解決手段】 再配置配線層(205)の一端部に第1の下地導電層を形成してその上にバンプ電極(208)を設け、再配置配線層(205)の他端部に第2の下地導電層を形成してその上に検査パッド(209a)を設ける。第1下地導電層と第2下地導電層は同一工程で形成された導体膜である。プローブ検査はこれらの検査パッドを用い、バンプ電極形成前のバンプ電極下導電属を併用して実施する。プローブ検査専用パッドのためのバンプ電極を追加しなくてもよい。
【選択図】図36
Description
本発明は、半導体集積回路装置(以下、半導体集積回路装置を単に半導体集積回路とも称する)、詳しくは、半導体基板に回路基板実装用の半田バンプ等の突起状電極(以下単にバンプ電極とも称する)が形成された半導体集積回路(以下単にフリップチップ型半導体集積回路とも称する)に係り、特にプローブテストに着目したフリップチップ型半導体集積回路の構造並びにその製造方法に関し、例えば、メモリ及び論理回路等を混載したシステムLSI等、並びにその製造方法に適用して有効な技術に関する。
また、本発明は、半導体基板に回路基板実装用の半田バンプ等の突起状電極(以下単にバンプ電極とも称する)が形成され、更に、半導体集積回路の所定部分の機能を恒久的に若しくは不可逆的に変更するプログラム素子を搭載した半導体集積回路に関する。
回路基板実装用のバンプ電極を有する半導体集積回路について記載された文献の例として以下の文献がある。
(a)特開平5-218042号、(b)特開平8−250498号、及び(c)米国特許第5547740号の各公報には、本明細書で言うところのフリップチップ型半導体集積回路の基本形態の一つが示されている。すなわち、フリップチップ型半導体集積回路は、例えばそのチップのボンディングパッドから再配置配線を引き回し、再配置配線に接続するバンプ電極をチップの表面にアレイ状に配置し(エリアアレイ状に配置し)、エリアアレイ状に配置されたバンプ電極を表面保護膜から露出させる。これによってバンプ電極の間隔を拡大し、実装基板の配線にバンプ電極を接続するという基板実装を容易にすると共に、配線間隔の広い低コスト実装基板の利用を可能にするものである。
フリップチップ型半導体集積回路において、バンプ電極は直接回路基板に実装可能にされる端子であって、パッケージのリードピン等の外部接続端子に相当され、バンプ電極を形成してウェーハプロセスを全て完了した後は、バンプ電極のみ露出され、最早ボンディングパッドは絶縁膜若しくは保護膜に覆われてしまう。
本発明者は、半導体チップのボンディングパッドの数をパッケージのリードピンに代表されるような外部端子(バンプ電極)の数と比べた。これによれば、プローブ検査のみに用いられるボンディングパッド、ボンディングオプションの手法で電源端子等に接続されるボンディングパッドにはそれ専用の外部端子は割り当てられない。したがって、フリップチップ型半導体集積回路に置き換えて考えた場合、再配置配線及びバンプ電極形成前であれば全てのボンディングパッドを利用してウェーハプローブテストを行うことができる。しかしながら、直接プローブを接触させるとボンディングパッドが損傷して再配置配線との接続不良などを引き起こす虞のあることが本発明者によって見出された。
前記(a)〜(c)の文献にはプローブ検査の手法について全く記載はない。プローブ検査との関連が記載された文献として、例えば、(d)Michael J. Varnau: "Impact of Wafer Probe Damage on Flip Chip Yields and Reliability", International Electronics and Manufacturing Technology Symposium (October 23-24, 1996)には、プローブ検査後のボンディングパッド上にバンプ電極下地金属を形成する技術が記載されている。しかしながら、前記(d)に記載の文献に関しては、再配置配線工程前のボンディングパッドにプローブを当てると、本発明者による前述の検討の通り、ボンディングパッド表面が損傷して再配置配線層との接続信頼性が低下する可能性があり、再配置配線用材料の選択に制約が生じる。
更に、フリップチップ型半導体集積回路におけるプローブテストに関して以下の文献が有る。
(e)米国特許第5597737号公報には、バンプ電極形成前のバンプ電極下地金属(UBM:Under Bump Metallurgy)にプローブを当ててプローブ検査を行う技術が記載されている。
(f)特開平8−64633号公報にはバンプ電極下地金属に隣接し且つ連結して検査パッドを設けた構成が示されている。検査パッドはバンプ電極の側部に配置されている。
(g)特開平8−340029号公報には再配置配線層を形成したボンディングパッドの直上部を露出させ、この露出部分にプローブ検査用の検査パッドを形成する発明に関する記載がある。
(h)特開平8−29451号公報にはボンディングパッド近傍に、再配置配線層でプローブ検査用のパッドを形成する発明に関する記載がある。
本発明者は上記文献に記載の技術を更に検討して以下の結果を得ることができた。
前記(e)に記載の技術も、前記(d)の技術と同様に、プローブ先端で半田バンプ電極下地金属を傷付ける可能性があり、半田に対する濡れ性低下や、半田拡散防止のためのバリア金属の損傷による、半田バンプ電極との接合信頼性を低下される原因になることが本発明者によって明らかにされた。
更に、前記(e)に記載の技術においてバンプ電極下地金属はバンプ電極と同様にエリアアレイ状に配置され、また、(f)に記載の技術において、検査パッドもバンプ電極と一緒にエリアアレイ状に配置されている。そのため、文献(e)、(f)記載の技術では、通常用いられているカンチレバー方式のプローブを、多列配置されたバンプ電極下地金属あるいは検査パッドに適用することは困難であり、エリアアレイ状に配置された端子専用の高価なプローブが別途必要になると言う新たな問題点を生ずる事が本発明者によって明らかにされた。
前記(g)の文献では、半導体装置の高集積化に伴ってボンディングパッドの寸法及び間隔が狭くなると、検査パッドの寸法、間隔も狭くなり、プローブの位置決め及び確実な接触が困難になるという問題点のあることが本発明者によって見出された。
前記(h)に記載の技術では、再配置配線層に検査パッドの面積が付加されるため、配線のキャパシタンスが増大し、半導体集積回路の電気的特性が低下する虞の有る事が本発明者によって明らかにされた。
前記(f)〜(h)の文献において、検査パッドを無機絶縁層上または金属配線層上に形成しているため、検査パッドにクロムやニッケル等の硬い金属膜を用いた場合、検査パッド表面が変形しにくい。このためプローブ先端との接触性が悪く、先端に金めっきを施したり、広い接触面積の得られる構造を採用した高価なプローブが必要になるという問題点のあることが本発明者によって明らかにされた。
更に、前記(e)〜(h)に従来技術として記載されているように、形成済みの半田バンプにプローブを当てると、厚い酸化膜で覆われた曲面に強い荷重でプローブを当てるため、バンプの変形やプローブ自体に損傷を生じ易いという問題点が明らかにされた。
このように、前述の文献には、フリップチップ型半導体集積回路、そしてバンプ電極と対を成す検査パッドについて記載されているが、本発明者が最初に検討したように、プローブ検査のみに用いられるボンディングパッドやボンディングオプションの手法で電源端子等に接続されるボンディングパッド等にはそれ専用のリードピンのような外部端子は割り当てられていないという点を考慮した記載若しくは示唆は全く無い。すなわち、従来技術は、プローブ検査にのみ用いられ最終製品段階では不要となる検査専用の検査パッドに着目した発明思想を提供するに至っておらず、検査パッドは常にバンプ電極と対を成して存在されている。換言すれば、検査に必要な信号は少なくともバンプ電極として取り出し可能になっていることを前提としている。したがって、検査にのみ必要な信号端子に対しても半田バンプ電極が設けられるとすれば、バンプ電極の数が増大し、回路基板への実装と言う意味で実用的な間隔でのバンプ電極の配置が困難になることが本発明者によって明らかにされた。
本発明の目的は、再配置配線工程前のパッドを損傷することなく、またバンプの数を増加させることなくプローブ検査を実施することができる半導体集積回路及びその製造方法を提供することにある。
本発明の別の目的は、検査パッドの付加によって生じる配線のキャパシタンス増大を軽減することができる半導体集積回路及びその製造方法を提供することにある。
本発明の更に別の目的は、検査パッドとプローブの接触性を向上させる事が出来る半導体集積回路及びその製造方法を提供することにある。
本発明の更に別の目的は、実装基板との接続信頼性が向上すると共に、バンプ間隔を広く取ることができるため基板実装コストが低減できる半導体集積回路及びその製造方法を提供することにある。
本発明の更に別の目的は、突起状電極をアレイ状に配置する為の金属配線による容量性負荷を小さくすることが可能な半導体集積回路を提供することにある。
また、本発明者は、前記フリップチップ型半導体集積回路と共に、プログラム素子についても検討した。プログラム素子は、半導体集積回路において、その不良回路部分を冗長回路に置き換える救済等に用いられている。前記プログラム素子として、例えば金属膜やポリシリコン膜から成るヒューズが多用され、レーザ光の照射で熔断することによってプログラムされる。ヒューズに対するプログラムは、プローブテストの後に実施される。この段階でウェーハの表面のパッシベーション膜にはボンディングパッドやヒューズを露出する開口が形成されており、例えばボンディングパッドを用いてプローブテストが行なわれる。プローブテストでは不良の所在が判明し、不良部分を救済回路で置き換え可能なように選択的なレーザ光の照射によって前記ヒューズに対するプログラムが行なわれる。
別のプログラム素子として電気ヒューズがある。例えば米国特許第5110753号公報には、電気ヒューズの一種であるアンチヒューズを、DRAMの欠陥救済等に用いる技術が記載されている。アンチヒューズは、絶縁状態の酸化膜の絶縁破壊によってプログラム可能な構成を有する。更に、米国特許第5742555号公報には、アンチヒューズの例として、p型ウェル領域に酸化膜を用いてキャパシタを構成し、キャパシタのウェル電極に負電圧を、酸化膜上のプレート電極に正電圧を印加してゲート酸化膜を絶縁破壊する例が示されている。電気ヒューズを用いた半導体集積回路について記載されたその他の文献として、米国特許第5324681号公報等がある。
その他のプログラム素子として電気的に書き込み可能であって消去可能なEEPROMやフラッシュメモリなどの、プログラム状態を可逆的に変更可能な不揮発性記憶素子がある。米国特許第5742555号公報にはそのようなプログラム素子を有するDRAMについて記載が有る。
本発明者は、前記フリップチップ型半導体集積回路に、欠陥救済、モード設定、そしてトリミング用にプログラム素子を搭載する事について検討した。
最初に検討したプログラム素子はレーザで熔断可能なヒューズである。ポリシリコン膜から成るヒューズ(ポリシリコンヒューズ)は、例えば、半導体基板上のウェル領域に設けられた素子分離領域の上部に長方形状に形成され、その一端が、複数層の金属配線を介して選択トランジスタのソース領域に接続され、他端が金属配線を介して接地電位に接続されている。前記ポリシリコンヒューズの上部には、前記複数層の金属配線間の層間絶縁膜及びパッシベーション膜が積層された後、レーザー光を照射するための照射窓を開口するために、上記積層膜をエッチングして最終的に膜厚0.5〜1μmの絶縁膜が残されている。このように構成されたポリシリコンヒューズを熔断する際には、前記絶縁膜を通じてレーザー光が照射される。例えば、ポリシリコン膜の幅が2μm、配置の間隔が5μm、レーザー光を照射するための照射窓が幅10μmに設計されている。このとき、強度1.5μJ、スポット径6μmのHe−Neレーザーを照射することにより、ポリシリコンヒューズを熔断することができる。
しかしながら、従来のポリシリコンヒューズをレーザー光照射によって熔断する方式には以下の問題点のあることが本発明者によって明らかにされた。
第1の問題点は、上記レーザー光を照射するために照射窓を開口する処理が非常に困難になりつつあることである。特に近年、急速に市場が拡大しつつある高速のロジック回路やアナログ回路を大容量DRAM等と混載する、いわゆるシステムLSI製品においては、ロジック回路が5層以上の金属配線層を必要とすることから、ポリシリコンヒューズから最上部のパッシベーション膜までの絶縁膜の厚さが5μm以上に厚くなるため、ヒューズ上部に厚さ0.5μm程度に絶縁膜を残すエッチングをウェーハ全面にわたって均一に行うことが技術的に困難となっている。ヒューズ上部の絶縁膜厚さが1μm以上残った場合は、レーザー光の入射強度が弱まり熔断が不十分となる。また、ヒューズ上部の絶縁膜厚さが0.5μm以下に薄くなった場合は、その後のプロセス処理のバラツキによってはヒューズ表面が露出する危険性があり、熔断されていないヒューズが断線する不良発生の確率が著しく高くなる。
第2の問題点は、前記フリップチップ型半導体集積回路では、製造工程の方式上、従来のレーザー光照射によってヒューズを熔断することが不可能となることである。従来の製造工程では、金属配線層上部に水分の侵入を防止するためのパッシベーション膜の形成が完了した段階で、ウェーハ状態でクリンルーム内で行う製造工程が終了する。その後、プローブテストと救済を行った後、パッケージへの組み立てが行われ、最終の選別が実施されている。一方、フリップチップ型半導体集積回路においては、製造コストをさらに削減するため、パッシベーション膜形成の後に、リードフレームに類似する金属配線(再配置配線)の形成と半田バンプ電極の堆積までをウェーハ状態でクリンルーム内で行うものである。このフリップチップ型半導体集積回路において、従来のレーザー光照射によってヒューズを熔断する方式を適用すると、熔断されたヒューズ上部にリードフレームに類似する再配置配線を構成するための金属配線の堆積と加工が行われることになり、ポリシリコンヒューズの腐食と腐食部分からの水の侵入による信頼性低下を免れない。これにより、本発明者は、フリップチップ型半導体集積回路ではレーザー光照射によってヒューズを熔断する方式に代る、何らかの電気的にプログラムが行える方式の必要性を見出した。
第3の問題点は、ポリシリコンヒューズが比較的に大きなレイアウト面積を必要とする点である。1本のヒューズには少なくとも5×10μm2のレイアウト面積が必要であり、ヒューズ本数の上限を決める大きな要因となっている。
次に、プログラム素子として、電気的に書き込み可能であって消去可能な不揮発性記憶素子を採用する事についても検討した。これによれば、プログラム素子の数が少なくて済むような場合には電気的書き込み等の為の周辺回路によるチップ占有面積が相対的に大きくなり、面積効率の点で不利な場合のあることが明らかにされた。
上記検討結果により、本発明者は、フリップチップ型半導体集積回路のプログラム素子としてアンチヒューズなどの電気ヒューズを採用する事に優位性を見出した。このとき更に、アンチヒューズにおいて絶縁破壊のための電圧印加は半導体集積回路の製造段階でのみ必要な処理であるから、半導体集積回路の大規模化によって多数のバンプ電極を形成しなければならないというような事情の下では、絶縁破壊の為に専用バンプ電極を設ける余裕のない場合のある事が本発明者によって明らかにされた。また、フリップチップ型半導体集積回路においてバンプ電極は回路基板実装用の端子であるから、その応力・歪状態は直接的にチップに伝達されるので、それを緩和させる手段の必要性が本発明者によって認識された。
本発明者は更に観点を変えて、フリップチップ型半導体集積回路のボンディングオプションについて検討した。ボンディングオプションは、例えば半導体集積回路の動作モード設定用電極に割り当てられたボンディングパッドをフローティングにするか電源端子に接続するか等に応じて動作モードを決定するようにした手法である。ボンディングオプションでは、半導体チップの所定のボンディングパッドをパッケージのどのリードピンにボンディングするかを、組み立て時に選択すればよい。しかしながら、フリップチップ型半導体集積回路においてバンプ電極は直接回路基板に実装される端子であって、パッケージのリードピンに相当され、ウェーハプロセスを全て完了した後は、最早ボンディングオプションのような処置を施す事は物理的に不可能である。特定のボンディングパッドのような電極パッドに接続すべきバンプ電極を変更するには、ウェーハプロセスの段階で、前記所定のボンディングパッドのような電極パッドからバンプ電極に至る配線パターンを個別に変更しなければならない。これに対して、本発明者は、ボンディングオプションと同等の融通性若しくは使い勝手を得るには、一旦そのような配線パターンを完成したフリップチップ型半導体集積回路を後から機能設定できるようにする事が必要であるという認識に立った。
本発明の目的は、プログラム素子としてレーザで熔断可能なヒューズを用いることによって顕在化される信頼性低下を引き起こさないフリップチップ型半導体集積回路、そしてその製造方法を提供することにある。
本発明の別の目的は、フリップチップ型半導体集積回路のプログラム素子の状態を電気的に変更するために必要となる電極がその他の用途の突起状電極の数を制限しない半導体集積回路を提供することにある。
本発明の更に別の目的は、フリップチップ型半導体集積回路において突起状電極を介して半導体基板に与えられる応力・歪状態を緩和させることができる半導体集積回路を提供することにある。
本発明の更に別の目的は、機能設定などに関してボンディングオプションと同等の融通性を容易に得る事が出来るフリップチップ型半導体集積回路、そしてその製造方法を提供することにある。
本発明のその他の目的は、検査並びにプログラム素子の状態変更を伴う必要な機能選択及び救済を能率的に行ってフリップチップ型半導体集積回路を製造することができる製造方法を提供する事にある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
《プローブテストとフリップチップ型半導体集積回路》
〔1〕プローブテストに着目したフリップチップ型半導体集積回路に関する発明では、バンプ電極(208)を設けないプローブ検査にのみ用いられるボンディングパッドのような端子(202b)の直上もしくは近傍に、再配置配線層(205)もしくはバンプ電極下地金属層(207)等の導電層を用いた検査パッド(209b)を設ける。バンプ電極を設けるボンディングパッドのような端子(202a)についても同様の検査パッド(209a)を設けても良い。プローブ検査はこれらの検査パッドを用いて、若しくは、前記検査パッドと共に、バンプ電極形成前のバンプ電極下地金属を併用して実施する。上記により、検査パッドを使用することにより、プローブ検査専用パッドのためのバンプ電極を追加しなくてもよい。更に、ボンディングパッドのような端子の近傍に設けられバンプ電極下地金属よりも寸法の小さな検査パッドを使用することにより、再配置配線工程後にプローブ検査を実施することができる。
〔1〕プローブテストに着目したフリップチップ型半導体集積回路に関する発明では、バンプ電極(208)を設けないプローブ検査にのみ用いられるボンディングパッドのような端子(202b)の直上もしくは近傍に、再配置配線層(205)もしくはバンプ電極下地金属層(207)等の導電層を用いた検査パッド(209b)を設ける。バンプ電極を設けるボンディングパッドのような端子(202a)についても同様の検査パッド(209a)を設けても良い。プローブ検査はこれらの検査パッドを用いて、若しくは、前記検査パッドと共に、バンプ電極形成前のバンプ電極下地金属を併用して実施する。上記により、検査パッドを使用することにより、プローブ検査専用パッドのためのバンプ電極を追加しなくてもよい。更に、ボンディングパッドのような端子の近傍に設けられバンプ電極下地金属よりも寸法の小さな検査パッドを使用することにより、再配置配線工程後にプローブ検査を実施することができる。
更に、ポリイミドなどの有機絶縁層(204)上に再配置配線(205)のような導電層及び検査パッド(209a,209b)を形成する。比誘電率が小さく厚膜化の容易な有機絶縁層上に検査パッドを設けることにより、検査パッドと下部半導体回路の間のキャパシタンスを低減することが可能となる。また、有機絶縁層の弾性係数が比較的小さいため、検査パッド表面が変形し易くなり、プローブの接触性が向上する。
そして、再配置配線上に絶縁層(206)を形成し、その上にバンプ電極下地金属及び検査パッドを形成する。よって、再配置配線の上下2層の絶縁層を積層した上に検査パッドを設けることにより、検査パッドと下部半導体回路の間のキャパシタンスを低減することが可能となる。
〔2〕上記について更に詳述する。前記検査パッド(209b)を突起状電極(208)と排他的に設ける。これにより、回路基板への実装と言う意味で実用的な間隔でのバンプ電極の配置を最大限に容易化する。すなわち、半導体集積回路は、半導体基板と、前記半導体基板上の素子形成層に形成された複数の回路素子と、前記素子形成層の表面に形成され所定の前記回路素子に接続される複数の端子(202a,202b)と、前記複数の端子の内の一部の端子である第1の端子(202a)に夫々接続され前記素子形成層の上に延在する複数の導電層(205)と、前記導電層に夫々接続された突起状電極(208)と、前記複数の端子の内の残りの端子である第2の端子(202b)の全部又は一部に夫々接続された検査パッド(209b)と、前記突起状電極及び検査パッドを露出させて表面を覆う絶縁膜(206)と、を有して成る。
前記において、突起状電極(208)を有する端子(202a)に対しても検査パッド(209a)を追加することができる。ウェーハプローブテストを検査パッド(209a,209b)だけを用いて容易に行う事ができる。
前記導電層を前記端子の配列に対する突起状電極の再配置用配線(205)として用いる場合、前記導電層の上下に前記絶縁膜(204,206)が配置される。絶縁膜は、フリップチップ型半導体集積回路において突起状電極や検査パッドを介して半導体基板に与えられる応力・歪状態を緩和させる。特に、ポリイミド膜、フッ素樹脂膜、又はシリコン若しくはアクリル系ゴム材料を含むエラストマ膜などの有機物質を含む膜を前記絶縁膜として採用すれば、その膜は、酸化シリコン膜などの絶縁膜に比べて弾性係数が比較的小さいから、応力・歪状態の緩和に適している。
前記検査パッドは対応する前記端子の直上に配置することができる。また、半導体基板の中央部に前記検査パッドを規則的に配置し、前記検査パッドの外側に前記突起状電極を規則的に配置することができる。また、前記絶縁膜の上に前記検査パッドを延在させることも可能である。
〔3〕前記検査パッドを突起状電極と排他的に設けた構造の半導体集積回路の製造方法は、半導体ウェーハ上の素子形成層に所要の回路を構成すると共に、前記素子形成層の表面に前記所定の回路素子に接続された複数の端子(202a,202b)を形成し前記複数の端子の内の一部の端子である第1の端子(202a)に夫々接続され前記素子形成層の上に複数の導電層(205)を延在させる第1の工程(図37〜図40)と、前記延在された導電層に接続する突起状電極(208)を形成する第2の工程(図43)と、前記複数の端子の内の残りの端子である第2の端子(202b)の全部又は一部に夫々接続させて検査パッド(209b)を形成する第3の工程(図41)と、前記素子形成層に形成された前記所要の回路を検査する第4の工程(図42)と、バーンインを行う第5の工程(図58のS9)と、前記ウェーハをダイシングする第6の工程(図58のS8)とを含む。
突起状電極(208)を有する端子(202a)に対しても検査パッド(209a)を追加する場合には、前記第3の工程は、第2の端子の全部又は一部と前記第1の端子の全部又は一部とに夫々接続させて検査パッドを形成する処理になる。
バーンインは、突起状電極形成後ダイシングしてから行い、或いは、その逆に、バーンイン後突起状電極を形成してダイシングを行っても良い。前者においては、フリップチップ型半導体集積回路と同様に外部接続電極がエリアアレイ状にマッピングされたBGA(ボールグリッドアレイ)型の半導体チップの為に用意されているバーンイン用ソケットを流用でき、或いは突起状電極のエリアアレイ状の配列を既存のバーンイン用ソケットの端子配列に合せることにより、特別な仕様のバーンイン用ソケットを新規に用意しなくても済み、チップ単位でのバーンインを容易に行う事が出来、また、テストコストの低減にも寄与する。後者は、プローブテストだけでなく、バーンインも、検査パッド、或いは検査パッドと突起状電極下地金属を用いて行う事が出来る。したがって、高温下でソケットに接触する事により半田バンプ電極のような突起状電極が変形するのを防止する事が出来る。
《プログラム素子とフリップチップ型半導体集積回路》
〔4〕本発明ではフリップチップ型半導体集積回路に電気ヒューズのようなプログラム素子(1)を採用する。すなわち、半導体集積回路は、半導体基板(10)と、前記半導体基板上の素子形成層(半導体領域、配線層及び絶縁層を含む回路素子形成領域)に形成された複数の回路素子(1,2)と、前記素子形成層の表面に形成され所定の前記回路素子に接続される複数の端子(86,87,88,89)と、所定の前記端子(86,87,88,89)に接続され前記素子形成層の上に延在する導電層(90)と、前記導電層に接続された突起状電極(93)とを有する。このとき、前記回路素子の少なくとも一つとして、電流経路に所定の電位差が形成されることによって当該電流経路の高抵抗状態又は低抵抗状態を不可逆的に変化させるプログラム素子(1)を有し、前記端子の少なくとも一つは、前記電位差を形成する為の電圧の入力端子(86,87)とする。
〔4〕本発明ではフリップチップ型半導体集積回路に電気ヒューズのようなプログラム素子(1)を採用する。すなわち、半導体集積回路は、半導体基板(10)と、前記半導体基板上の素子形成層(半導体領域、配線層及び絶縁層を含む回路素子形成領域)に形成された複数の回路素子(1,2)と、前記素子形成層の表面に形成され所定の前記回路素子に接続される複数の端子(86,87,88,89)と、所定の前記端子(86,87,88,89)に接続され前記素子形成層の上に延在する導電層(90)と、前記導電層に接続された突起状電極(93)とを有する。このとき、前記回路素子の少なくとも一つとして、電流経路に所定の電位差が形成されることによって当該電流経路の高抵抗状態又は低抵抗状態を不可逆的に変化させるプログラム素子(1)を有し、前記端子の少なくとも一つは、前記電位差を形成する為の電圧の入力端子(86,87)とする。
上記により、プログラム素子としてレーザで熔断可能なヒューズを用いることによって顕在化される信頼性の低下を全く引き起こさない。
前記導電層を前記端子の配列に対する突起状電極の再配置用配線(205)として用いる場合、前記導電層の上下には、少なくとも前記突起状電極を露出させて表面を覆う絶縁膜(204,206)を配置することができる。そのような絶縁膜により、フリップチップ型半導体集積回路において突起状電極(209)を介して半導体基板に与えられる応力・歪状態を緩和させることができる。特に、有機物質を含むポリイミド膜又はエラストマ等の膜を前記絶縁膜として採用すれば、その膜は、酸化シリコンなどの絶縁膜に対して弾性係数が比較的小さいから、応力・歪状態の緩和に優れている。
半導体集積回路は、前記端子に接続して前記絶縁膜から露出するパッド電極(90,90a)を更に備えることができる。このパッド電極はプローブテストのための検査パッドなどに用いることができる。
前記プログラム素子に所定の電位差を形成する為の電圧印加には前記パッド電極の内の一部のパッド電極(90a)を用いる事ができる。プログラム素子をプログラムした後、当該パッド電極(90a)をフローティングにしておけば良い回路構成の場合には、当該パッド電極(90a)には突起状電極を割当てなくても良い。したがって、フリップチップ型半導体集積回路のプログラム素子の状態を電気的に変更するために必要となる電極がその他の用途の突起状電極の数を制限しない。これに対し、プログラム素子をプログラムした後、当該パッド電極(90a)を接地電位(Vss)又は電源電圧(Vcc)に強制しなければないらない回路構成の場合には、当該パッド電極(90a)には突起状電極(93a)を割当て、基板実装に際して当該突起状電極(93a)を配線基板上の接地電位(Vss)又は電源電圧(Vcc)の電源配線に接続しておけば良い。
前記プログラム素子に所定の電位差を形成する為の電圧がプログラム素子以外の回路の動作電源電圧と相異する電圧である場合には、前記プログラム用電圧の印加電極を複数のプログラム素子に共通化すればよい。
前記プログラム素子には、電気的な絶縁破壊によって高抵抗状態から低抵抗状態に変化される電気ヒューズを採用することができる。例えば、プログラム素子の前記電流経路は、前記高抵抗状態において絶縁膜が充填され、前記低抵抗状態において絶縁膜が破壊されている。
前記絶縁膜の破壊は、前記電流経路の一端への正電圧(VDD)印加と、他端への負電圧(Vbb’)印加によって行うことができる。これにより、プログラム素子には所定の電位差として高圧を得る事ができ、回路の接地電圧(Vss)を基準とした絶対値的な電圧はほぼ通常動作の電圧に抑える事が可能になる。この場合に、前記負電圧は、前記電位差を形成する為の所定の電圧の印加に利用される前記突起状電極又はパッド電極から各プログラム素子へ共通に供給すればよい。或いは、チップ外部から供給される正電圧(VDD)及びグランド電圧(GND)に基づいてチップ内部で形成される内部電圧をプログラム素子に与えてもよい。例えば、前記内部電圧としては、前記VDDよりも大きな高圧電圧(VCH)又は負電圧(Vbb’)がある。プログラム素子に対するプログラムの有無は、プログラム素子の反対側の印加電圧を、アドレス信号などを用いて制御すればよい。
前記プログラム素子は不良の救済に用いることができる。すなわち、前記回路素子で構成された正規回路と、不良の前記正規回路を代替するものであって前記回路素子で構成され救済回路を有し、前記プログラム素子を、救済回路で置き換えられるべき正規回路を特定するための救済情報の記憶手段(160)に採用することができる。例えば、前記正規回路はメモリセルであり、前記救済回路は冗長メモリセルであり、前記プログラム素子によって記憶された救済情報と前記メモリセルのアクセスアドレス信号とを比較するものであって前記回路素子で構成された比較回路(161)と、前記比較回路の一致に応答して前記メモリセルの選択に代えて前記冗長メモリセルを選択可能とし、前記比較回路の不一致に応答して前記メモリセルを選択可能とするものであって前記回路素子で構成された選択回路(106XD)と、を有する。
前記プログラム素子は半導体集積回路の機能選択に用いることができる。すなわち、前記プログラム素子を、前記半導体集積回路の動作モードを決める為の動作モード指定情報の記憶手段(AF0〜AF2)として採用することができる。これにより、フリップチップ型半導体集積回路において、突起状電極を形成した後でも機能選択若しくは動作モード選択と言う点でボンディングオプションと同等以上の融通性を簡単に得ることができる。
前記プログラム素子は半導体集積回路に内蔵された所定の回路の特性を選択する為のトリミング情報の記憶手段(AF10〜AF12)として採用することができる。例えば、半導体集積回路は抵抗分圧回路(183)を有し、前記プログラム素子に記憶されたトリミング情報は、前記抵抗分圧回路で生成される分圧電圧を選択する。
〔5〕フリップチップ型半導体集積回路に電気ヒューズのようなプログラム素子を採用した半導体集積回路の製造方法は、半導体ウェーハ上の素子形成層に所要の回路を構成すると共に、前記回路には電流経路に所定の電位差が形成されることによって当該電流経路の高抵抗状態又は低抵抗状態が不可逆的に変化されるプログラム素子を少なくとも含め、前記回路に接続する複数の端子を前記素子形成層の表面に形成する第1の工程と、前記複数の端子の一部に対応する実装接続用の複数個の突起状電極を形成する第2の工程(S7)と、前記回路を検査する第3の工程(S5)と、前記第3の工程による検査結果に従って欠陥部分を救済回路に置き換える第4の工程(S6)と、バーンインを行う第5の工程(S9)と、前記ウェーハをダイシングする第6の工程(S8)とを含む。そして、前記プログラム素子の状態を不可逆的に変化させて前記回路の機能を選択する第7工程(S4)を含む。前記プログラム素子には、前記絶縁破壊型の電気ヒューズ(1)を用いることができる。
上記により、レーザで熔断可能なヒューズをプログラム素子として用いることなく、半導体集積回路の機能選択が可能である。これにより、機能選択が施されて製造されたフリップチップ型半導体集積回路の歩留まり向上並びに信頼性向上に寄与することができる。
前記プログラム素子による機能選択を前記突起状電極の形成前に行うことができる。即ち、前記第7工程(S4)の後に前記第2の工程(S7)を行う。突起状電極を形成した後はウェーハ上に少なからず凹凸ができる。突起状電極形成前に機能選択を行えば、そのためのプログラム素子への電圧印加用パッド若しくは端子に対するプローブの接触が容易であり、機能選択の作業能率を向上させることができる。
上記とは逆に、前記プログラム素子による機能選択(S4)を前記突起状電極の形成(S7)後に行うことができる。この場合には、機能選択のためにプログラム素子へ電圧を印加するための電極を突起状電極と同様に半導体集積回路の表面に露出させおく必要がある。但し、機能選択に伴う処理を除いてウェーハ工程の殆どを終えた状態で半導体集積回路を在庫できるので、在庫管理が容易である。
前記欠陥部分を救済回路に置き換える前記第4工程(S6)において、前記置き換えは、前記プログラム素子の状態を不可逆的に変化させて行うことができる。このとき、機能選択(S4)、検査(S5)、及び救済(S6)の各工程は、1回路のプロービング処理で済ませる事ができる。すなわち、前記第3工程、前記第4工程及び前記第7工程を連続的に行い、各工程には必要に応じて前記端子又は突起状電極に対するプロービング処理を含む。機能選択(S4)、検査(S5)、及び救済(S6)の各工程の後に突起状電極を形成(S7)すれば、プログラム素子への電圧印加用パッド若しくは端子に対するプローブの接触が容易であり、機能選択はもとより検査及び救済の作業能率も向上させることができる。
前記バーンインを行う第5工程(S9)の後に第2工程により突起状電極を形成(S7)すれば、高温環境下での突起状電極の変形を考慮しなくてもよいから、その点においてバーンインを容易に行うことができる。
〔6〕フリップチップ型半導体集積回路における欠陥部分を救済回路に置き換えることに着目したとき、半導体集積回路の製造方法は、半導体ウェーハ上の素子形成層に所要の回路を構成すると共に、前記回路には電流経路に所定の電位差が形成されることによって当該電流経路の高抵抗状態又は低抵抗状態が不可逆的に変化されるプログラム素子を少なくとも含め、前記回路に接続する複数の端子を前記素子形成層の表面に形成する第1の工程と、前記複数の端子の一部に対応する実装接続用の複数個の突起状電極を形成する第2の工程(S7)と、前記回路を検査する第3の工程(S5)と、前記第3の工程による検査結果に従って欠陥部分を救済回路に置き換える第4の工程(S6)と、バーンインを行う第5の工程(S9)と、前記ウェーハをダイシングする第6の工程(S8)とを含み、前記第4工程(S6)は、前記プログラム素子の状態を不可逆的に変化させて前記置き換えを行う工程とされる。前記第4工程では、例えば、前記複数の端子のうち前記プログラム素子に接続されている所定の端子に、前記電流経路に所定の電位差を形成する為の電圧を印加する。プログラム素子は例えば前記絶縁破壊型の電気ヒューズとされる。
上記により、レーザで熔断可能なヒューズをプログラム素子として用いることなく、半導体集積回路の欠陥救済が可能である。これにより、救済が施されて製造されたフリップチップ型半導体集積回路の歩留まり向上並びに信頼性向上に寄与することができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、再配置配線工程前のパッドを損傷することなく、またバンプの数を増加させることなくプローブ検査を実施可能な半導体集積回路及びその製造方法を提供することができる。
《アンチヒューズ回路》
図1には本発明に係る半導体集積回路に用いられているアンチヒューズ回路の一例が示される。図1において1で示される回路素子はプログラム素子の一例である絶縁破壊型電気ヒューズとしてのアンチヒューズである。このアンチヒューズ1は、他の周辺トランジスタとは電気的に分離された基板電圧Vbb’が印加される半導体領域に形成された所謂基板ゲート容量によって構成される。このアンチヒューズ1のゲート容量電極がソース端子へ接続され、ドレイン端子に破壊用電圧VDDが印加され、ゲート電極へ破壊制御信号Vgが印加される選択トランジスタ2が設けられている。基板ゲート容量としてのアンチヒューズ(以下基板ゲート容量とも称する)1は、例えばハイレベルの破壊制御信号Vgによってオン状態にされた選択トランジスタ2を介してアンチヒューズ1のゲート容量電極へ破壊電圧VDDが印加され、基板側から基板電圧Vbb’が印加される。アンチヒューズ1の両端に印加された電位差によって、アンチヒューズ1のゲート絶縁膜のような絶縁膜が破壊され、アンチヒューズ1は高抵抗状態から低抵抗状態に変化される。
図1には本発明に係る半導体集積回路に用いられているアンチヒューズ回路の一例が示される。図1において1で示される回路素子はプログラム素子の一例である絶縁破壊型電気ヒューズとしてのアンチヒューズである。このアンチヒューズ1は、他の周辺トランジスタとは電気的に分離された基板電圧Vbb’が印加される半導体領域に形成された所謂基板ゲート容量によって構成される。このアンチヒューズ1のゲート容量電極がソース端子へ接続され、ドレイン端子に破壊用電圧VDDが印加され、ゲート電極へ破壊制御信号Vgが印加される選択トランジスタ2が設けられている。基板ゲート容量としてのアンチヒューズ(以下基板ゲート容量とも称する)1は、例えばハイレベルの破壊制御信号Vgによってオン状態にされた選択トランジスタ2を介してアンチヒューズ1のゲート容量電極へ破壊電圧VDDが印加され、基板側から基板電圧Vbb’が印加される。アンチヒューズ1の両端に印加された電位差によって、アンチヒューズ1のゲート絶縁膜のような絶縁膜が破壊され、アンチヒューズ1は高抵抗状態から低抵抗状態に変化される。
図1の構成がメモリ等の不良ビットの救済に適用される場合、特に制限されないが、前記選択トランジスタ2のソースはセレクタ3の選択端子に結合される。このセレクタ3には、メモリアクセス時におけるアドレス信号の対応ビットAiとその反転信号AiBが入力される。例えば前記破壊信号Vgの論理値はアドレスビットAiの反転信号AiBと同じ論理値を有する。セレクタ3は、選択端子の入力がローレベル(論理値“0”)のとき反転信号AiBを選択して出力し、選択端子の入力がハイレベル(論理値“1”)のときアドレスビットAiを選択して出力する。したがって、論理値“1”の破壊信号Vg(=AiB)によってアンチヒューズ1が破壊されているとき、セレクタ3の選択端子は論理値“0”にされ、此れによってセレクタ3は対応アドレスビットAiの反転信号AiBを出力する。破壊信号Vg(=AiB)が論理値“0”の場合にはアンチヒューズ1は破壊されず、セレクタ3の選択端子は論理値“1”にされ、此れによってセレクタ3は対応アドレスビットAiを出力する。換言すれば、アドレスビットAiの論理値が、破壊信号Vg(=AiB)の論理値の反転論理値に一致すれば、セレクタ3の出力は論理値“1”にされる。
上記図1の1ビットの構成を複数ビット分用いることにより、複数ビットのアンチヒューズ1に、救済すべき不良アドレスをプログラムすることができる。即ち、救済すべき不良アドレスの各ビットの反転信号を各ビットの破壊信号Vgとしてアンチヒューズ1のプログラムを行う。前記アンチヒューズのプログラム処理を終えたメモリのアクセスアドレスが前記救済すべき不良アドレスに等しいとき、各ビットのセレクタ3の出力は全て論理値“1”にされる。プログラムされたメモリのアクセスアドレスが前記救済すべき不良アドレスに対して1ビットでも相異すれば、少なくとも一つのセレクタ3の出力は論理値“0”にされる。この状態を図示を省略する負論理積ゲート(ナンドゲート:NAND)で検出する事により、救済すべきアドレスに対するアクセスを検出できる。これによって、不良ビットに代えて救済用の冗長ビットを選択したりする。
図2には図1のアンチヒューズ回路を構成する回路素子の断面構造の一例が示される。第1導電型(例えばp型)の半導体基板10の表面領域に、第2導電型(例えばn型)の深いウエル領域11が形成され、該第2導電型の深いウエル領域11の内部に第1導電型の浅いウエル領域13が形成されている。前記第2導電型の深いウエル領域11の外部には第1導電型の浅いウエル領域12が形成され、該第1導電型の浅いウエル領域12の表面領域に、素子分離領域14により分離された、第2導電型のドレイン領域18、第2導電型のソース領域19、ゲート酸化膜15、及びゲート電極17から成る選択トランジスタ2が構成されている。前記第1導電型の浅いウエル領域13の表面領域には、素子分離領域14により分離されて、ゲート容量酸化膜16、ゲート容量電極17、及び第1導電型の基板接続拡散層20から成るアンチヒューズ1を備える。前記ゲート容量電極17は前記選択トランジスタ2の第2導電型のソース領域19へ接続され、また、前記選択トランジスタ2の第2導電型のドレイン領域18には破壊用電圧VDDが印加され、前記第1導電型の基板接続拡散層20には前記基板電圧Vbb’が印加される。
本発明の半導体装置においては、該基板ゲート容量のゲート破壊耐圧をBVg、該選択トランジスタのしきい電圧をVthsとすると、
破壊信号Vg>VDD+Vths
の条件付きで、
VDD+Vbb’>BVg
に、あるいは、望ましくは
|VDD|〜|Vbb’|>BVg/2
に設定される。
破壊信号Vg>VDD+Vths
の条件付きで、
VDD+Vbb’>BVg
に、あるいは、望ましくは
|VDD|〜|Vbb’|>BVg/2
に設定される。
上記アンチヒューズ1によれば、従来のヒューズを熔断するためのレーザー光の照射に係わる上述した問題点が解消できる。すなわち、金属配線層が5層以上の場合においても照射窓の開口が不要となる。更に、ヒューズの状態変更は電気的なプログラムで行う為、その詳細は後述するフリップチップ型半導体集積回路のようなプロセス方式においても、信頼性を低下される問題は何ら発生しない。さらに、0.5μmプロセス技術を用いても、基板ゲート容量は3×3μm2以下にレイアウトできることから、レーザ熔断形式に比べてレイアウト面積を1/5以下にでき、ヒューズ本数の増加にも対応可能となる。
図3には基板ゲート容量を用いた前記アンチヒューズの平面レイアウトとして、2本分の前記アンチヒューズ1のレイアウトが示されている。p型半導体基板上に、深いn型ウエル領域を形成するためのパターン21、浅いp型ウエル領域を形成するためのパターン22が形成されている。パターン23はその矩形の外側に素子分離領域を定義する。パターン24は選択トランジスタ2のゲート電極17及びアンチヒューズ1のゲート容量電極17を定義するための例えばポリシリコン層から成る。25はコンタクト穴を形成するためのパターン、26、27は第1金属配線層を形成するためのパターンである。31は選択トランジスタ2のn型ドレイン領域18、32はn型ソース領域19、33はp型拡散層、34はp型基板接続拡散層である。
図4から図7には、図2の選択トランジスタ2及びアンチヒューズ1(基板ゲート容量)の構成を得る為の各製造工程毎の断面図を示してある。
先ず、図4に示されるように、抵抗率10Ωcmのp型シリコン基板上10上に、深さ0.3μmの溝型素子分離領域14を形成した後、イオン注入法により、加速エネルギ1000keVの燐(P+)イオンをドーズ量1×1013/cm2注入して深いn型ウェル11を形成する。そして、加速エネルギ350keVのB+イオンをドーズ量1×1012/cm2と加速エネルギ150keVのボロン(B+)イオンをドーズ量2×1012/cm2、および加速エネルギ50keVのBF2+イオンをドーズ量5×1012/cm2注入して浅いp型ウェル12、13を形成する。その後、温度850゜Cの熱酸化法により膜厚7nmの高耐圧系ゲート酸化膜41を成長させ、基板ゲート容量が形成される領域のみを開口した厚さ1μmのレジスト膜42を通常のリソグラフィ法により形成した後、ウエットエッチング法により基板ゲート容量が形成される領域の前記高耐圧系ゲート酸化膜41を除去する。
次に、図5に示すように、前記レジスト膜42をアッシング法により除去し、洗浄を行なった後、温度850゜Cの熱酸化法により膜厚4.5nmの低耐圧系ゲート酸化膜16を成長させ、同時に洗浄と酸化が追加されて膜厚8nmに増加した高耐圧系ゲート酸化膜15を形成する。その後、温度600゜C のCVD法(化学気相成長法:Chemical Vapar Deposition)により堆積し、イオン注入法により、加速エネルギ20keVのP+イオンをドーズ量4×1015/cm2注入した膜厚200nmのポリシリコン膜からなり、通常のリソグラフィ法により加工したゲート電極17を形成し、加速エネルギ20keVの砒素(As+)イオンをドーズ量2×1015/cm2を注入してn型ドレイン領域18とn型ソース領域19を形成し、更に、加速エネルギ10keVのB+イオンをドーズ量2×1015/cm2を注入してp型基板接続拡散層20を形成する。
さらに、図6に示されるように、温度700゜C のCVD法により堆積し、エッチバック法により加工した膜厚100nmの酸化膜からなるサイドスペーサ43を形成し、基板上及びゲート電極上に膜厚40nmのCoシリサイド膜44を成長させた後、 温度400゜C のCVD法により厚さ100nmのシリコン窒化膜45を堆積する。
最後に、図7に示すように、 CVD法により堆積し、CMP法(化学的機械的研磨法:Chemical Mechanical Polishing)により平坦化した膜厚1μmのシリコン酸化膜46を形成し、所望の位置にコンタクト穴を形成し、 CVD法とエッチバック法により埋め込んだタングステン(W)プラグ47を形成し、膜厚500nmのアルミニウム膜をスパッタ法により堆積し、通常のリソグラフィ法により加工した第1金属配線48を形成して主要部の製造を完了する。
図8には、アンチヒューズ1の絶縁破壊動作時における電圧印加条件が例示されている。p型シリコン基板10、選択トランジスタのある浅いp型ウエル領域12には接地電位0Vを印加し、深いn型ウエル領域11には電源電圧3.3Vを印加する。更に、基板ゲート容量の基板電圧Vbb’=−5Vとし、選択トランジスタのn型ドレイン領域18へ破壊電圧VDD=5Vを印加した後、所望の選択トランジスタ2のゲート電極へ破壊信号Vg=6Vの電圧パルスを、時間1ms印加して、アンチヒューズ1の低耐圧系ゲート酸化膜16へ実効的に10Vの電圧を印加する。これによってゲート絶縁膜16が破壊され、アンチヒューズ1が絶縁破壊される。
図9は基板ゲート容量である前記アンチヒューズ1の絶縁破壊時における電圧電流特性を示している。基板ゲート容量の平面寸法は素子分離間隔0.25μm、ゲート幅0.25μm であり、Vbb’=0Vの場合、ゲート破壊耐圧BVgは9Vである。本実施の形態ではVbb’=−5Vであるから、ゲート容量電極側に必要な破壊電圧は3.8Vまで低下しており、選択トランジスタから5Vを印加すれば問題なく破壊可能である。また、破壊直後に低耐圧系ゲート酸化膜16へ流れる電流値を1mAに制限したが、破壊後のヒューズの抵抗値は約10kΩと、破壊前に比較して10桁低下している。これにより、前記選択トランジスタ2の電流駆動能力は1mA以上に、また救済判定回路との間に接続される比較トランジスタ3の電流駆動能力は、破壊後のヒューズの抵抗値が約10kΩになることを目安として設計すればよい。
図10には図1の構成に対して選択トランジスタの保護抵抗とラッチアップ防止抵抗を追加したアンチヒューズ回路の例が示される。図10において前記選択トランジスタ2はpチャネル型トランジスタとされ、選択トランジスタ2の保護抵抗50とラッチアップ防止抵抗51が追加されている。図10の回路においてその動作電源は、Vbb’とVDDが明示されているが、当該明示された電源は他の回路の電源端子と別々にされている。電源が明示されていない回路の動作電源はVcc,Vssである。破壊信号Vgを形成する回路として、モード判定回路52、救済アドレスラッチ回路53、ナンドゲート54、レベル変換回路55が設けられている。アンチヒューズ1のプログラムモードがモード信号56(又はモード信号56とアドレス信号の一部)によってモード判定回路52に設定されると、モード判定回路52は不良ビットのアドレスデータを救済アドレスラッチ回路53にラッチさせ、その後、外部から供給される絶縁破壊すべきヒューズのアドレスを取込んで、ビット対応でナンドゲート54に出力する。アドレスデータはA0〜Aiとして図示されている。モード判定回路52の出力アドレスと救済アドレスラッチ回路の出力アドレスが共にハイレベルで一致するとき、対応するナンドゲート54の出力がローレベルにされる。ナンドゲート54の出力はレベル変換回路55で電源電圧VDDの振幅に変換され、変換された信号は前記破壊信号Vgとして選択トランジスタ2のゲート電極に供給される。前記破壊信号Vgは前記ナンドゲート54のローレベル(論理値“0”)出力に応答してローレベルにされ、これによって、破壊電圧VDDが基板ゲート容量であるアンチヒューズ1へ印加されて、そのヒューズ1が絶縁破壊される。
特に制限されないが、アンチヒューズ1のプログラム後は、電源電圧VDDをVccに、基板バイアス電圧Vbb’を接地電圧Vssにしておく。
上記より、ヒューズ1が絶縁破壊されるときの対応アドレスビットAiはハイレベル(論理値“1”)である。この関係は図1の場合と同じである。図10において選択トランジスタ2のドレインには図1と同様にセレクタ3が設けられている。アンチヒューズ1のプログラム後における通常動作時の救済判定動作は図1で説明した内容と同じである。すなわち、前記アンチヒューズ1のプログラム処理を終えたメモリのアクセスアドレスが前記救済すべき不良アドレスA0〜Aiに等しいとき、各ビットのセレクタ3の出力は全て論理値“1”にされ、これによって、救済すべきアドレスに対するアクセスを検出する。
図11には図10の回路でアンチヒューズを絶縁破壊する時の電圧印加条件とアンチヒューズ周りのデバイス断面構造が例示されている。図11において、p型シリコン基板60上に、深いn型ウエル領域61と、浅いn型ウエル領域62が形成され、深いn型ウエル領域61には浅いp型ウエル領域63及び71が配置されている。前記浅いn型ウエル領域62内には素子分離領域64で分離され、p型ドレイン領域68、p型ソース領域69、ゲート酸化膜65、及びゲート電極67から成る選択トランジスタ2が形成されている。前記浅いp型ウエル領域63内には基板ゲート容量酸化膜66が形成され、p型基板接続拡散層70、及びゲート電極67によって基板ゲート容量すなわちアンチヒューズ1が構成されている。前記基板ゲート容量のゲート電極67と選択トランジスタ2のp型ソース領域69の間に、前記浅いp型ウエル領域71を用いて、p型抵抗拡散層70で接続した保護抵抗50を形成している。
図11において、p型シリコン基板60は接地電位Vss(=0V)へ固定され、深いn型ウエル領域61及び浅いn型ウエル領域62にはVnw=VDD=5Vが印加される。アンチヒューズ1のp型基板接続拡散層70へVbb’=−5Vを、選択トランジスタ2のp型ドレイン領域68へ破壊電圧VDD=5Vを印加した後、図10に示したレベル変換回路55からの破壊信号Vg=5Vがゲート電極67へ入力される。これにより、アンチヒューズ1の一方の容量電極にはVbb’=−5V、他方の容量電極にはVDD=5Vが印加され、基板ゲート容量酸化膜66が絶縁破壊される。
上記図11の例では、アンチヒューズ1の酸化膜46の膜厚は4.5nmとし、ゲート酸化膜65よりも薄く形成し、その絶縁破壊を容易に行えるようにした。通常のDRAMプロセスで使用されているゲート酸化膜厚の7nmの場合においても、そのゲート破壊耐圧が11V程度であることから、ゲート酸化膜65と同様に、前記アンチヒューズ1の酸化膜66の厚さを7nmとした場合にも、該アンチヒューズ1のp型基板接続拡散層50へVbb’=−7Vを印加すれば、同様の絶縁破壊動作が可能である。
《フリップチップ型DRAM》
図12には本発明に係る半導体集積回路の別の例であるフリップチップ型のDRAM(以下単にフリップチップ型DRAMとも称する)のDRAMチップが示される。同図に示されるDRAMチップ80においてアンチヒューズ回路は不良ビットの救済に用いられている。
図12には本発明に係る半導体集積回路の別の例であるフリップチップ型のDRAM(以下単にフリップチップ型DRAMとも称する)のDRAMチップが示される。同図に示されるDRAMチップ80においてアンチヒューズ回路は不良ビットの救済に用いられている。
DRAMチップ80は、特に制限されないが、半導体基板に64Mビットのメモリアレー82を4ブロック有し、一対のメモリアレイ82毎にXデコーダ(ロウデコーダ)83、夫々のメモリブロック82毎にYデコーダ(カラムデコーダ)及びメインアンプ84などの周辺回路を有する。各々のメモリアレー82に対応して、基板ゲート容量としてのアンチヒューズ1から成るアンチヒューズ回路85が設けられ、半導体基板の中央部にアンチヒューズ回路85の電源パッド86,87を配置した。その外側には、80×80μm2のプローブテスト用の金属パッド88を設け、更に、バンプ電極への再配置配線(リード配線)を取り出すための40×40μm2の金属パッド89を設けてある。アンチヒューズ回路85には、図1、図10に示されるアンチヒューズ回路を採用することができる。プログラムモードは前述と同様に、モード信号等によって設定する。例えば、DRAMにおけるWCBR(ライトイネーブル信号WE及びカラム・アドレス・ストロー部信号CASをロウ・アドレス・ストローブ信号RASのイネーブルに先立ってイネーブルにする)テストモードとアドレス信号の一部を用いて、前記プログラムモードに入ればよい。
前記電源パッド86は、アンチヒューズ1の破壊時には破壊電圧VDD(=5V)が印加され、通常動作時には電源電圧Vcc(=3.3V)が印加される電源パッドである。他方の電源パッド87は、アンチヒューズ(基板ゲート容量)1の破壊時にはその基板電圧Vbb’(=−5V)が供給され、通常動作時には接地電位Vss(=0V)に固定される。
図13から図16は前記DRAMチップ80を用いてフリップチップ型DRAMを得るまでの所要の工程におけるチップ平面図を示す。
先ず、ウェーハ状の図12のDRAMチップ上に、図13に例示される再配置配線(リード配線)90をパターンニングする。すなわち、図12のDRAMチップ80上には、第3層アルミニウム配線が形成し、その上部に膜厚0.5μmの酸化膜と膜厚1μmのプラズマ窒化膜からなるパッシベーション膜を堆積する。その上部に膜厚10μmの感光性高分子膜を塗布し、86、87、88、89で示されるボンディングパッド部の位置に対応させて開口を形成し、第3層アルミニウム配線までを露出させる。その後、膜厚1μmの銅をスパッタ法により堆積して、図13に示されるように、DRAMチップ上に再配置配線90をパターンニングする。
次に、図14に示すように、上記再配置配線90上に膜厚3μmの樹脂を塗布し、半田バンプ電極が配置される領域と、プローブ検査用のプローブを接触する領域のみにパッド開口穴91を形成する。
更に、膜厚0.3μmのCr膜をスパッタ法により堆積し、パターンニングして、図15に示すように、半田バンプ電極のバリア層(下地金属層)92を形成する。このバリア層92は、半田バンプ電極に含まれる錫(Sn)が銅(Cu)と反応して金属間化合物を生成するのを阻止するバリア層として機能する。90,90aはパッド開口穴91から露出された再配置配線であり、前述の通りプローブ検査用の検査パッドとして利用される。特に90aは、アンチヒューズ1をプログラムするための電圧VDD,Vbb’の供給に用いられることになる。
最後に、図16に示すように、前記バリア層92の上に、例えば直径200μmの半田バンプ電極93,93aを形成して、フリップチップ型DRAMのウェーハ工程を完了する。半田バンプ電極93aは、アンチヒューズ1のプログラム用電圧VDD,Vbb’の印加端子を、電源電圧Vcc、接地電圧Vssに強制するための電極である。この後、プローブテストと基板ゲート容量(アンチヒューズ)1の破壊による救済及び選別テストが実施され、最後に、ウェーハからチップの切り出しが行われる。切り出されたフリップチップ型DRAMは、実装配線基板上にフェースダウンボンディングされ、充填剤の注入と硬化が行われて、製品が完成する。基板実装されるとき、前記一対の半田バンプ電極は93aは電源電圧Vcc、接地電圧Vssの電源配線に接続される。
図17には前記フリップチップ型DRAMにおけるアンチヒューズ回路85の主要部の縦断面が示されている。p型シリコン基板10上に、深いn型ウェル領域11が形成され、この深いn型ウェル領域11の内部に浅いp型ウェル領域13が形成されている。また、前記深いn型ウェル領域11の隣には、浅いp型ウェル領域12が形成され、該浅いp型ウェル領域12の表面領域には、素子分離領域14により分離され、DRAMメモリセルのセルトランジスタに使用されているn型低濃度ソース・ドレイン領域95、n型ドレイン領域18、n型ソース領域19、ゲート酸化膜15、及びゲート電極17から成る選択トランジスタ2を備える。前記該浅いp型ウエル領域13の表面領域には素子分離領域4により分離され、ゲート容量酸化膜16、ゲート容量電極17、及びp型基板接続拡散層20から成るアンチヒューズ1を備え、該ゲート容量電極17は該選択トランジスタ2のn型ソース領域19へ接続されている。選択トランジスタ2へn型低濃度ソース・ドレイン領域95を設けたことにより、ソース・ドレイン耐圧を7Vから10Vへ改善することができ、トランジスタの信頼度を向上できる。
《フリップチップ型システムLSI》
図18には本発明の半導体集積回路の第3の例に係るフリップチップ型システムLSIの機能ブロック図が示される。同図に示されるシステムLSI101は、特に制限されないが、半導体基板100の周縁にはプローブテスト用の金属パッドや、バンプ電極への再配置配線(リード配線)を取り出すための金属パッドなどのパッド102が多数配置されている。前記パッド102の領域の内側に、外部入出力回路103、アナログ入出力回路104が設けられている。外部入出力回路103及びアナログ入出力回路104は3.3Vのような相対的にレベルの高い外部電源を動作電源とする。レベルシフタ105は前記外部電源を1.8Vのような内部電源電圧に降圧する。レベルシフタ105の内側には、ダイナミック・ランダム・アクセス・メモリ(DRAM)106、中央処理装置(CPU)107、キャッシュメモリ(CACH)108、ロジック回路(LOG)109、フェーズ・ロックド・ループ回路(PLL)110、アナログ・ディジタル変換回路(ADC)111、及びディジタル・アナログ変換回路(DAC)112を有する。113はアンチヒューズ回路であり、DRAM106の欠陥救済に利用される。前記DRAM106、CPU107、LOG109、CACH108はレベルシフタ105から供給される1.8Vのような内部電源電圧を動作電源として動作される。但し、DRAM106は内部電源電圧を昇圧してワード線選択レベルを形成し、ワードドライバなどの動作電源に用いる。
図18には本発明の半導体集積回路の第3の例に係るフリップチップ型システムLSIの機能ブロック図が示される。同図に示されるシステムLSI101は、特に制限されないが、半導体基板100の周縁にはプローブテスト用の金属パッドや、バンプ電極への再配置配線(リード配線)を取り出すための金属パッドなどのパッド102が多数配置されている。前記パッド102の領域の内側に、外部入出力回路103、アナログ入出力回路104が設けられている。外部入出力回路103及びアナログ入出力回路104は3.3Vのような相対的にレベルの高い外部電源を動作電源とする。レベルシフタ105は前記外部電源を1.8Vのような内部電源電圧に降圧する。レベルシフタ105の内側には、ダイナミック・ランダム・アクセス・メモリ(DRAM)106、中央処理装置(CPU)107、キャッシュメモリ(CACH)108、ロジック回路(LOG)109、フェーズ・ロックド・ループ回路(PLL)110、アナログ・ディジタル変換回路(ADC)111、及びディジタル・アナログ変換回路(DAC)112を有する。113はアンチヒューズ回路であり、DRAM106の欠陥救済に利用される。前記DRAM106、CPU107、LOG109、CACH108はレベルシフタ105から供給される1.8Vのような内部電源電圧を動作電源として動作される。但し、DRAM106は内部電源電圧を昇圧してワード線選択レベルを形成し、ワードドライバなどの動作電源に用いる。
図18において、参照符号114,115で示されるものは前記アンチヒューズ回路113に専用化された電源パッドである。電源パッド114は、アンチヒューズ1の破壊時には破壊電圧VDD(=5V)が、通常動作時には電源電圧Vcc(=3.3V)が印加される電源パッドである。他方の電源パッド115は、アンチヒューズ(基板ゲート容量)1の破壊時には基板電圧Vbb’(=−5V)が供給され、通常動作時には接地電位Vss(=0V)に固定される。
図19には図18におけるアンチヒューズ回路とロジック回路及び外部入出力回路のデバイス構造の縦断面が例示されている。
抵抗率10Ωcmのp型シリコン基板120上に、深さ2μmの深いn型ウェル領域121、深さ1μmの浅いn型ウェル領域124、深さ0.8μmの浅いp型ウェル領域122及び123が配置されている。前記浅いp型ウェル領域123内には、膜厚4nmの薄いゲート酸化膜127、p型基板接続拡散層130、及び膜厚0.2μmのn型ポリシリコン膜からなるゲート長0.3μmのゲート電極128から基板ゲート容量(アンチヒューズ)1が構成されている。前記浅いn型ウェル領域124内には膜厚0.3μmの素子分離領域125で分離され、p型ドレイン領域135、p型ソース領域134、膜厚8nmの厚いゲート酸化膜126、及び膜厚0.2μmのp型ポリシリコン膜からなるゲート長1μmのゲート電極129によって選択トランジスタ2が形成されている。前記基板ゲート容量1のゲート電極128と選択トランジスタ2のp型ソース領域134はタングステン(W)を埋め込んだコンタクトプラグ142と第1層金属配線143で接続されている。
前記浅いp型ウエル領域122内には、素子分離領域125で分離され、n型ドレイン領域137、n型ソース領域136、膜厚4nmの薄いゲート酸化膜127、及び膜厚0.2μmのn型ポリシリコン膜からなるゲート長0.2μmのゲート電極130によって、電源電圧1.8V動作のnチャネル型トランジスタ4が形成されている。
また、前記浅いp型ウエル領域122内には、素子分離領域125で分離され、n型ドレイン領域139、n型ソース領域138、膜厚8nmの厚いゲート酸化膜126、及び膜厚0.2μmのn型ポリシリコン膜からなるゲート長0.4μmのゲート電極131によって、電源電圧3.3V動作のnチャネル型トランジスタ5が形成されている。
前記トランジスタ4,5の上部に自己整合コンタクト形成のため、CVD法により堆積した膜厚100nmのシリコン窒化膜140を配置し、CMP法により平坦化された膜厚1μmのコンタクト層間膜141の所望の位置に設けられたコンタクトプラグ142と膜厚0.5μmのアルミニウム膜からなる第1金属配線143、 CMP法により平坦化された膜厚1μmの第1層間膜144の所望の位置に設けられた第1層間プラグ145と膜厚0.5μmのアルミニウム膜からなる第2層金属配線146、 CMP法により平坦化された膜厚1μmの第2層間膜147の所望の位置に設けられた第2層間プラグ148と膜厚0.5μmのアルミニウム膜からなる第3層金属配線149、膜厚0.8μmの第3層間膜150の所望の位置に設けられた第3層間プラグ151と膜厚1μmのアルミニウム膜からなる第4層金属配線152、膜厚0.8μmの第4層間膜153、そして、膜厚1μmのアルミニウム膜からなる第5層金属配線154が配置されている。
前記システムLSI101は、前述のように、MISトランジスタのゲート酸化膜厚は2種類に分類される。MISトランジスタの動作電圧に対してある程度の耐圧(ゲート酸化膜の破壊に対する耐圧)を確保する必要がある回路、例えば、外部入出力回路103、アナログ入出力回路104、DRAM106、ADC111及びDAC112は、特に制限されないが、0.2μmプロセス技術を用いた場合、ゲート長0.4μmでゲート酸化膜厚8nmのMISトランジスタを有する。これに対して、降圧された比較的低い内部電圧を動作電源とする回路、即ち、ロジック回路109、キャッシュメモリ108、CPU107は、ゲート長0.2μmでゲート酸化膜厚4nmのMISトランジスタで構成される。レベルシフト回路105は、特に制限されないが、双方のゲート酸化膜厚のMISトランジスタを有している。前記アンチヒューズ1は4nmのゲート酸化膜が利用され、絶縁破壊のために過渡にレベルの高い電圧を利用しなくても済むように考慮されている。
《DRAMの救済回路》
前記図18のシステムLSIにおけるDRAMの不良ビット救済の為の具体的な回路構成の一例を説明する。
前記図18のシステムLSIにおけるDRAMの不良ビット救済の為の具体的な回路構成の一例を説明する。
図20には前記DRAM106の一例が示される。 前記DRAM106はCPU107のワークメモリ又はメインメモリとして利用されるところの比較的大容量のリードライト可能なメモリである。前記DRAM106は、システムの大規模化に応じて例えば数ギガ・ビットのような大容量を有する。DRAM106のメモリセルアレイ106MAは、正規のワード線WLd_0〜WLd_Ndの他に冗長ワード線WLdRを有する。正規のワード線WLd_0〜WLd_Ndには正規のダイナミック型メモリセルの選択端子が結合され、冗長ワード線WLdRには冗長用のダイナミック型メモリセルの選択端子が結合されている。メモリセルのデータ入出力端子はビット線BLd_0〜BLd_Mdに結合されている。特に図示はしないが、ビット線BLd_0〜BLd_Mdはセンスアンプを中心に折り返された折り返しビット線構造を有している。前記ビット線BLd_0〜BLd_MdはYセレクタYSd_0〜YSd_Mdを介してコモンデータ線106CDに共通接続される。
前記ワード線WLd_0〜WLd_Ndと冗長ワード線WLdRはXデコーダ106XDによって一本が選択される。YセレクタYSd_0〜YSd_MdはYデコーダ106YDのデコード出力によって一つがオン状態にされる。図20において、メモリセルアレイ106MA及びYセレクタYSd_0〜YSd_Mdは紙面の表裏方向にN組設けられていると理解されたい。したがって、Xデコーダ106XD及びYデコーダ106YDによる選択動作が行われると、コモンデータ線106CDにはNビット単位でデータの入出力が行なわれることになる。書き込みデータはデータバスDBUSからデータバッファ106DBに供給され、入力データに従ってメインアンプ106MAがコモンデータ線106CDを介してビット線をドライブする。データ読み出し動作ではビット線からコモンデータ線106CDに伝達された読み出しデータをメインアンプ106MAで増幅し、これをデータバッファ106DBからデータバスDBUSに出力する。
正規のワード線WLd_0〜WLd_Ndの内のどのワード線を冗長ワード線WLdRの選択に置き換えるかは、救済アドレス記憶回路160に格納されている救済情報によって決定される。詳細は後述するが救済アドレス記憶回路160は救済アドレスの記憶に必要なビット数分の前記アンチヒューズ回路113を有する。
前記救済アドレス記憶回路160に格納されている救済情報は、アドレス比較回路161に供給される。前記救済アドレス記憶回路160から出力される救済情報が有効であるとき、その救済情報はアドレス比較回路161によって前記アドレスバッファ106ABからのロウアドレス信号と比較される。比較結果が一致のとき、検出信号HITBが論理値“0”(ローレベル)にされ、それ以外は論理値“1”(ハイレベル)にされる。前記Xデコーダ106XD及びYデコーダ106YDは、アドレスバスABUSのアドレス信号がアドレスバッファ106ABを介して供給され、供給されたアドレス信号をデコードする。特にXデコーダ106XDは、アドレス比較回路161から供給される検出信号HITBが不一致を意味する論理値“1”のときはアドレスバッファ106ABからのロウアドレス信号をデコードするが、検出信号HITBが一致を意味する論理値“0”のときにはアドレスバッファ106ABからのロウアドレス信号のデコードが禁止され、代わりに冗長ワード線WLdRを選択する。これにより、不良のワード線に係るメモリアクセスは冗長ワード線WLdRに係る冗長用のメモリセルの選択動作に代えられる。
DRAM106の内部タイミング制御はタイミングコントローラ106TCが行う。タイミングコントローラ106TCにはコントロールバスCBUSを介してCPU107からリード信号及びライト信号等のストローブ信号が供給されると共に、アドレスバスABUSからメモリ選択信号とみなされる複数ビットのアドレス信号が供給される。タイミングコントローラ106CTによってDRAM106の動作選択が検出されると、Xデコーダ106XD等の回路が活性化され、リード信号によって読み出し動作が指示されているときは、メモリセルアレイ106MAで選択されたメモリセルの記憶情報がメインアンプ106MAやデータバッファ106DBを介してデータバスDBUSに出力され、ライト信号によって書き込み動作が指示されているときは、メモリセルアレイ106MAで選択されたメモリセルに、データバッファ106DB及びメインアンプ106MAを介して入力されたデータが書き込まれる。
図21には救済アドレス記憶回路160に用いられる1ビット分の前記アンチヒューズ回路113の一例が示される。アンチヒューズ回路113は検出部113Aとアンチヒューズ設定部113Bとを有する。前記基板ゲート容量のようなアンチヒューズ1の一方の容量電極は前記電源パッド115に接続する端子CGNDに、他方の容量電極はpチャネル型トランジスタT5を介してノードVSENに結合される。端子CGNDには、アンチヒューズ1の絶縁破壊時に−5V、通常動作時は0Vが印加される。前記トランジスタT5のゲートは接地電圧VSSに結合され、アンチヒューズ1の絶縁破壊動作時に端子CGNDに印加される負電圧がノードVSEN側に伝達されるのを阻止する。
前記ノードVSENには、pチャネル型トランジスタT6を介して前記電圧VDDが印加され、また、pチャネル型トランジスタT7、T8の直列回路を介して前記電圧VDDが印加される。トランジスタT6はリセット信号RSTBのローレベル(リセット指示レベル)によってオン動作され、トランジスタT7はアンチヒューズ1の選択信号AiBのローレベル(選択レベル)によってオン動作される。前記トランジスタT8は検出部113Aの検出信号FAiが帰還されてスイッチ制御される。
前記検出部113Aは、前記ノードVSENにpチャネル型トランジスタT4,T3が直列接続され、前記トランジスタT3は、並列形態に接続された一対のpチャネル型トランジスタT1,T2を介して端子VDCに接続されている。この端子VDCは前記電源パッド114に接続されている。前記トランジスタT1のゲート電極にはDRAMのアクセス動作時にハイレベルにされる内部制御信号が供給され、前記トランジスタT2のゲート電極はインバータINV1を介して前記トランジスタT3のドレインに帰還結合されている。
前記トランジスタT4はnチャネル型トランジスタであってもいが、その駆動能力(W/Lg)をトランジスタT3より大とし、前記インバータINV1の入力レベルを調節する。
図21のアンチヒューズ1を絶縁破壊する場合、前記端子VDCは5Vのような破壊電圧VDD、端子CGNDは−5Vのような負の基板バイアス電圧Vbb’にされる。動作の最初にリセット信号RSTBが一旦ローレベルにされ、ノードVSENが電圧VDDに初期化される。そして、前記信号TRASはハイレベル、前記信号AiBはローレベルにされ、これによって、最初、インバータINV1の出力はローレベルにされる。この状態で、ノードVSENには、トランジスタT7,T8を介して破壊電圧VDDが供給さて、アンチヒューズ1の一つの容量電極には大凡10Vの電位差が形成され、絶縁破壊される。絶縁破壊されたアンチヒューズ1は高抵抗状態から低抵抗状態に変化され、ノードVSENの電圧は低くされる。これをインバータINV1が検出し、トランジスタT8をカットオフして、アンチヒューズ1に対する高圧印加状態が自動停止される。
DRAMのアクセス動作では、端子VDCは3.3V、端子CGNDは0Vにされ、前記信号RSTB,AiBは共にハイレベルを保ち、これに代えて、前記信号TRASがローレベルにされる。アンチヒューズ1が絶縁破壊されていれば検出信号FAiはハイレベルにされ、アンチヒューズ1が絶縁破壊されていなければ検出信号FAiはローレベルにされる。
図22には前記アンチヒューズ回路113を用いた救済アドレス記憶回路160の一例として、一つの救済アドレスを記憶する回路構成が例示されている。アンチヒューズ回路113の構成は図示を簡略化している。例えばn+1個のアンチヒューズ回路113が設けられ、夫々のアンチヒューズ回路113には、前記信号TRAS、リセット信号RSTBが共通に供給さて、各アンチヒューズ1の一方の容量電極は前記端子CGNDに共通に接続されている。また、夫々のアンチヒューズ回路113には、n+1ビットのプログラムアドレス信号A0B〜AnBがビット対応で個別に供給され、n+1ビットの信号FA0〜FAnをビット対応で出力する。プログラムアドレス信号A0B〜AnBの各ビットは前記選択信号AiBに対応される。このプログラムアドレス信号A0B〜AnBは、救済すべきアドレス(不良アドレス)を示すアドレス信号A0〜Anの各ビットのレベル反転信号になっている。プログラムアドレス信号は、アンチヒューズ回路113のプログラムモードにおいて外部アドレス入力端子から供給される。
図22においてnチャネル型トランジスタT9,T10及びpチャネル型トランジスタT11から成る回路は、多数のアンチヒューズ回路113に共通な端子CGNDにヒューズプログラム時は外部より負電圧(例えば−5V)を印加可能とし、通常動作時は端子CGNDの接続ラインに自ら接地電圧VSSを印加する回路である。すなわち、トランジスタT11は、トランジスタT9を通常オン状態にしておくための電圧VDDレベルをトランジスタT9のゲート電極に印加するためのMISトランジスタである。トランジスタT11は、Lg(ゲート長)が大きく、内部抵抗の大きなMISトランジスタである。端子CGNDが負に下がるとトランジスタT10がオン状態にされ、トランジスタT9のゲート電圧を端子CGNDの負電圧に近い負の電圧とし、トランジスタT9をオフ状態にする。これにより、通常動作時はトランジスタT9のオン状態によって端子CGNDの電源ラインに接地電圧VSSを供給し、アンチヒューズ1のプログラム時は接地電圧VSSから端子CGNDの負電圧への電流の逆流を防ぐ。
図21及び図22の回路に従えば、アンチヒューズ1のプログラム動作において、プログラムアドレス信号A0B〜AnBのうち、ローレベルのビットに対応するアンチヒューズ回路113のアンチヒューズ1が絶縁破壊される。このプログラム状態に応答して出力される信号FA0〜FAnは、目的とする救済すべきアドレス信号になる。
図23はアンチヒューズ1を絶縁破壊するときのタイミングチャート、図24は検出信号FAiを読み出す動作のタイミングチャートである。
図23において、アンチヒューズ1の絶縁破壊は、アドレス指定信号AiBのローレベルによって選択され、ノードVSENに電圧VDDが印加され、端子CGNDに負電圧が印加されて、行なわれる。トランジスタT5はpチャネル型のMISトランジスタなので、ノードVSENの電圧VDDのレベルをレベル損失なしにアンチヒューズ1の上側端子(ノードVSEN)に印加することができる。プログラムアドレス信号AiBがハイレベルにされるプログラム非選択アンチヒューズ1では、VDDからVSENを介してCGNDに至る電流パスがないため、アンチヒューズ1は破壊されない。アンチヒューズ1が破壊されると、ショート状態などの低抵抗状態となり、アンチヒューズ1の上側端子まで負となるが、トランジスタT5によりノードVSENは、VSS(接地電圧)+Vthp(pチャネル型MISトランジスタの閾値電圧)以下には下がらない。トランジスタT4はpチャネル型MISトランジスタであっても、nチャネル型MISトランジスタでもよいが、ノードVSENのレベル低下をインバータINV1の入力に伝えて検出信号FAiをローレベルからハイレベルに変化させることができればよい。したがってVDDからVSENを介してCGNDに至る電流パスがなくなり、まだ破壊されていない別のアンチヒューズ1の破壊に向かう。ここでトランジスタT5には端子CGNDの負電圧がゲート・ソース間やソース・NWELL(n型ウェル領域)間にかかるが、接地電圧VSSを基準とした絶対値電圧は、正側高電圧だけを用いる場合に比べて、小さくて済むから、トランジスタT5のpn接合が破壊されることはない。
アンチヒューズ1の読み出しは、信号AiBがハイレベル、信号TRASがローレベルにされることにより行なわれる。アンチヒューズ1が破壊されているときの読み出しでは、電圧VDDからトランジスタT1,T3,T4,T5とアンチヒューズ1を経て端子CGND(=0V)に電流が流れ、ノードVSENがローレベルになり、インバータINV1から出力される信号FAiがハイレベルとなる。一方、非破壊状態のアンチヒューズ1に対する読み出しでは、ノードVSENは電圧VDDより下がらず、検出信号FAiはハイレベルを維持する。トランジスタT4はpチャネル型MISトランジスタであってもnチャネル型MISトランジスタであってもよいが、その駆動能力をトランジスタT3よりも大きくし、ノードVSENのレベルによりインバータINV1の入力を確実に決定できるようにする。トランジスタT4は検出部113Aとヒューズ設定部113Bの動作分離用に設けられており、検出信号FAiを用いる後段の回路構成によっては削除することも可能である。
図25には図22におけるトランジスタT5,アンチヒューズ1及びトランジスタT9のデバイス断面が例示されている。
図25において、170はp型半導体基板(P−Sub(VSS))、171は深いn型ウェル領域(DW(VDD))、172,173は浅いn型ウェル領域(NW(VSS))、174、175は浅いp型ウェル領域(PW)である。
図25の構造では深いn型ウェル領域171によるトリプルウェル構造を用いてアンチヒューズ1のp型ウェル領域174を負電位に引き下げることができる。nチャネル型MISトランジスタT9も同じp型ウェル領域171に形成されている。トリプルウェル構造は、本来メモリアレーと周辺回路のnチャネル型MISトランジスタのウェル電圧とを夫々独立に最適な電圧に設定できるようにすると共に、メモリアレーの耐ノイズ性を高めるために、DRAMで多用される構造である。通常の周辺回路用のnチャネル型MISトランジスタは半導体基板170上のp型ウェル領域175に設け、そのウェル電位を接地電圧VSSとしている。
図25においてアンチヒューズ1の絶縁膜は薄くしてあるが、アンチヒューズ1を破壊しやすくするため米国特許第5324681号公報の記載と同様のDRAMメモリセル構造を採用してもよい。特にタンタルオキサイド(Ta2O5)を用いた場合は耐圧が非対称であり、端子CGNDに負電圧を加えた方が耐圧が低く、図21の構成には好都合である。またアンチヒューズ1にはメモリセルを用いる以外に、2種類の膜厚(例えばtOX=4nmあるいは8nm)のゲートプロセスで薄い方のゲート酸化膜をゲート酸化膜として用いることができる。
図26には前記アドレス比較回路161の一例が示される。アドレス比較回路161は、アクセスアドレス信号A0〜A9の各ビットを、前記検出信号FA0〜FA9の対応ビットの論理値に応じて反転又は非反転で伝達するセレクタユニット162を有する。A0,FA0を入力するセレクタユニット162は、検出信号FA0がハイレベル(アンチヒューズ1の絶縁破壊状態)のときアドレスビットA0の反転レベルを出力し、検出信号FA0がローレベル(アンチヒューズ1の非絶縁破壊状態)のときアドレスビットA0の非反転レベルを出力する。その他のセレクタユニット162も同様に構成されている。アンチヒューズ1の破壊は対応するプログラムアドレスAiBがローレベルのとき行なわれる。この状態において検出信号FAはハイレベルであるから、プログラムアドレスA0B〜A9Bの各ビットの反転信号に等しいアクセスアドレス信号A0〜A9が入力されると、全てのセレクタユニット162の出力は全ビットローレベル(論理値“0”)にされる。プログラムアドレスA0B〜A9Bの各ビットの反転信号とアクセスアドレス信号A0〜A9とが1ビットでも違えば、何れかのセレクタユニット162の出力はハイレベル(論理値“1”)にされる。この状態を検出する為にノアゲート163及びナンドゲート164が設けられている。1つのノアゲート163には救済イネーブル信号FEBも供給さる。この救済イネーブル信号FEBは、不良ビットの救済が施されている場合にローレベルにされる信号であり、その信号源には、図21に例示されたような一つのアンチヒューズ回路が割り当てられる。前記ナンドゲート164から出力される検出信号HITBは、アクセスアドレスが不良アドレスに一致するときローレベル、不一致のときハイレベルにされる。救済の為のアンチヒューズ1のプログラムは、システムLSIにプログラムモードを設定して、テスト工程の一環として行う。前記プログラムモードの設定は、例えばモード端子を介して行う事が出来る。
図20の説明ではワード線救済を一例としたが、ビット救済、或いは双方の救済を行うようにしても良い。ここでは不良アドレスをプログラムする為のアンチヒューズセットを1組設けた場合を説明したが、複数のアンチヒューズセットを持てば複数の不良アドレスに対応できることは言うまでもない。
《アンチヒューズによるモード設定》
前記アンチヒューズ回路を機能設定に用いる例とし、ボンディングオプションに代えてモード設定を可能にする構成について説明する。
前記アンチヒューズ回路を機能設定に用いる例とし、ボンディングオプションに代えてモード設定を可能にする構成について説明する。
最初にボンディングオプションの例として、図12に示すようなDRAMにおけるバンク数とデータの並列入出力ビット数の選択について説明する。図27に示されるボンディングオプションの説明図では、3個のオプションパッドBOPIN0B、BOPIN1B、BOPIN2Bをフローティングにするか接地電圧VSSに接続するかに応じて、DRAMの動作モードが決定される。オプションパッドBOPIN0Bの状態は入力保護回路及び初段入力回路170を経て2バンクイネーブル信号BANK2Bにされる。信号BANK2Bはハイレベルによって2バンク(2Bank)を意味し、ローレベルによって4バンク(4Bank)を意味する。入力保護回路及び初段入力回路170は図28に例示される通りであり、入力BOPINiBがローレベル(接地電圧)であれば出力BOiBもローレベル、入力BOPINiBがフローティングであれば出力BOiBはハイレベルにされる。
オプションパッドBOPIN1B、BOPIN2Bの状態は入力保護回路及び初段入力回路171,172を経てボンディングオプション判定回路173に供給され、入力の状態に応じて、データの並列入出力ビット数を示す信号BPX4、BPX8,BPX16の状態が決定される。入力保護回路及び初段入力回路171,172は図28に例示された論路を有する。ボンディングオプション判定回路173は図29の論理構成を有する。この論理に依れば、入力BO1Bがハイレベルであれば入力BO2Bとは無関係に信号BPX8がハイレベルにされ、入力BO1Bがローレベルであれば入力BO1Bとは無関係に信号BPX8及びBPX16がハイレベルにされる。
上記ボンディングオプションで設定可能な動作モードを整理すると、図30の通りである。このように、DRAMで3つのオプションパッドの状態に従って、6つのケース、すなわちバンク数2又は4、並列入出力ビット数4ビット、8ビット又は16ビットの組合せが選択可能にされる。このボンディングオプションはウェーハ工程完了後の組み立て工程におけるボンディング工程で実施される。このようにして得られた内部信号BANK2B、BPX4、BPX8、BPX16は図示を省略する後段回路に送られ、アドレスバッファやプリデコーダの制御、メインアンプの制御、出力バッファの制御などに用いられる。
図31には前記アンチヒューズ回路を用いてボンディングオプションと同等の機能選択を可能にする構成が例示されている。前記フリップチップ型半導体集積回路では、チップの組み立て時にボンデング工程がないので、上記ボンディングオプション方式で機能選択を行う事はできない。従来のレーザヒューズも使えない。図31の構成は、それらの点を考慮したものであり、アンチヒューズ回路AF0〜AF2を適用し、ウェーハプロセスが完了してバンプ電極が形成された後でも、電気的にアンチヒューズ回路AF0〜AF2のプログラム設定で機能選択を行えるようにしたものである。図31に示されるアンチヒューズ回路AF0〜AF2には例えば前記図21のアンチヒューズ回路を利用できる。前記アンチヒューズ回路AF0〜AF2のプログラムはテストモードで行う。即ち、最初に、アンチヒューズ設定モードに入る。例えばDRAMにおけるWCBR(ライトイネーブル信号WE及びカラム・アドレス・ストロー部信号CASをロウ・アドレス・ストローブ信号RASのイネーブルに先立ってイネーブルにする)テストモードとアドレス信号の一部を用いて、テストモードの1つとしてこの動作モードに入ればよい。前記端子VDCに破壊電圧VDDを印加し、端子CGNDに負電圧Vbb’を印加する。絶縁破壊対象ヒューズを指定するためのプログラムアドレスは外部アドレス入力端子から通常のアドレス信号として供給する。前記アンチヒューズAF0〜AF2によって設定可能な動作モードは図32に示される通りであり、設定可能な機能は図30に対応する。
尚、ここで説明した機能選択は、DRAMにおける並列データ入出力ビット数の構成、バンク数の切り換えの例であった。その他に、標準のDRAMにおいても、ファストページ、EDOモード(Extended Data Out Page Mode)、スタティックカラムなどの動作モード切り換えがボンディングオプションを用いて行われているが、これらの切り換えも前述と同様に、アンチヒューズプログラミングにより容易に実施することができる。
《アンチヒューズによるトリミング》
次に、アンチヒューズを内部電圧のトリミング修正に利用する場合について説明する。DRAMのチップ内で電圧VPERIを生成する場合、そのレベルはプロセスばらつきの影響を受けて変動する。プローブ検査でその電圧VPERIを測定し、許容範囲外ならば、それを修正する為にトリミング回路が利用される。そのトリミング設定に、前記アンチヒューズ回路を用いることができる。
次に、アンチヒューズを内部電圧のトリミング修正に利用する場合について説明する。DRAMのチップ内で電圧VPERIを生成する場合、そのレベルはプロセスばらつきの影響を受けて変動する。プローブ検査でその電圧VPERIを測定し、許容範囲外ならば、それを修正する為にトリミング回路が利用される。そのトリミング設定に、前記アンチヒューズ回路を用いることができる。
図33にはトリミング設定回路の一例が示される。3個のアンチヒューズ回路AF10〜AF12を有し、各回路から出力される信号は3ビットの相補信号FT1,FTB1〜FT3,FTB3としてトリミングデコーダ180に供給される。前記アンチヒューズ回路AF10〜AF12には図21のアンチヒューズ回路などを利用することができる。AiB〜AkBは3ビットのプログラムアドレス信号を意味する。前記トリミングデコーダ180はその3ビットの相補信号をデコードして、8本の選択信号TRM0〜RTM7の内の1本を選択レベルにする。デコーダ180の論理は図34に例示されている。前記選択信号TRM0〜TRM7は抵抗分圧回路183の分圧電圧の選択信号とされる。即ち、基準電圧発生回路181で生成された基準電圧を複数個の抵抗R1の直列回路によって抵抗分圧し、その分圧電圧をnチャンネル型の選択MISトランジスタM1〜M7で選択するようになっている。前記選択信号TRM0〜TRM7は前記選択MISトランジスタM0〜M7のゲート制御信号とされる。選択MISトランジスタM0〜M7で選択された電圧は参照電圧VREFとしてオペアンプ182の反転入力端子に供給される。オペアンプ182の出力は電源端子Vccに接続されたpチャネル型出力トランジスタM8のゲート電極に結合される。前記出力トランジスタM8のドレイン電位が電圧VPERIとされ、その分圧電圧がオペアンプ182の非反転入力端子への帰還電圧とされる。前記電圧VPERIは、帰還電圧の抵抗分圧状態に応じて、前記参照電圧VREFの2倍〜数倍のレベルを発生する。前記選択MISトランジスタM1〜M7の内、図33の上側のMISトランジスタがオン状態にされると、相対的にレベルの高い参照電圧VREFが得られ、逆に図33の下側のMISトランジスタがオン状態にされると、相対的にレベルの低い参照電圧VREFが得られる。通常は、アンチヒューズ回路AF10〜AF11のヒューズをまったくプログラムしない状態では選択MISトランジスタM4を介して中央のレベルが得られるようにしている。
上記のような電圧レギュレータのトリミング回路はADCなどの回路にも適用することができる。また、トリミング回路は、電圧レギュレータに限定されず、抵抗素子や容量素子を用いた遅延時間修正のための回路等にも利用することができる。
《フリップチップ型半導体集積回路の検査パッド》
次に、フリップチップ型半導体集積回路の検査パッドについて説明する。ここで、フリップチップ型とは、半導体チップの素子形成面(回路形成面)側を実装すべき実装基板と対向させて配置し、素子形成面に形成された電極と実装基板の電極とを互いに接続する実装技術の形態である。
次に、フリップチップ型半導体集積回路の検査パッドについて説明する。ここで、フリップチップ型とは、半導体チップの素子形成面(回路形成面)側を実装すべき実装基板と対向させて配置し、素子形成面に形成された電極と実装基板の電極とを互いに接続する実装技術の形態である。
先ず、ここで一例として挙げるフリップチップ型DRAMの平面図を図35に示す。同図に示されるように、フリップチップ型DRAM210のチップの中央部には長手方向に沿って多数の検査パッド209が配列され、その外側には多数のバンプ電極208がエリアアレイ状に配置されている。
図36は図35の一部分を拡大し、表面の絶縁層を除去して再配置配線の引き回しが見えるように示した平面図である。即ち、検査パッドとバンプ電極との接続状態が示されている。前記検査パッド209は、再配置配線205を介してバンプ電極208に接続されているもの209aと、バンプ電極には接続されていないもの209bとに大別される。一方の検査パッド209aは、図36には図示されていないボンディングパッド(202)のうちの電源供給または信号入出力用ボンディングパッド(202a)に接続され、更に当該ボンディングパッド(202a)から再配置配線205が引き出されてバンプ電極208に接続されている。他方の検査パッド209bは、フリップチップ型DRAM210の最終使用段階では使用されず且つプローブ検査段階等で使用する図示されていないボンディングパッド(202b)に接続され、当該ボンディングパッド(202b)はバンプ電極208には接続されていない。
図37〜図43は図35のフリップチップ型DRAMの製造方法を示す断面図であり、電源または信号入出力用ボンディングパッド202aからバンプ電極208までの再配置配線205に沿った断面構造と、プローブ検査専用ボンディングパッド202b部分の断面構造とを、各製造段階を追って示す。
図37は半導体基板に多数の回路素子が形成されたDRAMチップ201表面にボンディングパッド202(202a及び202b)を形成し、ボンディングパッド202の開口部を除いて,保護層203で覆った状態の、ウェーハ断面を示している。これに示されるものは、従来のワイヤボンディング接続用ウェーハの完成段階に相当する。
上記ウェーハの表面に、先ず図38のように下部絶縁層204を形成し、そこには、ボンディングパッド202(202a及び202b)の部分を開口させる。
次に図39のように、ボンディングパッド202aからバンプ電極を形成すべき位置まで再配置配線205を形成すると同時に、検査専用パッド202bについても再配置配線層295を形成する。
そして、図40に示すように、表面絶縁層206を形成し、再配置配線層205、295のボンディングパッド202(202a及び202b)直上部及びバンプ電極の形成部位分を露出させる。
更に図41に示されるように、バンプ電極形成部にバンプ電極下地金属207を形成すると共に、ボンディングパッド202(202a及び202b)の上部にもバンプ電極下地金属層297を同時に形成する。
上記のようにして形成したボンディングパッド202(202a及び202b)直上部のバンプ電極下地金属層297が,電源または信号入出力用ボンディングパッド202aに対応した検査パッド209a及び検査専用ボンディングパッド202bに対応した検査パッド209bとなる。
次に図42に示すように検査パッド209a,209bにプローブ211の先端を接触させてプローブ検査を行い、回路の冗長性を利用した不良品の救済や機能の選択、そして良品と不良品の選別等を実施する。
次に図43に示すようにバンプ電極下地金属207上に半田でバンプ電極208を形成し、完成したウェーハを個々のチップに切断分離(ダイシング)することによってフリップチップ型DRAMが得られる。
ボンディングパッド202若しくはその表面の材料には通常アルミニウムまたはアルミニウム合金が使用されるが、半導体素子内部の配線材料の種類によっては、銅や他の金属を用いても良い。
保護層203の材質はシリコン酸化膜やシリコン窒化膜などの無機膜のほか、ポリイミドのような有機膜、及びこれらの組合せが用いられる。
下部絶縁層204の材質は、基板実装後に半導体装置と実装基板の熱膨張差などによってバンプ電極208に作用する応力(応力・歪み状態)を緩和すると共に再配置配線205のキャパシタンスを低減するため、ポリイミドやフッ素系樹脂、各種エラストマ材料のような低弾性率(低弾性係数)かつ低誘電率の有機材料が望ましい。ここで、エラストマ材料としては、シリコン系、アクリル系などのゴム材料や、これらゴム材料を配合した低弾性率の高分子材料などが挙げられる。
下部絶縁層204はワニスのスピンコートや印刷、あるいはフィルムの貼り付けによって形成する。下部絶縁層204の厚さは応力及びキャパシタンス低減の観点から3μm程度以上あることが望ましい。ただし,保護層203に有機膜が用いられている場合は,下部絶縁層204をこれより薄くするか、または省略することもできる。
前記再配置配線205には例えば,厚さ1〜5μm程度の銅または銅合金の上下に厚さ0.1〜0.5μm程度のクロム、チタン、ニッケル、ニッケル合金等を積層した3層配線構造を使用する。またアルミニウム及びその合金を使用することもできる。
前記表面絶縁層206の材質は、バンプ電極208に作用する応力を緩和するため、ポリイミドやエポキシ、フッ素樹脂、更には各種エラストマ材料のような、低弾性率の有機材料が望ましい。
また、前記再配置配線の下側絶縁膜(更なる絶縁膜)は、バンプ電極にかかる応力吸収のため柔らかいものがよく、上側絶縁膜206は、保護の観点から下側絶縁膜204よりも比較的硬い材料を選択してもよい。具体的には、上側絶縁膜206及び下側絶縁膜204は、感光性ポリイミド樹脂膜で形成され、熱処理(キュア)前の溶剤量、分子量、フィラーの含有量などを変化させることによって、最終的な膜の硬さ(弾性率)を変化させることが可能である。また、上下絶縁膜を異なる材料で形成してもよい。この場合、例えば、上側絶縁膜206をエポキシ系樹脂で形成し、下側絶縁膜204をポリイミド系樹脂で形成することが考えられる。
前記バンプ電極下地金属207としては、クロム、ニッケル、ニッケル・タングステン、ニッケル・銅等の半田バリア性の高い金属を厚さ0.3〜3μm程度形成することが望ましく、さらに半田の濡れ性及びプローブとの電気的接続性を確保するため、表面に厚さ0.1μm程度の金の薄膜層を形成しておくことが望ましい。
前記半田バンプ電極208は、半田バンプ電極下地金属207上に半田ペーストを印刷するか、又は予め一定寸法に成形済みの半田ボールを転写した後、リフローさせることによって形成することができる。
上記のように電源、信号入出力用ボンディングパッド202a、プローブ検査用ボンディングパッド202bの両方の直上部に検査パッド209を設けることによって、再配置配線工程後にプローブ検査を実施することが可能となるので、再配置配線工程前のボンディングパッド202の損傷による接続信頼性の低下を防止することができる。
また、形成済みの半田バンプ電極208にプローブ211を当てないで検査を行うため、半田バンプ電極208の変形が防止できると共に、半田バンプ電極208の曲面への偏心したプローブ当てによるプローブ211の損傷も防止することができる。
更に、半田バンプ電極208形成前の半田バンプ下地金属207にプローブ211を当てる必要もないため、半田バンプ下地金属207の表面に形成した金などの半田濡れ性向上のための層や、その下の半田バリア金属層を傷付ける虞もなくなり、半田との接続信頼性低下を防止することができる。
更に、この例によれば、図36のように検査パッド209が一列に配置されているため、図42に示したようにプローブ211に安価なカンチレバー方式のプローブを使用できる上、再配置配線を施さない通常のワイヤボンディング用ウェーハのボンディングパッド202とここで説明した前記検査パッド209とのチップ平面内での位置が同一となるため、通常のワイヤボンディング用ウェーハとプローブ211を共用化することも可能である。
そして、上述のフリップチップ型DRAMでは、ボンディングパッド202の投影面積内に検査パッド209が入るため、検査パッド209の付加によるキャパシタンスの増加がほとんどない。
《検査パッドを用いる機能選択》
図44には64メガビットシンクロナスDRAMチップにおけるボンディングパッド数と、このチップを搭載した従来のTSOP(表面実装パッケージの一種であるThin Small Out-line Package)型パッケージにおける外部端子数の内訳例が示される。TSOP型パッケージの外部端子であるリードとチップのボンディングパッドとは,金の細線によるワイヤボンディングによって接続する。
図44には64メガビットシンクロナスDRAMチップにおけるボンディングパッド数と、このチップを搭載した従来のTSOP(表面実装パッケージの一種であるThin Small Out-line Package)型パッケージにおける外部端子数の内訳例が示される。TSOP型パッケージの外部端子であるリードとチップのボンディングパッドとは,金の細線によるワイヤボンディングによって接続する。
信号入出力用ボンディングパッドは、一対一で全てパッケージの外部端子に接続する。電源用ボンディングパッド数はパッケージの外部端子数より多く、複数のボンディングパッドから同一の外部端子に共通にワイヤボンディングする。
機能選択用ボンディングパッドは、ワイヤボンディング時にこれらのボンディングパッドを個別に電源電圧に接続するか、あるいは非接続とするかによって、同一チップを異なる方式で動作させるためのものであり、入出力ビット数(4ビット,8ビットまたは16ビット)、バンク数(2バンクまたは4バンク)などを選択する。
プローブ検査専用ボンディングパッドはプローブ検査時のみに使用して、シンクロナスDRAMチップ内部の動作状況を観測するためのものであり、パッケージの外部端子には接続しない。
またパッケージ外部端子中には、外形を他の半導体装置と共通化するなどのため、電気的には必要ない外部端子も設けられており、チップのボンディングパッドとは接続されていない。
図44の端子構成を有するシンクロナスDRAMのようなチップに再配置配線を施してフリップチップとする場合,フリップチップの完成品に全てのボンディングパッドに対応して半田バンプ電極を設けると、バンプ電極の数が大幅に増加する。このため,限られたチップ面積内にこれら多数のバンプ電極を配置すると、バンプ電極の間隔が狭くなり、基板実装時の位置決めが困難になると共に、高価な基板が必要となる。
図36で説明したように一部のボンディングパッド202bに対してはバンプ電極を設けずに検査パッド202bのみを設けることにより、半田バンプの数を増加させることなく、再配置配線工程後にプローブ検査を実施することができる。
再配置配線205を施すフリップチップ型半導体集積回路の場合、機能選択用ボンディングパッドの接続は次の三つの内の何れかの方法で行うことができる。
第1の方法は全ての機能選択用ボンディングパッドに対応した半田バンプ電極208を設け、フリップチップ型半導体集積回路を実装する基板側の結線で機能を選択する方法である。この方法は,同一の半導体集積回路を各仕様で共通に使用できるため品種数が減り、半導体メーカ側の管理が容易になるとともに、ユーザ側で機能を選択できるという利点がある。しかし、バンプ電極数が増大しバンプ間隔の狭小化を招くとともに、特定機能しか必要としないユーザに対しても基板配線の追加を要求することになる。
第2の方法は個別の機能毎に再配置配線205の結線パターンを変える方法である。この方法では機能選択の品種数だけ再配置配線205のパターンを準備する必要がある。また、ウェーハ配線段階で機能が固定されるため、品種間の需要変化に柔軟に対応しにくいという問題がある。
第3の方法は、前記アンチヒューズ1のような電気ヒューズを用いる方式である。この方法では、機能選択の全ての品種を同一の再配置配線パターンで形成することができ、しかも半田バンプ電極数の増加を伴わない。機能選択すなわちアンチヒューズ1の設定は、プローブ検査同様、バンプ電極下地金属207形成後のウェーハにプローブを当てることによって行う。アンチヒューズ1の設定に使用する端子は、半田バンプ電極208に接続する信号入出力用及び電源用ボンディングパッド202aと兼用にしても、また、半田バンプ電極208に接続しない検査パッドのような専用パッドとしても良い。後者の場合には、図22のトランジスタT9〜T11で構成されるような回路が必要である。即ち、図22の例に従えば、アンチヒューズのプログラム時に端子CGNDには負電圧Vbb’を供給しなければならないが、プログラムが済んだ後は、端子CGNDをフローティングにしておく事ができ、接地電圧Vssに結合しなくても自動的に接地電圧Vssが供給される。
機能選択をアンチヒューズによって行う場合は、従来のプローブ検査と同時に機能選択を行うことも可能となるため、アンチヒューズ設定専用のボンディングパッドは、広義のプローブ検査専用ボンディングパッド202bとみなすことができ、また、アンチヒューズ設定時にプローブを当てるためのパッドは広義の検査パッド209a、209bとみなすことができる。
図36で説明したように一部のボンディングパッド202bに対してはバンプ電極を設けずに検査パッド202bのみを設け、これを機能選択に用いることにより、半田バンプの数を増加させることなく、再配置配線工程後に機能選択を実施することができる。
《再配置配線及び検査パッドのその他の構造》
図45には再配置配線部分の他の構造が断面図で示される。図43の構造では表面絶縁層206開口後に半田バンプ電極下地金属207を形成しているのに対し、図45の構造では再配置配線205上に予め半田バンプ電極下地金属207を形成した後、表面絶縁層206を形成し、ボンディングパッド202直上部及び半田バンプ電極208の形成部を開口させる。
図45には再配置配線部分の他の構造が断面図で示される。図43の構造では表面絶縁層206開口後に半田バンプ電極下地金属207を形成しているのに対し、図45の構造では再配置配線205上に予め半田バンプ電極下地金属207を形成した後、表面絶縁層206を形成し、ボンディングパッド202直上部及び半田バンプ電極208の形成部を開口させる。
この構造によっても、図43の構造と同様の効果を得ることができる。特に、図43の構造では半田バンプ電極下地金属207の輪郭をエッチング加工で形成するのに必要なマスクが、図45の構造では不要となるため、加工コストを低減することができる。但し、図43の構造では、半田バンプ電極208付け根外周部の直下に下部絶縁層204と表面絶縁層206の両方が存在しているのに対し、図45では下部絶縁層204のみとなっている。このため図43の構造の方が、基板実装後に半導体装置と実装基板の熱膨張差などによってバンプ電極208に作用する応力を緩和する効果に優れており、温度変化の繰り返しや、外力による基板変形の繰り返しなどに対する半田バンプ電極の接続信頼性が高くされる。
図46には検査パッドのレイアウト構成の別の例が示され、その断面構造が図47に例示される。検査パッド209aはボンディングパッド202aを挟んで半田バンプ電極208と反対側の表面絶縁層206上に、バンプ電極下地金属層297によって形成されている。
プローブ検査専用ボンディングパッド202bに対しても、表面絶縁層206上の隣接部に、バンプ電極下地金属層297によって検査パッド209bが形成されている。
検査パッド209aをボンディングパッド202a直上からずらし、バンプ電極下地金属297で形成してあるので、仮にプローブ検査時に検査パッド209aが損傷しても、ボンディングパッド202aや再配置配線205が露出することはない。したがってボンディングパッド202aとバンプ電極下地金属207との間の電気的接続が水分による腐食などによって切断される虞はない。ボンディングパッド202直上部に検査パッド209を設ける図43や図45の構造に比べて、平坦な検査パッド209を得ることができる。
図46のようにチップ中心線上もしくはその近傍にボンディングパッド202を配列し、列の両側に半田バンプ電極208を配置する構造のフリップチップ型半導体集積回路では、ボンディングパッド列の両側に交互若しくは数個置きに反対側に再配置配線205を引き出すので、検査パッド209をボンディングパッド列の両側に振り分けて配置することにより、ボンディングパッド列の直上もしくは同一側に設けるよりも大きな寸法の検査パッド209を設けることができる。
検査パッド209は下部絶縁層204と表面絶縁層206が積層された上に形成されるため、下部の半導体回路素子からの距離を大きくすることができ、検査パッド209の付加によるキャパシタンスの増加を軽減することができる。
さらに下部絶縁層204、表面絶縁層206の何れか片方にポリイミドなどの有機絶縁膜を使用すれば、一般の無機絶縁膜に比べて比誘電率が低いため、キャパシタンス低減効果が大きくなり、両方に使用すれば最大の効果を得ることができる。
また、検査パッド209の下地となる表面絶縁層204にポリイミドなどの有機絶縁膜を使用する場合、一般の無機絶縁膜に比べて弾性率が低いため、検査パッド209をクロム、ニッケルなど硬い半田バンプ下地金属207で形成した場合でも、検査パッド209の表面が変形しやすくなる。このため、プローブ211先端との接触面積が大きくなり、電気的接続性が向上する。この効果は有機絶縁膜を下部絶縁層204と表面絶縁層206の両方に使用することにより一層顕著に現れる。
図48には検査パッドの断面構造の別の例が示される。図47との差異は、図43に対する図45の関係同様、バンプ電極下地金属207形成のためのマスクを省略して、コストを低減可能にした点である。即ち、図47の場合は検査パッド209a表面の半田バンプ電極下地金属層297の下に接して再配置配線層205が存在しているため、プローブ検査時に半田バンプ電極下地金属層297が損傷を受けると、再配置配線層205が露出する可能性がある。そこで、図47のように、検査パッド209aと半田バンプ電極208を互いにボンディングパッド202aの反対側に配置することによって、もし検査パッド209a部分の再配置配線層205に腐食等が生じても、ボンディングパッド202aと半田バンプ電極208の間の電気的接続には影響しないため、高い接続信頼性を得ることができる。
図48の構造では、検査パッド209aが下部絶縁層204の上に形成されているため、図47の実施例に比べればキャパシタンス低減効果は小さい。しかし,図47よりも低コストで製造することができ、下部絶縁層204を有機絶縁膜で形成することにより、無機絶縁膜上に検査パッドを形成する特開平8−29451号公報記載の技術等に比べて、検査パッド209の付加によるキャパシタンス増大を軽減する効果がある。また、図48の構成においても、下部絶縁層204を有機絶縁膜で形成することにより、その上に形成する検査パッド209の表面が変形しやすくなるため、プローブ211との接触性が向上する。
図49には検査パッドのレイアウト構成の別の例が示され、その断面構造が図50に例示される。電源または信号入出力用ボンディングパッド202aに対応した検査パッド209aは、ボンディングパッド202aと半田バンプ電極下地金属207を接続する再配置配線205の途中から分岐した位置の表面絶縁層206上に形成されている。プローブ検査専用ボンディングパッド202bに対しては、ボンディングパッド直上部に検査パッド209bを設けている。このような位置に検査パッド209aを設けても、ボンディングパッド202a直上に比べて平坦な検査パッドが得られる。キャパシタンス低減効果は図47と同様である。
検査パッド209aは再配置配線205から分岐して形成されているため、プローブ検査で検査パッド209aが損傷しても、ボンディングパッド202aと半田バンプ電極下地金属207の間の電気的接続信頼性には影響しない。
プローブ検査専用ボンディングパッド202bについては、半田バンプ電極208との接続信頼性が無関係なため、特に検査パッド209bの損傷の影響を考慮する必要はなく、図49のようにボンディングパッド202bの直上部や任意の位置に設けておいても問題はない。表面絶縁層206又は表面絶縁層206と下部絶縁層204の両方に有機絶縁膜を使用することによって検査パッド202とプローブ211との接触性が向上することは図47の構造と同様である。
図51はプローブ検査専用ボンディングパッド202bのみに検査パッド209bを設けた例が示される。プローブ検査専用ボンディングパッド202bには、当該ボンディングパッド202bより大きく形成した検査パッド209bを設け、電源及び信号入出力用ボンディングパッド202aについては、半田バンプ電極208形成前の半田バンプ電極下地金属207を使用してプローブ検査を行うものとする。
検査パッド209bが不可欠で、且つ電気特性に無関係なプローブ検査専用ボンディングパッド202bのみに検査パッド209bを設けることにより、他のボンディングパッド、特に信号入出力用配線のキャパシタンス増加を防止できる。また、検査パッドの数が少なくて済み、電気特性にも影響しないため、検査パッド209bの寸法及び間隔を十分大きくすることが可能である。
図52は検査パッド209をボンディングパッド202側方の再配置配線205からボンディングパッド202の直上部に向かって延在させた例を示す断面図である。ボンディングパッド202の直上部を利用することによって、キャパシタンスを増加させることなく,平坦で寸法の大きな検査パッド209を形成することができ、しかも、検査パッド209の損傷が電気的接続信頼性に影響しない。この構造の場合にも、表面絶縁層206を有機絶縁膜で形成することにより、検査パッド202とプローブ211との接触性が向上する。
《フリップチップ型半導体集積回路の製造方法》
図53〜図57にはフリップチップ型半導体集積回路の製造工程が各段階毎に斜視図で示される。
図53〜図57にはフリップチップ型半導体集積回路の製造工程が各段階毎に斜視図で示される。
図53は従来のワイヤボンディング接続用ウェーハの完成段階である。すなわち、前記図37の状態でのウェーハ220の全体を示した図であり、各チップ210には夫々前記ボンディングパッド202が形成されている。
フリップチップ型半導体集積回路を製造するには、まず、図54のウェーハ220に図38〜図41に例示されるように、下部絶縁層204、再配置配線205、表面絶縁層206、及びバンプ電極下地金属207などを形成し、図54に示すようなバンプ電極下地金属207の形成された状態のウェーハ220を得る。図54の状態は断面では図41の状態に相当する。
次に図55に示すように、複数のプローブ211をその先端がウェーハ220上の複数の検査パッド209(図55では図示を省略)に同時に接触するよう位置決めして固定したプローブカード221を使用してプローブ検査を行う。
複数のプローブ211を同時に複数の検査パッド209に接触させることによって、チップ210の1個分または複数個分の検査パッド209を同時に検査し、接触位置を順次移動させて検査を行うことによりウェーハ220上の全てのチップ210に対してプローブ検査を行う。この時、同一のまたは同様な別個のプローブカード221を用いて機能選択や欠陥救済を同時に又は連続して行うことができる。
次に、半田バンプ電極の形成工程を、半田ペースト印刷方式を例に採って図56により説明する。図示のようにウェーハ220の表面のバンプ電極下地金属207の配置に対応して開口223を形成した半田印刷マスク222を、ウェーハ220上に位置合わせして重ね、スキージ224によって半田ペースト225を印刷する。印刷直後の状態では図中の断面図に示すように、半田ペースト225がバンプ電極下地金属207よりもやや広い領域に平坦に印刷されている。このウェーハをリフロー加熱し、半田ペースト225を溶融させると、半田が球状に凝集し、半田バンプ電極208が形成される。
バンプ電極208形成後のウェーハ220は図57に示すようにダイシングブレード226によって個片のチップ210に切断分離することにより、フリップチップ型半導体集積回路の完成品を得ることができる。完成品にはさらに必要に応じてバーンイン検査や性能、外観などの各種最終検査が施され、所定のマーキングや包装を行った後出荷される。
《再配置配線形成工程以降の製造工程》
図58は本発明のフリップチップ型半導体集積回路の再配置配線形成工程以降の製造工程フローを、(a),(b),(c),(d)の4通りで示している。同図に示される製造フローは、前記図43の構造を一例とすれば、絶縁層204の上に再配置配線205を形成する再配置配線形成S1、206のような絶縁層を形成する表面絶縁層形成S2、207のようなバンプ電極下地金属そして検査パッド209の下地金属297などを形成するバンプ電極下地金属形成S3、前記アンチヒューズ1のプログラムによるモード設定のような機能選択S4、プローブ検査S5、前記アンチヒューズ1のプログラムによる不良ビット置き換えのような欠陥救済S6、バンプ電極を形成するバンプ形成S7、ウェーハからチップを切り出す個片切断(ダイシング)S8、バーンインS9 及び最終検査S10の各工程を含む。
図58は本発明のフリップチップ型半導体集積回路の再配置配線形成工程以降の製造工程フローを、(a),(b),(c),(d)の4通りで示している。同図に示される製造フローは、前記図43の構造を一例とすれば、絶縁層204の上に再配置配線205を形成する再配置配線形成S1、206のような絶縁層を形成する表面絶縁層形成S2、207のようなバンプ電極下地金属そして検査パッド209の下地金属297などを形成するバンプ電極下地金属形成S3、前記アンチヒューズ1のプログラムによるモード設定のような機能選択S4、プローブ検査S5、前記アンチヒューズ1のプログラムによる不良ビット置き換えのような欠陥救済S6、バンプ電極を形成するバンプ形成S7、ウェーハからチップを切り出す個片切断(ダイシング)S8、バーンインS9 及び最終検査S10の各工程を含む。
図58の(a)に示される製造のフローは、バーンインS9すなわち高温での連続動作試験を、個片切断S8の後にチップ単位で行う場合の製造フローである。フリップチップ型半導体集積回路では再配置配線によって半田バンプ電極の間隔をボンディングパッドの間隔(60〜150μm程度)より広げている(0.5〜1.0mm程度)ため、BGA(ボール・グリッド・アレイ)型のCSP(チップ・サイズ・パッケージ)に使用されるバーンイン用ソケットを使用することによって、容易にチップ単位でのバーンインを行うことができる。即ち、バーンイン工程に先立って、予めチップ上にバンプ電極が形成され、且つ、そのバンプ電極の配列パターンをバーンイン用ソケットの電極配列パターンに対応させることによって、特別な仕様のバーンイン用ソケットを新規に準備する必要がないので、フリップチップ型半導体集積回路の組み立てコストを低減する事が可能である。また、前記バンプ電極を接続端子として利用した前記バーンイン用ソケットを用いない場合でも前記検査パッド209を利用してバーンインの為の電気的接続を行う事は可能である。この場合は、バンプ電極間に配置された検査用パッドにプロービングが可能な狭ピッチの高価なバーンイン用接触子が必要になる反面、ソケットの高温での接触による半田バンプ電極208の変形を防止することができる。
図58の(b)及び(c)の製造フローはバーンインS9を個片切断S8の前にウェーハ段階で行う。特に図58の(b)は、前記検査パッド209又は半田バンプ電極208の形成前のバンプ下地金属207を用いて、半田バンプ電極形成前にバーンインを行う場合の製造フローである。バンプ電極を使用しないでバーンインの電気的接続を行うため、バーンイン用ソケットの高温環境下での接触による半田バンプ電極の変形を防止することができる。また、半田バンプ電極形成前の平坦な段階でバーンインを行うため、半田バンプ電極208が障害となることなく容易に検査パッド209にソケットなどのバーンイン用接触子を当てることができる。また、ウェーハ段階でバーンインを行うので、複数チップを一括してバーンインでき、検査のスループットを向上させることが可能である。
図58の(c)は半田バンプ電極形成後にバーンインを行う場合の製造フローを示す。バーンイン用接触子は半田バンプ電極208に接触させる。半田バンプ電極208にバーンイン用接触子を接触させる場合はバーンイン時に半田バンプ電極208に変形を生じさせ易いが、バンプ電極下地金属207に損傷あるいは表面劣化を生じさせる危険性がなく、信頼性の高いバンプ下地金属、再配置配線の形成が可能になる。この場合にも、図58の(b)と同様にウェーハ段階でバーンインを行うため、検査のスループットを向上させる事が可能である。
図58の(d)に示される製造フローは、図58の(a)〜(c)の各フローの表面絶縁層形成S2の工程とバンプ電極下地金属形成S3の工程を入れ換えた製造フローであり、機能選択工程以降の工程は図58の(a)〜(c)の何れかの製造フローと共通である。図58の(a)〜(c)と図58の(d)との関係は図43及び図47の構造と、図45及び図48の構造との関係に対応し、図58の(d)の製造フローでは再配置配線205とバンプ下地金属207を同一工程で形成したので、図58の(a)〜(c)の製造フローに比べてバンプ電極下地金属の形成コストを低減することができる。
尚、半導体集積回路素子が充分確立されたプロセスで製造され、不良率が低い場合には、バーンインが省略されることもある。この場合には、図58の(a)〜(c)の各製造フローは全く同一となり、差異はなくなる。
図59には以上の各製造工程フローにおけるプローブ検査S5、バーンインS9,最終検査S10の各検査工程でのプローブ、ソケットなどのチップ接触箇所をまとめて示してある。図59において、プローブ検査専用端子(パッド)は、プローブ検査(広義には機能選択、欠陥救済を含む)時のみに使用し、本発明で述べた検査パッド209にプローブを接触させる。
電源供給及び信号入出力用端子については、プローブ検査時及びバーンイン時の接触箇所は上記図58の(a)〜(c)の何れのフローを採用するかによって異なる。ただし最終検査は何れの場合も完成品としての半田バンプ電極を使用して行う。
図58の各製造工程フローでは、何れも機能選択S4、プローブ検査S5、欠陥救済S6を連続して実施している。機能選択S4と欠陥救済S6にアンチヒューズを利用する場合、これら三つの工程は何れもプローブをウェーハに接触させることによって電気的処理のみ(レーザによるヒューズ切断や再配置配線の変更を伴わない)によって行うことができるので、1回のプロービングで(即ち他のチップに対するプロービングの後に再度プロービングすることなく)3工程を一括して処理することができ、工程を簡略化することが可能となる。この場合は,機能選択や欠陥救済も広義のプローブ検査に含めて考えることができる。
図58の各製造工程フローでは、何れも半田バンプ電極形成S9を図56で示した方法などで個片切断S8の前のウェーハ段階で一括して行っており、個片のチップ毎に半田バンプ電極を形成する従来のBGAやCSPの製造工程に比べて能率良く半田バンプ電極を形成することができる。
さらに機能選択S4、プローブ検査S5、欠陥救済S6の三つの工程を半田バンプ電極形成S7の前に行うことにより、半田バンプの突起が障害となることなく容易にプロービングを行うことができる。
機能選択S4はプローブ検査S5又は欠陥救済S6の後に実施することも可能である。しかし,機能選択S4をプローブ検査S5の前に実施すれば、プローブ検査S5の時には予め選択した機能についてのみ検査を行えば良くなるため、検査項目を削減し検査能率を向上させることが可能となる。
機能選択S4によって得られる各品種間の需要割合は市場の動向によって常時変化する。したがって需要の変化に柔軟に対応し、かつ品種毎の在庫量を最小限とするためには、機能選択前の状態で在庫を有していることが望ましく、しかも機能選択後の工程ができるだけ短期間に対応できるものであることが望ましい。機能選択にアンチヒューズを利用することにより、全ての品種に同一の再配置配線パターンを施し、バンプ電極形成直前の状態で在庫保管することができる。これによって、需要変化に応じて短期間で必要な品種を製造することができ、在庫量も削減することが可能となる。
図58で説明した製造フローに対しては、上記とは逆に、前記プログラム素子による機能選択S4を前記バンプ電極の形成S7後に行うことができる。この場合には、機能選択のためにプログラム素子へ電圧を印加するための電極を突起状電極と同様に半導体集積回路の表面に露出させおく必要がある。但し、機能選択に伴う処理を除いてウェーハ工程の殆どを終えた状態で半導体集積回路を在庫できるので、在庫管理が容易である。
以上説明したフリップチップ型半導体集積回路及びその製造方法によれば以下の作用効果を得ることができる。
〔1〕フリップチップ型半導体集積回路80,100にアンチヒューズ1のようなプログラム素子を採用するから、プログラム素子としてレーザで熔断可能なヒューズを用いることによって顕在化される信頼性の低下を全く引き起こさない。
前記再配置配線205のような導電層を前記パッド202a,202bのような端子の配列に対する突起状電極208の再配置用配線として用いる場合、前記導電層の上下に絶縁膜204,206を配置すれば、突起状電極を介して半導体基板に与えられる応力・歪状態を緩和させることができる。
フリップチップ型半導体集積回路は、プローブテストのための検査パッドなどに用いることができるパッド電極209a,209bを表面に露出させておくことができる。プログラム素子に所定の電位差を形成する為の電圧印加に前記パッド電極の内の一部のパッド電極209bを用いる事ができる。プログラム素子をプログラムした後、パッド電極をフローティングにしておけば良い回路構成(図22のトランジスタT9〜T11から成る回路)の場合には、パッド電極209bには突起状電極208を割当てなくても良い。こうすれば、フリップチップ型半導体集積回路のプログラム素子の状態を電気的に変更するために必要となる電極がその他の用途の突起状電極の数を制限しない。これに対し、プログラム素子をプログラムした後、パッド電極を接地電位Vss又は電源電圧Vccに強制しなければないらない回路構成の場合には、パッド電極209bには突起状電極208を割当て、基板実装に際して当該突起状電極を配線基板上の電源配線に接続しておけば良い。
前記アンチヒューズ1のようなプログラム素子に所定の電位差を形成する為の電圧がVbb’やVDDのようにプログラム素子以外の回路の通常の動作電源電圧Vss,Vccと相異する電圧である場合には、前記プログラム用電圧の印加電極を複数のプログラム素子に共通化すれば、そのような外部端子の数を減らす事が出来る。
アンチヒューズ1の絶縁膜を破壊するために正電圧VDDと負電圧Vbb’を利用するので、アンチヒューズ1の破壊用電位差を得るとき、回路の接地電圧Vssを基準とした絶対値的な電圧をほぼ通常動作の電圧に抑える事が可能になる。
前記アンチヒューズ1のようなプログラム素子は不良の救済に用いることができる。また、前記プログラム素子は半導体集積回路の機能選択に用いることができる。これにより、フリップチップ型半導体集積回路において、突起状電極を形成した後でも機能選択若しくは動作モード選択と言う点でボンディングオプションと同等の融通性を簡単に得ることができる。前記アンチヒューズのようなプログラム素子は回路の特性を選択する為のトリミング情報の記憶手段として採用することもできる。
〔2〕フリップチップ型半導体集積回路にアンチヒューズ1のようなプログラム素子を採用した半導体集積回路の製造方法は、例えば従来のボンディングワイヤ接続用ボンディングパッド202を有するウェーハなどを完成させる第1の工程の他に、前記ボンディングパッド202の一部に対応する実装接続用の複数個のバンプ電極208を形成する第2の工程S7と、前記ウェーハに形成されている回路を検査する第3の工程S5と、前記第3の工程による検査結果に従って欠陥部分を救済回路に置き換える第4の工程S6と、バーンインを行う第5の工程S9と、前記ウェーハをダイシングする第6の工程S8とを含む。そして、前記アンチヒューズ1の状態を不可逆的に変化させて前記回路の機能を選択する第7工程S4を含む。上記により、レーザで熔断可能なヒューズをプログラム素子として用いることなく、半導体集積回路の機能選択が可能である。これにより、機能選択が施されて製造されたフリップチップ型半導体集積回路の歩留まり向上並びに信頼性向上に寄与することができる。
前記プログラム素子による機能選択を前記バンプ電極208の形成前に行うことができる。即ち、前記第7工程S4の後に前記第2の工程S7を行う。バンプ電極208を形成した後はウェーハ上に少なからず凹凸ができる。バンプ電極208の形成前に機能選択を行えば、そのためのアンチヒューズ1への電圧印加用パッド若しくは端子に対するプローブの接触が容易であり、機能選択の作業能率を向上させることができる。
上記とは逆に、前記アンチヒューズ1による機能選択S4を前記バンプ電極208の形成(S7)後に行うことができる。この場合には、機能選択のためにアンチヒューズ1へ電圧を印加するための電極をバンプ電極208と同様に半導体集積回路の表面に露出させおく必要がある。但し、機能選択に伴う処理を除いてウェーハ工程の殆どを終えた状態で半導体集積回路を在庫できるので、在庫管理が容易である。
前記欠陥部分を救済回路に置き換える前記第4工程S6において、前記置き換えは、前記アンチヒューズ1の状態を不可逆的に変化させて行うことができる。このとき、機能選択S4、検査S5、及び救済S6の各工程は、1回路プロービング処理で済ませる事ができる。すなわち、前記第3工程、前記第4工程及び前記第7工程を連続的に行い、各工程には必要に応じて前記端子又はバンプ電極208に対するプロービング処理を含む。機能選択S4、検査S5、及び救済S6の各工程の後にバンプ電極208を形成すれば(S7)、アンチヒューズへの電圧印加用パッド若しくは端子に対するプローブの接触が容易であり、機能選択はもとより検査及び救済の作業能率も向上させることができる。
前記バーンインを行う第5工程S9の後に第2工程によりバンプ電極208を形成すれば(S7)、高温環境下での突起状電極の変形を考慮しなくてもよいから、その点においてバーンインを容易に行うことができる。
〔3〕フリップチップ型半導体集積回路における欠陥部分を救済回路に置き換えることに着目したとき、半導体集積回路の製造方法は、例えば従来のボンディングワイヤ接続用ボンディングパッド202を有するウェーハなどを完成させる第1の工程の他に、前記ボンディングパッド202の一部に対応する実装接続用の複数個のバンプ電極208を形成する第2の工程S7と、前記ウェーハに形成されている回路を検査する第3の工程S5と、前記第3の工程による検査結果に従って欠陥部分を救済回路に置き換える第4の工程S6と、バーンインを行う第5の工程S9と、前記ウェーハをダイシングする第6の工程S8とを含み、前記第4工程S6は、前記アンチヒューズ1の状態を不可逆的に変化させて前記置き換えを行う工程とされる。前記第4工程では、例えば、前記複数のボンディングパッド202のうち前記アンチヒューズ1に接続されている所定の端子を介して前記アンチヒューズ1に所定の電位差を形成する為の電圧を印加する。上記により、レーザで熔断可能なヒューズをプログラム素子として用いることなく、半導体集積回路の欠陥救済が可能である。これにより、救済が施されて製造されたフリップチップ型半導体集積回路の歩留まり向上並びに信頼性向上に寄与することができる。
〔4〕フリップチップ型半導体集積回路のプローブテストに着目したとき、バンプ電極が設けられずプローブ検査にのみ用いられるボンディングパッドのような端子202bの直上もしくは近傍に、再配置配線層205もしくはバンプ電極下地金属層297等の導電層を用いた検査パッド209bを設ける。すなわち、前記検査パッド209bをバンプ電極208と排他的に設ける。これにより、回路基板への実装と言う意味で実用的な間隔でのバンプ電極の配置を最大限に容易化することができる。
バンプ電極208を設けるボンディングパッド202aのような端子についても同様の検査パッド209aを設けても良い。
プローブ検査はこれらの検査パッド209a,209bを用いて、若しくは、前記検査パッド209bと共に、バンプ電極形成前のバンプ電極下地金属207を併用して実施する。上記により、検査パッド209bを使用することにより、プローブ検査専用パッドのためのバンプ電極を追加しなくてもよい。バンプ電極208を有する端子に対しても検査パッド209aを追加することにより、ウェーハプローブテストを検査パッド209a,209bだけを用いて容易に行う事ができる。
更に、ボンディングパッドのような端子の近傍に設けられバンプ電極下地金属よりも寸法の小さな検査パッド209a,209bを使用することにより、再配置配線工程後にプローブ検査を実施することができる。
また、ポリイミドなどの有機絶縁層204の上に再配置配線205のような導電層及び検査パッドを形成する。比誘電率が小さく厚膜化の容易な有機絶縁層上に検査パッドを設けることにより、検査パッドと下部半導体回路の間のキャパシタンスを低減することが可能となる。また、有機絶縁層の弾性係数が比較的小さいため、検査パッド表面が変形し易くなり、プローブの接触性が向上する。
そして、再配置配線上に絶縁層206を形成し、その上にバンプ電極下地金属207及び検査パッド209bを形成する。よって、再配置配線の上下2層の絶縁層204,206を積層した上に検査パッドを設けることにより、検査パッドと下部半導体回路の間のキャパシタンスを低減することが可能となる。
〔5〕前記検査パッドを設けた構造の半導体集積回路の製造方法において、バーンインは、バンプ電極形成後ダイシングしてから行い、或いは、その逆に、バーンイン後バンプ電極を形成してダイシングを行っても良い。前者においては、フリップチップ型半導体集積回路と同様に外部接続電極がエリアアレイ状にマッピングされたBGA(ボールグリッドアレイ)型の半導体チップの為に用意されているバーンイン用ソケットを流用でき、或いはバンプ電極のエリアアレイ状の配列を既存のバーンイン用ソケットの端子配列に合せることにより、特別な仕様のバーンイン用ソケットを新規に用意しなくても済み、チップ単位でのバーンインを容易に行う事が出来、また、テストコストの低減にも寄与する。後者は、プローブテストだけでなく、バーンインも、検査パッド209a,209b或いは検査パッド209bとバンプ状電極下地金属207を用いて行う事が出来る。したがって、高温下でソケットに接触する事により半田バンプ電極のような突起状電極が変形するのを防止する事が出来る。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、欠陥救済、機能選択、トリミングなどの手段は、DRAMやシンクロナスDRAM以外に、SRAM、EEPROM、フラッシュメモリ、不揮発性記憶素子を用いたプログラマブルロジックアレイ等の各種メモリ、そしてマイクロコンピュータやマイクロプロセッサ等の種々の論理LSIにも適用することができる。
また、プログラム素子は電位差によって絶縁破壊されるアンチヒューズに限定されず、電位差によって溶融されて高抵抗状態にされるその他の電気ヒューズであってもよい。また、欠陥救済における救済アドレスのアクセス判定にセレクタ3等を用いる構成は一例であり、種々の回路構成を採用することができる。同じく、アンチヒューズ回路の構成、アドレス比較回路の構成についても種々変更可能である。また、ボンディングオプションに代わる機能選択やトリミングについてもその他の用途に適用する事が出来る。
アンチヒューズのようなプログラム素子に印加する電位差は負極性の電圧と正極性の電圧の双方を用いる事に限定されない。回路の接地電圧基準で一方の極性の電圧だけを用いるようにしてもよい。
また、Vbb’のような負電圧の入力端子はヒューズプログラムの専用端子である事に限定されない。アドレス入力端子などの特定の外部端子を兼用してもよい。兼用端子は例えばプログラムモードで前記CGNDのような端子機能が選択されることになる。
また、以上の説明ではワイヤボンディング接続用ウェーハに再配置配線や検査パッド及びバンプ電極を追加した製造工程を経てフリップチップ型半導体集積回路を構成した。本発明は、そのような考え方に限定されず、当初より、フリップチップ型半導体集積回路を製造することを企図した工程を経る事ができる。その場合には、ボンディングパッドのようなパッド電極を設け無くてもよい。再配置配線のような導電層に接続する端子が有ればよい。
電気ヒューズは、その両端に所定電圧が与えられることにより電気ヒューズの両端(電流経路)の抵抗値が大きくなる構成や逆に小さくなる構成(アンチヒューズ)の他に、以下のものを用いてもよい。すなわち、電気ヒューズは可逆的に情報を保持可能な素子で構成してもよい。例えば、EEPROM、FRAM、フラッシュメモリなどで電気ヒューズを構成してもよい。或いは、一度だけ書き込み可能なROMやEPROMで電気ヒューズを構成してもよい。
本発明は、半導体基板に回路基板実装用の半田バンプなどの突起状電極を備えるDRAMやシステムLSIなど種々の半導体集積回路に広く適用することができる。
202a、202b ボンディングパッド
204 下部絶縁層
205 再配置配線
206 表面絶縁層
208 バンプ電極
209 検査パッド
297 バンプ電極下地金属層
204 下部絶縁層
205 再配置配線
206 表面絶縁層
208 バンプ電極
209 検査パッド
297 バンプ電極下地金属層
Claims (7)
- その主面に集積回路及び複数の第1電極が形成された半導体チップであって、前記複数の第1電極が第1の間隔で配列された半導体チップと、
前記半導体チップの主面を覆う第1絶縁膜と、
前記第1絶縁膜上に形成された複数の第1配線層であって、各々の一端部が前記複数の第1電極に接続され、各々の他端部が前記第1の間隔より大きい第2の間隔で配列された複数の第1配線層と、
前記複数の第1配線層に電気的に接続され、且つ、前記複数の第1配線層の他端部上に形成された複数の第1導体層と、
前記複数の第1配線層に電気的に接続され、且つ、前記複数の第1配線層上に形成された第2導体層であって、前記他端部と異なる位置に配置された複数の第2導体層と、
前記複数の第1配線層上に形成された複数の突起状電極とを有し、
前記複数の第1導体層と前記複数の第2導体層は、同一工程により形成された導体膜から成るものであることを特徴とする半導体集積回路装置。 - 前記複数の第1導体層は、前記複数の突起状電極の下地導体層であり、前記複数の第2導体層は、電気的試験を行うための検査用導体層であることを特徴とする請求項1記載の半導体集積回路装置。
- 前記複数の第1配線層の一端は、前記第1絶縁層中に形成された複数の開口を介して前記複数の第1電極に接続されていることを特徴とする請求項1記載の半導体集積回路装置。
- 更に、前記第1絶縁膜の下部に形成され、且つ、前記半導体チップの主面を覆う第2絶縁膜を有し、前記第2絶縁膜は、前記複数の第1電極を露出する複数の開口を有するものであることを特徴とする請求項3記載の半導体集積回路装置。
- 前記第1絶縁膜は、有機絶縁膜であり、前記第2絶縁膜は、無機絶縁膜であることを特徴とする請求項4記載の半導体集積回路装置。
- 前記第1絶縁膜はポリイミド膜を含み、前記第2絶縁膜は窒化シリコン膜を含むことを特徴とする請求項5記載の半導体集積回路装置。
- 半導体基板と、
前記半導体基板上に形成された回路素子と、
前記半導体基板上に形成され、前記回路素子に接続された第1導電層と、
前記半導体基板上に形成され、試験パッドを構成する第2導電層と、
前記第1導電層の上に形成され、前記第1導電層に接続されたバンプと、
前記半導体基板と前記第1導電層との間、及び前記半導体基板と前記第2導電層との間に形成された有機膜とを有し、
前記第1導電層と第2導電層とは接続されて成るものであることを特徴とする半導体集積回路装置。
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Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009200394A (ja) * | 2008-02-25 | 2009-09-03 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
JP2011249366A (ja) * | 2010-05-21 | 2011-12-08 | Panasonic Corp | 半導体装置及びその製造方法 |
WO2014142076A1 (ja) * | 2013-03-13 | 2014-09-18 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
JP2014528648A (ja) * | 2011-10-03 | 2014-10-27 | インヴェンサス・コーポレイション | ウインドウを用いないワイヤボンドアセンブリに対して端子の2重の組を使用するスタブ最小化 |
JP2014529201A (ja) * | 2011-10-03 | 2014-10-30 | インヴェンサス・コーポレイション | 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化 |
JP2014530507A (ja) * | 2011-10-03 | 2014-11-17 | インヴェンサス・コーポレイション | パッケージ基板に対するワイヤボンドなしでアセンブリ内の信号端子の2重の組を使用するスタブ最小化 |
US9423824B2 (en) | 2011-10-03 | 2016-08-23 | Invensas Corporation | Stub minimization for multi-die wirebond assemblies with parallel windows |
US9484080B1 (en) | 2015-11-09 | 2016-11-01 | Invensas Corporation | High-bandwidth memory application with controlled impedance loading |
US9496243B2 (en) | 2011-10-03 | 2016-11-15 | Invensas Corporation | Microelectronic assembly with opposing microelectronic packages each having terminals with signal assignments that mirror each other with respect to a central axis |
US9508629B2 (en) | 2011-07-12 | 2016-11-29 | Invensas Corporation | Memory module in a package |
US9515053B2 (en) | 2011-10-03 | 2016-12-06 | Invensas Corporation | Microelectronic packaging without wirebonds to package substrate having terminals with signal assignments that mirror each other with respect to a central axis |
US9679838B2 (en) | 2011-10-03 | 2017-06-13 | Invensas Corporation | Stub minimization for assemblies without wirebonds to package substrate |
US9679613B1 (en) | 2016-05-06 | 2017-06-13 | Invensas Corporation | TFD I/O partition for high-speed, high-density applications |
US9691437B2 (en) | 2014-09-25 | 2017-06-27 | Invensas Corporation | Compact microelectronic assembly having reduced spacing between controller and memory packages |
US10090280B2 (en) | 2011-10-03 | 2018-10-02 | Invensas Corporation | Microelectronic package including microelectronic elements having stub minimization for wirebond assemblies without windows |
CN113228832A (zh) * | 2018-11-07 | 2021-08-06 | 阿维科斯公司 | 具有配置用于视觉检查的端子的表面安装薄膜元件 |
-
2006
- 2006-06-26 JP JP2006174924A patent/JP2007013146A/ja not_active Withdrawn
Cited By (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009200394A (ja) * | 2008-02-25 | 2009-09-03 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
KR101566026B1 (ko) * | 2008-02-25 | 2015-11-05 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체장치의 제조방법 및 반도체장치 |
US8927987B2 (en) | 2010-05-21 | 2015-01-06 | Panasonic Corporation | Semiconductor device including external connection pads and test pads |
JP2011249366A (ja) * | 2010-05-21 | 2011-12-08 | Panasonic Corp | 半導体装置及びその製造方法 |
US9508629B2 (en) | 2011-07-12 | 2016-11-29 | Invensas Corporation | Memory module in a package |
US9496243B2 (en) | 2011-10-03 | 2016-11-15 | Invensas Corporation | Microelectronic assembly with opposing microelectronic packages each having terminals with signal assignments that mirror each other with respect to a central axis |
US10032752B2 (en) | 2011-10-03 | 2018-07-24 | Invensas Corporation | Microelectronic package having stub minimization using symmetrically-positioned duplicate sets of terminals for wirebond assemblies without windows |
JP2014529202A (ja) * | 2011-10-03 | 2014-10-30 | インヴェンサス・コーポレイション | ウインドウを用いないワイヤボンドアセンブリに対して端子の2重の組を使用するスタブ最小化 |
JP2015503214A (ja) * | 2011-10-03 | 2015-01-29 | インヴェンサス・コーポレイション | パッケージ基板に対するワイヤボンドなしでアセンブリ内の信号端子の2重の組を使用するスタブ最小化 |
JP2014529201A (ja) * | 2011-10-03 | 2014-10-30 | インヴェンサス・コーポレイション | 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化 |
US9423824B2 (en) | 2011-10-03 | 2016-08-23 | Invensas Corporation | Stub minimization for multi-die wirebond assemblies with parallel windows |
US10692842B2 (en) | 2011-10-03 | 2020-06-23 | Invensas Corporation | Microelectronic package including microelectronic elements having stub minimization for wirebond assemblies without windows |
JP2014528648A (ja) * | 2011-10-03 | 2014-10-27 | インヴェンサス・コーポレイション | ウインドウを用いないワイヤボンドアセンブリに対して端子の2重の組を使用するスタブ最小化 |
US10643977B2 (en) | 2011-10-03 | 2020-05-05 | Invensas Corporation | Microelectronic package having stub minimization using symmetrically-positioned duplicate sets of terminals for wirebond assemblies without windows |
US9515053B2 (en) | 2011-10-03 | 2016-12-06 | Invensas Corporation | Microelectronic packaging without wirebonds to package substrate having terminals with signal assignments that mirror each other with respect to a central axis |
US9530458B2 (en) | 2011-10-03 | 2016-12-27 | Invensas Corporation | Stub minimization using duplicate sets of signal terminals |
US9679838B2 (en) | 2011-10-03 | 2017-06-13 | Invensas Corporation | Stub minimization for assemblies without wirebonds to package substrate |
US10090280B2 (en) | 2011-10-03 | 2018-10-02 | Invensas Corporation | Microelectronic package including microelectronic elements having stub minimization for wirebond assemblies without windows |
JP2014530507A (ja) * | 2011-10-03 | 2014-11-17 | インヴェンサス・コーポレイション | パッケージ基板に対するワイヤボンドなしでアセンブリ内の信号端子の2重の組を使用するスタブ最小化 |
WO2014142076A1 (ja) * | 2013-03-13 | 2014-09-18 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
US9691437B2 (en) | 2014-09-25 | 2017-06-27 | Invensas Corporation | Compact microelectronic assembly having reduced spacing between controller and memory packages |
US10026467B2 (en) | 2015-11-09 | 2018-07-17 | Invensas Corporation | High-bandwidth memory application with controlled impedance loading |
US9484080B1 (en) | 2015-11-09 | 2016-11-01 | Invensas Corporation | High-bandwidth memory application with controlled impedance loading |
US9928883B2 (en) | 2016-05-06 | 2018-03-27 | Invensas Corporation | TFD I/O partition for high-speed, high-density applications |
US9679613B1 (en) | 2016-05-06 | 2017-06-13 | Invensas Corporation | TFD I/O partition for high-speed, high-density applications |
CN113228832A (zh) * | 2018-11-07 | 2021-08-06 | 阿维科斯公司 | 具有配置用于视觉检查的端子的表面安装薄膜元件 |
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