JP2010056139A - 積層型半導体装置 - Google Patents

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integrated circuit
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conductive layer
semiconductor substrate
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Yukihiro Urakawa
幸宏 浦川
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Toshiba Corp
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Abstract

【課題】実用化可能なスルーシリコンビアを提案する。
【解決手段】本発明の例に係る積層型半導体装置は、第一の機能を有する第一のチップＭ２と、第一のチップＭ２上に積み重ねられ、第一の機能とは異なる第二の機能を有する第二のチップ１２とを備える。第一のチップＭ２は、第一の半導体基板の一面側から他面側に突き抜け、第一の半導体集積回路Ｅ１に接続される第一の導電層１４（Ｘ）と、第一の半導体基板の一面側から他面側に突き抜け、第一の半導体集積回路Ｅ１に接続されない第二の導電層１４（Ｙ）とを備える。第一及び第二の導電層１４（Ｘ），１４（Ｙ）の形状及び構造は、同一である。第一のチップＭ２の第二の導電層１４（Ｙ）は、第二のチップ１２の第二の半導体集積回路Ｅ２に接続される。
【選択図】図２

Description

本発明は、スルーシリコンビアに関する。
ＬＳＩの小型化及び高速化を実現する一つの手法としてＣｏＣ（Chip on chip）技術が知られている。ＣｏＣ技術は、異なる機能を有する複数のチップを積み重ね、これらを一つのパッケージ内に収める技術である。
この技術では、複数のチップ相互間の電気的接続は、バンプ又はボンディングワイヤにより行われる。この技術の問題点は、一つのパッケージ内に収められるチップ数が三つ以上になると、バンプのみでの電気的接続が不可能になり、チップ数が多くなるに従い、性能の低下及び製造コストの増加が発生する、ということにある。
この問題を解決すべく、ＣｏＣ技術の改良版として、積み重ねられる複数のチップ相互間の電気的接続を、シリコン基板を貫通するビアにより行う技術が開発されている（例えば、特許文献１〜２を参照）。
この明細書では、この技術のことを「スルーシリコンビア（TSV: Through Si Via）」と称し、この技術に用いられるチップのことを「スルーシリコンビアチップ」と称することにする。これら用語中には「シリコン」という文言が含まれているが、これは、一般名称を表すもので、これらの用語を使用した場合にシリコンチップのみが対象となることを意味するものではないことをここで定義しておく。
スルーシリコンビアによれば、例えば、一つのパッケージ内の複数のチップ相互間の信号伝送は、半導体基板を貫通するビアにより行われるため、一つのパッケージ内に収められるチップ数が三つ以上になっても、これら複数のチップの電気的接続のためにボンディングワイヤを用いる必要がない。このため、一つのパッケージ内に収められるチップの数が多くなっても、性能の低下及び製造コストの増加が発生することがない。
このようなことから、スルーシリコンビアは、これからの電子機器の多機能化に対応できる技術として非常に有望な技術である。
しかし、この技術を実際の製品に適用する場合には、一つのパッケージ内に収められる複数のチップの種類に応じて、シリコン基板を貫通するビアの機能やレイアウトなどについて、その製品に適した仕様を検討しなければならない。
特開２００５−２１７０７１号公報 特開２００２−７６２４７号公報
本発明は、スルーシリコンビアの汎用性と製造コストの低下とを図るために必要な構成について提案する。
本発明の例に係るスルーシリコンビアチップは、半導体基板と、前記半導体基板の一面側に形成される半導体集積回路と、前記半導体基板の前記一面側から他面側に突き抜け、前記半導体集積回路に接続される第一の導電層と、前記半導体基板の前記一面側から前記他面側に突き抜け、前記半導体集積回路に接続されない第二の導電層とを備え、前記第一及び第二の導電層は、形状及び構造が同一である。
本発明の例に係る積層型半導体装置は、第一の機能を有する第一のチップと、前記第一のチップ上に積み重ねられ、前記第一の機能とは異なる第二の機能を有する第二のチップとを備える。前記第一のチップは、第一の半導体基板と、前記第一の半導体基板の一面側に形成される第一の半導体集積回路と、前記第一の半導体基板の前記一面側から他面側に突き抜け、前記第一の半導体集積回路に接続される第一の導電層と、前記第一の半導体基板の前記一面側から前記他面側に突き抜け、前記第一の半導体集積回路に接続されない第二の導電層とを備え、前記第一及び第二の導電層の形状及び構造が同一である。前記第二のチップは、第二の半導体基板と、前記第二の半導体基板の一面側に形成される第二の半導体集積回路とを備えるチップである。前記第一のチップの前記第二の導電層は、前記第二のチップの前記第二の半導体集積回路に接続される。
本発明によれば、スルーシリコンビアの汎用性と製造コストの低下とを図ることが可能になる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
スルーシリコンビアは、ＣｏＣ技術、即ち、複数のチップを積み重ねて、例えば、これらを一つのパッケージ内に収めることを前提とする。ここで、それぞれ異なる機能を有する三つ以上のチップを積み重ねる場合、一般的には、それらチップの大きさを考慮して、積み重ねる順番を決定する。
例えば、制御チップ（ＣＰＵなど）、メモリチップ（ＤＲＡＭなどの揮発性メモリやフラッシュメモリなどの不揮発性メモリ）及びＶＲＭ(Voltage Regulator Module)チップを積み重ねる場合、最も下に制御チップを配置し、最も上にＶＲＭチップを配置し、それらの間にメモリチップを配置する。
一方、積み重ねられる全てのチップをスルーシリコンビアチップにするのは現実的ではないため、例えば、メモリチップをスルーシリコンビアチップとし、その他の制御チップ、ＶＲＭチップなどのロジックチップを汎用構造（スルーシリコンビアを有しない構造）とする。
このような状況の下、最も上のチップと最も下のチップとを、その間に配置される中間チップ内の半導体集積回路を介さずに接続したい場合がある。
例えば、上述の例でいうと、ＶＲＭは、制御チップ内の半導体集積回路に電源電圧を安定的に供給し、その半導体集積回路の信頼性を向上させるために開発されたものであるから、ＶＲＭチップと制御チップとを直接的に接続したい。
しかし、ＶＲＭチップと制御チップとの間に配置されるメモリチップには両者を直接的に接続する手段が存在しない。このため、電源電圧を外部からＶＲＭチップに供給する経路及び電源電圧をＶＲＭチップから制御チップに供給する経路は、それぞれ、ボンディングワイヤに頼らざるを得ない。
そこで、本発明の例では、最も上のチップと最も下のチップとの間に配置される中間チップに、その中間チップ内の半導体集積回路に接続されないダミースルーシリコンビア（導電層）を設ける。ダミースルーシリコンビアは、中間チップに本来設けられるスルーシリコンビア（導電層）に対して、形状及び構造が同じである。
即ち、ダミースルーシリコンビアには、アライメントマークなどのビアとしての機能を持たない要素が除かれる。
これにより、最も上のチップ（例えば、ＶＲＭチップ）と最も下のチップ（例えば、制御チップ）とを、それらの間に配置される中間チップのダミースルーシリコンビアを介して直接的に接続することができるため、スルーシリコンビアの実用化が可能になる。
尚、既に定義したように、スルーシリコンビアの構成要素の一つである半導体基板は、シリコン基板に限定されない。
２． スルーシリコンビア
まず、本発明の前提となるスルーシリコンビアについて説明する。
図１は、スルーシリコンビアの概要を示している。
パッケージ基板１０上には、異なる機能を有する複数のチップＬ１，Ｍ１，Ｍ２，１２が搭載される。パッケージ基板１０の下面には、例えば、ＢＧＡ(Ball Grid Array)端子１１が配置される。
チップＬ１は、制御チップ（例えば、ＣＰＵ）である。制御チップＬ１は、ボンディングワイヤ１５によりパッケージ基板１０上の導電線Ｃに接続される。
チップＭ１，Ｍ２は、メモリチップである。メモリチップＭ１は、制御チップＬ１上に積み重ねられ、メモリチップＭ２は、メモリチップＭ１上に積み重ねられる。
メモリチップＭ１，Ｍ２は、スルーシリコンビアチップであり、半導体基板と、半導体基板の一面側に形成される半導体集積回路Ｅ１と、半導体基板の一面側から他面側に突き抜け、半導体集積回路Ｅ１に接続される導電層１４を備える。
また、制御チップＬ１とメモリチップＭ１との間、及び、メモリチップＭ１とメモリチップＭ２との間には、バンプ１３が配置される。
チップ１２は、ＶＲＭチップである。ＶＲＭチップ１２は、メモリチップＭ２上にスペーサ（例えば、絶縁体）１６を介して配置される。
ＶＲＭチップ１２は、ボンディングワイヤ１５によりパッケージ基板１０上の導電線Ｃに接続される。
ここで、半導体集積回路Ｅ１について次のように定義する。この定義は、以下で説明する実施形態においても適用されるものとする。
半導体集積回路Ｅ１とは、半導体基板の一面側に形成される全ての集積回路をいうものとする。即ち、個々の集積回路には関連がなくても、導電層（スルーシリコンビア）１４がそのうちの一つの集積回路に接続される、と言った場合には、その導電層１４は、半導体集積回路Ｅ１に接続される導電層である、とする。
このようなスルーシリコンビアによれば、ボンディングワイヤを用いずに、制御チップＬ１とその上に配置される二つ以上のメモリチップＭ１，Ｍ２とを電気的に接続することができる。
また、制御チップＬ１とメモリチップＭ１，Ｍ２との間における信号伝送及び電源供給は、全て、半導体基板の一面側から他面側に貫通するスルーシリコンビア（導電層）を用いて行うため、パッケージサイズの縮小、高速信号伝送、チップ内での電源電圧降下の抑制などが可能である。
しかし、メモリチップＭ１，Ｍ２内のスルーシリコンビアは、メモリチップＭ１，Ｍ２内の半導体集積回路Ｅ１に接続される。このため、これらメモリチップＭ１，Ｍ２は、制御チップＬ１とＶＲＭチップ１２とを直接的に接続する手段を持たない。このため、ＶＲＭチップ１２は、ボンディングワイヤ１５によりパッケージ基板１０上の導電線Ｃに接続される。
３． 実施形態
(1) 第一の実施形態
図１は、第一の実施形態に係わるスルーシリコンビアを示している。
パッケージ基板１０上には、異なる機能を有する複数のチップＬ１，Ｍ１，Ｍ２，１２が搭載される。パッケージ基板１０の下面には、例えば、ＢＧＡ端子１１が配置される。
チップＬ１は、制御チップ（例えば、ＣＰＵ）である。制御チップＬ１は、ボンディングワイヤ１５によりパッケージ基板１０上の導電線Ｃに接続される。
チップＭ１，Ｍ２は、メモリチップである。メモリチップＭ１は、制御チップＬ１上に積み重ねられ、メモリチップＭ２は、メモリチップＭ１上に積み重ねられる。
チップ１２は、ＶＲＭチップである。ＶＲＭチップ１２は、メモリチップＭ２上に積み重ねられる。
また、制御チップＬ１とメモリチップＭ１との間、メモリチップＭ１とメモリチップＭ２との間、及び、メモリチップＭ２とＶＲＭチップ１２との間には、それぞれ、バンプ１３が配置される。
メモリチップＭ１，Ｍ２は、スルーシリコンビアチップであり、半導体基板と、半導体基板の一面側に形成される半導体集積回路Ｅ１と、半導体基板の一面側から他面側に突き抜け、半導体集積回路Ｅ１に接続される導電層１４（Ｘ）と、半導体基板の一面側から他面側に突き抜け、半導体集積回路Ｅ１に接続されない導電層１４（Ｙ）とを備える。
このスルーシリコンビアチップの特徴は、導電層１４（Ｙ）を有している点にある。
導電層１４（Ｙ）は、導電層１４（Ｘ）に対して、形状及び構造が同じであるが、メモリチップＭ１，Ｍ２内の半導体集積回路Ｅ１に接続されないため、ここでは、ダミースルーシリコンビアと称する。
ダミースルーシリコンビアとしての導電層１４（Ｙ）の機能は、メモリチップＭ１，Ｍ２の直下にある制御チップＬ１と、メモリチップＭ１，Ｍ２の直上にあるＶＲＭチップ１２とを直接的に接続することにある。
即ち、制御チップＬ１とＶＲＭチップ１２との間における信号伝送及び電源供給は、ダミーシリコンビアとしての導電層１４（Ｙ）を用いて行う。
例えば、電源電位は、ボンディングワイヤ１５により、パッケージ基板１０から制御チップＬ１に供給され、導電層１４（Ｙ）により、制御チップＬ１からＶＲＭチップ１２へ、又は、ＶＲＭチップ１２から制御チップＬ１へ供給される。
また、ダミースルーシリコンビアには、ビアとしての機能を持たない要素（例えば、アライメントマーク）が除かれる。
尚、ＶＲＭチップ１２は、半導体集積回路Ｅ２が形成される一面側を下にして、メモリチップＭ２に対してフリップチップボンディングされる（フリップチップ構造）。
これに対し、メモリチップＭ１，Ｍ２については、半導体集積回路Ｅ１を有する一面側が上（ＶＲＭチップ１２側）を向いているが、これに代えて、その一面側が下（制御チップＬ１側）を向くようにしてもよい。
また、メモリチップＭ１，Ｍ２の導電層１４（Ｙ）は、ＶＲＭチップ１２の一面側の半導体集積回路Ｅ２に接続され、メモリチップＭ１，Ｍ２の導電層１４（Ｘ）は、制御チップＬ１の一面側の半導体集積回路Ｅ３に接続される。
このようなスルーシリコンビアによれば、ボンディングワイヤなしに、制御チップＬ１とその上に配置される二つ以上のメモリチップＭ１，Ｍ２とを電気的に接続することが可能になる。
また、制御チップＬ１とメモリチップＭ１，Ｍ２との間における信号伝送及び電源供給は、全て、半導体基板の一面側から他面側に貫通する導電層１４（Ｘ）を用いて行うため、パッケージサイズの縮小、高速信号伝送、チップ内での電源電圧降下の抑制などが可能である。
さらに、制御チップＬ１とＶＲＭチップ１２とを、それらの間に配置されるメモリチップＭ１，Ｍ２内の導電層１４（Ｙ）を介して直接的に接続することができるため、スルーシリコンビアの実用化が可能になる。
(2) 第二の実施形態
図３は、第二の実施形態に係わるスルーシリコンビアを示している。
第二の実施形態は、第一の実施形態の応用例に関する。
この実施形態が第一の実施形態と異なる点は、制御チップＬ１上に積み重ねられるメモリチップＭ１〜Ｍ４の数と、ＶＲＭチップ１２の位置とにある。
スルーシリコンビアによれば、制御チップＬ１上に積み重ねるメモリチップの数に制限はない。この実施形態では、制御チップＬ１上に四つのメモリチップＭ１〜Ｍ４を積み重ねている。制御チップＬ１上に積み重ねるメモリチップの数は、２ｎ（ｎは自然数）個であるのが好ましい。
また、この実施形態では、ＶＲＭチップ１２は、メモリチップＭ１〜Ｍ４の中央部に配置する。ＶＲＭチップ１２をメモリチップＭ１〜Ｍ４の中央部に配置できるように、メモリチップＭ１〜Ｍ４内のダミースルーシリコンビアとしての導電層１４（Ｙ）のレイアウトを決定する。
(3) 第三の実施形態
図４は、第三の実施形態に係わるスルーシリコンビアを示している。
第三の実施形態も、第一の実施形態の応用例に関する。
この実施形態が第一の実施形態と異なる点は、制御チップ（例えば、ＣＰＵ）Ｌ１がスルーシリコンビアチップであることにある。
即ち、制御チップＬ１は、半導体基板と、半導体基板の一面側に形成される半導体集積回路Ｅ３と、半導体基板の一面側から他面側に突き抜け、半導体集積回路Ｅ３に接続される導電層１４（Ｘ）とを備える。
制御チップＬ１内の半導体集積回路Ｅ３は、メモリチップＭ１，Ｍ２内の導電層１４（Ｘ）を介してメモリチップＭ１，Ｍ２内の半導体集積回路Ｅ１に接続される。
また、制御チップＬ１内の半導体集積回路Ｅ３は、制御チップＬ１内の導電層１４（Ｘ）を介してパッケージ基板１０上の導電線Ｃに接続される。
尚、制御チップＬ１については、半導体集積回路Ｅ３を有する一面側が上（メモリチップＭ１側）を向いているが、これに代えて、その一面側が下（パッケージ基板１０側）を向くようにしてもよい。
この場合も、制御チップＬ１とＶＲＭチップ１２との間における信号伝送及び電源供給は、ダミーシリコンビアとしての導電層１４（Ｙ）を用いて行う。
例えば、電源電位は、導電層１４（Ｘ）により、パッケージ基板１０から制御チップＬ１に供給され、導電層１４（Ｙ）により、制御チップＬ１からＶＲＭチップ１２へ、又は、ＶＲＭチップ１２から制御チップＬ１へ供給される。
このように、第一の実施形態において、さらに、制御チップＬ１をスルーシリコンビアチップにすることもできる。この場合、制御チップＬ１とパッケージ基板１０上の導電線Ｃとの接続についても、バンプ１３により行うことが可能である。
(4) 第四の実施形態
図５は、第四の実施形態に係わるスルーシリコンビアを示している。
第四の実施形態は、第二の実施形態の応用例に関する。
この実施形態が第二の実施形態と異なる点は、ＶＲＭチップ１２がスルーシリコンビアチップであることにある。
即ち、ＶＲＭチップ１２は、半導体基板と、半導体基板の一面側に形成される半導体集積回路Ｅ２と、半導体基板の一面側から他面側に突き抜け、半導体集積回路Ｅ２に接続される導電層１４（Ｘ）とを備える。
ＶＲＭチップ１２内の半導体集積回路Ｅ２は、ＶＲＭチップ１２内の導電層１４（Ｘ）及びメモリチップＭ１，Ｍ２内の導電層１４（Ｙ）を介して制御チップＬ１内の半導体集積回路Ｅ３に接続される。
ＶＲＭチップ１２については、半導体集積回路Ｅ２を有する一面側が上（メモリチップＭ４側と反対側）を向いているが、これに代えて、その一面側を下（メモリチップＭ４側）にしてフリップチップ構造としてもよい。
尚、第三の実施形態と第四の実施形態とを組み合わせることも可能である。
(5) 第五の実施形態
図６は、第五の実施形態に係わるスルーシリコンビアを示している。
第五の実施形態は、第一乃至第四の実施形態のスルーシリコンビアの位置に関する。
同図の「○」印は、メモリチップＭ１〜Ｍ４に設けられる導電層（スルーシリコンビア）を表している。「Ｘ」は、図２乃至図５（第一乃至第四の実施形態）における導電層１４（Ｘ）に相当する。また、「Ｙ」は、図２乃至図５における導電層１４（Ｙ）に相当する。
スルーシリコンビア「Ｘ」，「Ｙ」の位置は、ＶＲＭチップ１２の位置に応じて決定される。
この実施形態では、ＶＲＭチップ１２は、メモリチップＭ１〜Ｍ４の中央部の上に配置されるため、これに合わせて、スルーシリコンビア「Ｙ」もメモリチップＭ１〜Ｍ４の中央部に配置される。
但し、スルーシリコンビア「Ｘ」については、メモリチップＭ１〜Ｍ４とＶＲＭチップ１２とのオーバーラップ部分以外の部分、例えば、メモリチップＭ１〜Ｍ４の縁部に配置しても構わない。
(6) 第六の実施形態
図７は、第六の実施形態に係わるスルーシリコンビアを示している。
第六の実施形態は、チップを積み重ねる順番に関する。
同図（ａ）は、上述の第一乃至第五の実施形態に相当する。これに対し、同図（ｂ）は、ＶＲＭチップ１２のサイズが、メモリチップＭ１，Ｍ２のサイズ以上、制御チップＬ１のサイズ以下である場合の積み重ね順序を表している。
同図（ｂ）では、制御チップＬ１上にＶＲＭチップ１２が配置され、ＶＲＭチップ１２上にメモリチップＭ１，Ｍ２が配置される。この場合、メモリチップＭ１，Ｍ２及びＶＲＭチップ１２をそれぞれスルーシリコンビアチップとする。また、ＶＲＭチップ１２にも、ＶＲＭチップ１２内の半導体集積回路に接続されない導電層（ダミースルーシリコンビア）を設ける。
(7) まとめ
以上、第一乃至第六の実施形態によれば、異なる機能を有する三つ以上のチップを積み重ねてスルーシリコンビアを構成するときのビアの機能やレイアウトについて、製品に適した仕様を提供することができ、スルーシリコンビアを単なるアイディアでなく、実際に製品に適用することが可能になる。
４． 適用例
本発明は、三つ以上のチップからなるスルーシリコンビアに有効である。
例えば、グラフィックチップ、ＤＲＡＭチップ及びＶＲＭチップをスルーシリコンビアにより積層してもよい。また、モバイルチップ、ＤＲＡＭチップ及びＶＲＭチップをスルーシリコンビアにより積層してもよい。
これらのスルーシリコンビアによれば、ＭＣＭ(Multi-chip module)に比べて、パッケージサイズの縮小、低消費電力化及びハイパフォーマンスを実現できる。
６． むすび
本発明によれば、スルーシリコンビアの汎用性と製造コストの低下とを図ることが可能になる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
スルーシリコンビアを示す図。 第一の実施形態のスルーシリコンビアを示す図。 第二の実施形態のスルーシリコンビアを示す図。 第三の実施形態のスルーシリコンビアを示す図。 第四の実施形態のスルーシリコンビアを示す図。 第五の実施形態のスルーシリコンビアを示す図。 第六の実施形態のスルーシリコンビアを示す図。
符号の説明
１０： パッケージ基板、 １１： ＢＧＡ端子、 １２： ＶＲＭチップ、 １３： バンプ、 １４： 導電層（スルーシリコンビア）、 １５： ボンディングワイヤ、 Ｌ１： 制御チップ、 Ｍ１〜Ｍ４： メモリチップ。

Claims (5)

  1. 半導体基板と、前記半導体基板の一面側に形成される半導体集積回路と、前記半導体基板の前記一面側から他面側に突き抜け、前記半導体集積回路に接続される第一の導電層と、前記半導体基板の前記一面側から前記他面側に突き抜け、前記半導体集積回路に接続されない第二の導電層とを具備し、前記第一及び第二の導電層は、形状及び構造が同一であることを特徴とするスルーシリコンビアチップ。
  2. 第一の機能を有する第一のチップと、前記第一のチップ上に積み重ねられ、前記第一の機能とは異なる第二の機能を有する第二のチップとを具備し、
    前記第一のチップは、
    第一の半導体基板と、前記第一の半導体基板の一面側に形成される第一の半導体集積回路と、前記第一の半導体基板の前記一面側から他面側に突き抜け、前記第一の半導体集積回路に接続される第一の導電層と、前記第一の半導体基板の前記一面側から前記他面側に突き抜け、前記第一の半導体集積回路に接続されない第二の導電層とを備え、前記第一及び第二の導電層の形状及び構造が同一であるスルーシリコンビアチップであり、
    前記第二のチップは、
    第二の半導体基板と、前記第二の半導体基板の一面側に形成される第二の半導体集積回路とを備えるチップであり、
    前記第一のチップの前記第二の導電層は、前記第二のチップの前記第二の半導体集積回路に接続されることを特徴とする積層型半導体装置。
  3. 前記第二のチップは、
    前記第二の半導体基板の前記一面側から他面側に突き抜け、前記第二の半導体集積回路に接続される第三の導電層を備えるスルーシリコンビアチップであることを特徴とする請求項２に記載の積層型半導体装置。
  4. 前記第一及び第二の機能とは異なる第三の機能を有する第三のチップをさらに具備し、
    前記第一及び第二のチップは、前記第三のチップ上に積み重ねられ、
    前記第三のチップは、
    第三の半導体基板と、前記第三の半導体基板の一面側に形成される第三の半導体集積回路とを備えるチップであり、
    前記第一のチップの前記第二の導電層は、前記第三のチップの前記第三の半導体集積回路に接続されることを特徴とする請求項２に記載の積層型半導体装置。
  5. 前記第三のチップは、
    前記第三の半導体基板の前記一面側から他面側に突き抜け、前記第三の半導体集積回路に接続される第三の導電層を備えるスルーシリコンビアチップであることを特徴とする請求項４に記載の積層型半導体装置。
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