JP5056718B2 - 電子装置の製造方法 - Google Patents

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Description

本発明は、ＩＣチップと基板とをはんだ接合してなる電子装置の製造方法に関する。
近年、携帯電話を始めとして、電子部品の高機能化及び小型化がとりわけすすんでいる。これは自動車電子部品も同様で、ＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）の更なる小型化、高機能化が求められている。
この種の一般的な電子装置の製造方法としては、たとえば、鉛フリーはんだを用いたフリップチップ接続が知られている。このものは、ＩＣチップの一面と基板の一面との間にはんだを介在させた状態で、当該両一面間を対向させ、はんだ接合するものである。
通常、この場合、ＩＣチップを基板上へマウントする前に、フラックスを供給する。そして、このフラックスによって、はんだ表面に存在する酸化膜を除去した後、ＩＣチップのマウント、はんだリフローを行い、接続信頼性を満足するようにしていた。
しかしながら、この方法では、はんだリフロー後にフラックス残渣が残るため、洗浄工程が必須となり、工程が煩雑化するといった問題があった。また、昨今のＩＣチップの狭ピッチ化により、洗浄液が充分に進入できないことがあり、その結果、フラックス残渣が充分に洗浄しきれないという不具合があった。
この対策として、従来では、特許文献１に記載されているように、２層のはんだ突起を用いて加圧することにより、第２のはんだ突起が溶融し接続されるようにした方法が提案されている。
特開平１０−３０８４１５号公報
しかしながら、上記特許文献１に記載の方法では、はんだに突起を設けた特別な形状であるため、たとえば、複数のＩＣチップや他の電子部品を一括して実装する場合には、手間がかかるなど、好ましくない。また、はんだ自身にフラックス成分を混入させて、酸化膜の発生を防止することも考えられるが、これも、汎用性に劣る。
本発明は、上記問題に鑑みてなされたものであり、ＩＣチップの一面と基板の一面との間を、はんだによってはんだ接合してなる電子装置の製造方法において、はんだを特別な形状としたり、はんだにフラックス成分を混入させたりすることなく、酸化膜が存在してもフラックスを用いずに、適切にはんだ接合を行うことを目的とする。
上記目的を達成するため、請求項１に記載の発明においては、ＩＣチップ（１０）の一面のうちはんだ接合される部位に、当該一面より突出しその先端面に鋭利形状をなす鋭利部（１２）が設けられた導電性のポスト（１１）を形成するポスト形成工程と、基板（２０）の一面のうちはんだ接合される部位に、はんだ（３０）を配置するはんだ配置工程と、次に、ＩＣチップ（１０）と基板（２０）とを互いの一面同士にて対向させ、ＩＣチップ（１０）を基板（２０）側に押し付けてポスト（１１）の鋭利部（１２）ではんだ（３０）の表面に位置する酸化膜（３１）を突き破り、この状態ではんだ（３０）をリフローさせるはんだ接合工程と、を備え、ポスト形成工程では、ＩＣチップ（１０）の一面のうちポスト（１１）が形成される部位に凹凸（１７）を設け、その上にメッキを行うことによって、先端面が前記凹凸（１７）を継承した形状の凹凸面となっているとともに当該凹凸面の凸部が鋭利部（１２）として構成されているポスト（１１）を形成することを特徴とする。
それによれば、はんだ（３０）の表面に存在する酸化膜（３１）を、鋭利部（１２）で突き破ることによって、内部のはんだ成分とポスト（１１）とが接し、この状態ではんだ付けがなされるので、はんだを特別な形状としたり、はんだにフラックス成分を混入させたりすることなく、酸化膜が存在してもフラックスを用いずに、適切にはんだ接合を行うことができる。
また、請求項１に記載の発明によれば、上記した鋭利部（１２）による効果が適切に発揮されるとともに、メッキにより形成されるポスト（１１）では、その突出方向に沿った断面が下地の凹凸（１７）を継承するから、適切に鋭利部（１２）を形成できる。
さらに、この場合、請求項２に記載の発明のように、凹凸面の凸部をエッチングして、さらに鋭利な形状に加工すれば、鋭利部（１２）をより鋭利な形状にすることができ、はんだ（３０）の突き破りが容易になる。
また、請求項３に記載の発明では、ＩＣチップ（１０）の一面のうちはんだ接合される部位に、当該一面より突出しその先端面に鋭利形状をなす鋭利部（１２）が設けられた導電性のポスト（１１）を形成するポスト形成工程と、基板（２０）の一面のうちはんだ接合される部位に、はんだ（３０）を配置するはんだ配置工程と、次に、ＩＣチップ（１０）と基板（２０）とを互いの一面同士にて対向させ、ＩＣチップ（１０）を基板（２０）側に押し付けてポスト（１１）の鋭利部（１２）ではんだ（３０）の表面に位置する酸化膜（３１）を突き破り、この状態ではんだ（３０）をリフローさせるはんだ接合工程と、を備え、ポスト形成工程では、ＩＣチップ（１０）の一面のうちポスト（１１）が形成される部位に針（１８）を立て、その後、針（１８）の根元部分にメッキを行い、先端面から突出する針（１８）の先端が鋭利部（１２）として構成されているポスト（１１）を形成することを特徴とする。それによれば、上記した鋭利部（１２）による効果が適切に発揮されるとともに、適切に鋭利部（１２）を形成できる。
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
（第１実施形態）
図１は、本発明の第１実施形態に係るＩＣチップ１０の概略断面構成を示す図である。また、図２において（ａ）は、基板２０に搭載する前のＩＣチップ１０におけるポスト１１部分の拡大断面図、（ｂ）は、基板２０に搭載した後のＩＣチップ１０におけるポスト１１部分の拡大断面図である。
本実施形態の電子装置は、大きくは、ＩＣチップ１０と、基板２０とを備え、これらＩＣチップ１０の一面と基板２０の一面とを対向して配置し、当該両一面の間を、はんだ３０を介して、はんだ接合してなるものである。
ＩＣチップ１０は、一般的な半導体プロセスにより形成されるシリコン半導体などよりなる半導体チップであり、具体的には、トランジスタ素子、マイコン、周辺ＩＣなどが挙げられる。
ＩＣチップ１０の一面には、複数の導電性を有するポスト１１が設けられている。このポスト１１は、ＩＣチップ１０の一面のうちはんだ接合される部位にて、当該一面より突出したものである。このポスト１１は、具体的には柱状であればよく、円柱状でも角柱状でもよい。
そして、ポスト１１の先端面には、鋭利形状をなす鋭利部１２が設けられている。ここでは、鋭利部１２は、当該先端面の中央部が最も突出する頂部となっており、この頂部から当該先端面の周辺部に向かって突出方向にて低くなった形状とされている。具体的には、本実施形態のポスト１１の先端面は円錐もしくは角錐形状とされている。
ＩＣチップ１０の一面には、ＩＣチップ１０の電極としてのアルミニウムや銅などよりなるパッド１３が設けられている。また、ＩＣチップ１０の一面には、当該一面を被覆して保護する窒化膜などよりなる保護膜１４が設けられている。そして、保護膜１４に設けられた開口部からパッド１３が露出している。
そして、ポスト１１は、このパッド１３に設けられている。ここでは、ポスト１１とパッド１３との間には、スパッタや蒸着されたクロム、銅、チタンなどよりなるアンダーバンプメタル１５が介在している。このアンダーバンプメタル１５は、はんだ３０中のＳｎ成分が、たとえばアルミよりなるパッド１３を侵食するのを防止する機能を有するが、場合によっては、省略してもよい。
そして、ポスト１１は、当該ポストの本体をなす本体部１１ａと、その本体部１１ａの表面に設けられた金メッキ１１ｂとにより構成されている。本体部１１ａは、銅などのメッキを当該ポストの突出方向に積層させることで形成されるもので、メッキとしては、電気メッキにより形成される。
また、金メッキ１１ｂは、無電解メッキなどにより形成されるが、通常は、本体部１１ａ上に図示しないニッケルメッキを施し、その上に形成されるものである。もちろん、当該ニッケルメッキは、場合によっては省略してもよい。
なお、金メッキ１１ｂを省略して、ポスト１１を本体部１１ａのみより構成してもよいが、金メッキ１１ｂを設け、ポスト１１の最表面を金メッキ１１ｂにて構成すれば、はんだ濡れ性が向上するという利点がある。
また、図２に示される基板２０は、プリント基板やセラミック基板などの一般的な配線基板、回路基板である。この基板２０の一面には、銅などよりなる配線２１が設けられており、この配線２１とＩＣチップ１０側のポスト１１とが、はんだ３０を介して接触し、はんだ接合されて、機械的・電気的に接続されている。
このはんだ３０は、鉛フリーはんだや共晶はんだなどの一般的なものであり、印刷、インクジェットなどにより配置され、リフロー・固化により接合をするものである。ここでは、図２に示されるように、ポスト１１の先端面に設けられた鋭利部１２が、はんだ３０の内部に食い込んだ形となっており、この状態ではんだ接合されている。
こうして、本実施形態では、図２（ｂ）に示されるように、ＩＣチップ１０の一面と基板２０の一面との間を、はんだ３０によってはんだ接合してなる電子装置が構成されている。
次に、図３、図４を参照して、本実施形態の電子装置の製造方法について述べる。図３（ａ）〜（ｃ）は本製造方法におけるポスト形成工程を示す工程図、図４（ａ）〜（ｃ）は図３に続くポスト形成工程を示す工程図であり、これら図３、図４ともに工程途中におけるワークの断面構成を示している。
図３（ａ）に示されるように、まず、通常の半導体プロセスにより、一面にパッド１３、保護膜１４、アンダーバンプメタル１５が設けられたＩＣチップ１０を形成する。ここでは、アンダーバンプメタル１５は、保護膜１４および保護膜１４の開口部から露出するパッド１３の上に形成される。
その後、図３（ｂ）に示されるように、フォトリソグラフ法などにより、レジストＲをＩＣチップ１０の一面の全面に塗布し、フォトエッチングを行い、パッド１３上にてレジストＲを除去し、パッド１３上のアンダーバンプメタル１５を露出させる。
次に、図３（ｃ）に示されるように、レジストＲから露出するパッド１３上に、メッキによりポスト１１の本体部１１ａを形成する。その後は、一般的なエッチングなどの方法によりレジストＲの除去、および、本体部１１ａ以外の部分のアンダーバンプメタル１５の除去を行う。これにより、図３（ｄ）に示されるワークができあがる。
次に、図４（ａ）に示されるように、本体部１１ａの先端面を、たとえばエッチング液Ｋに浸してエッチングすることにより、上記鋭利部１２を形成する。このエッチングとしては、一般的なリードフレームのエッチングに用いられるウェットエッチングや、ドライエッチングなどが適用される。
その後、図４（ｂ）に示されるように、鋭利部１２が形成された本体部１１ａの表面に、無電解メッキにより上記金メッキ１１ｂを形成する。これにより、ＩＣチップ１０の一面のうちはんだ接合される部位に上記ポスト１１が形成され、当該ポスト１１を備える本実施形態のＩＣチップ１０ができあがる。
続いて、図４（ｃ）に示されるように、このＩＣチップ１０を基板２０に搭載するが、その前に、基板２０の一面のうちはんだ接合される部位である配線２１上に、はんだ３０を配置しておく（はんだ配置工程）。このはんだ３０の配置は、印刷、メッキ、インクジェットなどの方法により行われる。
次に、はんだ接合工程を行う。ＩＣチップ１０におけるポスト１１が形成された一面と、基板２０における上記配線２１が形成された一面とを、対向させるとともに、ポスト１１と配線２１とが、はんだ３０を介して対向するように位置あわせする。
そして、図４（ｃ）に示されるように、ＩＣチップ１０を基板２０に向かって押し付けていき、ポスト１１の鋭利部１２を、はんだ３０の内部に食い込ませる。ここで、はんだ３０の表面には、はんだ成分が酸化してなる酸化膜３１が形成されているので、鋭利部１２ではんだ３０の表面に位置する酸化膜３１が突き破られる。
そして、鋭利部１２は、酸化膜３１だけではなく、酸化膜３１の内部に位置するはんだ成分まで到達し、当該はんだ成分に接触する。この接触状態を維持したまま、オーブンなどで加熱して、はんだ３０をリフローさせる。その後、溶融したはんだ３０を固化させれば、はんだ接合が完了し、上記した本実施形態の電子装置ができあがる。
ところで、本実施形態によれば、はんだ３０の表面に存在する酸化膜３１を、鋭利部１２で突き破ることによって、内部の酸化されていないはんだ成分とポスト１１とが接し、この状態ではんだ付けがなされる。
ここで、鋭利部１２は、本実施形態のように尖った角を持つ形状であって、ＩＣチップ１０を基板２０に押し付けたときに、その角が、ポスト１１の中でも最初にはんだ３０に接触する形状となっているものが好ましい。より好ましくは、当該角は鋭角であることが望ましい。
そして、本実施形態によれば、はんだを上記従来のような特別な形状としたり、はんだにフラックス成分を混入させたりすることなく、はんだ３０の表面に酸化膜３１が存在してもフラックスを用いずに、適切にはんだ接合を行うことができる。
また、従来では、フラックスを使用したがゆえに、その残渣を洗浄する工程が必要であったが、本実施形態では、フラックスを全く使用せずに良好な接続が得られるので、フラックス洗浄の工程が不要となる。
（第２実施形態）
図５（ａ）、（ｂ）は、本発明の第２実施形態に係る電子装置の製造方法の要部を示す工程図である。この図５では、本製造方法におけるポスト形成工程の要部を示しており、工程途中におけるワークの断面構成を示している。
なお、図５（ｂ）に示されるポスト１１は、実際には、本体部１１ａの表面に上記同様の金メッキ１１ｂが施され、この金メッキ１１ｂがポスト１１の最表面を構成するものであるが、図５（ｂ）では、金メッキ１１ｂは省略してある。
上記第１実施形態では、ポスト形成工程にて、ポスト１１の先端面をエッチングすることにより、鋭利部１２を形成したが、本実施形態では、ポスト形成工程にて、ポスト１１の先端面に粗化メッキを施すか、もしくは当該先端面をエッチングすることにより、当該先端面に鋭利部１２を形成するところが相違する。この相違点を中心に述べる。
図５（ａ）に示されるように、上記同様の手順によって、一面にパッド１３、保護膜１４、アンダーバンプメタル１５が設けられたＩＣチップ１０を形成し、パッド１３上に、ポスト１１の本体部１１ａを形成し、レジストＲおよびアンダーバンプメタル１５の除去を行う。
次に、本実施形態では、この本体部１１ａの表面に、一般的なＮｉ粗化メッキを施して当該本体部１１ａの表面に粗化されたＮｉメッキ層（図示せず）を形成し、その上に、さらに上記同様の無電解メッキなどにより金メッキ１１ｂ（図示せず）を形成する。
この工程において、Ｎｉ粗化メッキにより、図５（ｂ）に示されるように、ポスト１１の先端面を含む表面は、複数の針状突起を有する粗化された面となり、そのうちの先端面における複数の針状突起により鋭利部１２が構成される。以上が本実施形態のポスト形成工程である。
また、このような粗化された面の形成は、上記Ｎｉ粗化メッキ以外の方法でもよい。具体的には、図５（ａ）の状態から、ポスト１１の本体部１１ａの先端面に対して、黒化処理やマルチボンドなどのエッチング処理を施せば、当該先端面を、鋭利部１２としての複数の針状突起を有する粗化された面とすることができる。その後は、上記第１実施形態と同様に、ニッケルメッキ、金メッキを施せば、図５（ｂ）に示される本実施形態のポスト１１ができあがる。
なお、このドライエッチングによって針状突起としての鋭利部１２を形成する場合、ポスト１１のはんだ濡れ性が確保されるならば、ニッケルメッキおよび金メッキを行わずに、先端面が鋭利部１２として粗化された面となっている本体部１１ａ自身をポスト１１としてもよい。
こうして、本実施形態においても、鋭利部１２が形成されたポスト１１を備えるＩＣチップ１０ができあがる。その後は、上記実施形態と同様に、はんだ配置工程、はんだ接合工程を行い、本実施形態の電子装置が完成する。
本実施形態によっても、上記実施形態と同様に、はんだ３０の表面に存在する酸化膜３１を、鋭利部１２で突き破った状態ではんだ付けがなされるため、はんだを上記従来のような特別な形状としたり、はんだにフラックス成分を混入させたりすることなく、はんだ３０の表面に酸化膜３１が存在してもフラックスを用いずに、適切にはんだ接合を行うことができる。
また、本実施形態によれば、微細な針状形状がはんだ３０の酸化膜３１を突き破り易くなるのと同時に、はんだ３０の濡れ性が、毛細管現象により向上し、より接続信頼性を向上させた構造を得ることができる。
（第３実施形態）
図６（ａ）〜（ｄ）は、本発明の第３実施形態に係る電子装置の製造方法の要部を示す工程図である。この図６では、本製造方法におけるポスト形成工程の要部を示しており、工程途中におけるワークの断面構成を示している。また、ここでも、図６（ｄ）に示されるポスト１１の最終形態は、本体部１１ａの表面に上記同様の金メッキ１１ｂが施されたものであるが、図６（ｄ）では、当該金メッキは省略してある。
本実施形態では、ポスト形成工程にて、ＩＣチップ１０の一面のうちポスト１１が形成される部位に凹凸１７を設け、その上にメッキを行い、突出方向に沿った断面が下地の凹凸１７を継承しているポスト１１を形成することにより、ポスト１１の先端面に鋭利部１２を形成するところが、上記第１実施形態と相違するところであり、この相違点を中心に述べる。
図６（ａ）に示されるように、上記同様の手順によって、一面にパッド１３、保護膜１４が設けられたＩＣチップ１０を形成する。次に、図６（ｂ）に示されるように、ポスト１１が形成される部位であるパッド１３に対して、図示しない針などの治具で押したりすることで、凹み１７を形成する。結果、この凹み１７により当該パッド１３には凹凸が構成される。
その後、この凹み１７を含むパッド１３上に、上記同様に、アンダーバンプメタル１５を形成する。その上に、上記同様、メッキによってポスト１１の本体部１１ａを形成し、レジストＲおよびアンダーバンプメタル１５の除去を行う。
これにより、図６（ｃ）に示されるように、できあがった本体部１１ａは、その先端面が凹み１７による凹凸を継承した形状の凹凸面となり、当該凹凸面の凸部が鋭利部１２として構成されたものとなる。その後は、上記第１実施形態と同様に、必要に応じて、ニッケルメッキ、金メッキを行えば、本実施形態においても、鋭利部１２が形成されたポスト１１を備えるＩＣチップ１０ができあがる。
ここでは、上記第１実施形態とは反対に、ポスト１１の先端面は、中央部が最もくぼんだ形状、具体的には円錐状の凹みが形成された形状となる。そして、当該先端面において中央部よりも突出する周辺部が鋭利部１２として構成されている。以上が本実施形態のポスト形成工程である。
その後は、上記実施形態と同様に、はんだ配置工程、はんだ接合工程を行う。ここで、図６（ｄ）は、本実施形態のはんだ接合工程において、鋭利部１２がはんだ３０の酸化膜３１を突き破っている状態を示している。そして、はんだ接合の完了に伴い、本実施形態の電子装置が完成する。
本実施形態によっても、上記実施形態と同様に、はんだ３０の表面に存在する酸化膜３１を、鋭利部１２で突き破った状態ではんだ付けがなされるため、はんだを上記従来のような特別な形状としたり、はんだにフラックス成分を混入させたりすることなく、はんだ３０の表面に酸化膜３１が存在してもフラックスを用いずに、適切にはんだ接合を行うことができる。
また、本実施形態では、図７に示されるように、本体部１１ａの先端面としての凹凸面における鋭利部１２としての凸部をエッチングして、さらに鋭利な形状に加工してもよい。この他の例について具体的な方法を図７（ａ）、（ｂ）に示す。
図７（ａ）に示されるように、上記図６（ｃ）に示されるワークを用意する。そして、図７（ｂ）に示されるように、このワークにおける本体部１１ａの先端面を、上記第１実施形態にて鋭利部１２を形成するためのものと同様のエッチング液Ｋに浸漬させて、エッチングを行う。
これにより、図７（ｃ）に示されるように、本体部１１ａにおける鋭利部１２としての凸部が、より鋭角になり、さらに鋭利な形状になるので、はんだ３０の酸化膜３１の突き破りが一層容易になるという利点がある。なお、この図７（ｃ）から、さらに必要に応じて、上記同様のニッケルメッキ、金メッキを行ってもよいことはもちろんである。
また、本実施形態において、ＩＣチップ１０の一面のうちポスト１１が形成される部位であるパッド１３に対して、上記凹み１７を形成する場合には、チップ検査時の検査針を用いてもよい。
（第４実施形態）
図８（ａ）〜（ｅ）は、本発明の第４実施形態に係る電子装置の製造方法の要部を示す工程図である。この図８では、本製造方法におけるポスト形成工程の要部を示しており、（ａ）、（ｂ）は工程途中におけるワークの平面構成を示し、（ｃ）〜（ｅ）はワークの断面構成を示している。
本実施形態も、上記第３実施形態と同様に、ポスト形成工程にて、ＩＣチップ１０の一面のうちポスト１１が形成される部位に凹凸を設け、その上にメッキを行い、突出方向に沿った断面が下地の凹凸を継承しているポスト１１を形成することにより、ポスト１１の先端面に鋭利部１２を形成するものである。
ここで、上記第３実施形態との相違点を述べると、上記第３実施形態では、ポスト１１が形成される部位であるパッド１３に、治具を押し込むことで凹ませて凹凸を形成したが、本実施形態では、図８に示されるように、パッド１３を２層１３ａ、１３ｂ構成とすることで、当該パッド１３に凹凸を形成するものである。
具体的には、図８（ａ）、（ｂ）、（ｃ）に示されるように、１層目のパッド１３ａは平坦な層であり、その上の２層目のパッド１３ｂは、部分的に設けることで、２層目のパッド１３ｂが設けられた部位を凸、設けられていない部位を凹として凹凸を形成している。
ここでは、２層目のパッド１３ｂはストライプ状に形成されている。つまり、ここでは、パッド１３の凹凸は、ストライプ状の凸の間が凹となっている凹凸形状として構成されている。このような２層のパッド１３は、半導体プロセスによるエッチングなどにより容易に形成される。
このパッド１３を形成した後、本実施形態においても、上記同様に保護膜１４、アンダーバンプメタル１５を形成する。こうして、図８（ｃ）に示されるように、凹凸を有するパッド１３、保護膜１４およびアンダーバンプメタル１５が一面に設けられたＩＣチップ１０ができあがる。
次に、図８（ｄ）に示されるように、凹凸を有するパッド１３の上に、上記同様にして、メッキによってポスト１１の本体部１１ａを形成し、さらに、上記レジストおよびアンダーバンプメタル１５の除去を行う。
これにより、図８（ｄ）に示されるように、できあがった本体部１１ａは、その先端面がパッド１３の凹凸を継承した形状の凹凸面となり、当該凹凸面の凸部が鋭利部１２として構成されたものとなる。その後は、上記第１実施形態と同様に、ニッケルメッキ、金メッキを行えば、本実施形態においても、鋭利部１２が形成されたポスト１１を備えるＩＣチップ１０ができあがる。
なお、本実施形態のポスト形成工程においても、さらに図８（ｄ）に示される状態のワークに対して、上記各実施形態に示した鋭利部１２を形成するためのエッチング処理を施してもよい。それによって、図８（ｅ）に示されるように、上記凹凸面の凸部としての営利部１２が、より鋭利な形状となる。この場合も、エッチング後には、必要に応じて、ニッケルメッキ、金メッキを行ってよいことはもちろんである。
その後は、本実施形態においても、上記実施形態と同様に、はんだ配置工程、はんだ接合工程を行い、本実施形態の電子装置が完成する。そして、本実施形態においても、上記実施形態と同様に、適切にはんだ接合を行うことができる。
（第５実施形態）
図９（ａ）〜（ｅ）は、本発明の第５実施形態に係る電子装置の製造方法の要部を示す工程図である。この図９では、本製造方法におけるポスト形成工程の要部を示しており、工程途中におけるワークの断面構成を示している。
本実施形態も、上記第３実施形態と同様に、ポスト形成工程にて、ＩＣチップ１０の一面のうちポスト１１が形成される部位に凹凸を設け、その上にメッキを行い、突出方向に沿った断面が下地の凹凸を継承しているポスト１１を形成することにより、ポスト１１の先端面に鋭利部１２を形成するものである。
ここで、本実施形態も、ＩＣチップ１０の一面のうちポスト１１が形成される部位に凹凸を設ける方法が、上記第３実施形態とは相違するものであり、ここでは、その相違点を中心に述べる。
本実施形態では、図９（ａ）に示されるように、ポスト１１を形成する部位をパッド１３上だけでなく、その周囲の保護膜１４を含むものとしており、ポスト１１が形成される部分の保護膜１４を、部分的に厚くする。この保護膜１４の厚さの違いにより、ポスト１１が形成される部位に凹凸が形成される。
こうして、保護膜１４によって凹凸を形成した後は、上記同様に、アンダーバンプメタル１５の形成、ポスト１１の本体部１１ａの形成（図９（ｂ）参照）、レジストＲおよびアンダーバンプメタル１５の除去（図９（ｃ）参照）を行う。
これにより、図９（ｃ）に示されるように、できあがった本体部１１ａは、その先端面が、下地の凹凸を継承した形状の凹凸面となる。
続いて、本実施形態では、図９（ｄ）、（ｅ）に示されるように、当該凹凸面の凸部をエッチングにより鋭利に加工し、鋭利部１２を形成する。その後は、上記同様に、必要に応じて、ニッケルメッキ、金メッキを行えば、本実施形態においても、鋭利部１２が形成されたポスト１１を備えるＩＣチップ１０ができあがる。
その後、上記実施形態と同様に、はんだ配置工程、はんだ接合工程を行い、本実施形態の電子装置が完成する。そして、本実施形態においても、上記実施形態と同様に、適切にはんだ接合を行うことができる。
なお、上記例では、ポスト１１が形成される部分の保護膜１４を、部分的に厚くすることで、ポスト１１が形成される部位に凹凸を形成したが、ポスト１１が形成される部分のパッド１３を、部分的に厚くすることで、ポスト１１が形成される部位に凹凸を形成してもよい。さらには、アンダーバンプメタル１５の厚さを変えて、同様に凹凸を形成してもよい。
（第６実施形態）
図１０（ａ）〜（ｃ）は、本発明の第６実施形態に係る電子装置の製造方法の要部を示す工程図である。この図１０では、本製造方法におけるポスト形成工程の要部を示しており、工程途中におけるワークの断面構成を示している。本実施形態は、ポスト１１の先端面に鋭利部１２を設ける方法が、上記各実施形態とは相違するものであり、ここでは、その相違点を中心に述べる。
本実施形態では、図１０（ａ）に示されるように、ＩＣチップ１０の一面のうちポスト１１が形成される部位であるパッド１３上に、針１８を立てる。この針１８としては、たとえば銅製のものであるが、メッキにより針状に形成されたものであってもよい。さらには、上述した検査用の針を、当該検査後にパッド１３上に残したものであってもよい。
その後は、図１０（ｂ）に示されるように、針１８の根元部分にメッキを行い、針１８の根元部分を封止するようにポスト１１の本体部１１ａを形成する。それにより、本体部１１ａの先端面からは、針１８の先端が突出し、この突出する針１８の先端が鋭利部１２として構成される。
その後は、図１０（ｃ）に示されるように、レジストＲおよびアンダーバンプメタル１５の除去を行う。その後は、上記同様に、必要に応じて、ニッケルメッキ、金メッキを行えば、本実施形態においても、鋭利部１２が形成されたポスト１１を備えるＩＣチップ１０ができあがる。
そして、上記実施形態と同様に、はんだ配置工程、はんだ接合工程を行い、本実施形態の電子装置が完成する。本実施形態においても、上記実施形態と同様に、適切にはんだ接合を行うことができる。
（第７実施形態）
図１１（ａ）〜（ｃ）は、本発明の第７実施形態に係る電子装置の製造方法の要部を示す工程図である。この図１１では、本製造方法におけるポスト形成工程の要部を示しており、工程途中におけるワークの断面構成を示している。本実施形態も、ポスト１１の先端面に鋭利部１２を設ける方法が、上記第１実施形態とは相違するものであり、ここでは、第１実施形態との相違点を中心に述べる。
本実施形態では、図１１（ａ）に示されるように、一面にパッド１３、保護膜１４、アンダーバンプメタル１５が設けられたＩＣチップ１０を、上記同様に形成し、その後、レジストＲ１、Ｒ２を形成する。
ここでは、レジストＲ１、Ｒ２は、ＩＣチップ１０の一面側から第１のレジストＲ１、第２のレジストＲ２が積層されたものである。第１のレジストＲ１は上記第１実施形態と同様のレジストであるが、第２のレジストＲ２は、第１のレジストＲ１よりも、本体部１１ａを構成するメッキが付着しにくい材料よりなるものである。
このようなレジストＲ１、Ｒ２によりメッキを行い、本体部１１ａを形成すると、下側の第１のレジストＲ１の内部では、全体的に均一の厚さでメッキが積まれていく。そして、上側の第２のレジストＲ２の内部では、第２のレジストＲ２に接するメッキの部分、すなわち本体部１１ａの周辺部では、メッキが第２のレジストＲ２に付着しにくく、当該レジストとの接触を避けるようにメッキが積まれていく。
そのため、図１１（ｂ）に示されるように、第２のレジストＲ２の内部では、本体部１１ａの中央部では厚く、周辺部では薄く、メッキが積まれる。そして、レジストＲ１、Ｒ２およびアンダーバンプメタル１５の除去を行うと、図１１（ｃ）に示されるように、先端面が凸形状となった本体部１１ａができあがる。
その後は、上記第１実施形態と同様に、エッチングを行って、円錐状の鋭利部１２を形成する。このとき、本実施形態では、あらかじめ先端面が凸形状となっているので、円錐状の鋭利部１２を形成しやすい。
（他の実施形態）
なお、上記各実施形態では、ポスト１１は銅などのメッキで本体部１１ａを形成し、この本体部１１ａの先端面をエッチングして鋭利部１２を形成し、その後、はんだ濡れ性の向上のために、好ましくは、その表面に金メッキ１１ｂを施すというように、ポスト１１をメッキで形成し、鋭利部１２をエッチングにより形成した。
ここで、ポスト１１の本体部１１ａは、上記したメッキ以外にも、たとえば銅製柱状をなすブロックをＩＣチップ１０の一面に接着などによって設けることにより、形成するようにしてもよい。
また、図１２は、他の実施形態にかかる基板搭載後のＩＣチップにおけるポスト部分の拡大断面図である。上述したように、鋭利部１２は、尖った角を持つ形状であって、ＩＣチップ１０を基板２０に押し付けたときに、その角が、ポスト１１の中でも最初にはんだ３０に接触する形状となっているものが好ましい。そのようなものとしては、図１２に示されるような、平坦な先端面の端部に角部を有し、この角部を鋭利部１２とするものであってもよい。
本発明の第１実施形態にかかるＩＣチップの概略断面図である。 （ａ）は、第1実施形態にかかる基板搭載前のＩＣチップにおけるポスト部分の拡大断面図、（ｂ）は、基板搭載後のＩＣチップにおけるポスト部分の拡大断面図である。 第１実施形態の電子装置の製造方法におけるポスト形成工程を示す工程図である。 図３に続くポスト形成工程を示す工程図である。 本発明の第２実施形態にかかる電子装置の製造方法の要部を示す工程図である。 本発明の第３実施形態にかかる電子装置の製造方法の要部を示す工程図である。 第３実施形態にかかる電子装置の製造方法の他の例を示す工程図である。 本発明の第４実施形態にかかる電子装置の製造方法の要部を示す工程図である。 本発明の第５実施形態にかかる電子装置の製造方法の要部を示す工程図である。 本発明の第６実施形態にかかる電子装置の製造方法の要部を示す工程図である。 本発明の第７実施形態にかかる電子装置の製造方法の要部を示す工程図である。 本発明の他の実施形態にかかる基板搭載後のＩＣチップにおけるポスト部分の拡大断面図である。
符号の説明
１０ ＩＣチップ
１１ ポスト
１１ｂ 金メッキ
１２ 鋭利部１２
１７ 凹凸としての凹み
１８ 針
２０ 基板
３０ はんだ
３１ 酸化膜

Claims (3)

  1. ＩＣチップ（１０）の一面と基板（２０）の一面との間を、はんだ（３０）によってはんだ接合してなる電子装置の製造方法において、
    前記ＩＣチップ（１０）の前記一面のうち前記はんだ接合される部位に、当該一面より突出しその先端面に鋭利形状をなす鋭利部（１２）が設けられた導電性のポスト（１１）を形成するポスト形成工程と、
    前記基板（２０）の前記一面のうち前記はんだ接合される部位に、前記はんだ（３０）を配置するはんだ配置工程と、
    次に、前記ＩＣチップ（１０）と前記基板（２０）とを互いの前記一面同士にて対向させ、前記ＩＣチップ（１０）を前記基板（２０）側に押し付けて前記ポスト（１１）の前記鋭利部（１２）で前記はんだ（３０）の表面に位置する酸化膜（３１）を突き破り、この状態で前記はんだ（３０）をリフローさせるはんだ接合工程と、を備え、
    前記ポスト形成工程では、前記ＩＣチップ（１０）の前記一面のうち前記ポスト（１１）が形成される部位に凹凸（１７）を設け、その上にメッキを行うことによって、先端面が前記凹凸（１７）を継承した形状の凹凸面となっているとともに当該凹凸面の凸部が前記鋭利部（１２）として構成されている前記ポスト（１１）を形成することを特徴とする電子装置の製造方法。
  2. 前記凹凸面の凸部をエッチングして、さらに鋭利な形状に加工することを特徴とする請求項１に記載の電子装置の製造方法。
  3. ＩＣチップ（１０）の一面と基板（２０）の一面との間を、はんだ（３０）によってはんだ接合してなる電子装置の製造方法において、
    前記ＩＣチップ（１０）の前記一面のうち前記はんだ接合される部位に、当該一面より突出しその先端面に鋭利形状をなす鋭利部（１２）が設けられた導電性のポスト（１１）を形成するポスト形成工程と、
    前記基板（２０）の前記一面のうち前記はんだ接合される部位に、前記はんだ（３０）を配置するはんだ配置工程と、
    次に、前記ＩＣチップ（１０）と前記基板（２０）とを互いの前記一面同士にて対向させ、前記ＩＣチップ（１０）を前記基板（２０）側に押し付けて前記ポスト（１１）の前記鋭利部（１２）で前記はんだ（３０）の表面に位置する酸化膜（３１）を突き破り、この状態で前記はんだ（３０）をリフローさせるはんだ接合工程と、を備え、
    前記ポスト形成工程では、前記ＩＣチップ（１０）の前記一面のうち前記ポスト（１１）が形成される部位に針（１８）を立て、その後、前記針（１８）の根元部分にメッキを行い、先端面から突出する前記針（１８）の先端が前記鋭利部（１２）として構成されている前記ポスト（１１）を形成することを特徴とする電子装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105826289A (zh) * 2016-05-09 2016-08-03 南通富士通微电子股份有限公司 一种半导体封装结构

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5599276B2 (ja) * 2010-09-24 2014-10-01 新光電気工業株式会社 半導体素子、半導体素子実装体及び半導体素子の製造方法
US8553420B2 (en) 2010-10-19 2013-10-08 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
US8697492B2 (en) * 2010-11-02 2014-04-15 Tessera, Inc. No flow underfill
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US8338963B2 (en) 2011-04-21 2012-12-25 Tessera, Inc. Multiple die face-down stacking for two or more die
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8436457B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8659139B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
KR20140069343A (ko) 2011-10-03 2014-06-09 인벤사스 코포레이션 패키지의 중심으로부터 옵셋된 단자 그리드를 구비하는 스터드 최소화
US8659143B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
KR101894823B1 (ko) 2011-10-03 2018-09-04 인벤사스 코포레이션 평행한 윈도우를 갖는 다중-다이 와이어 본드 어셈블리를 위한 스터브 최소화
EP2769409A1 (en) 2011-10-03 2014-08-27 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
US8513813B2 (en) 2011-10-03 2013-08-20 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8629545B2 (en) 2011-10-03 2014-01-14 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8345441B1 (en) 2011-10-03 2013-01-01 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
JP5923725B2 (ja) * 2012-05-15 2016-05-25 パナソニックＩｐマネジメント株式会社 電子部品の実装構造体
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
TWI646639B (zh) * 2013-09-16 2019-01-01 Ｌｇ伊諾特股份有限公司 半導體封裝
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
JP6373716B2 (ja) 2014-04-21 2018-08-15 新光電気工業株式会社 配線基板及びその製造方法
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
CN104409434A (zh) * 2014-08-28 2015-03-11 南通富士通微电子股份有限公司 半导体器件封装结构
KR102306673B1 (ko) 2014-09-22 2021-09-29 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
JP7199921B2 (ja) 2018-11-07 2023-01-06 ローム株式会社 半導体装置
CN115244669A (zh) * 2020-03-03 2022-10-25 罗姆股份有限公司 半导体器件
WO2022215354A1 (ja) * 2021-04-06 2022-10-13 株式会社村田製作所 電子部品
US12015001B2 (en) * 2022-03-15 2024-06-18 Taiwan Semiconductor Manufacturing Company Ltd. Bonding structure and method thereof
WO2023248751A1 (ja) * 2022-06-23 2023-12-28 京セラ株式会社 弾性波装置、弾性波装置の製造方法、および通信装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07142488A (ja) * 1993-11-15 1995-06-02 Nec Corp バンプ構造及びその製造方法並びにフリップチップ実装 構造
JPH10270498A (ja) * 1997-03-27 1998-10-09 Toshiba Corp 電子装置の製造方法
JP2003051665A (ja) * 2001-05-31 2003-02-21 Fujikura Ltd 電子部品の実装方法
JP2006351589A (ja) * 2005-06-13 2006-12-28 Sony Corp 半導体チップ、電子装置及びその製造方法
JP2007043010A (ja) * 2005-08-05 2007-02-15 Matsushita Electric Ind Co Ltd 電子部品の実装方法
JP2007073817A (ja) * 2005-09-08 2007-03-22 Seiko Epson Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105826289A (zh) * 2016-05-09 2016-08-03 南通富士通微电子股份有限公司 一种半导体封装结构

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