JPH03253114A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03253114A JPH03253114A JP2050894A JP5089490A JPH03253114A JP H03253114 A JPH03253114 A JP H03253114A JP 2050894 A JP2050894 A JP 2050894A JP 5089490 A JP5089490 A JP 5089490A JP H03253114 A JPH03253114 A JP H03253114A
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- Japan
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- circuit
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000004913 activation Effects 0.000 claims abstract description 9
- 101150110971 CIN7 gene Proteins 0.000 abstract description 3
- 101150110298 INV1 gene Proteins 0.000 abstract description 3
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は外部信号を入力する初段論理回路と、初段論理
回路の出力を次段に受渡す複数のインバータ回路とを具
備し、活性化信号がアクティブな時に活性化される半導
体装置に関する。
回路の出力を次段に受渡す複数のインバータ回路とを具
備し、活性化信号がアクティブな時に活性化される半導
体装置に関する。
（従来の技術）
第５図は、この種の半導体装置の従来例を示す回路図、
第６図は第５図の従来例の動作を示す波形図である。
第６図は第５図の従来例の動作を示す波形図である。
本従来例においては、初段論理回路がインバー＼
りＩＮｖｌとなっている。インバータＩＮＶ１はＰ型Ｍ
ＯＳトランジスタＱｐ （以降、トランジスタＱｐと
記す）と、Ｎ型ＭＯＳトランジスタＱＮ（以降、トラン
ジスタＱＮと記す〉とからなり、外部端子ＴＭに印加さ
れた信号φＩＮを入力し、節点ｖ１に出力している。イ
ンバータＩＮＶ２゜１ＮＶ３はバッファ回路として働き
、節点ｖ１の出力を順次節点Ｖ２ 、Ｖ３に出力する。
ＯＳトランジスタＱｐ （以降、トランジスタＱｐと
記す）と、Ｎ型ＭＯＳトランジスタＱＮ（以降、トラン
ジスタＱＮと記す〉とからなり、外部端子ＴＭに印加さ
れた信号φＩＮを入力し、節点ｖ１に出力している。イ
ンバータＩＮＶ２゜１ＮＶ３はバッファ回路として働き
、節点ｖ１の出力を順次節点Ｖ２ 、Ｖ３に出力する。
回路のインバータＩＮＶ１の入力レベル判定閾値はＩＮ
ｖｌを構成するトランジスタＱｐ 、ＱＮ能力比で決め
られるが、半導体チップ内部の電源Ｖ ｃｃ ＋グラン
ドＧＨＤ電位が変動すると、第６図に示すようにインバ
ータＩＮｖ１の入力レベル判定閾値も変動していた。
ｖｌを構成するトランジスタＱｐ 、ＱＮ能力比で決め
られるが、半導体チップ内部の電源Ｖ ｃｃ ＋グラン
ドＧＨＤ電位が変動すると、第６図に示すようにインバ
ータＩＮｖ１の入力レベル判定閾値も変動していた。
上述した従来の半導体装置は、初段論理回路に入力され
る外部入力信号が半導体チップ内部のＶｃｃ、ＧＮＤ電
位の変動の影響を受けないのに対し、初段論理回路の入
力判定閾値はその影響を受けて変動するので、第６図中
の矢印で示した時刻において、半導体チップ内部のＶｃ
ｃ、ＧＮＤ電位が変動する初段論理回路の入力レベル判
定動作に誤りが発生するという欠点がある。
る外部入力信号が半導体チップ内部のＶｃｃ、ＧＮＤ電
位の変動の影響を受けないのに対し、初段論理回路の入
力判定閾値はその影響を受けて変動するので、第６図中
の矢印で示した時刻において、半導体チップ内部のＶｃ
ｃ、ＧＮＤ電位が変動する初段論理回路の入力レベル判
定動作に誤りが発生するという欠点がある。
本発明は、上記欠点に鑑み、Ｖｃｃ、ＧＮＤ電位の変動
があっても初段論理回路の入力判定ｍ値に誤りが発生し
ない半導体装置を提供することを目的とする。
があっても初段論理回路の入力判定ｍ値に誤りが発生し
ない半導体装置を提供することを目的とする。
本発明の半導体装置は、
初段論理回路の出力を次段に受渡す複数のインバータの
うち奇数段めのいずれかのインバータの出力を入力する
ｍｉｉ補正用インバータと、前記活性化信号がアクティ
ブな時にのみ、閾値補正用インバータの出力端を前記初
段論理回路の出力端に接続するスイッチング回路とを有
する。
うち奇数段めのいずれかのインバータの出力を入力する
ｍｉｉ補正用インバータと、前記活性化信号がアクティ
ブな時にのみ、閾値補正用インバータの出力端を前記初
段論理回路の出力端に接続するスイッチング回路とを有
する。
Ｖｃｃ、ＧＮＤ電位の変動の原因である、回路動作を活
性化する活性化信号に同期して、Ｉｉ値補正回路が初段
論理回路の入力判定レベルの閾値を補正する。
性化する活性化信号に同期して、Ｉｉ値補正回路が初段
論理回路の入力判定レベルの閾値を補正する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体装置の一実施例を示す回路図、
第２図、第３図は第１図の実施例の動作を示すタイムチ
ャートである。
第２図、第３図は第１図の実施例の動作を示すタイムチ
ャートである。
本＊施例は第５図の従来例に、Ｐ型ＭＯ８Ｌ−ランジス
タＱ１とＮ型ＭＯＳトランジスタＱ４とからなるインバ
ータと、インバータの出力端側に挿入されたＰ型ＭＯＳ
トランジスタＱ２とＮ型ＭＯＳトランジスタＱ３とから
なる閾値補正回路■ｖ丁を付加したものである。
タＱ１とＮ型ＭＯＳトランジスタＱ４とからなるインバ
ータと、インバータの出力端側に挿入されたＰ型ＭＯＳ
トランジスタＱ２とＮ型ＭＯＳトランジスタＱ３とから
なる閾値補正回路■ｖ丁を付加したものである。
トランジスタＱ３のゲートには活性化信号であるデータ
アウトバッファ駆動信号（以降、駆動信号○Ｅと記す）
が印加され、トランジスタＱ２のゲートには駆動信号Ｏ
Ｅとは反対の論理レベルの駆動信号ＯＥが印加されてい
る。
アウトバッファ駆動信号（以降、駆動信号○Ｅと記す）
が印加され、トランジスタＱ２のゲートには駆動信号Ｏ
Ｅとは反対の論理レベルの駆動信号ＯＥが印加されてい
る。
次に第１図の実施例の動作について第２．第３図を参照
して説明する。
して説明する。
まず外部入力信号φＩＮがＬレベルの場合について説明
する（第２図）。
する（第２図）。
（ｉ）タイムの（Ｖｃｃ、ＧＮＤ電位の変動がない時）
駆動信号ＯＥはＬレベル、ＯＥは一レベルであり、デー
タアウトバッファは非活性化状態である。
タアウトバッファは非活性化状態である。
したがってこの時チップ内のＶｃｃ、ＧＮＤ電位は変動
しない。また、外部入力信号φＩＮがし入力であるため
、節点ｖ２もしレベルである。
しない。また、外部入力信号φＩＮがし入力であるため
、節点ｖ２もしレベルである。
したがって節点ｖ２がゲートへ入力されているトランジ
スタＱ１はターンオンし、トランジスタＱ４はカットオ
フする。またＯＦ及びＯＥがゲートへ入力されているト
ランジスタＱ２及びＱ３は共にカットオフする。すなわ
ち、ａｉｍ補正回路は非活性化状態である。
スタＱ１はターンオンし、トランジスタＱ４はカットオ
フする。またＯＦ及びＯＥがゲートへ入力されているト
ランジスタＱ２及びＱ３は共にカットオフする。すなわ
ち、ａｉｍ補正回路は非活性化状態である。
（ｉ）タイム■（Ｖｃｃ、ＧＮＤ電位が変動する時）Ｏ
Ｆがロレベル、０ＥｆｆｉＬレベルになるとデータアウ
トバッファが活性化しＶｃｃ、ＧＮＤ電位が第２図のよ
うに大きく変動する。この時、ＯＥ及びＯＥがゲートへ
入力されるトランジスタＱ２及びトランジスタＱ３は共
にターンオンしＩＩ値補正回路ＶＶＴが活性化されるが
、外部入力信号φ！Ｎがしレベル入力の場合はタイムの
で述べたようにトランジスタＱ４がオフしているので初
段論理回路ＩＮ■１はＰチャンネルＭＯＳトランジスタ
の能力が大きくなったのと同等になり、ＩＮ■１の入力
レベル判定ｌＩ植は上昇方向に補正される。
Ｆがロレベル、０ＥｆｆｉＬレベルになるとデータアウ
トバッファが活性化しＶｃｃ、ＧＮＤ電位が第２図のよ
うに大きく変動する。この時、ＯＥ及びＯＥがゲートへ
入力されるトランジスタＱ２及びトランジスタＱ３は共
にターンオンしＩＩ値補正回路ＶＶＴが活性化されるが
、外部入力信号φ！Ｎがしレベル入力の場合はタイムの
で述べたようにトランジスタＱ４がオフしているので初
段論理回路ＩＮ■１はＰチャンネルＭＯＳトランジスタ
の能力が大きくなったのと同等になり、ＩＮ■１の入力
レベル判定ｌＩ植は上昇方向に補正される。
（ｉｉｉ ）タイム◎（Ｖｃｃ、ＧＮＤ電位の変動がな
い時） ＯＥがＬレベル、ＯＥがロレベルになるとデータアウト
バッファは非活性化状態になり、チップ内のＶｃｃ、Ｇ
ＮＤ電位の変動はおさまる。したがってＯＥ及びＯＥが
ゲートへ入力されているトランジスタＱ２及びＱ３は共
にカットオフし閾値補正回路が非活性化状態に戻り、タ
イムのと同一の回路動作を行なう。
い時） ＯＥがＬレベル、ＯＥがロレベルになるとデータアウト
バッファは非活性化状態になり、チップ内のＶｃｃ、Ｇ
ＮＤ電位の変動はおさまる。したがってＯＥ及びＯＥが
ゲートへ入力されているトランジスタＱ２及びＱ３は共
にカットオフし閾値補正回路が非活性化状態に戻り、タ
イムのと同一の回路動作を行なう。
次に外部入力信号φＩＮがロレベルである場合について
説明する（第３図）。
説明する（第３図）。
（ｉ）タイムの（Ｖｃｃ、ＧＮＤ電位の変動がない時〉
外部入力信号φＩＮが口入力であるため、節点ｖ２もロ
レベルになる。したがって節点Ｖ２がゲートへ入力され
ているトランジスタＱ１がカットオフし、トランジスタ
Ｑ４がターンオンする。それ以外は第２図におけるタイ
ムのと同一の回路動作を行なう。
レベルになる。したがって節点Ｖ２がゲートへ入力され
ているトランジスタＱ１がカットオフし、トランジスタ
Ｑ４がターンオンする。それ以外は第２図におけるタイ
ムのと同一の回路動作を行なう。
（ｉ）タイム■（Ｖｃｃ、ＧＮＤ電位が変動する時）Ｏ
ＥがＨレベル、ＯＥがＬレベルになってデータアウトバ
ッファが活性化されると閾値補正回路ＶＶＴが活性化さ
れるが、外部入力信号φＩＮがロレベルの場合はタイム
ので述べたようにトランジスタＱ１がカットオフしてい
るので初段論理回路ｌＮＶｔはＮチャンネルＭＯ８ｌ−
ランジスタの能力が大きくなったので同等となり１Ｎｖ
１の入力レベル判定同値は下降方向に補正される。
ＥがＨレベル、ＯＥがＬレベルになってデータアウトバ
ッファが活性化されると閾値補正回路ＶＶＴが活性化さ
れるが、外部入力信号φＩＮがロレベルの場合はタイム
ので述べたようにトランジスタＱ１がカットオフしてい
るので初段論理回路ｌＮＶｔはＮチャンネルＭＯ８ｌ−
ランジスタの能力が大きくなったので同等となり１Ｎｖ
１の入力レベル判定同値は下降方向に補正される。
（ｉｉｉ ）タイム◎（Ｖｃｃ、ＧＮＤの変動がない時
）第２図におけるタイム◎と同一の回路動作を行なう。
）第２図におけるタイム◎と同一の回路動作を行なう。
第１図においては閾値補正回路はＰチャンネルトランジ
スタＱ１及びＱｌの２段積みとＮチャンネルトランジス
タＱ３及びＱ４の２段積みで構成されているが、これは
−例であって初段回路入力レベル判定閾値の補正量によ
り、本補正回路を構成するトランジスタ数及びトランジ
スタ能力は最適化する。また、第１図は初段論理回路が
インバータの例であるが、これはＮＯＲ，ＮＡＮＤ、そ
の他複合ゲートであっても同様である。
スタＱ１及びＱｌの２段積みとＮチャンネルトランジス
タＱ３及びＱ４の２段積みで構成されているが、これは
−例であって初段回路入力レベル判定閾値の補正量によ
り、本補正回路を構成するトランジスタ数及びトランジ
スタ能力は最適化する。また、第１図は初段論理回路が
インバータの例であるが、これはＮＯＲ，ＮＡＮＤ、そ
の他複合ゲートであっても同様である。
第４図は本発明の第２の実施例を示す回路図である。Ｉ
Ｎｖｌは初段回路のインバータ、ＩＮｖ２及びＩＮＶ３
はバッファ回路として動作するインバータであり、本発
明の初段回路閾値補正回路はＰチャンネルＭＯＳトラン
ジスタＱ１．ＱｌとＮチャンネルＭＯＳトランジスタＱ
３ 、Ｑ４とから構成される。φＩＮは外部信号であり
、Ｑｌ及びＱ３のゲートにはＳＥｌ及びＳＥＩが入力さ
れる。ＳＥＩは半導体メモリにおいてセンスアンプの駆
動信号である。ＳＥｌはＳＥｌとは逆相の信号である。
Ｎｖｌは初段回路のインバータ、ＩＮｖ２及びＩＮＶ３
はバッファ回路として動作するインバータであり、本発
明の初段回路閾値補正回路はＰチャンネルＭＯＳトラン
ジスタＱ１．ＱｌとＮチャンネルＭＯＳトランジスタＱ
３ 、Ｑ４とから構成される。φＩＮは外部信号であり
、Ｑｌ及びＱ３のゲートにはＳＥｌ及びＳＥＩが入力さ
れる。ＳＥＩは半導体メモリにおいてセンスアンプの駆
動信号である。ＳＥｌはＳＥｌとは逆相の信号である。
半導体メモリにおいては、センスアンプが駆動する時も
チップ内のＶｃｃ、ＧＮＤ電位が大きく変動する。
チップ内のＶｃｃ、ＧＮＤ電位が大きく変動する。
第４図の第２の実施例の動作説明は第１の実施例の場合
のＯＦをＳＥｌにおきかえたもので省略する。
のＯＦをＳＥｌにおきかえたもので省略する。
以上説明したように本発明は半導体チップ内のＶｃｃ、
ＧＮＤ電位を変動させる動作を活性化する活性化信号に
同期して閾値補正回路を動作されることにより、チップ
内のＶｃｃ、ＧＮＤが変動した場合に外部入力信号レベ
ルに応じて初段回路入力判定閾値を補正し、初段回路を
正常に動作させることができる効果がある。
ＧＮＤ電位を変動させる動作を活性化する活性化信号に
同期して閾値補正回路を動作されることにより、チップ
内のＶｃｃ、ＧＮＤが変動した場合に外部入力信号レベ
ルに応じて初段回路入力判定閾値を補正し、初段回路を
正常に動作させることができる効果がある。
第１図は本発明の半導体装置の一実施例を示す回路図、
第２図、第３図は第１図の実施例の動作を示すタイムチ
ャート、第４図は本発明の第２の実施例を示す回路図、
第５図（ａ） 、 （ｂ）は従来例を示す外観図および
詳細を示す回路図、第６図は第５図の従来例の動作を示
すタイムチャートである。 Ｑｌ、Ｑｌ 、Ｑｐ・・・ＰチャンネルＭＯ８ｌ−ラン
ジスタ、 Ｑ３ 、Ｑ４．ＱＮ・・・ＮチャンネルＭＯＳトランジ
スタ、 Ｖｌ、Ｖ２ 、Ｖ３・・・節点、 ＩＮＶｌ、ＩＮＶ２ 、ＩＮＶ３−インバータ、ＶＴＴ
・・・閾値補正回路。 特許出卯人 日本電気株式台ネを 代 理 人 弁理士 内 ｙｌ 晋第 ４ 図 Ｅ ０Ｅ （ａ） （ｂ） 第 図 第 図
第２図、第３図は第１図の実施例の動作を示すタイムチ
ャート、第４図は本発明の第２の実施例を示す回路図、
第５図（ａ） 、 （ｂ）は従来例を示す外観図および
詳細を示す回路図、第６図は第５図の従来例の動作を示
すタイムチャートである。 Ｑｌ、Ｑｌ 、Ｑｐ・・・ＰチャンネルＭＯ８ｌ−ラン
ジスタ、 Ｑ３ 、Ｑ４．ＱＮ・・・ＮチャンネルＭＯＳトランジ
スタ、 Ｖｌ、Ｖ２ 、Ｖ３・・・節点、 ＩＮＶｌ、ＩＮＶ２ 、ＩＮＶ３−インバータ、ＶＴＴ
・・・閾値補正回路。 特許出卯人 日本電気株式台ネを 代 理 人 弁理士 内 ｙｌ 晋第 ４ 図 Ｅ ０Ｅ （ａ） （ｂ） 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、外部信号を入力する初段論理回路と、初段論理回路
の出力を次段に受渡す複数のインバータ回路とを具備し
、活性化信号がアクティブな時に活性化される半導体装
置において、 前記複数のインバータのうち奇数段めのいずれかのイン
バータの出力を入力する閾値補正用インバータと、 前記活性化信号がアクティブな時にのみ、閾値補正用イ
ンバータの出力端を前記初段論理回路の出力端に接続す
るスイッチング回路とを有することを特徴とする半導体
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2050894A JPH03253114A (ja) | 1990-03-02 | 1990-03-02 | 半導体装置 |
| EP91103044A EP0444683B1 (en) | 1990-03-02 | 1991-02-28 | Semiconductor circuit device with input threshold value correction circuit |
| DE69121433T DE69121433T2 (de) | 1990-03-02 | 1991-02-28 | Halbleiterschaltung mit Korrekturschaltung für die Eingangsschaltschwelle |
| KR1019910003268A KR930009150B1 (ko) | 1990-03-02 | 1991-02-28 | 반도체 회로장치 |
| US07/662,186 US5157287A (en) | 1990-03-02 | 1991-02-28 | Semiconductor circuit device with input threshold value correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2050894A JPH03253114A (ja) | 1990-03-02 | 1990-03-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03253114A true JPH03253114A (ja) | 1991-11-12 |
Family
ID=12871445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2050894A Pending JPH03253114A (ja) | 1990-03-02 | 1990-03-02 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5157287A (ja) |
| EP (1) | EP0444683B1 (ja) |
| JP (1) | JPH03253114A (ja) |
| KR (1) | KR930009150B1 (ja) |
| DE (1) | DE69121433T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001082304A1 (fr) * | 2000-04-24 | 2001-11-01 | Nec Corporation | Dispositif de stockage a semi-conducteur |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0554650A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | 半導体集積回路 |
| DE69217209T2 (de) * | 1992-06-26 | 1997-05-15 | Sgs Thomson Microelectronics | Einschalt-Rücksetzschaltung mit niedrigem Ruhestromverbrauch |
| US5406144A (en) * | 1993-09-07 | 1995-04-11 | Texas Instruments Incorporated | Power reduction in a temperature compensating transistor circuit |
| JPH07221628A (ja) * | 1994-02-08 | 1995-08-18 | Toshiba Corp | 入力回路 |
| US5991887A (en) * | 1996-02-28 | 1999-11-23 | Dallas Semiconductor Corporation | Low power wake up circuitry, with internal power down of the wake up circuitry itself |
| JP3859766B2 (ja) * | 1996-05-24 | 2006-12-20 | 株式会社ルネサステクノロジ | 半導体記憶装置の入力回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710533A (en) * | 1980-06-23 | 1982-01-20 | Nec Corp | Logical circuit |
| JPS615621A (ja) * | 1984-06-20 | 1986-01-11 | Nec Corp | 入力回路 |
| JPH0659024B2 (ja) * | 1985-12-23 | 1994-08-03 | 日本電気株式会社 | 時定数回路 |
| JPS62230220A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 相補性絶縁ゲ−ト型論理回路 |
| JPH0821851B2 (ja) * | 1986-07-18 | 1996-03-04 | 日本電気株式会社 | インバータ回路 |
| JP2741022B2 (ja) * | 1987-04-01 | 1998-04-15 | 三菱電機株式会社 | パワーオンリセツトパルス発生回路 |
| JPH01286619A (ja) * | 1988-05-13 | 1989-11-17 | Nec Corp | 入力回路 |
-
1990
- 1990-03-02 JP JP2050894A patent/JPH03253114A/ja active Pending
-
1991
- 1991-02-28 KR KR1019910003268A patent/KR930009150B1/ko not_active IP Right Cessation
- 1991-02-28 DE DE69121433T patent/DE69121433T2/de not_active Expired - Fee Related
- 1991-02-28 US US07/662,186 patent/US5157287A/en not_active Expired - Fee Related
- 1991-02-28 EP EP91103044A patent/EP0444683B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001082304A1 (fr) * | 2000-04-24 | 2001-11-01 | Nec Corporation | Dispositif de stockage a semi-conducteur |
| US6809989B2 (en) | 2000-04-24 | 2004-10-26 | Nec Electronics Corporation | Semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69121433T2 (de) | 1997-03-27 |
| EP0444683B1 (en) | 1996-08-21 |
| US5157287A (en) | 1992-10-20 |
| KR910017758A (ko) | 1991-11-05 |
| EP0444683A3 (en) | 1991-12-04 |
| KR930009150B1 (ko) | 1993-09-23 |
| DE69121433D1 (de) | 1996-09-26 |
| EP0444683A2 (en) | 1991-09-04 |
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