JP2741022B2 - パワーオンリセツトパルス発生回路 - Google Patents
パワーオンリセツトパルス発生回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、電源投入時に半導体集積回路を初期化する
ためのパワーオンリセットパルス発生回路に関するもの
である。 ［従来の技術］ 第４図は、たとえば特開昭60−250715号公報に示され
た従来のパワーオンリセットパルス発生回路を示す回路
図である。第４図において、１はドレインがノードN1
に、ゲートが電圧Vccを供給する電源端子T1に、ソース
がグランドE1に接続されたMOSトランジスタ、２は入力
がノードN1に接続されたインバータ、３は入力がインバ
ータ２の出力に、出力がノードN2に接続された波形整形
回路（この例では２個のインバータで構成されてい
る）、４はドレインがノードN1に、ゲートがノードN2
に、ソースがグランドE2に接続されたMOSトランジス
タ、５は入力がノードN2に接続され、パワーオンリセッ
トパルスａを出力端子T3へ出力するインバータ、６は一
端が電圧Vccを供給する電源端子T2に、他端がノードN1
に接続されたキャパシタである。 次に動作について第５図に示した各部の電圧波形を参
照しながら説明する。第５図において、電源投入以前の
状態はVcc＝0Vで（第５図（ａ））、各ノードも0Vに放
電されている（第５図（ｂ），（ｃ））。次いで時間t0
において電源が投入されると、ノードN1の電位は、第５
図（ｂ）に示すようにキャパシタ６によるカップリング
によってほぼ電源電圧まで上昇した後キャパシタ６の容
量とMOSトランジスタ１のオン抵抗とで決まる時定数に
従って降下する。ノードN1の電位がインバータ２の論理
しきい値VTH2よりも高い間は、第５図（ｃ）に示すノー
ドN2は、「Ｌ」レベルであり、MOSトランジスタ４はオ
フ状態、出力端子T3は「Ｈ」レベルである。時間t1にお
いてノードN1の電位がVTH2よりも低くなると、ノードN2
は「Ｈ」レベルになり、MOSトランジスタ４がオン状態
になってノードN1を0Vに放電すると同時に出力端子T3は
「Ｌ」レベルになる。 このように、第４図の回路を用いれば、電源投入後、
キャパシタ６の容量とMOSトランジスタ１のオン抵抗と
で決定されるパルス幅のパワーオンリセットパルスａ
（第５図（ｄ））を発生させることができる。 ［発明が解決しようとする問題点］ 従来のパワーオンリセットパルス発生回路は以上のよ
うに構成されているので、第６図の波形で示すように、
電源電圧が極めてゆっくりと上昇した場合、パワーオン
リセットパルスａのレベルが十分に得られないといった
問題があった。これを第６図を参照しながら説明する。 時間t2から電源電圧Vccがゆっくりと立上ると（第６
図（ａ））、ノードN1も電源電圧Vccに対応してゆっく
りと上昇する（第６図（ｂ））。もし電源電圧立上りの
時定数が前述したパワーオンリセットパルスａのパルス
幅を決定する時定数よりも大きいと、VccがMOSトランジ
スタ１のしきい値VTH1を超えた時点からノードN1の電位
は降下を始め、時間t3においてインバータ２の論理しき
い値VTH2よりも低くなり、ノードN2は「Ｈ」レベルとな
り（第６図（ｃ））、ノードN1の電位は0Vに放電され
る。このとき、第６図（ｄ）のリセットパルスａは時間
t3まで「Ｈ」レベルを保つがリセットパルスａの「Ｈ」
レベルの電位は電源電位とほぼ同電位であるので、時間
t3においてVccが十分に上昇していない場合にはリセッ
トパルスａの「Ｈ」レベルも低く、他の回路を初期化す
るために必要なパルスが得られない可能性がある。 本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、電源電圧の立上り速度に無関
係に、安定したパワーオンリセットパルスを発生する回
路を得ることにある。 ［問題点を解決するための手段］ このような目的を達成するために、本発明は、電源電
圧の印加に応答してセットされ、出力が１チップ上に搭
載された半導体集積回路を初期化するためのパワーオン
リセットパルスとして使用されるフリップフロップ、お
よび、電源電圧が他の回路が動作可能となる所定の電位
以上になったことを検出する電圧検出手段と、この電圧
検出手段が電源電圧が所定の電圧以上になったことを検
出した後、所定時間経過後にフリップフロップをリセッ
トするための遅延回路とを有する電源電圧検出回路を備
えるものである。 また、パワーオンリセットパルスは、フリップフロッ
プの出力が波形整形されたものとしたものである。 また、電源電圧検出回路の電圧検出手段は、ダイオー
ド接続されたMOSトランジスタを有し、電源電圧検出回
路の遅延回路は、電圧検出手段のMOSダイオードと、こ
のMOSダイオードの出力側と接地ノードとの間に接続さ
れた容量性素子とを有するものである。 また、電源電圧検出回路の電圧検出手段のMOSダイオ
ードの入力側は、フリップフロップの出力を２つの直列
接続されたインバータ素子を介して受けるようにしたも
のである。 さらに、電源電圧検出回路の遅延回路のMOSダイオー
ドの出力側と容量性素子との接続点が、フリップフロッ
プの出力と接地ノードとの間に接続されるMOSトランジ
スタのゲート電極に接続されてフリップフロップをリセ
ットするようにしたものである。 ［作用］ 本発明によるパワーオンリセットパルス回路は電源電
圧の印加に応答してフリップフロップがセットされ、電
源電圧検出回路の電圧検出手段により電源電圧が所定電
圧以上になったことが検出された後、所定時間経過後に
遅延回路によりフリップフロップがリセットされること
により、フリップフロップから１チップ上に搭載された
半導体集積回路を初期化するためのパワーオンリセット
パルスが出力される。 ［実施例］ 第１図は本発明に関わるパワーオンリセットパルス発
生回路の一実施例を示す回路図である。同図において、
10は一方の出力端子がノードN10に、他方の出力端子が
ノードN13に接続されたフリップフロップ（この実施例
ではインバータ２個で構成されている）、11は一端が電
圧Vccを供給する電源端子T10に、他端がノードN10に接
続されたキャパシタ、12は一端がノードN13に、他端が
グランド（接地ノード）E10に接続されたキャパシタ、1
3は入力がノードN10に接続された第１のインバータ、14
は入力が第１のインバータ13の出力点であるノードN11
に接続されパワーオンリセットパルスａを出力端子T11
に出力する第２のインバータ、15はMOSトランジスタの
ドレインとゲートを接続したMOSダイオード16を２段直
列接続したMOSダイオードアレイであり、MOSダイオード
アレイ15においては、ドレイン・ゲート側端子（入力
側）はインバータ14の出力に、ソース側端子（出力側）
はノードN12に接続されている。17はドレインがノードN
10に、ゲートがノードN12に、ソースがグランド（接地
ノード）E11に接続された第１のMOSトランジスタ、18は
ドレインがノードN12に、ゲートがノードN11に、ソース
がグランド（接地ノード）E12に接続された第２のMOSト
ランジスタ、19は一端がノードN12に、他端がグランド
（接地ノード）E13に接続されたキャパシタ、20はイン
バータ13、14,MOSダイオードアレイ15,MOSトランジスタ
18,およびキャパシタ19によって構成される電源電圧検
出回路である。 次に動作について第２図および第３図に示す波形を参
照しながら説明する。第２図は、電源電圧の立上りが高
速である場合の動作波形図である。第２図において、電
源投入以前の状態では各ノードは0Vに放電されている。
時間t10で電源が投入されると（第２図（ａ））、MOSト
ランジスタ17はオフ状態であるから、ノードN10はキャ
パシタ11によるカップリングによって電源電圧まで上昇
しようとする（第２図（ｂ））。これに対してノードN1
3は0Vを保とうとするので、フリップフロップ10はノー
ドN10が「Ｈ」レベルになる方向にセットされる。つま
り、キャパシタ11は電源電圧の立上りを受けて、フリッ
プフロップ10をセットするセット手段として機能するも
のである。このとき、ノードN11は「Ｌ」レベルで（第
２図（ｃ））、MOSトランジスタ18はオフ状態であり、
インバータ14の出力信号であるパワーオンリセットパル
スａは「Ｈ」レベルになる（第２図（ｄ））。この
「Ｈ」レベルとなるパワーオンリセットパルスａは第２
図（ｄ）に示すように電源電圧の立上りと同様に高速に
なるため、すぐにMOSダイオードアレイ15のしきい値V
TH15を超え、速やかに、MOSダイオードアレイ15を介し
てノードN12の充電を開始する（第２図（ｅ））。時間t
11にノードN12の電位がMOSトランジスタ17のしきい値V
TH17を超えると、MOSトランジスタ17がオン状態にな
り、ノードN10の電位を引き下げてフリップフロップ10
をリセットし、ノードN11は「Ｈ」レベル、リセットパ
ルスａは「Ｌ」レベルになる。また、このとき、MOSト
ランジスタ18はオン状態になり、ノードN12は放電す
る。この場合のリセットパルスａのパルス幅は、電源電
圧が高速に立上るため、パワーオンリセットパルスａも
高速に立上り、すぐにMOSダイオードアレイ15のしきい
値VTH15を超えるため、MOSダイオードアレイのしきい値
VTH15による影響は殆どなく、主としてインバータ14の
ドライブ能力、MOSダイオードアレイ15のオン抵抗およ
びキャパシタ19の容量によって決まる時定数とMOSトラ
ンジスタ17のしきい値とによって決定される。 第３図は、電源電圧の立上りが極めて遅い場合の動作
波形図である。同図において、時間t12で電源が投入さ
れると（第３図（ａ））、フリップフロップ10は第２図
の場合と同じ方向にセットされ（第３図（ｂ））、ノー
ドN11は「Ｌ」レベル（第３図（ｃ））、パワーオンリ
セットパルスａは“H"になる（第３図（ｄ））。この
後、電源電圧が徐々に上昇し、リセットパルスａの
「Ｈ」レベル（立上りが電源電圧Vccの立上りと同様に
極めて遅く、その値はほぼ電源電圧Vccの立上りと等し
い）がMOSダイオードアレイ15のしきい値VTH15（この実
施例の場合はMOSトランジスタ16のしきい値VTH16の２
倍）を超えた時点からMOSダイオードアレイ15は導通状
態となってノードN12の充電が開始され（第３図
（ｅ））、その電位が時間t13においてMOSトランジスタ
17のしきい値VTH17を超えると、第２図の場合と同様に
リセットパルスａが「Ｌ」レベルになり、ノードN12は
放電される。この場合、リセットパルスａは約VTH15＋V
TH17の「Ｈ」レベルを確保することができる。つまり、
電源電圧の立上りが極めて遅い場合、パワーオンリセッ
トパルスａのパルス幅は、電源電圧がMOSダイオードア
レイ15のしきい値を超えるまでの時間、インバータ14の
ドライブ能力、MOSダイオードアレイ15のオン抵抗およ
びキャパシタ19の容量によって決まる時定数とMOSトラ
ンジスタ17のしきい値VTH17とによって決定され、第３
図（ｃ）から明らかなように、主として電源電圧がMOS
ダイオードアレイ15のしきい値VTH15を超えるまでの時
間によって決定される。 以上述べたことから明らかなように、第１図に示した
実施例において、MOSダイオードアレイ15は、そのしき
い値VTH15によって電源電圧が所定の電圧（ほぼVTH15）
以上になるまで導通状態にならないので、電源電圧が所
定の電圧（ほぼVTH15）以上になったことを検出する電
圧検出手段として機能する。 また、MOSダイオードアレイ15とキャパシタ19は、MOS
ダイオードアレイ15が導通状態となると、MOSダイオー
ドアレイ15のオン抵抗とキャパシタ19の容量とによって
決まる時定数回路を構成しており、MOSダイオードアレ
イ15が導通状態になった後所定時間（MOSダイオードア
レイ15のオン抵抗とキャパシタ19の容量とによって決ま
る時定数に基づいた時間）経過後にフリップフロップ10
をリセットするための遅延回路として機能する。 なお、上記実施例では、電源電圧検出回路20のダイオ
ードアレイに２段に直列接続したMOSダイオードを用い
たが、これはPN接合ダイオードを用いてもよく、また、
段数もダイオードアレイのしきい値がパワーオンリセッ
トパルスａに必要な最低レベルとほぼ等しければ、２段
に限定されるものではない。また、ノードN10で発生し
たパルスを波形整形手段としてのインバータ13,14を介
してリセットパルスａとして出力する構成としている
が、付加条件としてはノードN10で発生したパルスを直
接リセットパルスａとしてもよい。 ［発明の効果］ 以上説明したように、本発明は、電源電圧の印加に応
答してセットされるフリップフロップと、電源電圧が他
の回路が動作可能となる所定の電圧以上に上昇したこと
を検出して信号を出力する電源電圧検出回路とを設け、
電源投入時に、フリップフロップの出力またはこの出力
を波形整形した出力から、同一チップ上に集積されてい
る他の回路を初期化するためのパワーオンリセットパル
スを得ることにより、パワーオンリセットパルスの
「Ｈ」レベルを電源電圧検出回路を構成するダイオード
アレイのしきい値に応じた分だけ高めることができるの
で、電源電圧の立上り速度に無関係に安定したパワーオ
ンリセットパルスを得ることができる効果がある。
ためのパワーオンリセットパルス発生回路に関するもの
である。 ［従来の技術］ 第４図は、たとえば特開昭60−250715号公報に示され
た従来のパワーオンリセットパルス発生回路を示す回路
図である。第４図において、１はドレインがノードN1
に、ゲートが電圧Vccを供給する電源端子T1に、ソース
がグランドE1に接続されたMOSトランジスタ、２は入力
がノードN1に接続されたインバータ、３は入力がインバ
ータ２の出力に、出力がノードN2に接続された波形整形
回路（この例では２個のインバータで構成されてい
る）、４はドレインがノードN1に、ゲートがノードN2
に、ソースがグランドE2に接続されたMOSトランジス
タ、５は入力がノードN2に接続され、パワーオンリセッ
トパルスａを出力端子T3へ出力するインバータ、６は一
端が電圧Vccを供給する電源端子T2に、他端がノードN1
に接続されたキャパシタである。 次に動作について第５図に示した各部の電圧波形を参
照しながら説明する。第５図において、電源投入以前の
状態はVcc＝0Vで（第５図（ａ））、各ノードも0Vに放
電されている（第５図（ｂ），（ｃ））。次いで時間t0
において電源が投入されると、ノードN1の電位は、第５
図（ｂ）に示すようにキャパシタ６によるカップリング
によってほぼ電源電圧まで上昇した後キャパシタ６の容
量とMOSトランジスタ１のオン抵抗とで決まる時定数に
従って降下する。ノードN1の電位がインバータ２の論理
しきい値VTH2よりも高い間は、第５図（ｃ）に示すノー
ドN2は、「Ｌ」レベルであり、MOSトランジスタ４はオ
フ状態、出力端子T3は「Ｈ」レベルである。時間t1にお
いてノードN1の電位がVTH2よりも低くなると、ノードN2
は「Ｈ」レベルになり、MOSトランジスタ４がオン状態
になってノードN1を0Vに放電すると同時に出力端子T3は
「Ｌ」レベルになる。 このように、第４図の回路を用いれば、電源投入後、
キャパシタ６の容量とMOSトランジスタ１のオン抵抗と
で決定されるパルス幅のパワーオンリセットパルスａ
（第５図（ｄ））を発生させることができる。 ［発明が解決しようとする問題点］ 従来のパワーオンリセットパルス発生回路は以上のよ
うに構成されているので、第６図の波形で示すように、
電源電圧が極めてゆっくりと上昇した場合、パワーオン
リセットパルスａのレベルが十分に得られないといった
問題があった。これを第６図を参照しながら説明する。 時間t2から電源電圧Vccがゆっくりと立上ると（第６
図（ａ））、ノードN1も電源電圧Vccに対応してゆっく
りと上昇する（第６図（ｂ））。もし電源電圧立上りの
時定数が前述したパワーオンリセットパルスａのパルス
幅を決定する時定数よりも大きいと、VccがMOSトランジ
スタ１のしきい値VTH1を超えた時点からノードN1の電位
は降下を始め、時間t3においてインバータ２の論理しき
い値VTH2よりも低くなり、ノードN2は「Ｈ」レベルとな
り（第６図（ｃ））、ノードN1の電位は0Vに放電され
る。このとき、第６図（ｄ）のリセットパルスａは時間
t3まで「Ｈ」レベルを保つがリセットパルスａの「Ｈ」
レベルの電位は電源電位とほぼ同電位であるので、時間
t3においてVccが十分に上昇していない場合にはリセッ
トパルスａの「Ｈ」レベルも低く、他の回路を初期化す
るために必要なパルスが得られない可能性がある。 本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、電源電圧の立上り速度に無関
係に、安定したパワーオンリセットパルスを発生する回
路を得ることにある。 ［問題点を解決するための手段］ このような目的を達成するために、本発明は、電源電
圧の印加に応答してセットされ、出力が１チップ上に搭
載された半導体集積回路を初期化するためのパワーオン
リセットパルスとして使用されるフリップフロップ、お
よび、電源電圧が他の回路が動作可能となる所定の電位
以上になったことを検出する電圧検出手段と、この電圧
検出手段が電源電圧が所定の電圧以上になったことを検
出した後、所定時間経過後にフリップフロップをリセッ
トするための遅延回路とを有する電源電圧検出回路を備
えるものである。 また、パワーオンリセットパルスは、フリップフロッ
プの出力が波形整形されたものとしたものである。 また、電源電圧検出回路の電圧検出手段は、ダイオー
ド接続されたMOSトランジスタを有し、電源電圧検出回
路の遅延回路は、電圧検出手段のMOSダイオードと、こ
のMOSダイオードの出力側と接地ノードとの間に接続さ
れた容量性素子とを有するものである。 また、電源電圧検出回路の電圧検出手段のMOSダイオ
ードの入力側は、フリップフロップの出力を２つの直列
接続されたインバータ素子を介して受けるようにしたも
のである。 さらに、電源電圧検出回路の遅延回路のMOSダイオー
ドの出力側と容量性素子との接続点が、フリップフロッ
プの出力と接地ノードとの間に接続されるMOSトランジ
スタのゲート電極に接続されてフリップフロップをリセ
ットするようにしたものである。 ［作用］ 本発明によるパワーオンリセットパルス回路は電源電
圧の印加に応答してフリップフロップがセットされ、電
源電圧検出回路の電圧検出手段により電源電圧が所定電
圧以上になったことが検出された後、所定時間経過後に
遅延回路によりフリップフロップがリセットされること
により、フリップフロップから１チップ上に搭載された
半導体集積回路を初期化するためのパワーオンリセット
パルスが出力される。 ［実施例］ 第１図は本発明に関わるパワーオンリセットパルス発
生回路の一実施例を示す回路図である。同図において、
10は一方の出力端子がノードN10に、他方の出力端子が
ノードN13に接続されたフリップフロップ（この実施例
ではインバータ２個で構成されている）、11は一端が電
圧Vccを供給する電源端子T10に、他端がノードN10に接
続されたキャパシタ、12は一端がノードN13に、他端が
グランド（接地ノード）E10に接続されたキャパシタ、1
3は入力がノードN10に接続された第１のインバータ、14
は入力が第１のインバータ13の出力点であるノードN11
に接続されパワーオンリセットパルスａを出力端子T11
に出力する第２のインバータ、15はMOSトランジスタの
ドレインとゲートを接続したMOSダイオード16を２段直
列接続したMOSダイオードアレイであり、MOSダイオード
アレイ15においては、ドレイン・ゲート側端子（入力
側）はインバータ14の出力に、ソース側端子（出力側）
はノードN12に接続されている。17はドレインがノードN
10に、ゲートがノードN12に、ソースがグランド（接地
ノード）E11に接続された第１のMOSトランジスタ、18は
ドレインがノードN12に、ゲートがノードN11に、ソース
がグランド（接地ノード）E12に接続された第２のMOSト
ランジスタ、19は一端がノードN12に、他端がグランド
（接地ノード）E13に接続されたキャパシタ、20はイン
バータ13、14,MOSダイオードアレイ15,MOSトランジスタ
18,およびキャパシタ19によって構成される電源電圧検
出回路である。 次に動作について第２図および第３図に示す波形を参
照しながら説明する。第２図は、電源電圧の立上りが高
速である場合の動作波形図である。第２図において、電
源投入以前の状態では各ノードは0Vに放電されている。
時間t10で電源が投入されると（第２図（ａ））、MOSト
ランジスタ17はオフ状態であるから、ノードN10はキャ
パシタ11によるカップリングによって電源電圧まで上昇
しようとする（第２図（ｂ））。これに対してノードN1
3は0Vを保とうとするので、フリップフロップ10はノー
ドN10が「Ｈ」レベルになる方向にセットされる。つま
り、キャパシタ11は電源電圧の立上りを受けて、フリッ
プフロップ10をセットするセット手段として機能するも
のである。このとき、ノードN11は「Ｌ」レベルで（第
２図（ｃ））、MOSトランジスタ18はオフ状態であり、
インバータ14の出力信号であるパワーオンリセットパル
スａは「Ｈ」レベルになる（第２図（ｄ））。この
「Ｈ」レベルとなるパワーオンリセットパルスａは第２
図（ｄ）に示すように電源電圧の立上りと同様に高速に
なるため、すぐにMOSダイオードアレイ15のしきい値V
TH15を超え、速やかに、MOSダイオードアレイ15を介し
てノードN12の充電を開始する（第２図（ｅ））。時間t
11にノードN12の電位がMOSトランジスタ17のしきい値V
TH17を超えると、MOSトランジスタ17がオン状態にな
り、ノードN10の電位を引き下げてフリップフロップ10
をリセットし、ノードN11は「Ｈ」レベル、リセットパ
ルスａは「Ｌ」レベルになる。また、このとき、MOSト
ランジスタ18はオン状態になり、ノードN12は放電す
る。この場合のリセットパルスａのパルス幅は、電源電
圧が高速に立上るため、パワーオンリセットパルスａも
高速に立上り、すぐにMOSダイオードアレイ15のしきい
値VTH15を超えるため、MOSダイオードアレイのしきい値
VTH15による影響は殆どなく、主としてインバータ14の
ドライブ能力、MOSダイオードアレイ15のオン抵抗およ
びキャパシタ19の容量によって決まる時定数とMOSトラ
ンジスタ17のしきい値とによって決定される。 第３図は、電源電圧の立上りが極めて遅い場合の動作
波形図である。同図において、時間t12で電源が投入さ
れると（第３図（ａ））、フリップフロップ10は第２図
の場合と同じ方向にセットされ（第３図（ｂ））、ノー
ドN11は「Ｌ」レベル（第３図（ｃ））、パワーオンリ
セットパルスａは“H"になる（第３図（ｄ））。この
後、電源電圧が徐々に上昇し、リセットパルスａの
「Ｈ」レベル（立上りが電源電圧Vccの立上りと同様に
極めて遅く、その値はほぼ電源電圧Vccの立上りと等し
い）がMOSダイオードアレイ15のしきい値VTH15（この実
施例の場合はMOSトランジスタ16のしきい値VTH16の２
倍）を超えた時点からMOSダイオードアレイ15は導通状
態となってノードN12の充電が開始され（第３図
（ｅ））、その電位が時間t13においてMOSトランジスタ
17のしきい値VTH17を超えると、第２図の場合と同様に
リセットパルスａが「Ｌ」レベルになり、ノードN12は
放電される。この場合、リセットパルスａは約VTH15＋V
TH17の「Ｈ」レベルを確保することができる。つまり、
電源電圧の立上りが極めて遅い場合、パワーオンリセッ
トパルスａのパルス幅は、電源電圧がMOSダイオードア
レイ15のしきい値を超えるまでの時間、インバータ14の
ドライブ能力、MOSダイオードアレイ15のオン抵抗およ
びキャパシタ19の容量によって決まる時定数とMOSトラ
ンジスタ17のしきい値VTH17とによって決定され、第３
図（ｃ）から明らかなように、主として電源電圧がMOS
ダイオードアレイ15のしきい値VTH15を超えるまでの時
間によって決定される。 以上述べたことから明らかなように、第１図に示した
実施例において、MOSダイオードアレイ15は、そのしき
い値VTH15によって電源電圧が所定の電圧（ほぼVTH15）
以上になるまで導通状態にならないので、電源電圧が所
定の電圧（ほぼVTH15）以上になったことを検出する電
圧検出手段として機能する。 また、MOSダイオードアレイ15とキャパシタ19は、MOS
ダイオードアレイ15が導通状態となると、MOSダイオー
ドアレイ15のオン抵抗とキャパシタ19の容量とによって
決まる時定数回路を構成しており、MOSダイオードアレ
イ15が導通状態になった後所定時間（MOSダイオードア
レイ15のオン抵抗とキャパシタ19の容量とによって決ま
る時定数に基づいた時間）経過後にフリップフロップ10
をリセットするための遅延回路として機能する。 なお、上記実施例では、電源電圧検出回路20のダイオ
ードアレイに２段に直列接続したMOSダイオードを用い
たが、これはPN接合ダイオードを用いてもよく、また、
段数もダイオードアレイのしきい値がパワーオンリセッ
トパルスａに必要な最低レベルとほぼ等しければ、２段
に限定されるものではない。また、ノードN10で発生し
たパルスを波形整形手段としてのインバータ13,14を介
してリセットパルスａとして出力する構成としている
が、付加条件としてはノードN10で発生したパルスを直
接リセットパルスａとしてもよい。 ［発明の効果］ 以上説明したように、本発明は、電源電圧の印加に応
答してセットされるフリップフロップと、電源電圧が他
の回路が動作可能となる所定の電圧以上に上昇したこと
を検出して信号を出力する電源電圧検出回路とを設け、
電源投入時に、フリップフロップの出力またはこの出力
を波形整形した出力から、同一チップ上に集積されてい
る他の回路を初期化するためのパワーオンリセットパル
スを得ることにより、パワーオンリセットパルスの
「Ｈ」レベルを電源電圧検出回路を構成するダイオード
アレイのしきい値に応じた分だけ高めることができるの
で、電源電圧の立上り速度に無関係に安定したパワーオ
ンリセットパルスを得ることができる効果がある。
【図面の簡単な説明】
第１図は本発明に関わるパワーオンリセットパルス回路
の一実施例を示す回路図、第２図および第３図はその動
作波形図、第４図は従来のパワーオンリセットパルス回
路を示す回路図、第５図および第６図はその動作波形図
である。 10……フリップフロップ、11,12および19……キャパシ
タ、13,14……インバータ、15……MOSダイオードアレ
イ、16……MOSダイオード、17,18……MOSトランジス
タ、N10〜N13……ノード、E10〜E13……グランド、P10
……電源端子、P11……出力端子。
の一実施例を示す回路図、第２図および第３図はその動
作波形図、第４図は従来のパワーオンリセットパルス回
路を示す回路図、第５図および第６図はその動作波形図
である。 10……フリップフロップ、11,12および19……キャパシ
タ、13,14……インバータ、15……MOSダイオードアレ
イ、16……MOSダイオード、17,18……MOSトランジス
タ、N10〜N13……ノード、E10〜E13……グランド、P10
……電源端子、P11……出力端子。
Claims (1)
- (57)【特許請求の範囲】 １．電源電圧の印加に応答してセットされ、出力が１チ
ップ上に搭載された半導体集積回路を初期化するための
パワーオンリセットパルスとして使用されるフリップフ
ロップ、 前記フリップフロップの出力と基準電位ノードとの間に
接続されるMOSトランジスタ、および 前記電源電圧が所定の電圧以上になったことを検出する
電圧検出手段と、前記MOSトランジスタのゲート電極に
接続され前記電圧検出手段が前記電源電圧が所定の電圧
以上になったことを検出した後、所定時間経過後に前記
MOSトランジスタを導通させて前記フリップフロップを
リセットするための遅延回路とを有する電源電圧検出回
路、 を備え、前記所定の電圧は前記半導体集積回路が機能的
に動作可能となる電圧よりも高く設定されていることを
特徴とする、パワーオンリセットパルス発生回路。 ２．パワーオンリセットパルスは、フリップフロップの
出力が波形整形されたものであることを特徴とする、特
許請求の範囲第１項記載のパワーオンリセットパルス発
生回路。 ３．電源電圧検出回路の電圧検出手段は、ダイオード接
続されたMOSトランジスタを有し、 電源電圧検出回路の遅延回路は、前記電圧検出手段のMO
Sダイオードと、このMOSダイオードの出力側と接地ノー
ドとの間に接続された容量性素子とを有していることを
特徴とする、特許請求の範囲第１項または第２項記載の
パワーオンリセットパルス発生回路。 ４．電源電圧検出回路の電圧検出手段のMOSダイオード
の入力側は、フリップフロップの出力を２つの直列接続
されたインバータ素子を介して受けることを特徴とす
る、特許請求の範囲第３項記載のパワーオンリセットパ
ルス発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62081606A JP2741022B2 (ja) | 1987-04-01 | 1987-04-01 | パワーオンリセツトパルス発生回路 |
| US07/143,398 US4818904A (en) | 1987-04-01 | 1988-01-13 | Power on reset pulse generating circuit sensitive to rise time of the power supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62081606A JP2741022B2 (ja) | 1987-04-01 | 1987-04-01 | パワーオンリセツトパルス発生回路 |
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| Publication Number | Publication Date |
|---|---|
| JPS63246919A JPS63246919A (ja) | 1988-10-13 |
| JP2741022B2 true JP2741022B2 (ja) | 1998-04-15 |
Family
ID=13750975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62081606A Expired - Lifetime JP2741022B2 (ja) | 1987-04-01 | 1987-04-01 | パワーオンリセツトパルス発生回路 |
Country Status (2)
| Country | Link |
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| JP (1) | JP2741022B2 (ja) |
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-
1987
- 1987-04-01 JP JP62081606A patent/JP2741022B2/ja not_active Expired - Lifetime
-
1988
- 1988-01-13 US US07/143,398 patent/US4818904A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63246919A (ja) | 1988-10-13 |
| US4818904A (en) | 1989-04-04 |
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