JPH0372717A - カスコード電圧スイツチ型論理回路ツリー - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、回路論理システムに関し、より詳しくは、カ
スコード電圧スイッチ型の非りロック式静的車端論理回
路に関する。

Ｂ、従来の技術 車端カスコード電圧スイッチ（ＣＶＳ）型論理システム
は、カスコード電流スイッチ（ＣＣ８）論理回路とも呼
ばれ、米国特許第４５９１９９３号明細書に記載されて
いる。一般に、これらの回路は、Ｎチャネル・トランジ
スタ・マトリクスを論理システムとして有し、Ｐチャネ
ル・トランジスタ・マトリクスを相補形論理回路網とし
て用いた、相補形金属酸化膜半導体（０ＭＯ８）技術で
製造されている。

カスコード電圧スイッチ型論理システムは、米国特許第
４６３８４８２号明細書に開示されているような、差動
式のものでもよい。ただし、差動式カスコード電圧スイ
ッチ型回路では、各ＣｖＳ論理機能は真と補の２出力を
有し、したがって、使用する交流電源が２倍になり、車
端カスコード電圧切替え型論理回路の２倍の配線チャネ
ルを使用する。

第５図は、最新技術のＣＭＯ８単端カ車端−ド電圧スイ
ッチ型デコーダを示す。高レベル、すなわち論理１″を
デコーダ出力に供給する手法は２つある。第６図に示す
第１の手法は、受動プルアップ・デバイスまたはロード
・レジスタを使って、非選択出力を高レベルにプルする
ものである。

この手法には、２つの問題がある。第１には、デコーダ
が遅い。受動負荷は、ＣＶＳツリーの分枝がそれを有効
な低レベルにプルできるように充分小さくなければなら
ない。したがって、デコーダの立上り時間は、負荷電流
によって制限されるが、この負荷電流は、分枝中にスタ
ックされているデバイスの数とサイズ、すなわちツリー
分枝の負荷に対するベータ比によって決まる。第２に、
選択された出力に直流電流が流れ、そのため過剰な直流
電力損が生じる。

第７図に示す第２の手法は、能動デバイスをクロックす
ることによってＶｄｄへの出力を事前充電し、出力を浮
動させるクロック式デバイスをオフにし、次いで、ＣＶ
Ｓツリーを動作可能にするか、あるいはまた復号された
入力を動作可能にするかして、選択された出力を低レベ
ルにプルするものである。この手法にも、２つの問題点
がある。

第１に、これはタイミング用のクロックを必要とする。

第２に、非選択ノードが復号中に浮動するので、このク
ロック式、すなわち動的ＣＶＳツリーは、放射線に対し
て耐性のある応用例では使用できない。デバイス数は、
４６である。

本発明は、従来技術のカスコード電圧スイッチ型回路の
上記の制限を克服するものである。

Ｃ０発明が解決しようとする課題 したがって、本発明の目的は、半端論理回路を使用する
ことにより、ＣｖＳフリーの配線性を改善することにあ
る。

　５ 本発明のもう１つの目的は、直流電力消費量を最小にす
ることにある。

本発明のもう１つの目的は、外部制御やクロックを不要
とすることにある。

本発明のもう１つの目的は、カスコード電圧スイッチ式
論理回路の放射線に対する耐性を改善することにある。

本発明のもう１つの目的は、一定の定常状態電位をすべ
ての無入力内部及び外部ＣＶＳノードで維持することに
ある。

００課題を解決するための手段 上記及びその他の目的は、非クロック式、静的車端ＣＭ
Ｏ８ＣＶＳフリーによって達成される。

このツリーはまった＜０ＭＯ８だけなので、直流電流経
路が存在せず、したがって直流電圧損はない。カスコー
ド電圧スイッチ型回路の各分枝の各段は、ｐ型トランジ
スタとｎ型ｌ・ランジスタの相補対から構成される。ｐ
型トランジスタは、そのソースを高基準電圧に接続し、
そのドレインをｎ型ＦＥＴのドレインに接続する。ｎ型
ＦＥＴのソー６ スは、次に低い段のｐ型トランジスタとｎ型トランジス
タの相補対の共通ドレイン結線に接続する。

最低段の相補対のｎ型ＦＥＴのソースは、低基準電圧に
接続する。動作に当たっては、相補対は２個の相補形ス
イッチの働きをし、一方は常時開、もう一方は常時閉で
ある。相補対に対するゲート電圧が低レベルの場合には
、ｎ型トランジスタはオフ状態、すなわち開であり、ｐ
型トランジスタはオン状態、すなわち閉である。共通ド
レイン結線は、ｐ型トランジスタを介して、より高い基
準電圧に接続され、したがって高レベルに保持される。

相補対に対するゲート電圧が高レベルの場合には、ｐ型
トランジスタがオフになり、ｎ型トランジスタがオンに
なる。共通ドレイン結線は、ｎ型トランジスタのソース
に接続され、ソースと共に、高レベルまたは低レベルに
保持される。この手法は、あらゆるノードが能動的に高
レベルまたは低レベルに保持されるので、受動負荷やク
ロック式負荷や相補信号が不要となる。

本発明によれば、多段のツリー状に配列された、静的車
端カスコード電圧スイッチ型論理システムが提供される
。ツリーの各分枝の各段は、相補対から構成されている
。本発明は、各相補対がｐ型トランジスタとｎ型トラン
ジスタから構成され、ｐ型ＦＥＴのソースを高基準電圧
に接続し、そのドレインをｎ型ＦＥＴのドレインに接続
した、０ＭＯ８で実施することが好ましい。ｎ型ＦＥＴ
のソースは、次に低い段の相補対の共通ドレイン結線、
または低基準電圧に接続する。この手法は、あらゆるノ
ードが能動的に高レベルまたは低レベルに保持されるの
で、受動負荷やクロック式負荷や相補信号が不要になる
。

Ｅ、実施例 第１図に、本発明の原理に従って設計した、２つの分枝
でＡＮＤ−ＯＲ−反転機能を行なう、単純な３段カスコ
ード電圧スイッチ型論理回路を示す。この回路は、５つ
の入力Ａ１Ｂ１Ｃ，Ｄ、Ｅと２つの出力Ｘ１Ｙを有し、
論理演算ｘ＝ｍ＋　　　　及びＹ＝　　　　十　　　　
を実行する。この回路ツリーは、多段及び２分枝に配列
され、各分枝の大部分の段はｐ型ＣＭＯ８ＦＥＴとｎ９
０ＭＯ８ＦＥＴの相補対から構成されている。各相補対
で、ｐ型ＦＥＴはそのソースが高基準電圧Ｖｄｄに、そ
のドレインが相補対のｎ型ＦＥＴのドレインに接続され
ている。ｎ型ＦＥＴのソースは、次に低い段の相補対の
共通ドレイン結線、または低基準電圧Ｇｎｄに接続され
ている。第１図で、最低段の相補対は、ｎ型トランジス
タ１０とｐ型トランジスタ１２から構成されている。ト
ランジスタ１０のソースは接地接続され、トランジスタ
１２のソースはＶｄｄに接続され、両トランジスタ１０
及び１２のドレインは互いに結合されている。

この回路の次段は、本発明のちょっとした変更である。

トランジスタ１４．１６．１８．２０は、２つの相補対
には配列されず、単純なＮＯＲ機能を形成している。Ｎ
ＯＲ機能で、両方のｎ型トランジスタのソースは、次に
低い段の相補対、トランジスタ１０及び１２の共通ドレ
イン結線に接続されている。一方のｐ型トランジスタで
あるトラ− ンジスタ２０のソースが高基準電圧に結合されている。

ｎ型トランジスタ１４及び１８のドレインが、ｐ型トラ
ンジスタ１６のドレインに結合されている。本発明の原
理によると、ＣＶＳフリーのどの段も、ツリーのその段
にどれだけ多くの分枝があるかに応じて幅が変動する、
ＮＯＲ機能で置き換えることができる。これらのＮＯＲ
機能では、すべてのｎ型トランジスタのソースがカスコ
ード電圧スイッチの次に低い段の共通ドレイン結線に結
合され、少なくとも１個のｐ型トランジスタが高基準電
圧に接続されている。

第１図の回路の最高段である第３段は、ｎ型トランジス
タ２２とｐ型トランジスタ２４から構成される第１の相
補対、及びｎ型トランジスタ２６とｐ型トランジスタ２
８から構成される第２の相補対という、もう２つの相補
対を含んでいる。相補対中の各トランジスタのドレイン
は、他方のトランジスタのドレインに接続されている。

ｐ型トランジスタ２４及び２８のソースはＶｄｄに接続
され、ｎ型トランジスタ２２及び２６のソースは０− 次に低い段のトランジスタ１４及び１８の共通ドレイン
結線と、トランジスタ１６とに接続されている。

動作に当たっては、ｎ型トランジスタのすべてがオンに
なる時、すなわち選択された時、回路の選択されたすべ
てのノードの出力が強制的に低レベルになり、したがっ
て低基準電圧Ｇｎｄへの経路をもたらす。ｎ型トランジ
スタがオンになる時、他方のｐ型トランジスタはオフで
ある。ｎ型トランジスタがオフになっている回路ツリー
で他方のｐ型トランジスタがない場合、非選択ノードは
、高基準電圧にも低基準電圧にもドライブされないので
、浮動することになる。放射線または高熱によってトラ
ンジスタ中にリークが生じることがあり、その結果、リ
ークによって浮動ノードが短時間で低レベルにプルされ
る。そのため、宇宙空間で見られるような強い放射線や
高温の環境で、重大なエラーが生じる可能性がある。ｐ
型トランジスタを使用すると、選択されなかった分枝の
出力が高レベルに保持されて、リーク・エラーを防止す
る。

０ＭＯ８は、適当な低レベルを実現するために、設計者
がプルアップ・デバイスとのプルダウン・デバイスの幅
の比を考慮しなくてすむので、「無比率」と呼ばれる。

プルアップ・デバイスとプルダウン・デバイスの幅は、
直流電圧の限界と適当な出力低レベルという制約条件を
満たすために性能のトレードオフが必要なので、受動負
荷技術の設計上の制約条件となる。静的ＣＭＯ８論理回
路は、受動負荷静的論理回路に固有な電圧またはダウン
・レベルの制約条件によってその回路性能が制約されな
いので、その性能が動的論理回路と等価である。

第２図は、本発明の原理による、４段の完全に静的なＣ
ＭＯＳカスコード電圧スイッチ型４−１６デコーダを示
す。この回路は、ＡＯｌＴｌｌｌｌ−１Ａ１．７１丁、
Ａ２、”７ｆｆ１　Ａ３、ｎ（７）８個（７）入；１７
゜及び１６進表記でＯないし１５の数に対応するＸ０１
Ｘ１１．、、ＸＦの１６個の出力を有する。

トランジスタ４０ないし６９から構成される回路の前半
部は、以下のように、デコーダの始めの８出力を生成す
る。つまり、最低段の相補対であるトランジスタ４０及
び４１が、ＡＯから入力を受は入れる。ｎ型トランジス
タ４０のソースは接地接続され、ｐ型トランジスタのソ
ースはＶｄｄに接続され、２個のトランジスタのドレイ
ンは互いに接続されている。

次段の回路は、トランジスタ対４２及び４３とトランジ
スタ対４４及び４５から構成されている。

ｎ型トランジスタ４２及び４４のソースはトランジスタ
４０及び４１の共通ドレイン結線に接続され、ｐ型トラ
ンジスタ４３及び４５のソースはＶｄｄに接続され、各
相補対を構成するトランジスタのドレイン同士が互いに
接続されている。

回路の第３段は、相補トランジスタ対４６及び４７．４
８及び４９．５０及び５１．５２及び５３から構成され
ている。ｐ型トランジスタ４７．４９．５１．５３のソ
ースはＶｄｄに接続され、ｎ型トランジスタ４６．４８
．５０，５２のソースはトランジスタ４２及び４３、ま
たは４４及び３ ４５の共通ドレイン結線に接続され、各相補対に中のト
ランジスタのドレイン同士が互いに接続されている。回
路の最高段である第４段は、トランジスタ５４ないし６
９からなる８対の相補対か、ら構成されている。これら
のすべての相補対では、ｐ型トランジスタのソースがＶ
ｄｄに接続され、ｎ型トランジスタのソースが回路ツリ
ーの第３段における１つの相補対の共通ドレイン結線に
接続され、各相補対を構成するトランジスタのドレイン
同士が互いに接続されている。トランジスタ７０ないし
９９から成る回路の後半部にあるデバイスは、出力Ｘ８
ないしＸＦを生成し、トランジスタ４０ないし６９の場
合と同様に接続されている。

第２図に示したカスコード電圧スイッチ型論理回路には
、直流電流経路が存在しない。さらに、好ましい実施例
では、余計なりロックを必要とせず、動的カスコード電
圧スイッチ電流に等しい回路性能をもたらす、無比率Ｃ
ＭＯ８論理回路を使用する。全デバイス数は６０で、動
的カスコード電圧スイッチよりも僅かに多いが、動的カ
スコー４ して記載したが、当業者なら理解できるように、本発明
の精神及び範囲から逸脱せずに、修正を加えることがで
きる。一般に、変数がｒｎＪ個のどんなプール方程式で
も“′ｎ″段のＣｖＳ論理ツリーで解くことが可能であ
る。このようなＣＶＳ論理ツリーの多くが、本発明の原
理に従って作成できる。本発明を静的ＣＭＯ８論理回路
に関して記載したが、ｐ型ＦＥＴ及びｎ型ＦＥＴをそれ
ぞれｐｎｐバイポーラ・トランジスタ及びｎｐｎバイポ
ーラ・トランジスタに置き換えることにより、本発明は
バイポーラ型回路にも適用できる。４、図面の簡単な説
明 第１図は、本発明の原理に従って設計した、ＡＮＤ−Ｏ
Ｒ−反転機能を果たす２つの分枝を有する０ＭＯ８ＣＶ
Ｓ論理ツリーの回路図である。

第２図は、本発明の原理に従って作成した、ＣＭＯＳカ
スコード電圧スイッチ型４−１６デコーダの回路図であ
る。

第３図は、第２図の４−１６デコーダに追加できる出力
バッファの回路図である。

第４図は、本発明の原理に従って作成した、クロック式
４−１６デコーダの回路図である。

第５図は、従来技術のＣＭＯＳカスコード電圧スイッチ
型デコーダの回路図である。

第６図は、受動プルアップ・デバイスを使って、非選択
出力を高レベルにプルする、ｃＭｏｓ従来技術のカスコ
ード電圧スイッチ型デコーダの回路図である。

第７図は、クロック式能動デバイスを使って出力をＶｄ
ｄに事前充電する、従来技術のＣＭＯＳカスコード電圧
スイッチ型デコーダの回路図である。

１０１１４．１８．２２．２　Ｂ　・・−ｎ型トランジ
スタ、１２．１６．２０１２４．２８・・・・ｐ型トラ
ンジスタ。

へ′ソファ 第２図 本発明の回路 第１図 手 続 補 正　書（方式） 平成２年　タノＪ夕Ｉ

Claims (2)

【特許請求の範囲】
1. （１）最低段から最高段へと順に配列された複数の段を
   有するカスコード電圧スイッチ型論理回路ツリーであっ
   て、 第１の型のトランジスタとそれと相補的な第２の型のト
   ランジスタからなる複数の相補対を含み、上記第１型ト
   ランジスタのソースが第１基準電圧に接続され、 上記第１型トランジスタのドレインが上記第２型トラン
   ジスタのドレインに接続され、 上記第２型トランジスタのソースが、相補対が上記最低
   段にある場合を除き、次に低い段の相補対の共通ドレイ
   ン結線に接続され、相補対が上記最低段にある場合は、
   上記第２段トランジスタのソースが第２基準電圧に結合
   され、 上記カスコード電圧スイッチ型論理回路ツリーの非選択
   ノードが能動的に上記第１基準電圧までドライブされ、 上記カスコード電圧スイッチ型論理回路ツリーの選択さ
   れたノードが上記第２基準電圧までドライブされること
   を特徴とする、 カスコード電圧スイッチ型論理回路ツリー。
2. （２）第１基準電圧と、 第２基準電圧と、 第１型トランジスタと第２型トランジスタを含み、上記
   第１型トランジスタそれぞれのソースが上記第１基準電
   圧に接続され、各相補対の上記第１型トランジスタ及び
   第２型トランジスタのドレインが互いに結合されている
   、最低段から最高段へと格付けされた複数の段に配列さ
   れた複数の入力に応答して、切り替わる複数の相補対と
   、非選択出力が能動的に上記第１基準電圧までドライブ
   され、選択出力が能動的に上記第２基準電圧までドライ
   ブされるという、上記最高段の相補対の共通ドレイン結
   線から取り出される複数の出力とを含み、 放射線や温度の影響をあまり受けないことを特徴とする
   、 カスコード電圧スイッチ型論理回路ツリー。