JPH0353715A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH0353715A JPH0353715A JP1189416A JP18941689A JPH0353715A JP H0353715 A JPH0353715 A JP H0353715A JP 1189416 A JP1189416 A JP 1189416A JP 18941689 A JP18941689 A JP 18941689A JP H0353715 A JPH0353715 A JP H0353715A
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- output
- gate
- circuit
- mos transistor
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- Pending
Links
- 230000001629 suppression Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳ出力バッファ回路に関する。
従来、この種のＣＭＯＳ出力バッファ回路は、第２図に
示すような回路構成を取るものが一般的である． ここで１１〜１３はインバータ回路、１４は２人力ＮＯ
Ｒ回路、１５は２人力ＮＡＮＤ回路、１６．１７はそれ
ぞれ出力駆動用ｎ形、ｐ＠ＭｏＳトランジスタである。
示すような回路構成を取るものが一般的である． ここで１１〜１３はインバータ回路、１４は２人力ＮＯ
Ｒ回路、１５は２人力ＮＡＮＤ回路、１６．１７はそれ
ぞれ出力駆動用ｎ形、ｐ＠ＭｏＳトランジスタである。
上述した従来のＣＭＯＳ出力バッファ回路では、出力駆
動用ＭＯＳトランジスタがスイッチングすると、出力負
荷容量を充放電する電流変化と、基準電位配線及び電源
電位配線のインダクタンスにより、基準電位又は電源電
位が変動する。
動用ＭＯＳトランジスタがスイッチングすると、出力負
荷容量を充放電する電流変化と、基準電位配線及び電源
電位配線のインダクタンスにより、基準電位又は電源電
位が変動する。
その結果、ＩＣ内部の誤動作を生ずるという欠点を有す
る． さらにこの基準電位や電源電位の変動の程度は電源電位
が高ければそれだけ大きくなる。
る． さらにこの基準電位や電源電位の変動の程度は電源電位
が高ければそれだけ大きくなる。
本発明のＣＭＯＳ出力バッファ回路は、出力駆動ｎ形Ｍ
ＯＳトランジスタのゲートと、その前段のドライブ回路
の出力端子との間にトランスファー用第１のｎ形ノンド
ープＭＯＳトランジスタ、出力駆動用ｐ形ＭＯＳトラン
ジスタのゲートと、その前段のドライブ回路の出力端子
との間にトランスファー用第２のｎ形ディブレッション
ＭＯＳトランジスタ及び第１のｎ形ノンドーブＭＯＳト
ランジスタのゲート電位と第２のｎ形ディブレッション
Ｍ Ｏ Ｓ トランジスタのゲート電位と、出力駆動用
ｐ形ＭＯＳトランジスタのソース電位を制御する電圧制
御回路を有している． 〔実施例〕 次に本発明について図面を参照して説明する。
ＯＳトランジスタのゲートと、その前段のドライブ回路
の出力端子との間にトランスファー用第１のｎ形ノンド
ープＭＯＳトランジスタ、出力駆動用ｐ形ＭＯＳトラン
ジスタのゲートと、その前段のドライブ回路の出力端子
との間にトランスファー用第２のｎ形ディブレッション
ＭＯＳトランジスタ及び第１のｎ形ノンドーブＭＯＳト
ランジスタのゲート電位と第２のｎ形ディブレッション
Ｍ Ｏ Ｓ トランジスタのゲート電位と、出力駆動用
ｐ形ＭＯＳトランジスタのソース電位を制御する電圧制
御回路を有している． 〔実施例〕 次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である．ＤＡＴＡは
データ入力端子Ｄ ｏ ｗ ｔは出力端子であり、それ
ぞれ逆論理である。１１〜１３はインバータ回路であり
、１４はＮＯＲ回路、１５はＮＡＮＤ回路である。
データ入力端子Ｄ ｏ ｗ ｔは出力端子であり、それ
ぞれ逆論理である。１１〜１３はインバータ回路であり
、１４はＮＯＲ回路、１５はＮＡＮＤ回路である。
またｏｅは出力制御信号である。
１４はＤＡＴＡとｙ丁を入力とし、その出力はＡとなる
．このＡはインバータ１２を介して、１８のｎ形ディブ
レッションＭＯＳ｝−ランジスタのソースに接続される
。
．このＡはインバータ１２を介して、１８のｎ形ディブ
レッションＭＯＳ｝−ランジスタのソースに接続される
。
１５はＤＡＴＡと７１を入力とし、その出力はＢとなる
．Ｂはインバータ１３を介してｌ９のｎ形ノンドーブＭ
ＯＳトランジスタのソースに接続される． １５はＤＡＴＡとｏｅを入力とし、その出力はＢとなる
．Ｂはインバータ１３を介して１つのｎ形ノンドーブＭ
ＯＳトランジスタのソースに接続される． １８のｎ形ディプレッションＭＯＳトランジスタのゲー
トは電圧抑制回路１０の出力Ｅに接続され、またドレイ
ンは１６ｐの出力駆動用ｐ形ＭＯＳトランジスタのゲー
トＣに接続される。
．Ｂはインバータ１３を介してｌ９のｎ形ノンドーブＭ
ＯＳトランジスタのソースに接続される． １５はＤＡＴＡとｏｅを入力とし、その出力はＢとなる
．Ｂはインバータ１３を介して１つのｎ形ノンドーブＭ
ＯＳトランジスタのソースに接続される． １８のｎ形ディプレッションＭＯＳトランジスタのゲー
トは電圧抑制回路１０の出力Ｅに接続され、またドレイ
ンは１６ｐの出力駆動用ｐ形ＭＯＳトランジスタのゲー
トＣに接続される。
１９のｎ形ノンドープＭＯＳトランジスタのゲートは電
圧抑制回路１０の出力Ｅに接続されまたそのドレインは
１７ｎの出力駆動用ｎ形ＭＯＳトランジスタのゲートＤ
に接続される。
圧抑制回路１０の出力Ｅに接続されまたそのドレインは
１７ｎの出力駆動用ｎ形ＭＯＳトランジスタのゲートＤ
に接続される。
さらに上述電圧抑制回ｉＷ８ １ ０は次のように楕戒
される。
される。
２０はｐ形ＭＯＳトランジスタであり、そのソースは電
源ＶＤＤにゲートはｏｅに、ドレインは電圧抑制回路の
出力Ｅに、それぞれ接続されている。
源ＶＤＤにゲートはｏｅに、ドレインは電圧抑制回路の
出力Ｅに、それぞれ接続されている。
さらに、Ｍｌ−Ｍ．はｎ形ＭＯＳトランジスタであり、
Ｍ１〜Ｍ０は順に直列に接続され、Ｍ，〜Ｍ．は各トラ
ンジスタのゲートはそのドレインに接続されている． さらにＭ．のドレインは電圧抑制回路の出力Ｅに、Ｍ．
のソースは基準電位■ｓｓに接続されている。
Ｍ１〜Ｍ０は順に直列に接続され、Ｍ，〜Ｍ．は各トラ
ンジスタのゲートはそのドレインに接続されている． さらにＭ．のドレインは電圧抑制回路の出力Ｅに、Ｍ．
のソースは基準電位■ｓｓに接続されている。
次に動作について説明する。
今ｎ形ＭＯＳトランジスタＭ１〜Ｍｌｌのしきい値電圧
をＶＴＮとすると、電圧抑制回路の出力Ｅの７Ｋ位■８
は次のようになる。
をＶＴＮとすると、電圧抑制回路の出力Ｅの７Ｋ位■８
は次のようになる。
ｉ ） Ｖ ｏｎ＞ Ｖ ＴＮＸ ｎのとき Ｖｇ−Ｖ
ＢＸｎｉ ｉ ） ＶＤｏｉＶＴＮＸ ｎのとき Ｖ
Ｅ ＝ Ｖ ＤＤこのように、この電圧抑制回路の出力
Ｅの電位は、電源電位ＶＤＤが上昇してもＶＴＮｘｎ以
上の電位にはならない。
ＢＸｎｉ ｉ ） ＶＤｏｉＶＴＮＸ ｎのとき Ｖ
Ｅ ＝ Ｖ ＤＤこのように、この電圧抑制回路の出力
Ｅの電位は、電源電位ＶＤＤが上昇してもＶＴＮｘｎ以
上の電位にはならない。
したがって、出力駆動用ＭＯＳトランジスタ１６ｐ，１
７ｎが必要以上に高い電源電圧の領域で動作することは
なくなり、基準電位及び電源電位が変動するのを低減す
ることが可能である。
７ｎが必要以上に高い電源電圧の領域で動作することは
なくなり、基準電位及び電源電位が変動するのを低減す
ることが可能である。
またｎ形ＭＯＳトランジスタＭｆｉの個数ｎを調整する
ことにより、所望の電圧をある程度得ることが可能であ
る。
ことにより、所望の電圧をある程度得ることが可能であ
る。
以上説明したように本発明は、ＣＭＯＳ出力バッファ回
路にトランスファー用ＭＯＳトランジスタ及びそのゲー
ト電位と、出力駆動用ｐ形ＭＯＳトランジスタのソース
電位を制御する回路を付加することにより、出力駆動用
ＭＯＳトランジスタが電源電位の必要以上に高い領域で
動作することを抑制し、出力負荷容量の充放電の際の基
準電位及び電源電位の変動を抑えてＩＣ内部の誤動作を
防止する効果を有する。
路にトランスファー用ＭＯＳトランジスタ及びそのゲー
ト電位と、出力駆動用ｐ形ＭＯＳトランジスタのソース
電位を制御する回路を付加することにより、出力駆動用
ＭＯＳトランジスタが電源電位の必要以上に高い領域で
動作することを抑制し、出力負荷容量の充放電の際の基
準電位及び電源電位の変動を抑えてＩＣ内部の誤動作を
防止する効果を有する。
第１図は本発明の第１の実施例の回路図、簗４第今
図は従来のＣＭＯＳ出力バッファ回路の一例の回路図で
ある。 １１〜１３・・・インバータ回路、１４・・・ＮＯＲ回
路、１５・・・ＮＡＮＤ回路、１６ｐ・・・出力駆動用
ｐ形ＭＯＳトランジスタ、１７ｎ・・・出力駆動用ｎ形
ＭＯＳトランジスタ、１つ・・・ｎ形ノンドープＭＯＳ
トランジスタ、２０・・・ｐ形ＭＯＳトランジスタ、Ｍ
１〜ｎ，１〜ｉ・・・ｎ形ＭＯＳトランジスタ、Ｑｌ〜
ｊ・・・不揮発性メモリセルトランジスタ。
ある。 １１〜１３・・・インバータ回路、１４・・・ＮＯＲ回
路、１５・・・ＮＡＮＤ回路、１６ｐ・・・出力駆動用
ｐ形ＭＯＳトランジスタ、１７ｎ・・・出力駆動用ｎ形
ＭＯＳトランジスタ、１つ・・・ｎ形ノンドープＭＯＳ
トランジスタ、２０・・・ｐ形ＭＯＳトランジスタ、Ｍ
１〜ｎ，１〜ｉ・・・ｎ形ＭＯＳトランジスタ、Ｑｌ〜
ｊ・・・不揮発性メモリセルトランジスタ。
Claims (1)
- 出力駆動用ｎ形ＭＯＳトランジスタのゲートとその前段
のドライブ回路の出力端子との間にトランスファー用ｎ
形ノンドープＭＯＳトランジスタと、出力駆動用ｐ形Ｍ
ＯＳトランジスタのゲートとその前段のドライブ回路の
出力端子との間にトランスファー用ｎ形ディプレッショ
ンＭＯＳトランジスタ及び前記ｎ形ノンドープＭＯＳト
ランジスタとｎ形ディプレッションＭＯＳトランジスタ
のゲート信号と前記出力駆動用ｐ型ＭＯＳトランジスタ
のソース電位を制御する電圧抑制回路とを含むことを特
徴とするＣＭＯＳ出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189416A JPH0353715A (ja) | 1989-07-21 | 1989-07-21 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189416A JPH0353715A (ja) | 1989-07-21 | 1989-07-21 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0353715A true JPH0353715A (ja) | 1991-03-07 |
Family
ID=16240901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189416A Pending JPH0353715A (ja) | 1989-07-21 | 1989-07-21 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0353715A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05122050A (ja) * | 1991-10-25 | 1993-05-18 | Nec Ic Microcomput Syst Ltd | 出力バツフア |
| JPH07183780A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 出力バッファ回路 |
| US6094067A (en) * | 1997-04-08 | 2000-07-25 | Mitsubishi Denki Kabushiki Kaisha | Output buffer circuit |
| KR100833400B1 (ko) * | 2001-12-15 | 2008-05-28 | 주식회사 하이닉스반도체 | 출력 버퍼 |
-
1989
- 1989-07-21 JP JP1189416A patent/JPH0353715A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05122050A (ja) * | 1991-10-25 | 1993-05-18 | Nec Ic Microcomput Syst Ltd | 出力バツフア |
| JPH07183780A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 出力バッファ回路 |
| US6094067A (en) * | 1997-04-08 | 2000-07-25 | Mitsubishi Denki Kabushiki Kaisha | Output buffer circuit |
| KR100833400B1 (ko) * | 2001-12-15 | 2008-05-28 | 주식회사 하이닉스반도체 | 출력 버퍼 |
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