JP2001237685A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2001237685A JP2001237685A JP2000046822A JP2000046822A JP2001237685A JP 2001237685 A JP2001237685 A JP 2001237685A JP 2000046822 A JP2000046822 A JP 2000046822A JP 2000046822 A JP2000046822 A JP 2000046822A JP 2001237685 A JP2001237685 A JP 2001237685A
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Abstract
(57)【要約】
【課題】回路規模を大幅に増加させることなく、スタン
バイ時のリーク電流を低減でき、高速化及び低消費電力
化を実現できる半導体集積回路を提供する。 【解決手段】複数段のインバータが直列接続された半導
体集積回路において、入力端子が１段目のインバータの
入力端子と共通に接続されているインバータＩＮＶ０を
設けて、複数段のインバータのうち、奇数段のインバー
タを構成するｎＭＯＳトランジスタのソースをインバー
タＩＮＶ０の出力端子に接続する。スタンバイ時に、入
力信号ＩＮがローレベルに保持され、インバータＩＮＶ
０及び奇数段のインバータの出力端子がともにハイレベ
ルに保持されるので、奇数段のインバータのｎＭＯＳト
ランジスタのソースードレイン間に電圧差がほとんどな
く、リーク電流の発生を防止できるので、半導体集積回
路のスタンバイ電流をインバータＩＮＶ０を構成するｎ
ＭＯＳトランジスタのリーク電流のみに低減できる。
バイ時のリーク電流を低減でき、高速化及び低消費電力
化を実現できる半導体集積回路を提供する。 【解決手段】複数段のインバータが直列接続された半導
体集積回路において、入力端子が１段目のインバータの
入力端子と共通に接続されているインバータＩＮＶ０を
設けて、複数段のインバータのうち、奇数段のインバー
タを構成するｎＭＯＳトランジスタのソースをインバー
タＩＮＶ０の出力端子に接続する。スタンバイ時に、入
力信号ＩＮがローレベルに保持され、インバータＩＮＶ
０及び奇数段のインバータの出力端子がともにハイレベ
ルに保持されるので、奇数段のインバータのｎＭＯＳト
ランジスタのソースードレイン間に電圧差がほとんどな
く、リーク電流の発生を防止できるので、半導体集積回
路のスタンバイ電流をインバータＩＮＶ０を構成するｎ
ＭＯＳトランジスタのリーク電流のみに低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、低消費電力化を実
現する半導体集積回路、特にスタンバイ（待機）時のリ
ーク電流を低減できる半導体集積回路に関するものであ
る。
現する半導体集積回路、特にスタンバイ（待機）時のリ
ーク電流を低減できる半導体集積回路に関するものであ
る。
【０００２】
【従来の技術】近年、携帯機器などの急速な普及に伴
い、電池によって１つまたは複数のＬＳＩ（大規模集積
回路）が含まれる携帯機器を駆動する要求が高まってい
る。このため、小型化、軽量化に加えて、ＬＳＩの低消
費電力化が強く望まれる。ＬＳＩの低消費電力化を実現
するためには、ＬＳＩに供給される電源電圧を低電圧化
する必要がある。しかし、電源電圧の低下に伴い、ＬＳ
Ｉの動作速度の低下が避けられない。これは主としてＬ
ＳＩを構成する論理ゲートの遅延時間の増大によるもの
で、論理回路を構成するトランジスタのしきい値電圧
（Ｖth）と電源電圧（ＶDD）に依存する。一般的に、
（ＶDD−Ｖth）の減少に伴い論理ゲートの遅延時間が増
大する傾向にある。
い、電池によって１つまたは複数のＬＳＩ（大規模集積
回路）が含まれる携帯機器を駆動する要求が高まってい
る。このため、小型化、軽量化に加えて、ＬＳＩの低消
費電力化が強く望まれる。ＬＳＩの低消費電力化を実現
するためには、ＬＳＩに供給される電源電圧を低電圧化
する必要がある。しかし、電源電圧の低下に伴い、ＬＳ
Ｉの動作速度の低下が避けられない。これは主としてＬ
ＳＩを構成する論理ゲートの遅延時間の増大によるもの
で、論理回路を構成するトランジスタのしきい値電圧
（Ｖth）と電源電圧（ＶDD）に依存する。一般的に、
（ＶDD−Ｖth）の減少に伴い論理ゲートの遅延時間が増
大する傾向にある。
【０００３】論理ゲートの動作遅延は、論理ゲートを構
成するトランジスタのしきい値電圧Ｖthを下げることに
よって改善される。しかし、トランジスタのしきい値電
圧Ｖthの低下によって、スタンバイ状態のリーク電流が
増大するという問題が生じる。通常、トランジスタのリ
ーク電流はしきい値電圧Ｖthの低下分に対して、指数的
に増加してしまう。
成するトランジスタのしきい値電圧Ｖthを下げることに
よって改善される。しかし、トランジスタのしきい値電
圧Ｖthの低下によって、スタンバイ状態のリーク電流が
増大するという問題が生じる。通常、トランジスタのリ
ーク電流はしきい値電圧Ｖthの低下分に対して、指数的
に増加してしまう。
【０００４】トランジスタのスタンバイ状態のリーク電
流とは、遮断状態（オフ状態）にあるトランジスタのド
レインーソース間を流れるリーク電流のことであり、サ
ブスレッショルドリーク電流とも呼ばれている。スタン
バイ状態のトランジスタのリーク電流が多くなると、Ｌ
ＳＩの消費電力が大幅に増加し、電池やバッテリの寿命
が著しく低下するとともにリーク電流の増大によってト
ランジスタが破壊され、正常に動作できなくなるという
問題が生じる。
流とは、遮断状態（オフ状態）にあるトランジスタのド
レインーソース間を流れるリーク電流のことであり、サ
ブスレッショルドリーク電流とも呼ばれている。スタン
バイ状態のトランジスタのリーク電流が多くなると、Ｌ
ＳＩの消費電力が大幅に増加し、電池やバッテリの寿命
が著しく低下するとともにリーク電流の増大によってト
ランジスタが破壊され、正常に動作できなくなるという
問題が生じる。
【０００５】以下、図８に示す回路を例に挙げて、スタ
ンバイ状態のリーク電流（以下、便宜上簡略的にスタン
バイ電流と表記する）の発生原因を解明し、具体例をと
ってリーク電流の大きさについて説明する。図８に示す
ように、この半導体集積回路において、Ｎ段のインバー
タＩＮＶ１，ＩＮＶ２，…，ＩＮＶＮが直列接続されて
いる。スタンバイのとき、１段目のインバータＩＮＶ１
にハイレベルの信号ＩＮが入力されるとすると、Ｎ段の
インバータにおいて、奇数段のインバータの出力がハイ
レベルとなり、偶数段のインバータの出力がローレベル
となる。
ンバイ状態のリーク電流（以下、便宜上簡略的にスタン
バイ電流と表記する）の発生原因を解明し、具体例をと
ってリーク電流の大きさについて説明する。図８に示す
ように、この半導体集積回路において、Ｎ段のインバー
タＩＮＶ１，ＩＮＶ２，…，ＩＮＶＮが直列接続されて
いる。スタンバイのとき、１段目のインバータＩＮＶ１
にハイレベルの信号ＩＮが入力されるとすると、Ｎ段の
インバータにおいて、奇数段のインバータの出力がハイ
レベルとなり、偶数段のインバータの出力がローレベル
となる。
【０００６】図９は、動作時及びスタンバイ時の入力信
号ＩＮ及び１段目〜３段目のインバータの出力信号Ａ，
Ｂ，Ｃの波形例を示している。図９（ａ）示すように、
動作時に、入力信号ＩＮはハイレベル“Ｈ”とローレベ
ル“Ｌ”を繰り返す周期信号として入力される。これに
応じて、各インバータの出力信号も交互にハイレベル
“Ｈ”とローレベル“Ｌ”をとる周期信号となる。
号ＩＮ及び１段目〜３段目のインバータの出力信号Ａ，
Ｂ，Ｃの波形例を示している。図９（ａ）示すように、
動作時に、入力信号ＩＮはハイレベル“Ｈ”とローレベ
ル“Ｌ”を繰り返す周期信号として入力される。これに
応じて、各インバータの出力信号も交互にハイレベル
“Ｈ”とローレベル“Ｌ”をとる周期信号となる。
【０００７】一方、スタンバイのとき、例えば、図９
（ｅ）に示すように、入力信号ＩＮがローレベル“Ｌ”
に固定されるとすると、１段目，３段目，…Ｎ段目の各
奇数段のインバータの出力信号がハイレベル“Ｈ”に保
持され、２段目，４段目，…Ｎ−１段目の各偶数段のイ
ンバータの出力信号がローレベル“Ｌ”に保持される。
このため、奇数段目、例えば、１段目のインバータＩＮ
Ｖ１を例にとると、このインバータを構成するｎＭＯＳ
トランジスタＮ１のドレインがハイレベル“Ｈ”に保持
され、ドレインーソース間にほぼ電源電圧ＶDD分の電圧
差が生じる。このため、トランジスタＮ１にリーク電流
Ｉa が流れる。奇数段のインバータにおいて、１段目の
インバータＩＮＶ１とほぼ同じ状況にあり、それぞれに
リーク電流が発生する。即ち、この場合のリーク電流Ｉ
L は、次式によって求められる。
（ｅ）に示すように、入力信号ＩＮがローレベル“Ｌ”
に固定されるとすると、１段目，３段目，…Ｎ段目の各
奇数段のインバータの出力信号がハイレベル“Ｈ”に保
持され、２段目，４段目，…Ｎ−１段目の各偶数段のイ
ンバータの出力信号がローレベル“Ｌ”に保持される。
このため、奇数段目、例えば、１段目のインバータＩＮ
Ｖ１を例にとると、このインバータを構成するｎＭＯＳ
トランジスタＮ１のドレインがハイレベル“Ｈ”に保持
され、ドレインーソース間にほぼ電源電圧ＶDD分の電圧
差が生じる。このため、トランジスタＮ１にリーク電流
Ｉa が流れる。奇数段のインバータにおいて、１段目の
インバータＩＮＶ１とほぼ同じ状況にあり、それぞれに
リーク電流が発生する。即ち、この場合のリーク電流Ｉ
L は、次式によって求められる。
【０００８】
【数１】ＩL ＝Ｉa ＋Ｉc ＋…＋ＩZ …（１）
【０００９】なお、トランジスタのサイズなどがほぼ同
じである場合、それぞれのトランジスタに生じたリーク
電流もほぼ等しく、ここで、１つのｎＭＯＳトランジス
タのリーク電流をＩa とすると、式（１）は、さらに次
式に簡略化できる。
じである場合、それぞれのトランジスタに生じたリーク
電流もほぼ等しく、ここで、１つのｎＭＯＳトランジス
タのリーク電流をＩa とすると、式（１）は、さらに次
式に簡略化できる。
【００１０】
【数２】ＩL ＝Ｉa ＋Ｉc ＋…＋ＩZ ＝Ｉa ×奇数段の段数 …（２）
【００１１】即ち、入力信号ＩＮがローレベル“Ｌ”に
保持されたスタンバイ状態において、図８に示す回路の
リーク電流は、一段あたりのトランジスタのリーク電流
と奇数段の段数との積によって決まる。
保持されたスタンバイ状態において、図８に示す回路の
リーク電流は、一段あたりのトランジスタのリーク電流
と奇数段の段数との積によって決まる。
【００１２】上述したように、半導体集積回路のスタン
バイ時のリーク電流は、回路の規模に比例し、例えば、
集積回路を構成するインバータの段数に比例する。一例
として、ｎＭＯＳトランジスタの１段あたりのリーク電
流を１μＡとすると、５１段のインバータを含む半導体
集積回路のスタンバイ電流ＩA は、１μＡ×２６＝２６
μＡとなる。
バイ時のリーク電流は、回路の規模に比例し、例えば、
集積回路を構成するインバータの段数に比例する。一例
として、ｎＭＯＳトランジスタの１段あたりのリーク電
流を１μＡとすると、５１段のインバータを含む半導体
集積回路のスタンバイ電流ＩA は、１μＡ×２６＝２６
μＡとなる。
【００１３】スタンバイ電流を低減させるため、図１０
に示す回路が提案されている。図示のように、この回路
では、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジス
タＮ１は、インバータを形成している。さらに、ｐＭＯ
ＳトランジスタＰ１と電源電圧ＶDDの間にスイッチ用ト
ランジスタＰ２が接続され、ｎＭＯＳトランジスタＮ１
と接地電位ＶSSの間にスイッチ用トランジスタＮ２が接
続されている。スイッチ用トランジスタＰ２のゲートに
制御電圧Ｖbsp が印加され、スイッチ用トランジスタＮ
２のゲートに制御電圧Ｖbsn が印加される。
に示す回路が提案されている。図示のように、この回路
では、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジス
タＮ１は、インバータを形成している。さらに、ｐＭＯ
ＳトランジスタＰ１と電源電圧ＶDDの間にスイッチ用ト
ランジスタＰ２が接続され、ｎＭＯＳトランジスタＮ１
と接地電位ＶSSの間にスイッチ用トランジスタＮ２が接
続されている。スイッチ用トランジスタＰ２のゲートに
制御電圧Ｖbsp が印加され、スイッチ用トランジスタＮ
２のゲートに制御電圧Ｖbsn が印加される。
【００１４】動作時に、制御電圧Ｖbsp をローレベル、
例えば、接地電位ＶSSに保持し、制御電圧Ｖbsn をハイ
レベル、例えば、電源電圧ＶDDに保持することによっ
て、スイッチ用トランジスタＰ２とＮ２を導通させ、ト
ランジスタＰ１とＮ１からなるインバータが入力信号Ｉ
Ｎに応じて動作する。スタンバイのとき、制御電圧Ｖ
bsp をハイレベル、例えば、電源電圧ＶDDに保持し、制
御電圧Ｖbsn をローレベル、例えば、接地電位ＶSSに保
持することによって、スイッチ用トランジスタＰ２とＮ
２を遮断させ、リーク電流を低減する。なお、スタンバ
イ時に、インバータの出力端子がハイインピーダンス状
態となり、出力信号ＯＵＴのレベルが確定しない。この
ため、インバータの出力端子に入出力端子が交互に接続
されているインバータからなるラッチ回路１０を接続
し、直前の出力ＯＵＴを保持する。
例えば、接地電位ＶSSに保持し、制御電圧Ｖbsn をハイ
レベル、例えば、電源電圧ＶDDに保持することによっ
て、スイッチ用トランジスタＰ２とＮ２を導通させ、ト
ランジスタＰ１とＮ１からなるインバータが入力信号Ｉ
Ｎに応じて動作する。スタンバイのとき、制御電圧Ｖ
bsp をハイレベル、例えば、電源電圧ＶDDに保持し、制
御電圧Ｖbsn をローレベル、例えば、接地電位ＶSSに保
持することによって、スイッチ用トランジスタＰ２とＮ
２を遮断させ、リーク電流を低減する。なお、スタンバ
イ時に、インバータの出力端子がハイインピーダンス状
態となり、出力信号ＯＵＴのレベルが確定しない。この
ため、インバータの出力端子に入出力端子が交互に接続
されているインバータからなるラッチ回路１０を接続
し、直前の出力ＯＵＴを保持する。
【００１５】図１１及び図１２に、スタンバイ時のリー
ク電流を低減する他の回路例を示している。図示のよう
に、この回路では、通常の電源電圧ＶDDの供給線２１及
び接地線２４の他に、仮想電源線２２及び仮想接地線２
３を設ける。通常動作時とスタンバイ時に仮想電源線２
２及び仮想接地線２３の電圧を可変にすることによっ
て、スタンバイ時のリーク電流を低減する。例えば、図
１１に示す回路において、通常動作時に、接地線２４及
び仮想接地線２３をともに接地電位ＶSSに保持し、ま
た、電源線２１及び仮想電源線２２をともに電源電圧Ｖ
DDに保持することで、インバータＩＮＶ１，ＩＮＶ２及
びＩＮＶ３がそれぞれ入力信号に応じて動作し、入力信
号の論理反転信号を出力端子に出力する。
ク電流を低減する他の回路例を示している。図示のよう
に、この回路では、通常の電源電圧ＶDDの供給線２１及
び接地線２４の他に、仮想電源線２２及び仮想接地線２
３を設ける。通常動作時とスタンバイ時に仮想電源線２
２及び仮想接地線２３の電圧を可変にすることによっ
て、スタンバイ時のリーク電流を低減する。例えば、図
１１に示す回路において、通常動作時に、接地線２４及
び仮想接地線２３をともに接地電位ＶSSに保持し、ま
た、電源線２１及び仮想電源線２２をともに電源電圧Ｖ
DDに保持することで、インバータＩＮＶ１，ＩＮＶ２及
びＩＮＶ３がそれぞれ入力信号に応じて動作し、入力信
号の論理反転信号を出力端子に出力する。
【００１６】スタンバイのとき、接地線２４を接地電位
ＶSSに保持し、仮想接地線２３を高い電圧、例えば、電
源電圧ＶDDまたはそれに近い電圧に保持する。これによ
って、奇数段のインバータＩＮＶ１，ＩＮＶ３におい
て、出力端子がハイレベルに保持されるが、インバータ
を構成するｎＭＯＳトランジスタＮ１，Ｎ３のソースが
仮想接地線２３によって電源電圧ＶDDに保持されるの
で、ｎＭＯＳトランジスタのソースードレイン間に電圧
差がほとんどなく、リーク電流の発生を防止できる。
ＶSSに保持し、仮想接地線２３を高い電圧、例えば、電
源電圧ＶDDまたはそれに近い電圧に保持する。これによ
って、奇数段のインバータＩＮＶ１，ＩＮＶ３におい
て、出力端子がハイレベルに保持されるが、インバータ
を構成するｎＭＯＳトランジスタＮ１，Ｎ３のソースが
仮想接地線２３によって電源電圧ＶDDに保持されるの
で、ｎＭＯＳトランジスタのソースードレイン間に電圧
差がほとんどなく、リーク電流の発生を防止できる。
【００１７】
【発明が解決しようとする課題】ところで、上述した従
来の半導体集積回路において、スタンバイ電流を低減す
るために回路構成を変更したり、回路を構成する素子数
を増やしたりするので、それぞれに不利益が生じる。例
えば、図１０に示す回路例では、スタンバイ電流を低減
するために、各インバータと電源電圧の供給線及び接地
線との間に、スイッチ用トランジスタが挿入される。さ
らに、スタンバイ時のインバータの出力信号を保持する
ために、その出力端子にラッチ回路を設ける。このた
め、回路を構成するトランジスタの数が大幅に増加する
ほか、回路の特性劣化が生じないようい、スイッチ用ト
ランジスタの配置などを設計時に考慮しなければならな
い要素が多くなり、回路設計が難しくなり、設計工数が
増加し、コストの増加を招く結果になる。また、チップ
面積の増加及び回路素子の増加によって、ダストなどの
影響を受けやすくなり、歩留りが低下するおそれがあ
る。
来の半導体集積回路において、スタンバイ電流を低減す
るために回路構成を変更したり、回路を構成する素子数
を増やしたりするので、それぞれに不利益が生じる。例
えば、図１０に示す回路例では、スタンバイ電流を低減
するために、各インバータと電源電圧の供給線及び接地
線との間に、スイッチ用トランジスタが挿入される。さ
らに、スタンバイ時のインバータの出力信号を保持する
ために、その出力端子にラッチ回路を設ける。このた
め、回路を構成するトランジスタの数が大幅に増加する
ほか、回路の特性劣化が生じないようい、スイッチ用ト
ランジスタの配置などを設計時に考慮しなければならな
い要素が多くなり、回路設計が難しくなり、設計工数が
増加し、コストの増加を招く結果になる。また、チップ
面積の増加及び回路素子の増加によって、ダストなどの
影響を受けやすくなり、歩留りが低下するおそれがあ
る。
【００１８】また、図１１及び図１２の回路例では、通
常の電源線及び接地線の他に、仮想電源線及び仮想接地
線を基板上に形成する必要があり、チップ面積の増加を
招くほか、仮想電源線及び仮想接地線に電圧を供給する
ための電圧制御回路をチップ上形成する必要があり、回
路規模が大きくなる。さらに、図１３に示すように、仮
想電源線の下部領域では、寄生トランジスタが生じるこ
とがあり、通常動作時に、この寄生トランジスタの影響
で回路の特性が劣化し、期待した動作特性が得られなく
なるという不利益がある。
常の電源線及び接地線の他に、仮想電源線及び仮想接地
線を基板上に形成する必要があり、チップ面積の増加を
招くほか、仮想電源線及び仮想接地線に電圧を供給する
ための電圧制御回路をチップ上形成する必要があり、回
路規模が大きくなる。さらに、図１３に示すように、仮
想電源線の下部領域では、寄生トランジスタが生じるこ
とがあり、通常動作時に、この寄生トランジスタの影響
で回路の特性が劣化し、期待した動作特性が得られなく
なるという不利益がある。
【００１９】また、上述したリーク電流の低減方法以外
に、スタンバイ時にリーク電流が発生するおそれのある
トランジスタのしきい値電圧Ｖthを通常より高く制御す
る、いわゆる可変しきい値トランジスタを設けること
で、スタンバイ電流を低減する効果が得られるが、この
場合、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの
しきい値電圧のバランスが崩れるため、しきい値電圧の
高いトランジスタによって動作速度が決定される。さら
に、製造時のばらつきによってトランジスタの特性が変
化し、動作の安定性が損なわれることがある。
に、スタンバイ時にリーク電流が発生するおそれのある
トランジスタのしきい値電圧Ｖthを通常より高く制御す
る、いわゆる可変しきい値トランジスタを設けること
で、スタンバイ電流を低減する効果が得られるが、この
場合、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの
しきい値電圧のバランスが崩れるため、しきい値電圧の
高いトランジスタによって動作速度が決定される。さら
に、製造時のばらつきによってトランジスタの特性が変
化し、動作の安定性が損なわれることがある。
【００２０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回路規模を大幅増加させること
なく、スタンバイ時のリーク電流を低減でき、動作の高
速化及び低消費電力化を実現できる半導体集積回路を提
供することにある。
のであり、その目的は、回路規模を大幅増加させること
なく、スタンバイ時のリーク電流を低減でき、動作の高
速化及び低消費電力化を実現できる半導体集積回路を提
供することにある。
【００２１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体集積回路は、通常動作時に入力信号
に応じて所定の処理を行い、スタンバイ時に入力信号が
一定の安定状態に固定されていることを受けて、出力が
所定の状態に保持される論理回路を含む半導体集積回路
であって、スタンバイ時に、上記論理回路の出力状態に
おいて第１と第２の端子間に印加される電圧差に応じた
リーク電流が発生するトランジスタに対して、当該トラ
ンジスタの一方の端子電圧を他方の端子電圧に応じた電
圧に制御することによって、当該トランジスタのリーク
電流を低減する制御手段を有する。
め、本発明の半導体集積回路は、通常動作時に入力信号
に応じて所定の処理を行い、スタンバイ時に入力信号が
一定の安定状態に固定されていることを受けて、出力が
所定の状態に保持される論理回路を含む半導体集積回路
であって、スタンバイ時に、上記論理回路の出力状態に
おいて第１と第２の端子間に印加される電圧差に応じた
リーク電流が発生するトランジスタに対して、当該トラ
ンジスタの一方の端子電圧を他方の端子電圧に応じた電
圧に制御することによって、当該トランジスタのリーク
電流を低減する制御手段を有する。
【００２２】また、本発明の半導体集積回路は、制御端
子が共通に接続され、一方の端子が共通に接続されてい
る導電型が異なる第１と第２のトランジスタからなるイ
ンバータを複数段、入力端子と出力端子との間に直列接
続して構成されている半導体集積回路であって、制御端
子が上記入力端子に共通に接続され、電源電圧の供給線
と基準電位との間に直列に接続されている異なる導電型
の第１と第２のトランジスタからなる電圧制御用インバ
ータを有し、上記複数段のインバータにおいて、奇数段
のインバータを構成する上記第２のトランジスタの他方
の端子が上記電圧制御用インバータの出力端子に接続さ
れ、スタンバイ時に上記電圧制御用インバータの出力電
圧にバイアスされる。
子が共通に接続され、一方の端子が共通に接続されてい
る導電型が異なる第１と第２のトランジスタからなるイ
ンバータを複数段、入力端子と出力端子との間に直列接
続して構成されている半導体集積回路であって、制御端
子が上記入力端子に共通に接続され、電源電圧の供給線
と基準電位との間に直列に接続されている異なる導電型
の第１と第２のトランジスタからなる電圧制御用インバ
ータを有し、上記複数段のインバータにおいて、奇数段
のインバータを構成する上記第２のトランジスタの他方
の端子が上記電圧制御用インバータの出力端子に接続さ
れ、スタンバイ時に上記電圧制御用インバータの出力電
圧にバイアスされる。
【００２３】また、本発明では、好適には、上記電圧制
御インバータを構成する第２のトランジスタのしきい値
電圧を他のインバータを構成する第２のトランジスタの
しきい値電圧より高く設定されている。
御インバータを構成する第２のトランジスタのしきい値
電圧を他のインバータを構成する第２のトランジスタの
しきい値電圧より高く設定されている。
【００２４】また、本発明の半導体集積回路は、共通の
入力信号に応じて所定の処理を行う複数の論理回路から
なる半導体集積回路であって、上記論理回路は、少なく
とも第１と第２の信号を含む入力信号に応じた論理演算
結果を出力端子に出力し、電源電圧の供給線と上記出力
端子間に直列に接続されている第１と第２の第１導電型
トランジスタと、一方の端子が上記出力端子に接続され
ている第１と第２の第２導電型トランジスタとを有し、
上記第１の第１導電型トランジスタと第１の第２導電型
トランジスタの制御端子に上記第１の信号が印加され、
上記第２の第１導電型トランジスタと第２の第２導電型
トランジスタの制御端子に上記第２の信号が印加され、
上記複数の論理回路のうち、一つの論理回路からなる主
回路における上記第１と第２の第２導電型トランジスタ
の他方の端子が基準電位に接続され、他の論理回路にお
ける上記第１と第２の第２導電型トランジスタの他方の
端子が上記主回路の出力端子に接続され、スタンバイ時
に上記主回路の出力電圧にバイアスされる。
入力信号に応じて所定の処理を行う複数の論理回路から
なる半導体集積回路であって、上記論理回路は、少なく
とも第１と第２の信号を含む入力信号に応じた論理演算
結果を出力端子に出力し、電源電圧の供給線と上記出力
端子間に直列に接続されている第１と第２の第１導電型
トランジスタと、一方の端子が上記出力端子に接続され
ている第１と第２の第２導電型トランジスタとを有し、
上記第１の第１導電型トランジスタと第１の第２導電型
トランジスタの制御端子に上記第１の信号が印加され、
上記第２の第１導電型トランジスタと第２の第２導電型
トランジスタの制御端子に上記第２の信号が印加され、
上記複数の論理回路のうち、一つの論理回路からなる主
回路における上記第１と第２の第２導電型トランジスタ
の他方の端子が基準電位に接続され、他の論理回路にお
ける上記第１と第２の第２導電型トランジスタの他方の
端子が上記主回路の出力端子に接続され、スタンバイ時
に上記主回路の出力電圧にバイアスされる。
【００２５】さらに、本発明の半導体集積回路は、共通
の入力信号に応じて所定の処理を行う複数の論理回路か
らなる半導体集積回路であって、上記論理回路は、少な
くとも第１と第２の信号を含む入力信号に応じた論理演
算結果を出力端子に出力し、電源電圧の供給線と上記出
力端子間に並列に接続されている第１と第２の第１導電
型トランジスタと、直列に接続されている第１と第２の
第２導電型トランジスタとを有し、上記第１の第１導電
型トランジスタと第１の第２導電型トランジスタの制御
端子に上記第１の信号が印加され、上記第２の第１導電
型トランジスタと第２の第２導電型トランジスタの制御
端子に上記第２の信号が印加され、上記複数の論理回路
のうち、一つの論理回路からなる主回路における上記直
列接続されている第１と第２の第２導電型トランジスタ
の一方の端子が当該論理回路の出力端子が接続され、他
方の端子が基準電位に接続され、他の論理回路における
上記直列接続されている第１と第２の第２導電型トラン
ジスタの一方の端子がその論理回路の出力端子に接続さ
れ、他方の端子が上記主回路の出力端子に接続され、ス
タンバイ時に上記主回路の出力電圧にバイアスされる。
の入力信号に応じて所定の処理を行う複数の論理回路か
らなる半導体集積回路であって、上記論理回路は、少な
くとも第１と第２の信号を含む入力信号に応じた論理演
算結果を出力端子に出力し、電源電圧の供給線と上記出
力端子間に並列に接続されている第１と第２の第１導電
型トランジスタと、直列に接続されている第１と第２の
第２導電型トランジスタとを有し、上記第１の第１導電
型トランジスタと第１の第２導電型トランジスタの制御
端子に上記第１の信号が印加され、上記第２の第１導電
型トランジスタと第２の第２導電型トランジスタの制御
端子に上記第２の信号が印加され、上記複数の論理回路
のうち、一つの論理回路からなる主回路における上記直
列接続されている第１と第２の第２導電型トランジスタ
の一方の端子が当該論理回路の出力端子が接続され、他
方の端子が基準電位に接続され、他の論理回路における
上記直列接続されている第１と第２の第２導電型トラン
ジスタの一方の端子がその論理回路の出力端子に接続さ
れ、他方の端子が上記主回路の出力端子に接続され、ス
タンバイ時に上記主回路の出力電圧にバイアスされる。
【００２６】
【発明の実施の形態】第１実施形態 図１は本発明に係る半導体集積回路の第１の実施形態を
示す回路図である。図示のように、この半導体集積回路
には、直列に接続されている複数段のＣＭＯＳインバー
タＩＮＶ１，ＩＮＶ２，…，ＩＮＶＮ（Ｎ＞１、且つＮ
は奇数）が設けられている。これらのインバータは、そ
れぞれｐＭＯＳトランジスタとｎＭＯＳトランジスタに
よって構成されている。各インバータにおいて、ｐＭＯ
ＳトランジスタとｎＭＯＳトランジスタのゲート同士の
接続点がそのインバータの入力端子を構成し、ドレイン
同士の接続点がそのインバータの出力端子を構成してい
る。それぞれのインバータによって、入力端子から入力
された信号が論理反転されて出力端子に出力される。
示す回路図である。図示のように、この半導体集積回路
には、直列に接続されている複数段のＣＭＯＳインバー
タＩＮＶ１，ＩＮＶ２，…，ＩＮＶＮ（Ｎ＞１、且つＮ
は奇数）が設けられている。これらのインバータは、そ
れぞれｐＭＯＳトランジスタとｎＭＯＳトランジスタに
よって構成されている。各インバータにおいて、ｐＭＯ
ＳトランジスタとｎＭＯＳトランジスタのゲート同士の
接続点がそのインバータの入力端子を構成し、ドレイン
同士の接続点がそのインバータの出力端子を構成してい
る。それぞれのインバータによって、入力端子から入力
された信号が論理反転されて出力端子に出力される。
【００２７】本実施形態の半導体集積回路には、実際の
論理演算を行う上述したＮ個のインバータ以外に、論理
演算に直接寄与しないインバータＩＮＶ０が設けられて
いる。図示のように、インバータＩＮＶ０は、電源電圧
ＶDDの供給線と接地電位ＶSSとの間に直列接続されてい
るｐＭＯＳトランジスタＰ０とｎＭＯＳトランジスタＮ
０によって構成されている。トランジスタＰ０とＮ０の
ゲート同士の接続点が入力端子Ｔinに接続され、ドレイ
ン同士の接続点によってノードＮＤ０が形成されてい
る。上述したＮ段のインバータＩＮＶ１，ＩＮＶ２，
…，ＩＮＶＮのうち、奇数段のインバータを構成するｎ
ＭＯＳトランジスタのソースがノードＮＤ０に共通に接
続されている。ｎＭＯＳトランジスタＮ１，Ｎ３，…，
ＮＮのソースがともにノードＮＤ０に接続され、インバ
ータＩＮＶ０の出力電圧に応じて、ｎＭＯＳトランジス
タＮ１，Ｎ３，…，ＮＮのソース電圧が制御される。即
ち、インバータＩＮＶ０は、奇数段のインバータを構成
するｎＭＯＳトランジスタのソース電圧を制御する電圧
制御用インバータとして用いられる。
論理演算を行う上述したＮ個のインバータ以外に、論理
演算に直接寄与しないインバータＩＮＶ０が設けられて
いる。図示のように、インバータＩＮＶ０は、電源電圧
ＶDDの供給線と接地電位ＶSSとの間に直列接続されてい
るｐＭＯＳトランジスタＰ０とｎＭＯＳトランジスタＮ
０によって構成されている。トランジスタＰ０とＮ０の
ゲート同士の接続点が入力端子Ｔinに接続され、ドレイ
ン同士の接続点によってノードＮＤ０が形成されてい
る。上述したＮ段のインバータＩＮＶ１，ＩＮＶ２，
…，ＩＮＶＮのうち、奇数段のインバータを構成するｎ
ＭＯＳトランジスタのソースがノードＮＤ０に共通に接
続されている。ｎＭＯＳトランジスタＮ１，Ｎ３，…，
ＮＮのソースがともにノードＮＤ０に接続され、インバ
ータＩＮＶ０の出力電圧に応じて、ｎＭＯＳトランジス
タＮ１，Ｎ３，…，ＮＮのソース電圧が制御される。即
ち、インバータＩＮＶ０は、奇数段のインバータを構成
するｎＭＯＳトランジスタのソース電圧を制御する電圧
制御用インバータとして用いられる。
【００２８】上述した構成を有する半導体集積回路にお
いて、図８に示す従来の半導体集積回路に比べて、スタ
ンバイ電流を大幅に低減でき、低消費電力化を実現でき
る特徴を持つ。以下、図１の回路図並びにこの回路の動
作を示すタイミングチャートを参照しつつ、本実施形態
の半導体集積回路の動作について説明する。
いて、図８に示す従来の半導体集積回路に比べて、スタ
ンバイ電流を大幅に低減でき、低消費電力化を実現でき
る特徴を持つ。以下、図１の回路図並びにこの回路の動
作を示すタイミングチャートを参照しつつ、本実施形態
の半導体集積回路の動作について説明する。
【００２９】図２は、本実施形態の半導体集積回路の動
作時及びスタンバイ時それぞれのタイミングチャートを
示している。動作時に、入力端子Ｔinに図２（ａ）に示
す周期信号ＩＮが入力される。当該入力信号に応じて、
１段目のインバータＩＮＶ１はハイレベル“Ｈ”とロー
レベル“Ｌ”の信号を交互に出力する。そして、２段目
以降の各インバータは、それぞれ前段のインバータの出
力信号に応じて動作する。図２（ｂ），（ｃ）と（ｄ）
は、それぞれ１段目、２段目及び３段目のインバータの
出力信号Ｄ，Ｅ及びＦの波形を示している。図２（ｅ）
は、インバータＩＮＶ０の出力信号Ｇの波形を示してい
る。インバータＩＮＶ０は、１段目のインバータＩＮＶ
１と同様に、入力信号ＩＮに応じて動作するので、その
出力信号Ｇは、１段目のインバータＩＮＶ１と同じ波形
を持つ。
作時及びスタンバイ時それぞれのタイミングチャートを
示している。動作時に、入力端子Ｔinに図２（ａ）に示
す周期信号ＩＮが入力される。当該入力信号に応じて、
１段目のインバータＩＮＶ１はハイレベル“Ｈ”とロー
レベル“Ｌ”の信号を交互に出力する。そして、２段目
以降の各インバータは、それぞれ前段のインバータの出
力信号に応じて動作する。図２（ｂ），（ｃ）と（ｄ）
は、それぞれ１段目、２段目及び３段目のインバータの
出力信号Ｄ，Ｅ及びＦの波形を示している。図２（ｅ）
は、インバータＩＮＶ０の出力信号Ｇの波形を示してい
る。インバータＩＮＶ０は、１段目のインバータＩＮＶ
１と同様に、入力信号ＩＮに応じて動作するので、その
出力信号Ｇは、１段目のインバータＩＮＶ１と同じ波形
を持つ。
【００３０】即ち、入力信号ＩＮばローレベル“Ｌ”の
とき、インバータＩＮＶ０及び１段目のインバータＩＮ
Ｖ１の出力端子がハイレベル“Ｈ”に保持される。それ
ぞれ所定の遅延時間が経過したのち、２段目以降の各偶
数段目のインバータの出力端子がローレベルに保持さ
れ、奇数段目のインバータの出力端子がハイレベルに保
持される。入力信号ＩＮがハイレベル“Ｈ”のとき、イ
ンバータＩＮＶ０及び１段目のインバータＩＮＶ１の出
力端子がローレベル“Ｌ”に保持される。このため、奇
数段の各インバータの出力端子がそれぞれのインバータ
を構成するｎＭＯＳトランジスタ及びインバータＩＮＶ
０を構成するｎＭＯＳトランジスタＮ０を介して、接地
電位ＶSSに放電し、出力端子の電圧が接地電位ＶSSに近
いレベルに保持される。それぞれ所定の遅延時間が経過
したのち、２段目以降の各偶数段目のインバータＩＮＶ
の出力端子がハイレベルに保持される。
とき、インバータＩＮＶ０及び１段目のインバータＩＮ
Ｖ１の出力端子がハイレベル“Ｈ”に保持される。それ
ぞれ所定の遅延時間が経過したのち、２段目以降の各偶
数段目のインバータの出力端子がローレベルに保持さ
れ、奇数段目のインバータの出力端子がハイレベルに保
持される。入力信号ＩＮがハイレベル“Ｈ”のとき、イ
ンバータＩＮＶ０及び１段目のインバータＩＮＶ１の出
力端子がローレベル“Ｌ”に保持される。このため、奇
数段の各インバータの出力端子がそれぞれのインバータ
を構成するｎＭＯＳトランジスタ及びインバータＩＮＶ
０を構成するｎＭＯＳトランジスタＮ０を介して、接地
電位ＶSSに放電し、出力端子の電圧が接地電位ＶSSに近
いレベルに保持される。それぞれ所定の遅延時間が経過
したのち、２段目以降の各偶数段目のインバータＩＮＶ
の出力端子がハイレベルに保持される。
【００３１】上述したように、本実施形態の半導体集積
回路は、動作時に従来の半導体集積回路と同じように機
能する。次に、スタンバイ時の回路の状態を説明し、ス
タンバイ電流を低減できる原理を説明する。
回路は、動作時に従来の半導体集積回路と同じように機
能する。次に、スタンバイ時の回路の状態を説明し、ス
タンバイ電流を低減できる原理を説明する。
【００３２】スタンバイ時に、入力がなく、即ち、入力
信号ＩＮがローレベル“Ｌ”に保持される。この場合、
インバータＩＮＶ０及び１段目のインバータＩＮＶ１の
出力端子がハイレベル“Ｈ”に保持される。そして、偶
数段目の各インバータの出力端子がローレベル“Ｌ”に
保持され、奇数段目の各インバータの出力端子がハイレ
ベル“Ｈ”に保持される。奇数段目の各インバータを構
成するｎＭＯＳトランジスタのソースは、インバータＩ
ＮＶ０の出力端子であるノードＮＤ０に接続されている
ので、スタンバイ時に、奇数段目のインバータを構成す
るｎＭＯＳトランジスタのソースとドレインがともにハ
イレベル“Ｈ”に保持され、ソースードレイン間電圧差
が存在せず、リーク電流はほとんど流れない。
信号ＩＮがローレベル“Ｌ”に保持される。この場合、
インバータＩＮＶ０及び１段目のインバータＩＮＶ１の
出力端子がハイレベル“Ｈ”に保持される。そして、偶
数段目の各インバータの出力端子がローレベル“Ｌ”に
保持され、奇数段目の各インバータの出力端子がハイレ
ベル“Ｈ”に保持される。奇数段目の各インバータを構
成するｎＭＯＳトランジスタのソースは、インバータＩ
ＮＶ０の出力端子であるノードＮＤ０に接続されている
ので、スタンバイ時に、奇数段目のインバータを構成す
るｎＭＯＳトランジスタのソースとドレインがともにハ
イレベル“Ｈ”に保持され、ソースードレイン間電圧差
が存在せず、リーク電流はほとんど流れない。
【００３３】即ち、スタンバイ時にインバータＩＮＶ０
のみにおいて、そのｎＭＯＳトランジスタＮ０のソース
ードレイン間にほぼ電源電圧ＶDD分の電圧が印加され、
リーク電流が流れる。このため、回路全体のスタンバイ
電流がｎＭＯＳトランジスタ１個分のリーク電流のみ
で、図８に示す従来の半導体集積回路に比べると、リー
ク電流を大幅に低減できる。例えば、直列接続されてい
る５１段（Ｎ＝５１、奇数段２６段）のインバータを含
む半導体集積回路において、各インバータのｎＭＯＳト
ランジスタのリーク電流を１μＡとすると、従来の半導
体集積回路のスタンバイ電流ＩL は、２６μＡにも達す
るが、本実施形態の半導体集積回路のスタンバイ電流Ｉ
L0はほぼインバータＩＮＶ０を構成するｎＭＯＳトラン
ジスタＮ０のリーク電流Ｉn に等しく、即ち、（ＩL0≒
Ｉn ≒１μＡ）であり、スタンバイ電流が大幅に低減さ
れる。
のみにおいて、そのｎＭＯＳトランジスタＮ０のソース
ードレイン間にほぼ電源電圧ＶDD分の電圧が印加され、
リーク電流が流れる。このため、回路全体のスタンバイ
電流がｎＭＯＳトランジスタ１個分のリーク電流のみ
で、図８に示す従来の半導体集積回路に比べると、リー
ク電流を大幅に低減できる。例えば、直列接続されてい
る５１段（Ｎ＝５１、奇数段２６段）のインバータを含
む半導体集積回路において、各インバータのｎＭＯＳト
ランジスタのリーク電流を１μＡとすると、従来の半導
体集積回路のスタンバイ電流ＩL は、２６μＡにも達す
るが、本実施形態の半導体集積回路のスタンバイ電流Ｉ
L0はほぼインバータＩＮＶ０を構成するｎＭＯＳトラン
ジスタＮ０のリーク電流Ｉn に等しく、即ち、（ＩL0≒
Ｉn ≒１μＡ）であり、スタンバイ電流が大幅に低減さ
れる。
【００３４】本実施形態の半導体集積回路では、製造工
程においてインバータＩＮＶ０を構成するｎＭＯＳトラ
ンジスタＮ０のしきい値電圧を他のインバータを構成す
るｎＭＯＳトランジスタのしきい値電圧より高くなるよ
うに調整を行うことによって、スタンバイ電流をさらに
低減することが可能である。
程においてインバータＩＮＶ０を構成するｎＭＯＳトラ
ンジスタＮ０のしきい値電圧を他のインバータを構成す
るｎＭＯＳトランジスタのしきい値電圧より高くなるよ
うに調整を行うことによって、スタンバイ電流をさらに
低減することが可能である。
【００３５】以上説明したように、本実施形態によれ
ば、複数段のインバータが直列接続された半導体集積回
路において、入力端子が１段目のインバータの入力端子
と共通に接続されているインバータＩＮＶ０を設けて、
複数段のインバータのうち、奇数段のインバータを構成
するｎＭＯＳトランジスタのソースをインバータＩＮＶ
０の出力端子に接続する。スタンバイ時に、入力信号Ｉ
Ｎがローレベルに保持され、インバータＩＮＶ０及び奇
数段のインバータの出力端子がともにハイレベルに保持
されるので、奇数段のインバータのｎＭＯＳトランジス
タのソースードレイン間に電圧差がほとんどなく、リー
ク電流の発生を防止できるので、半導体集積回路のスタ
ンバイ電流をインバータＩＮＶ０を構成するｎＭＯＳト
ランジスタのリーク電流のみに低減できる。従来の半導
体集積回路に比べて、インバータ一段を追加するのみで
スタンバイ時のリーク電流を大幅に低減可能であり、回
路面積の増加及び製造プロセスの変更を必要せず、低消
費電力化を実現できる。
ば、複数段のインバータが直列接続された半導体集積回
路において、入力端子が１段目のインバータの入力端子
と共通に接続されているインバータＩＮＶ０を設けて、
複数段のインバータのうち、奇数段のインバータを構成
するｎＭＯＳトランジスタのソースをインバータＩＮＶ
０の出力端子に接続する。スタンバイ時に、入力信号Ｉ
Ｎがローレベルに保持され、インバータＩＮＶ０及び奇
数段のインバータの出力端子がともにハイレベルに保持
されるので、奇数段のインバータのｎＭＯＳトランジス
タのソースードレイン間に電圧差がほとんどなく、リー
ク電流の発生を防止できるので、半導体集積回路のスタ
ンバイ電流をインバータＩＮＶ０を構成するｎＭＯＳト
ランジスタのリーク電流のみに低減できる。従来の半導
体集積回路に比べて、インバータ一段を追加するのみで
スタンバイ時のリーク電流を大幅に低減可能であり、回
路面積の増加及び製造プロセスの変更を必要せず、低消
費電力化を実現できる。
【００３６】第２実施形態 図３は本発明に係る半導体集積回路の第２の実施形態を
示す回路図である。本実施形態は、複数段のＮＯＲゲー
トを含む論理演算回路によって構成されている。なお、
これらのＮＯＲゲートは、共通の入力信号Ａ及びＢに応
じて動作し、入力信号ＡとＢの論理和の反転信号を出力
する。即ち、Ｘ＝ＮＯＴ（Ａ＋Ｂ）である。ここで、
“ＮＯＴ”は論理反転を表す。
示す回路図である。本実施形態は、複数段のＮＯＲゲー
トを含む論理演算回路によって構成されている。なお、
これらのＮＯＲゲートは、共通の入力信号Ａ及びＢに応
じて動作し、入力信号ＡとＢの論理和の反転信号を出力
する。即ち、Ｘ＝ＮＯＴ（Ａ＋Ｂ）である。ここで、
“ＮＯＴ”は論理反転を表す。
【００３７】以下、本実施形態の半導体集積回路の構成
を説明する。ここで、比較のため、複数のＮＯＲゲート
を含む従来の半導体集積回路の一構成例を図４に示す。
以下、両者を比較しながら、本実施形態の半導体集積回
路について説明する。論理ゲートであるＮＯＲゲート
は、２つのｐＭＯＳトランジスタＰａ，Ｐｂ及び２つの
ｎＭＯＳトランジスタＮａ，Ｎｂによって構成されてい
る。トランジスタＮａとＰａのゲートに入力信号Ａが印
加され、トランジスタＮｂとＰｂのゲートに入力信号Ｂ
が印加される。トランジスタＮａとＮｂは並列に接続さ
れ、そのドレイン同士の接続点と電源電圧ＶDDとの間に
トランジスタＰａとＰｂが直列に接続されている。トラ
ンジスタＮａとＮｂのドレイン同士の接続点ＪはＮＯＲ
ゲートの出力端子を構成する。
を説明する。ここで、比較のため、複数のＮＯＲゲート
を含む従来の半導体集積回路の一構成例を図４に示す。
以下、両者を比較しながら、本実施形態の半導体集積回
路について説明する。論理ゲートであるＮＯＲゲート
は、２つのｐＭＯＳトランジスタＰａ，Ｐｂ及び２つの
ｎＭＯＳトランジスタＮａ，Ｎｂによって構成されてい
る。トランジスタＮａとＰａのゲートに入力信号Ａが印
加され、トランジスタＮｂとＰｂのゲートに入力信号Ｂ
が印加される。トランジスタＮａとＮｂは並列に接続さ
れ、そのドレイン同士の接続点と電源電圧ＶDDとの間に
トランジスタＰａとＰｂが直列に接続されている。トラ
ンジスタＮａとＮｂのドレイン同士の接続点ＪはＮＯＲ
ゲートの出力端子を構成する。
【００３８】図３と図４を比べてみると、トランジスタ
ＮａとＮｂのソース側の接続が異なることがわかる。即
ち、本実施形態において、２段目以降のＮＯＲゲートで
は、トランジスタＮａとＮｂのソース同士の接続点が前
段のＮＯＲゲートの出力端子Ｊに接続されているが、従
来の回路では、トランジスタＮａとＮｂのソース同士の
接続点が接地電位ＶSSに接続されている。
ＮａとＮｂのソース側の接続が異なることがわかる。即
ち、本実施形態において、２段目以降のＮＯＲゲートで
は、トランジスタＮａとＮｂのソース同士の接続点が前
段のＮＯＲゲートの出力端子Ｊに接続されているが、従
来の回路では、トランジスタＮａとＮｂのソース同士の
接続点が接地電位ＶSSに接続されている。
【００３９】以下、上述した構成を持つＮＯＲゲートの
動作を説明する。入力信号ＡまたはＢの何れかがハイレ
ベル“Ｈ”のとき、ｎＭＯＳトランジスタＮａまたはＮ
ｂが導通し、ＮＯＲゲートの出力端子Ｊはローレベル
“Ｌ”に保持される。入力信号ＡとＢがともにローレベ
ル“Ｌ”のとき、トランジスタＮａとＮｂが遮断し、ト
ランジスタＰａとＰｂが導通するので、ＮＯＲゲートの
出力端子Ｊがハイレベル“Ｈ”に保持される。即ち、出
力端子Ｊからの出力信号Ｘは、入力信号ＡとＢに対して
次の論理関係を有する。Ｘ＝ＮＯＴ（Ａ＋Ｂ）。
動作を説明する。入力信号ＡまたはＢの何れかがハイレ
ベル“Ｈ”のとき、ｎＭＯＳトランジスタＮａまたはＮ
ｂが導通し、ＮＯＲゲートの出力端子Ｊはローレベル
“Ｌ”に保持される。入力信号ＡとＢがともにローレベ
ル“Ｌ”のとき、トランジスタＮａとＮｂが遮断し、ト
ランジスタＰａとＰｂが導通するので、ＮＯＲゲートの
出力端子Ｊがハイレベル“Ｈ”に保持される。即ち、出
力端子Ｊからの出力信号Ｘは、入力信号ＡとＢに対して
次の論理関係を有する。Ｘ＝ＮＯＴ（Ａ＋Ｂ）。
【００４０】スタンバイのとき、入力信号ＡとＢがとも
にローレベルに保持される。これに応じて、ＮＯＲゲー
トの出力端子Ｊがハイレベルに保持されるので、図４に
示す従来の半導体集積回路において、各ＮＯＲゲートに
おいて、ｎＭＯＳトランジスタＮａとＮｂのソースード
レイン間に電圧差が生じ、リーク電流が発生する。ここ
で、ｎＭＯＳトランジスタＮａとＮｂのリーク電流をそ
れぞれＩnaとＩnbとすると、一段のＮＯＲゲートにおけ
るスタンバイ電流ＩL1は、（ＩL1＝Ｉna＋Ｉnb）とな
る。ＮＯＲゲートの段数をＮとすると、スタンバイ電流
ＩL は、ＩL1×Ｎとなる。例えば、ｎＭＯＳトランジス
タＮａとＮｂのリーク電流ＩnaとＩnbをともに１μＡと
し、１０段のＮＯＲゲートを含む半導体集積回路では、
スタンバイ時に２０μＡのリーク電流ＩL が発生してし
まう。なお、図５は、上述した従来のＮＯＲゲートにお
けるスタンバイ時の状態を示す図である。
にローレベルに保持される。これに応じて、ＮＯＲゲー
トの出力端子Ｊがハイレベルに保持されるので、図４に
示す従来の半導体集積回路において、各ＮＯＲゲートに
おいて、ｎＭＯＳトランジスタＮａとＮｂのソースード
レイン間に電圧差が生じ、リーク電流が発生する。ここ
で、ｎＭＯＳトランジスタＮａとＮｂのリーク電流をそ
れぞれＩnaとＩnbとすると、一段のＮＯＲゲートにおけ
るスタンバイ電流ＩL1は、（ＩL1＝Ｉna＋Ｉnb）とな
る。ＮＯＲゲートの段数をＮとすると、スタンバイ電流
ＩL は、ＩL1×Ｎとなる。例えば、ｎＭＯＳトランジス
タＮａとＮｂのリーク電流ＩnaとＩnbをともに１μＡと
し、１０段のＮＯＲゲートを含む半導体集積回路では、
スタンバイ時に２０μＡのリーク電流ＩL が発生してし
まう。なお、図５は、上述した従来のＮＯＲゲートにお
けるスタンバイ時の状態を示す図である。
【００４１】図３に示す本実施形態の半導体集積回路に
おいて、２段目以降の各段のＮＯＲゲートにおけるｎＭ
ＯＳトランジスタＮａとＮｂのソース同士の接続点がす
べて１段目のＮＯＲゲートの出力端子Ｊに接続されてい
る。以下、本実施形態の半導体集積回路の動作について
説明する。
おいて、２段目以降の各段のＮＯＲゲートにおけるｎＭ
ＯＳトランジスタＮａとＮｂのソース同士の接続点がす
べて１段目のＮＯＲゲートの出力端子Ｊに接続されてい
る。以下、本実施形態の半導体集積回路の動作について
説明する。
【００４２】動作時に、入力信号ＡとＢに応じて、各段
のＮＯＲゲートの出力信号Ｘが決められる。例えば、入
力信号ＡとＢの何れかまたは両方がハイレベル“Ｈ”の
とき、１段目のＮＯＲゲートにおいて、ｎＭＯＳトラン
ジスタＮａまたはＮｂの何れかまたは両方が導通するの
で、出力端子Ｊは接地電位ＶSSに保持される。２段目以
降の各ＮＯＲゲートにおいて、それぞれの出力端子は、
その段において導通するｎＭＯＳトランジスタ及び１段
目のＮＯＲゲートにおける導通するｎＭＯＳトランジス
タを介して、接地電位ＶSSに電流経路が形成されるの
で、各段のＮＯＲゲートの出力端子がともにローレベル
“Ｌ”に保持される。一方、入力信号ＡとＢがともにロ
ーレベル“Ｌ”のとき、各ＮＯＲゲートにおいて、トラ
ンジスタＮａとＮｂが遮断し、トランジスタＰａとＰｂ
が導通するので、出力端子Ｊがハイレベル“Ｈ”に保持
される。
のＮＯＲゲートの出力信号Ｘが決められる。例えば、入
力信号ＡとＢの何れかまたは両方がハイレベル“Ｈ”の
とき、１段目のＮＯＲゲートにおいて、ｎＭＯＳトラン
ジスタＮａまたはＮｂの何れかまたは両方が導通するの
で、出力端子Ｊは接地電位ＶSSに保持される。２段目以
降の各ＮＯＲゲートにおいて、それぞれの出力端子は、
その段において導通するｎＭＯＳトランジスタ及び１段
目のＮＯＲゲートにおける導通するｎＭＯＳトランジス
タを介して、接地電位ＶSSに電流経路が形成されるの
で、各段のＮＯＲゲートの出力端子がともにローレベル
“Ｌ”に保持される。一方、入力信号ＡとＢがともにロ
ーレベル“Ｌ”のとき、各ＮＯＲゲートにおいて、トラ
ンジスタＮａとＮｂが遮断し、トランジスタＰａとＰｂ
が導通するので、出力端子Ｊがハイレベル“Ｈ”に保持
される。
【００４３】スタンバイのとき、入力信号ＡとＢがとも
にローレベル“Ｌ”に保持されるので、各ＮＯＲゲート
の出力端子Ｊがハイレベル“Ｈ”に保持される。このと
き、１段目のＮＯＲゲートにおいて、トランジスタＮａ
とＮｂのソースードレイン間に電圧差が存在し、リーク
電流（ＩL1＝Ｉna＋Ｉnb）が発生するが、２段目以降の
各ＮＯＲゲートにおいて、それぞれのｎＭＯＳトランジ
スタＮａとＮｂのソース同士の接続点Ｋが１段目のＮＯ
Ｒゲートの出力端子Ｊに接続されているので、ソース及
びドレインがともにハイレベル“Ｈ”に保持され、ソー
スードレイン間に電圧差がなく、リーク電流はほとんど
流れない。即ち、スタンバイ電流は、１段目のＮＯＲゲ
ートのリーク電流のみとなる。上述したように、ｎＭＯ
ＳトランジスタＮａとＮｂのリーク電流ＩnaとＩnbをと
もに１μＡとすると、本実施形態の半導体集積回路にお
いては、スタンバイ電流がＮＯＲゲートの段数に関係な
く、１段のＮＯＲゲートのリーク電流２μＡに低減され
る。
にローレベル“Ｌ”に保持されるので、各ＮＯＲゲート
の出力端子Ｊがハイレベル“Ｈ”に保持される。このと
き、１段目のＮＯＲゲートにおいて、トランジスタＮａ
とＮｂのソースードレイン間に電圧差が存在し、リーク
電流（ＩL1＝Ｉna＋Ｉnb）が発生するが、２段目以降の
各ＮＯＲゲートにおいて、それぞれのｎＭＯＳトランジ
スタＮａとＮｂのソース同士の接続点Ｋが１段目のＮＯ
Ｒゲートの出力端子Ｊに接続されているので、ソース及
びドレインがともにハイレベル“Ｈ”に保持され、ソー
スードレイン間に電圧差がなく、リーク電流はほとんど
流れない。即ち、スタンバイ電流は、１段目のＮＯＲゲ
ートのリーク電流のみとなる。上述したように、ｎＭＯ
ＳトランジスタＮａとＮｂのリーク電流ＩnaとＩnbをと
もに１μＡとすると、本実施形態の半導体集積回路にお
いては、スタンバイ電流がＮＯＲゲートの段数に関係な
く、１段のＮＯＲゲートのリーク電流２μＡに低減され
る。
【００４４】以上説明したように、本実施形態によれ
ば、共通の入力信号ＡとＢに応じて論理演算を行う複数
段のＮＯＲゲートを含む半導体集積回路において、２段
目以降の各段のＮＯＲゲートを構成するｎＭＯＳトラン
ジスタＮａとＮｂのソース同士の接続点を１段目のＮＯ
Ｒゲートの出力端子に接続する。通常動作時に、入力信
号ＡとＢに応じて、各段のＮＯＲゲートは同じ動作を行
い、入力信号ＡまたはＢの何れかがハイレベルのとき、
２段目以降の各ＮＯＲゲートの出力端子は、１段目のＮ
ＯＲゲートのｎＭＯＳトランジスタＮａまたはＮｂを介
して、接地電位ＶSSに接続され、出力端子がローレベル
に保持されるので、動作上まったく問題がない。スタン
バイ時に、各ＮＯＲゲートの出力端子がハイレベルに保
持され、１段目のＮＯＲゲートにおいて、ｎＭＯＳトラ
ンジスタＮａとＮｂのソースードレイン間に電圧差が生
じ、リーク電流は流れるが、２段目以降の各段のＮＯＲ
ゲートのｎＭＯＳトランジスタにおいて、ソースードレ
イン間に電圧差がなく、リーク電流がほとんど流れない
ので、スタンバイ電流を大幅に低減でき、且つ回路規模
の増加及び製造プロセスの変更はほとんどなく、半導体
集積回路の低コスト化、低消費電力化を実現できる。
ば、共通の入力信号ＡとＢに応じて論理演算を行う複数
段のＮＯＲゲートを含む半導体集積回路において、２段
目以降の各段のＮＯＲゲートを構成するｎＭＯＳトラン
ジスタＮａとＮｂのソース同士の接続点を１段目のＮＯ
Ｒゲートの出力端子に接続する。通常動作時に、入力信
号ＡとＢに応じて、各段のＮＯＲゲートは同じ動作を行
い、入力信号ＡまたはＢの何れかがハイレベルのとき、
２段目以降の各ＮＯＲゲートの出力端子は、１段目のＮ
ＯＲゲートのｎＭＯＳトランジスタＮａまたはＮｂを介
して、接地電位ＶSSに接続され、出力端子がローレベル
に保持されるので、動作上まったく問題がない。スタン
バイ時に、各ＮＯＲゲートの出力端子がハイレベルに保
持され、１段目のＮＯＲゲートにおいて、ｎＭＯＳトラ
ンジスタＮａとＮｂのソースードレイン間に電圧差が生
じ、リーク電流は流れるが、２段目以降の各段のＮＯＲ
ゲートのｎＭＯＳトランジスタにおいて、ソースードレ
イン間に電圧差がなく、リーク電流がほとんど流れない
ので、スタンバイ電流を大幅に低減でき、且つ回路規模
の増加及び製造プロセスの変更はほとんどなく、半導体
集積回路の低コスト化、低消費電力化を実現できる。
【００４５】第３実施形態 上述した第２の実施形態では、ＮＯＲゲートによって構
成された半導体集積回路を例にとって、スタンバイ電流
を低減させる回路構成を明らかにした。本発明はＮＯＲ
ゲートのみではなく、他の論理ゲート、例えば、図７に
示すように複数段のＮＡＮＤゲートによって構成された
半導体集積回路にも適用できることはいうまでもない。
成された半導体集積回路を例にとって、スタンバイ電流
を低減させる回路構成を明らかにした。本発明はＮＯＲ
ゲートのみではなく、他の論理ゲート、例えば、図７に
示すように複数段のＮＡＮＤゲートによって構成された
半導体集積回路にも適用できることはいうまでもない。
【００４６】図７に示すように、ＮＡＮＤゲートは、並
列に接続されているｐＭＯＳトランジスタＰａ，Ｐｂと
直列に接続されているｎＭＯＳトランジスタＮａ，Ｎｂ
によって構成されている。トランジスタＰａとＰｂのソ
ースはともに電源電圧ＶDDに接続され、ドレイン同士の
接続点にトランジスタＮａとＮｂが直列に接続されてい
る。トランジスタＰａとＮａのゲートに入力信号Ａが印
加され、トランジスタＰｂとＮｂのゲートに入力信号Ｂ
が印加される。トランジスタＰａとＰｂのドレイン同士
の接続点によって、ＮＡＮＤゲートの出力端子Ｍが形成
される。
列に接続されているｐＭＯＳトランジスタＰａ，Ｐｂと
直列に接続されているｎＭＯＳトランジスタＮａ，Ｎｂ
によって構成されている。トランジスタＰａとＰｂのソ
ースはともに電源電圧ＶDDに接続され、ドレイン同士の
接続点にトランジスタＮａとＮｂが直列に接続されてい
る。トランジスタＰａとＮａのゲートに入力信号Ａが印
加され、トランジスタＰｂとＮｂのゲートに入力信号Ｂ
が印加される。トランジスタＰａとＰｂのドレイン同士
の接続点によって、ＮＡＮＤゲートの出力端子Ｍが形成
される。
【００４７】１段目のＮＡＮＤゲートにおいて、直列接
続されているトランジスタＮａとＮｂの一端が出力端子
Ｍに接続され、他端が接地電位ＶSSに接続されている。
一方、２段目以降の各ＮＡＮＤゲートにおいて、直列接
続されているトランジスタＮａとＮｂの一端がそれぞれ
のＮＡＮＤゲートの出力端子Ｍに接続され、他端が１段
目のＮＡＮＤゲートの出力端子Ｍに接続されている。
続されているトランジスタＮａとＮｂの一端が出力端子
Ｍに接続され、他端が接地電位ＶSSに接続されている。
一方、２段目以降の各ＮＡＮＤゲートにおいて、直列接
続されているトランジスタＮａとＮｂの一端がそれぞれ
のＮＡＮＤゲートの出力端子Ｍに接続され、他端が１段
目のＮＡＮＤゲートの出力端子Ｍに接続されている。
【００４８】１段目のＮＡＮＤゲートにおいて、入力信
号ＡとＢの何れかまたは両方がローレベル“Ｌ”のと
き、トランジスタＰａ，Ｐｂの何れかまたは両方が導通
し、トランジスタＮａ，Ｎｂの何れかまたは両方が遮断
するので、出力端子Ｍがハイレベル“Ｈ”に保持され
る。入力信号ＡとＢの両方がハイレベル“Ｈ”のとき、
トランジスタＮａとＮｂがともに導通し、トランジスタ
ＰａとＰｂがともに遮断し、出力端子Ｍはローレベル
“Ｌ”に保持される。即ち、出力端子Ｍからの出力信号
Ｘは、入力信号Ａ，Ｂに対して、次の論理関係を示す。
Ｘ＝ＮＯＴ（Ａ・Ｂ）。ここで、“ＮＯＴ”は、論理反
転を示す。
号ＡとＢの何れかまたは両方がローレベル“Ｌ”のと
き、トランジスタＰａ，Ｐｂの何れかまたは両方が導通
し、トランジスタＮａ，Ｎｂの何れかまたは両方が遮断
するので、出力端子Ｍがハイレベル“Ｈ”に保持され
る。入力信号ＡとＢの両方がハイレベル“Ｈ”のとき、
トランジスタＮａとＮｂがともに導通し、トランジスタ
ＰａとＰｂがともに遮断し、出力端子Ｍはローレベル
“Ｌ”に保持される。即ち、出力端子Ｍからの出力信号
Ｘは、入力信号Ａ，Ｂに対して、次の論理関係を示す。
Ｘ＝ＮＯＴ（Ａ・Ｂ）。ここで、“ＮＯＴ”は、論理反
転を示す。
【００４９】２段目以降の各ＮＡＮＤゲートは、１段目
のＮＡＮＤゲートと同様に動作し、入力信号ＡとＢがと
もにハイレベル“Ｈ”のとき、各ＮＡＮＤゲートにおい
て、トランジスタＮａとＮｂが導通するので、２段目以
降のＮＡＮＤゲートにおける出力端子Ｍは、それぞれＮ
ＡＮＤゲートを構成するトランジスタＮａ，Ｎｂ及び１
段目のＮＡＮＤゲートのトランジスタＮａ，Ｎｂを介し
て、接地電位ＶSSに接続されるので、各ＮＡＮＤゲート
の出力信号Ｘがともにローレベル“Ｌ”に保持される。
即ち、通常動作時に、２段目以降のＮＡＮＤゲートの動
作には何ら影響がない。
のＮＡＮＤゲートと同様に動作し、入力信号ＡとＢがと
もにハイレベル“Ｈ”のとき、各ＮＡＮＤゲートにおい
て、トランジスタＮａとＮｂが導通するので、２段目以
降のＮＡＮＤゲートにおける出力端子Ｍは、それぞれＮ
ＡＮＤゲートを構成するトランジスタＮａ，Ｎｂ及び１
段目のＮＡＮＤゲートのトランジスタＮａ，Ｎｂを介し
て、接地電位ＶSSに接続されるので、各ＮＡＮＤゲート
の出力信号Ｘがともにローレベル“Ｌ”に保持される。
即ち、通常動作時に、２段目以降のＮＡＮＤゲートの動
作には何ら影響がない。
【００５０】スタンバイ時に、入力信号ＡとＢがともに
ローレベル“Ｌ”に保持される。これに応じて、１段目
のＮＡＮＤゲートにおいて、出力端子Ｍがハイレベルに
保持されるので、トランジスタＮａとＮｂのソースード
レイン間に電圧差が生じ、リーク電流が発生する。２段
目以降の各ＮＡＮＤゲートにおいて、直列接続されてい
るトランジスタＮａとＮｂの両端に電圧差がほとんどな
く、リーク電流がほとんど流れない。即ち、図７に示す
複数のＮＡＮＤゲートを含む半導体集積回路において、
スタンバイ電流は１段分のＮＡＮＤゲートのリーク電流
に低減される。
ローレベル“Ｌ”に保持される。これに応じて、１段目
のＮＡＮＤゲートにおいて、出力端子Ｍがハイレベルに
保持されるので、トランジスタＮａとＮｂのソースード
レイン間に電圧差が生じ、リーク電流が発生する。２段
目以降の各ＮＡＮＤゲートにおいて、直列接続されてい
るトランジスタＮａとＮｂの両端に電圧差がほとんどな
く、リーク電流がほとんど流れない。即ち、図７に示す
複数のＮＡＮＤゲートを含む半導体集積回路において、
スタンバイ電流は１段分のＮＡＮＤゲートのリーク電流
に低減される。
【００５１】なお、図７に示す構成を有するＮＡＮＤゲ
ートにおいては、出力端子Ｍがハイレベルのとき、ほぼ
電源電圧ＶDD分の電圧差が２段直列したｎＭＯＳトラン
ジスタＮａとＮｂによって分圧されるので、トランジス
タ一段あたりのソースードレイン間の電圧差が図３に示
すＮＯＲゲートの場合に比べて低くなるので、リーク電
流Ｉn がＮＯＲゲートの場合より小さい。さらに、図７
に示す構成にすることによって、ＮＡＮＤゲートの段数
に関係なく、スタンバイ時のリーク電流は、ＮＡＮＤゲ
ート１段分のリーク電流Ｉn に低減されるので、スタン
バイ電流が大幅に低減できる効果が得られる。
ートにおいては、出力端子Ｍがハイレベルのとき、ほぼ
電源電圧ＶDD分の電圧差が２段直列したｎＭＯＳトラン
ジスタＮａとＮｂによって分圧されるので、トランジス
タ一段あたりのソースードレイン間の電圧差が図３に示
すＮＯＲゲートの場合に比べて低くなるので、リーク電
流Ｉn がＮＯＲゲートの場合より小さい。さらに、図７
に示す構成にすることによって、ＮＡＮＤゲートの段数
に関係なく、スタンバイ時のリーク電流は、ＮＡＮＤゲ
ート１段分のリーク電流Ｉn に低減されるので、スタン
バイ電流が大幅に低減できる効果が得られる。
【００５２】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、回路を構成する素子数の増加を防止で
き、回路規模の増加を必要最小限に抑制しながら、スタ
ンバイ時のリーク電流の発生を防止でき、低消費電力化
を実現できる。また、本発明の半導体集積回路によれ
ば、トランジスタのしきい値電圧を調整する必要がな
い。製造プロセスの工程数を増加させることなく、製造
コストの低減や生産性の向上、さらに歩留りの効用を実
現できる利点がある。
積回路によれば、回路を構成する素子数の増加を防止で
き、回路規模の増加を必要最小限に抑制しながら、スタ
ンバイ時のリーク電流の発生を防止でき、低消費電力化
を実現できる。また、本発明の半導体集積回路によれ
ば、トランジスタのしきい値電圧を調整する必要がな
い。製造プロセスの工程数を増加させることなく、製造
コストの低減や生産性の向上、さらに歩留りの効用を実
現できる利点がある。
【図１】本発明に係る半導体集積回路の第１の実施形態
を示す回路図である。
を示す回路図である。
【図２】第１の実施形態の動作を示すタイミングチャー
トである。
トである。
【図３】本発明に係る半導体集積回路の第２の実施形態
を示す回路図である。
を示す回路図である。
【図４】第２の実施形態に類似する従来の半導体集積回
路の一例を示す回路図である。
路の一例を示す回路図である。
【図５】図４に示す従来の半導体集積回路におけるＮＯ
Ｒゲートのスタンバイ時の状態を示す図である。
Ｒゲートのスタンバイ時の状態を示す図である。
【図６】図２に示す本発明の第２の実施形態の半導体集
積回路のスタンバイ時の状態を示す図である。
積回路のスタンバイ時の状態を示す図である。
【図７】本発明に係る半導体集積回路の第３の実施形態
を示す回路図である。
を示す回路図である。
【図８】従来の半導体集積回路の一構成例を示す回路図
である。
である。
【図９】図８に示す従来の半導体集積回路のタイミング
チャートである。
チャートである。
【図１０】リーク電流を低減するための従来の半導体集
積回路の一例を示す回路図である。
積回路の一例を示す回路図である。
【図１１】リーク電流を低減するための従来の半導体集
積回路の他の例を示す回路図である。
積回路の他の例を示す回路図である。
【図１２】リーク電流を低減するための従来の半導体集
積回路の他の例を示す回路図である。
積回路の他の例を示す回路図である。
【図１３】従来の半導体集積回路における寄生トランジ
スタの発生を示す簡略断面図である。
スタの発生を示す簡略断面図である。
１０…ラッチ回路、２０…電源制御回路、ＩＮＶ１，Ｉ
ＮＶ２，ＩＮＶ３，…，ＩＮＶＮ…インバータ、Ｐ１，
Ｐ２，Ｐ３，…，ＰＮ，Ｐａ，Ｐｂ…ｐＭＯＳトランジ
スタ、Ｎ１，Ｎ２，Ｎ３，…，ＮＮ，Ｎａ，Ｎｂ…ｎＭ
ＯＳトランジスタ、ＶDD…電源電圧、ＶSS…接地電位。
ＮＶ２，ＩＮＶ３，…，ＩＮＶＮ…インバータ、Ｐ１，
Ｐ２，Ｐ３，…，ＰＮ，Ｐａ，Ｐｂ…ｐＭＯＳトランジ
スタ、Ｎ１，Ｎ２，Ｎ３，…，ＮＮ，Ｎａ，Ｎｂ…ｎＭ
ＯＳトランジスタ、ＶDD…電源電圧、ＶSS…接地電位。
Claims (5)
- 【請求項１】通常動作時に入力信号に応じて所定の処理
を行い、スタンバイ時に入力信号が一定の安定状態に固
定されていることを受けて、出力が所定の状態に保持さ
れる論理回路を含む半導体集積回路であって、 スタンバイ時に、上記論理回路の出力状態において第１
と第２の端子間に印加される電圧差に応じたリーク電流
が発生するトランジスタに対して、当該トランジスタの
一方の端子電圧を他方の端子電圧に応じた電圧に制御す
ることによって、当該トランジスタのリーク電流を低減
する制御手段を有する半導体集積回路。 - 【請求項２】制御端子が共通に接続され、一方の端子が
共通に接続されている導電型が異なる第１と第２のトラ
ンジスタからなるインバータを複数段、入力端子と出力
端子との間に直列接続して構成されている半導体集積回
路であって、 制御端子が上記入力端子に共通に接続され、電源電圧の
供給線と基準電位との間に直列に接続されている異なる
導電型の第１と第２のトランジスタからなる電圧制御用
インバータを有し、 上記複数段のインバータにおいて、奇数段のインバータ
を構成する上記第２のトランジスタの他方の端子が上記
電圧制御用インバータの出力端子に接続され、スタンバ
イ時に上記電圧制御用インバータの出力電圧にバイアス
される半導体集積回路。 - 【請求項３】上記電圧制御インバータを構成する第２の
トランジスタのしきい値電圧を他のインバータを構成す
る第２のトランジスタのしきい値電圧より高く設定され
ている請求項２記載の半導体集積回路。 - 【請求項４】共通の入力信号に応じて所定の処理を行う
複数の論理回路からなる半導体集積回路であって、 上記論理回路は、少なくとも第１と第２の信号を含む入
力信号に応じた論理演算結果を出力端子に出力し、電源
電圧の供給線と上記出力端子間に直列に接続されている
第１と第２の第１導電型トランジスタと、 一方の端子が上記出力端子に接続されている第１と第２
の第２導電型トランジスタとを有し、 上記第１の第１導電型トランジスタと第１の第２導電型
トランジスタの制御端子に上記第１の信号が印加され、
上記第２の第１導電型トランジスタと第２の第２導電型
トランジスタの制御端子に上記第２の信号が印加され、 上記複数の論理回路のうち、一つの論理回路からなる主
回路における上記第１と第２の第２導電型トランジスタ
の他方の端子が基準電位に接続され、他の論理回路にお
ける上記第１と第２の第２導電型トランジスタの他方の
端子が上記主回路の出力端子に接続され、スタンバイ時
に上記主回路の出力電圧にバイアスされる半導体集積回
路。 - 【請求項５】共通の入力信号に応じて所定の処理を行う
複数の論理回路からなる半導体集積回路であって、 上記論理回路は、少なくとも第１と第２の信号を含む入
力信号に応じた論理演算結果を出力端子に出力し、電源
電圧の供給線と上記出力端子間に並列に接続されている
第１と第２の第１導電型トランジスタと、 直列に接続されている第１と第２の第２導電型トランジ
スタとを有し、 上記第１の第１導電型トランジスタと第１の第２導電型
トランジスタの制御端子に上記第１の信号が印加され、
上記第２の第１導電型トランジスタと第２の第２導電型
トランジスタの制御端子に上記第２の信号が印加され、 上記複数の論理回路のうち、一つの論理回路からなる主
回路における上記直列接続されている第１と第２の第２
導電型トランジスタの一方の端子が当該論理回路の出力
端子が接続され、他方の端子が基準電位に接続され、他
の論理回路における上記直列接続されている第１と第２
の第２導電型トランジスタの一方の端子がその論理回路
の出力端子に接続され、他方の端子が上記主回路の出力
端子に接続され、スタンバイ時に上記主回路の出力電圧
にバイアスされる半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000046822A JP2001237685A (ja) | 2000-02-18 | 2000-02-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000046822A JP2001237685A (ja) | 2000-02-18 | 2000-02-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001237685A true JP2001237685A (ja) | 2001-08-31 |
Family
ID=18569170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000046822A Pending JP2001237685A (ja) | 2000-02-18 | 2000-02-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001237685A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004248143A (ja) * | 2003-02-17 | 2004-09-02 | Fujitsu Ltd | 半導体集積回路 |
| JP2006351831A (ja) * | 2005-06-16 | 2006-12-28 | Renesas Technology Corp | 半導体装置およびその設計方法 |
| JP2007036899A (ja) * | 2005-07-28 | 2007-02-08 | Sony Corp | 制御信号発生回路およびそれを用いた信号処理回路 |
| US7394297B2 (en) | 2005-04-08 | 2008-07-01 | Elpida Memory, Inc. | Logic gate with reduced sub-threshold leak current |
-
2000
- 2000-02-18 JP JP2000046822A patent/JP2001237685A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004248143A (ja) * | 2003-02-17 | 2004-09-02 | Fujitsu Ltd | 半導体集積回路 |
| US7394297B2 (en) | 2005-04-08 | 2008-07-01 | Elpida Memory, Inc. | Logic gate with reduced sub-threshold leak current |
| US7663411B2 (en) | 2005-04-08 | 2010-02-16 | Elpida Memory, Inc. | Semiconductor device with a logic circuit |
| JP2006351831A (ja) * | 2005-06-16 | 2006-12-28 | Renesas Technology Corp | 半導体装置およびその設計方法 |
| JP2007036899A (ja) * | 2005-07-28 | 2007-02-08 | Sony Corp | 制御信号発生回路およびそれを用いた信号処理回路 |
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| Date | Code | Title | Description |
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