JPH04145718A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体回路に関し、特に、出力バッファ回路に
関する。

従来の技術 従来の出力バッファ回路は、第３図に示すように、入力
端子３から入力される入力信号は、Ｐチャネル型ＭＯＳ
　ＦＥＴ（以下Ｐ１４０Ｓという）１３とＮチャネル型
ＭＯ３ＦＥＴ　（以下Ｎ１４０Ｓという）３３のゲート
へ入力され、ＰＭＯ３１３のソースを電源１へ接続し、
Ｎ１４０Ｓ３３のソースをＧＮＤ　２へ接続し、ＰＭＯ
３１３とＮ）４０Ｓ３３のドレインを互いに接続してこ
の接続点を出力端子４として出力信号を出力させている
。

このバッファトランジスタの動作は次の通りである。

まず入力端子３の電位が低レベルのときには、Ｐ）４０
Ｓ１３が“オン”、　Ｎ）４０８３３が“オフ”し、出
力端子４へは高レベルの電位が出力される。次に入力端
子３の電位が高レベルに変化すると、ＰＭＯ３１３が“
オフ”、ＮＭＯＳ３３が“オン“し、出力端子４へは低
レベルの電位が出力される。

発明が解決しようとする課題 この従来の出力バッファ回路では一通常出力負荷が大き
いために、バッファトランジスタのチャネル幅は３００
ｕｒｘ又はそれ以上のものが一般に使用されており、高
速化が要求されているもの程電流駆動能力を上げるため
にチャネル幅を大きくする必要がある。

また、電源端子、ＧＮＤ端子からの距離が遠い位置にバ
ッファトランジスタを配置した場合には、電源配線、Ｇ
ＮＤ配線に配線抵抗が生じてしまう。

このように出力負荷が大きく、バッファトランジスタの
チャネル幅が大きく電源配線、ＧＮＤ配線の配線抵抗が
大きい程、出力レベルの反転時に電源ＧＮＤの電位が変
動することが確認されている。

その様子を第４図に示す、縦軸が電圧、横軸が時間であ
り、入力端子３が低レベルから高レベルに変化した時と
高レベルから低レベルへ変化した時の出力端子４、電源
１　、ＧＮＤ　２の波形を示している。この電源、ＧＮ
Ｄ　１位の変動は、内部回路や他のバッファ回路の動作
マージンを低下させる原因となっている。

本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記課題
を解決することを可能とした新規なバッファ回路を提供
することにある。

課題を解決するための手段 上記目的を達成する為に、本発明に係る出力バッファ回
路は、電流駆動能力の異なるバッファトランジスタを複
数個設け、前記複数個のバッファトランジスタを出力バ
ッファ回路の出力レベルにより選択し動作させることを
特徴としている。

作用 本発明の出力バッファ回路では、出力レベルにより電流
駆動能力の大きい又は小さいバッファトランジスタを選
択し、動作速度をおとさずに電源電位の変動をおさえる
ことが可能である。

実施例 以下、本発明をその好ましい各実施例について添付の図
面を参照して具体的に説明する。

第１図は本発明に係る出力バッファ回路の第１の実施例
を示す回路構成図である。

第１図を参照するに、本発明による第１の実施例は、２
人力ＮＡＮＤ７１の第１の入力とインバータ５１の入力
を入力端子３に接続し、電源１とＧＮＤ　２の間に直列
に接続されたＰＭＯＳＩＩ　ＮＭＯＳ３１で電源駆動能
力の大きい出力バッファトランジスタを構成し、ＰＭＯ
８１，ｌ、８ＭＯ５３１のゲートをそれぞれＮＡＮＤ７
．１の出力、インバータ５１の出力に接続し、Ｐ１４０
Ｓ１１と８ＭＯ５３１の接続点とインバータ５２の入力
とＰＭＯ８１２のドレインを出力端子へ接続し、インバ
ータ５２の出力をＰＭＯ５１２のゲート及び２人力ＮＡ
ＮＤ７１の第２の入力に接続して構成されている。ここ
で、ＰＭＯ３１２の電流駆動能力はＰ１４０Ｓ１１に比
較して十分小さくなるように設定し、インバータ５２の
論理しきい値をＴＴＬの高出力レベルであるたとえば２
．２■に設定しておく。

次にこの出力バッファ回路の動作を説明する。

初期状態として入力端子３が低レベルのとき、Ｎ１４０
３３１はインバータ５１によって“オン”しており、出
力端子４は低レベルとなっている。又、インバータ５２
によってＰＭＯ５１２のゲート及び２人力ＮＡＮＤ７１
の第２の入力には高レベルが印加しており、２人力ＮＡ
ＮＤ７１の第１の入力は入力端子３に接続されているた
めに−ＰＭＯ５ＩＩ、１２共に“オフ”している。

この状態から入力端子３が低レベルから高レベルへ変化
させるときを考える。

このとき、インバータ５１の出力は低レベルへ反転し、
Ｎ１（ＯＳ３１は“オフ”し、インバータ５２の出力が
高レベルであるために２人力ＮＡＮＤの出力は低レベル
になりＰ１４０Ｓ１１は“オン”する、この時出力端子
４は低レベルから高レベルに変化するが、インバータ５
２の論理しきい値２．２■を越えるとインバタ５２の出
力は低レベルになり、Ｐ）４Ｏ８に“オン”し、同時に
２人力ＮＡＮＤ７１の出力が高レベルになってＰＭＯＳ
ＩＩが“オフ”する。

このように、出力端子４が低レベルから高レベルに変化
する時、ＴＴＬ高出力レベルの２．２ｖまでは、電流駆
動能力の大きいＰ１４０Ｓ１１を選択して出力端子４を
反転させ、２．２ｖ以上では電流駆動能力が小さいＰＭ
Ｏ５１２を選択して出力端子４を反転させている。

このときの電源１の変動の様子を第５図に示す、第５区
において、縦軸が電圧、横軸が時間であり、入力端子３
が高レベルから低レベルへ変化する時の出力端子４及び
電源１の波形を示している。　ＴＴＬ高出力レベルの２
，２ｖに変化するまでは、電流駆動能力の大きいＰＭＯ
ＳＩＩで駆動させている為に、出力端子４及び電源３の
波形は第４図のものと同一になるが、２．２ｖ以上では
電流駆動能力の小さいＰ）４０３１２で駆動させている
為に出力端子４の波形はなまり、電源１の変動はおさえ
られている。ここでＴＴＬ出力レベルでの低レベルから
高レベルへの反転時間は、低レベルから２．２ｖになる
までの時間に意味があるので、２．２ｖ以上では出力端
子４の波形がなまっても何等問題はない。

次に入力端子３が高レベルから低レベルへ変化させる時
を考える。

この時には、インバータ５１の出力は高レベルに反転し
てＮＭＯ３３１を“オン”させ出力端子４を低レベルに
反転させる。又出力端子４が２．２Ｖ以下になると、イ
ンバータ５２の出力が高レベルに反転してＰＭＯ５１２
を“オフ”させる。ここで、Ｎ１４０Ｓ３１とＰＭＯ８
１２が同時に“オン”する期間が存在し貫通電流が流れ
るが、ＰＭＯ５Ｉ２の電流駆動能力はＮＭＯ３３１に比
較して十分小さいために貫通電流値はわずかであり、問
題とはならない。

第２図は本発明に係る出力バッファ回路の第２の実施例
を示す回路構成図である。

第２図を参照するに、本第２の実施例は第１図のインバ
ータ５２をＰ１４０Ｓ１３．１４．Ｎ１４０Ｓ３２．３
３で構成されるカレントミラー回路におきがえたもので
ある。

ＰＭＯＳ１３のゲートを出力端子４に接続し、ＰＭＯ３
１４のゲートに基準電圧を印加させ、ＰＭＯＳ　１３と
Ｎｌ、！０Ｓ３２の接続点をカレントミラー回路の出力
とし、ＰＭＯ５１２のゲート及び２人力ＮＡＮＤ７１の
入力へ接続している。

Ｐ）４０Ｓ１３のゲートに印加する電位が、基準電位５
以下の時には、カレントミラー回路の出力は高レベルに
なり、ＰＭＯＳ１３のゲートに印加する電位が基準電位
５以上の時にカレントミラー回路の出力は低レベルにな
る。このカレントミラー回路の動作は第１図インバータ
５２の動作と同じ動作をする。

ここで、インバータ５２の論理しきい値はＮ１４０Ｓ、
ＰＭＯＳのしきい値によって変動し、出力端子４の電位
がＴＴＬ高出力レベルより低い電位の時にインバータ５
２が反転してしまい、ＴＴＬ高出力レベルになるまでの
時間が増加してしまうという欠点があるが、カレントミ
ラー回路は出力端子４の電位がＴＴＬ高出力レベしｋの
時に確実に反転できるという利点がある。その他の動作
は前記第１の実施例と同じであるので省略する。

発明の詳細 な説明したように、本発明によれば、電流駆動能力の異
なるバッファトランジスタを複数設け、出力レベルによ
り選択させることによって動作速度な変えずに電源電位
の変動をおさえるという効果が得られる。

【図面の簡単な説明】

第１図は本発明による第１の実施例を示す回路構成図、
第２図は本発明による第２の実施例を示す回路構成図、
第３図は従来例の回路図、第４図は従来例の動作波形図
、第５図は本発明の動作波形図である。 １・・・電源、２・・・ＧＮＤ　、３・・・入力端子、
４・・・出力端子、１１〜１４・・・ＰＭＯＳ、３１〜
３３・・・ＮＭＯＳ、５１〜５２・・・インバータ、７
１・・・２人力ＮＡＮＤ 特許出願人　　日本電気株式会社 代　理　人　　弁理士　熊谷雄太部

Claims (1)

【特許請求の範囲】
1. 出力バッファ回路において、電流駆動能力の異なるバッ
   ファトランジスタを複数個設け、前記複数個のバッファ
   トランジスタを出力バッファ回路の出力レベルにより選
   択し動作させることを特徴とするバッファ回路。