JPH0945082A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0945082A JPH0945082A JP7209940A JP20994095A JPH0945082A JP H0945082 A JPH0945082 A JP H0945082A JP 7209940 A JP7209940 A JP 7209940A JP 20994095 A JP20994095 A JP 20994095A JP H0945082 A JPH0945082 A JP H0945082A
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Abstract
(57)【要約】
【課題】 メモリの回路動作の高速化を図るためにドラ
イバ回路の電源電圧を高くすると、電圧レベルの変換に
伴う静的漏れ電流が生じ、これに対処すると回路動作の
劣化が生じる。 【解決手段】 アドレスデコーダ回路からのデコードさ
れた信号に基づいてメモリセルのワード線を駆動するド
ライバ回路の構成として、ドライバ回路に与える電源電
圧をドライバ回路以外の回路部へ与える電源電圧Ｖ１と
は異なる電圧、すなわち高電圧Ｖ２に設定し、かつドラ
イバ回路を縦続接続した２段のＣＭＯＳインバータ１０
１，１０２等のように、少なくとも２段以上の論理ゲー
ト回路で構成する。
イバ回路の電源電圧を高くすると、電圧レベルの変換に
伴う静的漏れ電流が生じ、これに対処すると回路動作の
劣化が生じる。 【解決手段】 アドレスデコーダ回路からのデコードさ
れた信号に基づいてメモリセルのワード線を駆動するド
ライバ回路の構成として、ドライバ回路に与える電源電
圧をドライバ回路以外の回路部へ与える電源電圧Ｖ１と
は異なる電圧、すなわち高電圧Ｖ２に設定し、かつドラ
イバ回路を縦続接続した２段のＣＭＯＳインバータ１０
１，１０２等のように、少なくとも２段以上の論理ゲー
ト回路で構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリに関
し、特に回路動作の高速化に好適なスタティック型ＲＡ
Ｍに関する。
し、特に回路動作の高速化に好適なスタティック型ＲＡ
Ｍに関する。
【０００２】
【従来の技術】図３に、従来のスタティック型ＲＡＭの
基本構成を示す。ｎビット入力のアドレスデコーダ回路
３０１と、その出力によりワード線を選択する２n 個の
ワード線ドライバ回路３０２と、スタティック型ＲＡＭ
セル３０３により構成される。アドレスデコーダ回路３
０１は、相補型電界効果トランジスタ（ＣＭＯＳ）、も
しくはバイポーラトランジスタとＣＭＯＳとの混成回路
（ＢｉＣＭＯＳ）で構成される。但し、ＣＭＯＳは、ｎ
型電界効果トランジスタ（ｎＭＯＳ）、及びｐ型電界効
果トランジスタ（ｐＭＯＳ）から構成される。ワード線
ドライバ回路３０２は、ＣＭＯＳインバータで構成され
る。メモリセル３０３は、トランジスタＴ１〜Ｔ４（ｎ
ＭＯＳ）と負荷抵抗Ｒ１，Ｒ２で構成され、記憶データ
を静的に保持し、アクセストランジスタＴ１，Ｔ２（ｎ
ＭＯＳ）をオンさせることにより記憶データを出力す
る。一般には、アドレスデコーダ回路３０１とワード線
ドライバ回路３０２は、同じ電源電圧Ｖ１が与えられ
る。
基本構成を示す。ｎビット入力のアドレスデコーダ回路
３０１と、その出力によりワード線を選択する２n 個の
ワード線ドライバ回路３０２と、スタティック型ＲＡＭ
セル３０３により構成される。アドレスデコーダ回路３
０１は、相補型電界効果トランジスタ（ＣＭＯＳ）、も
しくはバイポーラトランジスタとＣＭＯＳとの混成回路
（ＢｉＣＭＯＳ）で構成される。但し、ＣＭＯＳは、ｎ
型電界効果トランジスタ（ｎＭＯＳ）、及びｐ型電界効
果トランジスタ（ｐＭＯＳ）から構成される。ワード線
ドライバ回路３０２は、ＣＭＯＳインバータで構成され
る。メモリセル３０３は、トランジスタＴ１〜Ｔ４（ｎ
ＭＯＳ）と負荷抵抗Ｒ１，Ｒ２で構成され、記憶データ
を静的に保持し、アクセストランジスタＴ１，Ｔ２（ｎ
ＭＯＳ）をオンさせることにより記憶データを出力す
る。一般には、アドレスデコーダ回路３０１とワード線
ドライバ回路３０２は、同じ電源電圧Ｖ１が与えられ
る。
【０００３】メモリの回路動作の高速化はアクセストラ
ンジスタＴ１，Ｔ２のオン抵抗の減少が重要であり、し
たがって、これを実現するためにはトランジスタＴ１，
Ｔ２のゲート幅を増加することが考えられる。しかしな
がら、小面積が要求されるメモリセルにおいて、トラン
ジスタのゲート幅の増加は困難である。したがって、Ｔ
１，Ｔ２のゲート電位であるワード線電位の昇圧によ
り、Ｔ１，Ｔ２のオン抵抗を減少させることが行われ
る。また、図３に示す高抵抗負荷型のメモリセルを、低
電源電圧時（３．３Ｖ以下）に用いる場合、読出し動作
時のデータ破壊防止の目安となるステタィックノイズマ
ージンの減少が問題となる。この場合においても、ワー
ド線電位の昇圧により、スタティックノイズマージンを
確保することができる。
ンジスタＴ１，Ｔ２のオン抵抗の減少が重要であり、し
たがって、これを実現するためにはトランジスタＴ１，
Ｔ２のゲート幅を増加することが考えられる。しかしな
がら、小面積が要求されるメモリセルにおいて、トラン
ジスタのゲート幅の増加は困難である。したがって、Ｔ
１，Ｔ２のゲート電位であるワード線電位の昇圧によ
り、Ｔ１，Ｔ２のオン抵抗を減少させることが行われ
る。また、図３に示す高抵抗負荷型のメモリセルを、低
電源電圧時（３．３Ｖ以下）に用いる場合、読出し動作
時のデータ破壊防止の目安となるステタィックノイズマ
ージンの減少が問題となる。この場合においても、ワー
ド線電位の昇圧により、スタティックノイズマージンを
確保することができる。
【０００４】これを実現する一例として、ワード線ドラ
イバ回路３０２の電源電圧に、Ｖ１より高い正電位であ
る、Ｖ２を与えたワード線ドライバ回路（従来例１）を
図４に示す。電源電圧Ｖ１が与えられるアドレスデコー
ダ回路は、Ｖ１と接地電圧ＧＮＤとの間で変化するデコ
ード信号を出力する。これが、ワード線ドライバ回路４
０１に入力される。そして、電源電圧Ｖ２が与えられる
ワード線ドライバ回路４０１は、Ｖ２と接地電圧ＧＮＤ
との間で変化するワード線選択信号を出力する。
イバ回路３０２の電源電圧に、Ｖ１より高い正電位であ
る、Ｖ２を与えたワード線ドライバ回路（従来例１）を
図４に示す。電源電圧Ｖ１が与えられるアドレスデコー
ダ回路は、Ｖ１と接地電圧ＧＮＤとの間で変化するデコ
ード信号を出力する。これが、ワード線ドライバ回路４
０１に入力される。そして、電源電圧Ｖ２が与えられる
ワード線ドライバ回路４０１は、Ｖ２と接地電圧ＧＮＤ
との間で変化するワード線選択信号を出力する。
【０００５】このワード線ドライバ回路の動作は以下の
ようになる。 （１）ＩＮ＝ＧＮＤの場合（ワード線選択時） Ｎ４（ｎＭＯＳ）はオフ、Ｐ４（ｐＭＯＳ）はオンする
ことから、Ｖ２が出力される。 （２）ＩＮ＝Ｖ１の場合（ワード線非選択時） Ｎ４はオン、Ｐ４はオフすることから、ＧＮＤが出力さ
れる。しかし、Ｐ４のしきい値電圧ＶTPを、例えば一般
に用いられる｜ＶTP｜＝０．９Ｖとすると、Ｖ２−Ｖ１
＞０．９Ｖの場合、Ｐ４が完全にオフしない。例えば、
Ｖ２−Ｖ１＝１．２Ｖとすると、ワード線ドライバ回路
１個当たりで、１００μＡ程度のＰ４及びＮ４を貫通す
る静的漏れ電流が生じる。
ようになる。 （１）ＩＮ＝ＧＮＤの場合（ワード線選択時） Ｎ４（ｎＭＯＳ）はオフ、Ｐ４（ｐＭＯＳ）はオンする
ことから、Ｖ２が出力される。 （２）ＩＮ＝Ｖ１の場合（ワード線非選択時） Ｎ４はオン、Ｐ４はオフすることから、ＧＮＤが出力さ
れる。しかし、Ｐ４のしきい値電圧ＶTPを、例えば一般
に用いられる｜ＶTP｜＝０．９Ｖとすると、Ｖ２−Ｖ１
＞０．９Ｖの場合、Ｐ４が完全にオフしない。例えば、
Ｖ２−Ｖ１＝１．２Ｖとすると、ワード線ドライバ回路
１個当たりで、１００μＡ程度のＰ４及びＮ４を貫通す
る静的漏れ電流が生じる。
【０００６】通常のメモリ動作では選択されるワード線
は一本のみであることから、非選択のワード線ドライバ
回路は、２n −１個存在する。したがって、ワード線ド
ライバ回路１個当たりの静的漏れ電流は僅かでも、２n
−１個全部のドライバ回路が生じる静的漏れ電流の総和
は膨大な値となり、半導体メモリの低消費電力化の大き
な妨げとなる。この静的漏れ電流の発生原因は、言い方
を変えれば、電圧の異なるＶ１とＶ２と間で電圧レベル
の変換が行われているためである。
は一本のみであることから、非選択のワード線ドライバ
回路は、２n −１個存在する。したがって、ワード線ド
ライバ回路１個当たりの静的漏れ電流は僅かでも、２n
−１個全部のドライバ回路が生じる静的漏れ電流の総和
は膨大な値となり、半導体メモリの低消費電力化の大き
な妨げとなる。この静的漏れ電流の発生原因は、言い方
を変えれば、電圧の異なるＶ１とＶ２と間で電圧レベル
の変換が行われているためである。
【０００７】この問題を解決するために、ワード線非選
択時（ＩＮ＝Ｖ１）にＰ４を完全にオフするように改良
したワード線ドライバ回路を図５に示す。Ｐ５（ｐＭＯ
Ｓ）が完全にオフするように、出力信号ＧＮＤを用いて
Ｐ６（ｐＭＯＳ）をオンさせて、ノード１を電位Ｖ２ま
で引上げる。その際、Ｎ６（ｎＭＯＳ）でデコーダ回路
にＶ２から電流が逆流しないようにしている。
択時（ＩＮ＝Ｖ１）にＰ４を完全にオフするように改良
したワード線ドライバ回路を図５に示す。Ｐ５（ｐＭＯ
Ｓ）が完全にオフするように、出力信号ＧＮＤを用いて
Ｐ６（ｐＭＯＳ）をオンさせて、ノード１を電位Ｖ２ま
で引上げる。その際、Ｎ６（ｎＭＯＳ）でデコーダ回路
にＶ２から電流が逆流しないようにしている。
【０００８】
【発明が解決しようとする課題】しかしながら、この図
５の回路では、デコーダ回路の出力信号がＮ６を通して
送られるため、そのトランジスタのオン抵抗によって回
路の高速性が損なわれる。その上、ワード線ドライバ回
路内で帰還がかかっているため、特にワード線ドライバ
回路の出力がＧＮＤからＶ２へ変化する際の回路動作が
遅くなるという問題も生じる。本発明は、このようなＶ
１とＶ２の異なる電源間での電圧レベルの変換に伴う、
静的漏れ電流の発生を最小限に抑え、なおかつ回路動作
の速度劣化のないワード線ドライバ回路を提供すること
を目的とする。
５の回路では、デコーダ回路の出力信号がＮ６を通して
送られるため、そのトランジスタのオン抵抗によって回
路の高速性が損なわれる。その上、ワード線ドライバ回
路内で帰還がかかっているため、特にワード線ドライバ
回路の出力がＧＮＤからＶ２へ変化する際の回路動作が
遅くなるという問題も生じる。本発明は、このようなＶ
１とＶ２の異なる電源間での電圧レベルの変換に伴う、
静的漏れ電流の発生を最小限に抑え、なおかつ回路動作
の速度劣化のないワード線ドライバ回路を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体メモリ
は、アドレスデコーダ回路からのデコードされた信号に
基づいてメモリセルのワード線を駆動するドライバ回路
の構成として、ドライバ回路に与える電源電圧をドライ
バ回路以外の回路部へ与える電源電圧とは異なる電圧に
設定し、かつドライバ回路を少なくとも２段以上の論理
ゲート回路で構成したことを特徴とする。ここで、ドラ
イバ回路に与える電源電圧が、他の回路部へ与える電源
電圧よりも高電圧に設定される。
は、アドレスデコーダ回路からのデコードされた信号に
基づいてメモリセルのワード線を駆動するドライバ回路
の構成として、ドライバ回路に与える電源電圧をドライ
バ回路以外の回路部へ与える電源電圧とは異なる電圧に
設定し、かつドライバ回路を少なくとも２段以上の論理
ゲート回路で構成したことを特徴とする。ここで、ドラ
イバ回路に与える電源電圧が、他の回路部へ与える電源
電圧よりも高電圧に設定される。
【００１０】また、ドライバ回路は、縦続接続された２
段のＣＭＯＳインバータ回路で構成され、あるいは縦続
接続されたＣＭＯＳＮＡＮＤゲート回路とＣＭＯＳイン
バータ回路とで構成される。
段のＣＭＯＳインバータ回路で構成され、あるいは縦続
接続されたＣＭＯＳＮＡＮＤゲート回路とＣＭＯＳイン
バータ回路とで構成される。
【００１１】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。本発明におけるワード線ドライバ回
路の一例を図１に示す。Ｐ１（ｐＭＯＳ）とＮ１（ｎＭ
ＯＳ）とを並列接続したＣＭＯＳインバータ１０１と、
同様に構成されたＣＭＯＳインバータ１０２とを縦続接
続した２個のＣＭＯＳインバータ１０１，１０２構成と
されており、ワード線ドライバ回路には電源電圧Ｖ２が
与えられる。ワード線ドライバ以外の構成は、図３と同
じであり、これにより半導体メモリが構成される。但
し、ワード線ドライバの論理ゲートが１段増えたため、
ワード線ドライバの入力である、アドレスデコーダ回路
の出力を、Ｖ１はＧＮＤへ、ＧＮＤはＶ１へ反転してい
る。
参照して説明する。本発明におけるワード線ドライバ回
路の一例を図１に示す。Ｐ１（ｐＭＯＳ）とＮ１（ｎＭ
ＯＳ）とを並列接続したＣＭＯＳインバータ１０１と、
同様に構成されたＣＭＯＳインバータ１０２とを縦続接
続した２個のＣＭＯＳインバータ１０１，１０２構成と
されており、ワード線ドライバ回路には電源電圧Ｖ２が
与えられる。ワード線ドライバ以外の構成は、図３と同
じであり、これにより半導体メモリが構成される。但
し、ワード線ドライバの論理ゲートが１段増えたため、
ワード線ドライバの入力である、アドレスデコーダ回路
の出力を、Ｖ１はＧＮＤへ、ＧＮＤはＶ１へ反転してい
る。
【００１２】このワード線ドライバ回路の動作を説明す
る。 （１）ワード線が選択される場合（ＩＮ＝Ｖ１） Ｎ１（ｎＭＯＳ）はオンするため、ＣＭＯＳインバータ
１０１はＧＮＤを出力する。しかし、Ｐ１（ｐＭＯＳ）
が完全にオフしないため、ＣＭＯＳインバータ１０１内
で静的漏れ電流が流れる。ＧＮＤが入力されるＣＭＯＳ
インバータ１０２はＶ２を出力し、ワード線が選択され
る。
る。 （１）ワード線が選択される場合（ＩＮ＝Ｖ１） Ｎ１（ｎＭＯＳ）はオンするため、ＣＭＯＳインバータ
１０１はＧＮＤを出力する。しかし、Ｐ１（ｐＭＯＳ）
が完全にオフしないため、ＣＭＯＳインバータ１０１内
で静的漏れ電流が流れる。ＧＮＤが入力されるＣＭＯＳ
インバータ１０２はＶ２を出力し、ワード線が選択され
る。
【００１３】（２）ワード線が非選択の場合（ＩＮ＝Ｇ
ＮＤ） Ｎ１はオフ、Ｐ１はオンするため、ＣＭＯＳインバータ
１０１はＶ２を出力する。Ｖ２が入力されるＣＭＯＳイ
ンバータ１０２はＧＮＤを出力し、ワード線は選択され
ない。この場合、従来例で見られたような非選択時にお
ける静的漏れ電流は生じない。
ＮＤ） Ｎ１はオフ、Ｐ１はオンするため、ＣＭＯＳインバータ
１０１はＶ２を出力する。Ｖ２が入力されるＣＭＯＳイ
ンバータ１０２はＧＮＤを出力し、ワード線は選択され
ない。この場合、従来例で見られたような非選択時にお
ける静的漏れ電流は生じない。
【００１４】以上のように、この実施形態においては、
従来回路における静的漏れ電流が生じていたワード線ド
ライバ回路が２n −１個であったのに対し、これを１個
のみにすることができる。したがって、動作に寄与しな
い、不要な漏れ電流を従来の１／（２n −１）に低減す
ることができる。
従来回路における静的漏れ電流が生じていたワード線ド
ライバ回路が２n −１個であったのに対し、これを１個
のみにすることができる。したがって、動作に寄与しな
い、不要な漏れ電流を従来の１／（２n −１）に低減す
ることができる。
【００１５】本発明を２重ワード線方式に適用した場合
のワード線ドライバの実施形態を図２（ａ），（ｂ）に
示す。記憶容量の大規模なスタティック型ＲＡＭでは、
消費電力、遅延時間、及び面積の問題から、一般に図２
（ａ）に示す２重ワード線方式が用いられる。メモリセ
ル全体を複数個のセルアレーブロック（セルアレー1，
セルアレー２，…）へ分割する。各セルアレーブロック
には、メモリセルが存在し、メモリセルはセクションワ
ード線により選択される。セクションワード線は以下の
ように選択される。アドレスデコーダ回路で、ｍビット
のアドレス信号の２m ビットのメインワード線の選択信
号にデコードし、ｓビットのアドレス信号を２s ビット
のセクション選択信号（ブロック選択信号も含む）にデ
コードし、両者のＡＮＤ論理を取ることにより、２n 本
の内の１本のセクションワード線が選択される。但し、
ｎ＝ｍ＋ｓである。
のワード線ドライバの実施形態を図２（ａ），（ｂ）に
示す。記憶容量の大規模なスタティック型ＲＡＭでは、
消費電力、遅延時間、及び面積の問題から、一般に図２
（ａ）に示す２重ワード線方式が用いられる。メモリセ
ル全体を複数個のセルアレーブロック（セルアレー1，
セルアレー２，…）へ分割する。各セルアレーブロック
には、メモリセルが存在し、メモリセルはセクションワ
ード線により選択される。セクションワード線は以下の
ように選択される。アドレスデコーダ回路で、ｍビット
のアドレス信号の２m ビットのメインワード線の選択信
号にデコードし、ｓビットのアドレス信号を２s ビット
のセクション選択信号（ブロック選択信号も含む）にデ
コードし、両者のＡＮＤ論理を取ることにより、２n 本
の内の１本のセクションワード線が選択される。但し、
ｎ＝ｍ＋ｓである。
【００１６】ＡＮＤ論理を本発明のワード線ドライバ回
路で構成した場合の回路図を図２（ｂ）に示す。ＣＭＯ
ＳＮＡＮＤゲート２０１及びＣＭＯＳインバータゲート
２０２の２段の論理ゲート回路から構成され、その両者
に電源電圧Ｖ２が与えられる。ここで、アドレスデコー
ダ回路の電源電圧には、Ｖ１が与えられている（Ｖ１＜
Ｖ２）。したがって、図２（ｂ）に示すワード線ドライ
バ回路の入力である、メインワード線信号（ＩＮ１）、
及びセクション選択信号（ＩＮ２）は、ＧＮＤからＶ１
の間で変化する。以下にワード線ドライバの回路動作を
示す。
路で構成した場合の回路図を図２（ｂ）に示す。ＣＭＯ
ＳＮＡＮＤゲート２０１及びＣＭＯＳインバータゲート
２０２の２段の論理ゲート回路から構成され、その両者
に電源電圧Ｖ２が与えられる。ここで、アドレスデコー
ダ回路の電源電圧には、Ｖ１が与えられている（Ｖ１＜
Ｖ２）。したがって、図２（ｂ）に示すワード線ドライ
バ回路の入力である、メインワード線信号（ＩＮ１）、
及びセクション選択信号（ＩＮ２）は、ＧＮＤからＶ１
の間で変化する。以下にワード線ドライバの回路動作を
示す。
【００１７】（１）メインワード線、セクション選択線
が共に選択された場合（ＩＮ１＝Ｖ１，ＩＮ２＝Ｖ１） Ｎ２，Ｎ３（ｎＭＯＳ）が共にオンするため、ＣＭＯＳ
ＮＡＮＤゲート２０１はＧＮＤを出力する。Ｐ２，Ｐ３
（ｐＭＯＳ）がＶ１−Ｖ２間の電位差のため完全にオフ
しないため、静的漏れ電流がＣＭＯＳＮＡＮＤゲート２
０１内で流れる。ＧＮＤが入力されるＣＭＯＳインバー
タゲート２０２は、Ｖ２を出力し、ワード線が選択され
る。
が共に選択された場合（ＩＮ１＝Ｖ１，ＩＮ２＝Ｖ１） Ｎ２，Ｎ３（ｎＭＯＳ）が共にオンするため、ＣＭＯＳ
ＮＡＮＤゲート２０１はＧＮＤを出力する。Ｐ２，Ｐ３
（ｐＭＯＳ）がＶ１−Ｖ２間の電位差のため完全にオフ
しないため、静的漏れ電流がＣＭＯＳＮＡＮＤゲート２
０１内で流れる。ＧＮＤが入力されるＣＭＯＳインバー
タゲート２０２は、Ｖ２を出力し、ワード線が選択され
る。
【００１８】（２）メインワード線が選択、セクション
選択線が非選択された場合（ＩＮ１＝Ｖ１，ＩＮ２＝Ｇ
ＮＤ） Ｎ３がオフし、Ｐ３がオンするため、ＣＭＯＳＮＡＮＤ
ゲート２０１はＶ２を出力する。Ｖ２が入力されるＣＭ
ＯＳインバータゲート２０２は、ＧＮＤを出力し、セク
ションワード線は選択されない。このとき、静的漏れ電
流は流れない。
選択線が非選択された場合（ＩＮ１＝Ｖ１，ＩＮ２＝Ｇ
ＮＤ） Ｎ３がオフし、Ｐ３がオンするため、ＣＭＯＳＮＡＮＤ
ゲート２０１はＶ２を出力する。Ｖ２が入力されるＣＭ
ＯＳインバータゲート２０２は、ＧＮＤを出力し、セク
ションワード線は選択されない。このとき、静的漏れ電
流は流れない。
【００１９】（３）メインワード線が非選択、セクショ
ン選択線が選択された場合（ＩＮ１＝ＧＮＤ，ＩＮ２＝
Ｖ１） Ｎ２がオフし、Ｐ２がオンするため、ＣＭＯＳＮＡＮＤ
ゲート２０１はＶ２を出力する。Ｖ２が入力されるＣＭ
ＯＳインバータゲート２０２は、ＧＮＤを出力し、セク
ションワード線は選択されない。このとき、静的漏れ電
流は流れない。
ン選択線が選択された場合（ＩＮ１＝ＧＮＤ，ＩＮ２＝
Ｖ１） Ｎ２がオフし、Ｐ２がオンするため、ＣＭＯＳＮＡＮＤ
ゲート２０１はＶ２を出力する。Ｖ２が入力されるＣＭ
ＯＳインバータゲート２０２は、ＧＮＤを出力し、セク
ションワード線は選択されない。このとき、静的漏れ電
流は流れない。
【００２０】（４）メインワード線、セクション選択線
が共に非選択された場合（ＩＮ１＝ＧＮＤ，ＩＮ２＝Ｇ
ＮＤ） Ｎ２，Ｎ３が共にオフし、Ｐ２，Ｐ３が共にオンするた
め、ＣＭＯＳＮＡＮＤゲート２０１はＶ２を出力する。
Ｖ２が入力されるＣＭＯＳインバータゲート２０２は、
ＧＮＤを出力し、セクションワード線は選択されない。
このとき、静的漏れ電流は流れない。
が共に非選択された場合（ＩＮ１＝ＧＮＤ，ＩＮ２＝Ｇ
ＮＤ） Ｎ２，Ｎ３が共にオフし、Ｐ２，Ｐ３が共にオンするた
め、ＣＭＯＳＮＡＮＤゲート２０１はＶ２を出力する。
Ｖ２が入力されるＣＭＯＳインバータゲート２０２は、
ＧＮＤを出力し、セクションワード線は選択されない。
このとき、静的漏れ電流は流れない。
【００２１】このように、静的漏れ電流が生じるワード
線ドライバ回路は、セクションワードが選択された場合
では前記一の実施様形態と同様に、静的漏れ電流の発生
を１個のみにすることができる。また、２段構成のゲー
ト２０１，２０２へＶ２を与えたことにより、レベル変
換に伴う静的漏れ電流が増大する問題をが回避されるだ
けでなく、２０１で論理をとることにより、ワード線ド
ライバ回路を２段構成にしたことによる論理ゲート段数
の増加の問題も回避される。
線ドライバ回路は、セクションワードが選択された場合
では前記一の実施様形態と同様に、静的漏れ電流の発生
を１個のみにすることができる。また、２段構成のゲー
ト２０１，２０２へＶ２を与えたことにより、レベル変
換に伴う静的漏れ電流が増大する問題をが回避されるだ
けでなく、２０１で論理をとることにより、ワード線ド
ライバ回路を２段構成にしたことによる論理ゲート段数
の増加の問題も回避される。
【００２２】なお、本発明は、前記した各実施形態で例
示したスタティック型ＲＡＭのみならず、半導体メモリ
全体においても有効である。
示したスタティック型ＲＡＭのみならず、半導体メモリ
全体においても有効である。
【００２３】ここで、一の実施形態では、回路内に帰還
がかかっていない分、回路動作が低下されるが、これは
従来構成に比較すれば論理ゲート１段分の遅延増であり
殆ど問題とならない。また、他の実施形態では、電源電
圧Ｖ２が与えられるゲート２段構成のワード線ドライバ
回路のうち、１段目のゲートでＮＡＮＤ等の論理を取る
ことにより、アドレスデコードする機能の一部をワード
線ドライバに取込む結果となるため、アドレスデコーダ
回路，ワード線ドライバ回路総和の遅延時間の増大は全
くなく、高速性が維持される。
がかかっていない分、回路動作が低下されるが、これは
従来構成に比較すれば論理ゲート１段分の遅延増であり
殆ど問題とならない。また、他の実施形態では、電源電
圧Ｖ２が与えられるゲート２段構成のワード線ドライバ
回路のうち、１段目のゲートでＮＡＮＤ等の論理を取る
ことにより、アドレスデコードする機能の一部をワード
線ドライバに取込む結果となるため、アドレスデコーダ
回路，ワード線ドライバ回路総和の遅延時間の増大は全
くなく、高速性が維持される。
【００２４】
【発明の効果】以上説明したように本発明は、ドライバ
回路の電源電圧を他の回路よりも高電圧とし、かつドラ
イバ回路を２段以上の論理ゲート回路で構成することに
より、回路動作の高速化が実現できるとともに、電源電
圧の相違に伴うレベル変換に際しての静的漏れ電流が増
大する問題を解決することができ、半導体メモリの低い
消費電力化を図ることができる。
回路の電源電圧を他の回路よりも高電圧とし、かつドラ
イバ回路を２段以上の論理ゲート回路で構成することに
より、回路動作の高速化が実現できるとともに、電源電
圧の相違に伴うレベル変換に際しての静的漏れ電流が増
大する問題を解決することができ、半導体メモリの低い
消費電力化を図ることができる。
【図１】本発明の一実施形態の回路図である。
【図２】本発明の他の実施形態の回路図である。
【図３】本発明が適用されるスタティック型ＲＡＭの構
成を示す回路図である。
成を示す回路図である。
【図４】従来のワード線ドライバ回路の回路図である。
【図５】従来の改善されたドライバ回路の回路図であ
る。
る。
１０１，１０２ ＣＭＯＳインバータ回路 ２０１ ＣＭＯＳＮＡＮＤゲート ２０２ ＣＭＯＳインバータゲート ３０１ アドレスデコーダ回路 ３０２ ドライバ回路 ３０３ メモリセル
Claims (5)
- 【請求項１】 アドレスを指定する入力信号をデコード
するデコーダ回路と、デコードされた信号でワード線を
駆動するドライバ回路と、このドライバ回路が駆動する
ワード線の信号で選択もしくは非選択が決定されるメモ
リセルとを備える半導体メモリにおいて、前記ドライバ
回路に与える電源電圧をドライバ回路以外の回路部へ与
える電源電圧とは異なる電圧に設定し、かつ前記ドライ
バ回路を少なくとも２段以上の論理ゲート回路で構成し
たことを特徴とする半導体メモリ。 - 【請求項２】 ドライバ回路に与える電源電圧が、他の
回路部へ与える電源電圧よりも高電圧である請求項１の
半導体メモリ。 - 【請求項３】 ドライバ回路は、縦続接続された２段の
ＣＭＯＳインバータ回路で構成される請求項２の半導体
メモリ。 - 【請求項４】 ドライバ回路は、縦続接続されたＣＭＯ
ＳＮＡＮＤゲート回路とＣＭＯＳインバータ回路とで構
成される請求項２の半導体メモリ。 - 【請求項５】 メモリセルは、複数個のセルアレーブロ
ックで構成される２重ワード線方式として構成され、ド
ライバ回路のＣＭＯＳＮＡＮＤゲート回路にはメインワ
ード線信号とセクション選択線信号が入力され、ＣＭＯ
Ｓインバータ回路からセクションワード線が出力される
ように構成した請求項４の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7209940A JPH0945082A (ja) | 1995-07-26 | 1995-07-26 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7209940A JPH0945082A (ja) | 1995-07-26 | 1995-07-26 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945082A true JPH0945082A (ja) | 1997-02-14 |
Family
ID=16581188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7209940A Pending JPH0945082A (ja) | 1995-07-26 | 1995-07-26 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945082A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011248958A (ja) * | 2010-05-26 | 2011-12-08 | Toppan Printing Co Ltd | 半導体メモリ |
| WO2013040061A1 (en) * | 2011-09-12 | 2013-03-21 | Qualcomm Incorporated | Apparatus for selective word-line boost on a memory cell |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01229490A (ja) * | 1988-02-29 | 1989-09-13 | Internatl Business Mach Corp <Ibm> | デコーダ及びドライバ回路 |
| JPH023176A (ja) * | 1988-02-15 | 1990-01-08 | Hitachi Ltd | 半導体メモリ回路 |
| JPH05120881A (ja) * | 1991-10-24 | 1993-05-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1995
- 1995-07-26 JP JP7209940A patent/JPH0945082A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023176A (ja) * | 1988-02-15 | 1990-01-08 | Hitachi Ltd | 半導体メモリ回路 |
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| WO2013040061A1 (en) * | 2011-09-12 | 2013-03-21 | Qualcomm Incorporated | Apparatus for selective word-line boost on a memory cell |
| US8724373B2 (en) | 2011-09-12 | 2014-05-13 | Qualcomm Incorporated | Apparatus for selective word-line boost on a memory cell |
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