KR910017758A - 반도체 회로 장치 - Google Patents

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KR910017758A
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다까꼬 사까가미
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세끼모또 다다히로
니뽄 덴끼 가부시끼 가이샤
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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Abstract

내용 없음

Description

반도체 회로 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 본 발명에 따른 제 1실시예의 반도체 회로 장치의 회로도, 제 2도 및 제 3도는 제 1도에 도시된 제 1실시예 장치의 성능을 도시한 타이밍 챠트.

Claims (4)

  1. 외부 입력 신호를 수신하기 위한 제 1단 놀리 회로(INV1),와 상기 제 1단 논리 회로(INV1)로부터의 출력 신호를 후속단으로 보내기 위한 다수의 인버터(INV2,INV3···)를 구비하며, 활성 신호(OE;SE1)가 활성상태로 되는 반도체 회로 장치에 있어서, 상기 장치는 상기 제1단 논리 회로의 입력 임계 레벨을 보정하기 위한 인버터 회로(Q1,Q4)를 구비하며, 상기 인버터 회로는 상기 다수의 인버터(INV2, INV3…)중에서 기수의 인버터중 하나의출력 신호를 수신하며; 상기 활성 신호(OE;SE1)가 활성 상태로 있는 기간 동안에만 상기 제1단 논리 회로(INV1)의 출력 단자를 인버터 회로(Q1,Q4)의 출력단자와 연결시키는 스위칭 회로(Q2,Q3)를 구비하는 것을 특징으로 하는 반도체 회로 장치.
  2. 제 1항에 있어서, 상기 제 1단 논리 회로의 임계 레벨을 보정하기 이한 상기 인버터 회로는 P-채널 MOS트랜지스터(Q1)와 N-채널 MOS트랜지스터(Q4)를 구비하고, 상기 스위칭 회로는 P-채널 MOS트랜지스터(Q2)와 N-채널 MOS트랜지스터(Q3)를 구비하며, 상기 인버터 회로와 상기 스위칭 회로는 임계치 보정 회로(TVCC)를 형성하는 반도체 회로 장치.
  3. 제 2항에 있어서, 상기 N-채널 OS트랜지스터(Q3)의 게이트에는 데이타-출력 버퍼 구동 신호(OE)가 활성 신호로써 인가되며, 상기 P-채널 MOS트랜지스터(Q2)의 게이트에는 상기 활성 신호(OE)와 논리 레벨이 반대인 데이타-출력 버퍼 구동 신호(OE)가 활성 신호로써 인가되는 반도체 회로 장치.
  4. 제 2항에 있어서, 상기 N-채널 MOS트랜지스터(Q3)의 게이트에는 감지 증폭기 구동 신호(SE1)가 활성 신호로써 인가되며, 상기 P-채널 MOS트랜지스터(Q2)의 게이트에는 상기 활성 신호(SE1)와 위상이 반대인 감지 증폭기 구동 신호()가 활성 신호로써 인가되는 반도체 회로 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910003268A 1990-03-02 1991-02-28 반도체 회로장치 KR930009150B1 (ko)

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