JP2690060B2 - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JP2690060B2 JP2690060B2 JP1222488A JP22248889A JP2690060B2 JP 2690060 B2 JP2690060 B2 JP 2690060B2 JP 1222488 A JP1222488 A JP 1222488A JP 22248889 A JP22248889 A JP 22248889A JP 2690060 B2 JP2690060 B2 JP 2690060B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- input
- output
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Dram (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の概要〕 電源電圧に対して中間レベルの信号対を利用する半導
体回路に関し、 それぞれの回路の接続を容易にし、各回路の本来の性
能が充分発揮されるようにすることを目的とし、 第１の電源と、それより電位の低い第２の電源との間
に直列接続された同じ導電型の第１及び第２のMOSトラ
ンジスタからなる回路であって、 該第１のMOSトランジスタのゲートには、該第１の電
源と第２の電源の中間の電位を有する第１の入力信号が
入力され、 該第２のMOSトランジスタのゲートには、該第１の電
源と第２の電源の中間の電位であって且つ、該第１の入
力信号とは位相が反転した第２の入力信号が入力され、 前記第１及び第２のMOSトランジスタの結節点から、
該第１の電源と第２の電源の中間の電位であって、該第
１の入力信号のレベルをシストした出力信号が出力され
るように、前記第１及び第２のMOSトランジスタそれぞ
れの電流駆動能力が設定されてなることを特徴とする。
体回路に関し、 それぞれの回路の接続を容易にし、各回路の本来の性
能が充分発揮されるようにすることを目的とし、 第１の電源と、それより電位の低い第２の電源との間
に直列接続された同じ導電型の第１及び第２のMOSトラ
ンジスタからなる回路であって、 該第１のMOSトランジスタのゲートには、該第１の電
源と第２の電源の中間の電位を有する第１の入力信号が
入力され、 該第２のMOSトランジスタのゲートには、該第１の電
源と第２の電源の中間の電位であって且つ、該第１の入
力信号とは位相が反転した第２の入力信号が入力され、 前記第１及び第２のMOSトランジスタの結節点から、
該第１の電源と第２の電源の中間の電位であって、該第
１の入力信号のレベルをシストした出力信号が出力され
るように、前記第１及び第２のMOSトランジスタそれぞ
れの電流駆動能力が設定されてなることを特徴とする。
本発明は、電源電圧に対して中間レベルの信号対を利
用する半導体回路に関する。
用する半導体回路に関する。
電源電圧を5Vとして2.5V,3.5Vなどの中間レベルの出
力を生じる回路は多く、また出力は一方がＨ（ハイ）な
ら他方はＬ（ロー）と、逆位相である信号対を入／出力
する回路も多い。
力を生じる回路は多く、また出力は一方がＨ（ハイ）な
ら他方はＬ（ロー）と、逆位相である信号対を入／出力
する回路も多い。
中間レベル信号対を利用する回路を構成する場合、回
路相互間の信号電位の最適化を行なう必要がある。例え
ば中間レベルV1の出力を生じる回路Ａを回路Ｃへ入力す
るには、回路Ｃの入力レベルをV1にするか、回路Ｃの入
力レベルが中間レベルV3なら回路Ａの出力レベルを該V3
に変更する、或いはこれらの両者を行なう即ち入出力レ
ベルを中間レベルV4にして回路Ａの出力レベルと回路Ｃ
の入力レベルを該V4にする必要がある。
路相互間の信号電位の最適化を行なう必要がある。例え
ば中間レベルV1の出力を生じる回路Ａを回路Ｃへ入力す
るには、回路Ｃの入力レベルをV1にするか、回路Ｃの入
力レベルが中間レベルV3なら回路Ａの出力レベルを該V3
に変更する、或いはこれらの両者を行なう即ち入出力レ
ベルを中間レベルV4にして回路Ａの出力レベルと回路Ｃ
の入力レベルを該V4にする必要がある。
従来、この回路入／出力信号電位の最適化を行なうに
は、回路入／出力部の回路定数の最適化を行なってい
る。しかしこれを行なうと、それぞれの回路本来の性能
を充分に発揮できない、回路構成上の制約となる、等の
問題がある。
は、回路入／出力部の回路定数の最適化を行なってい
る。しかしこれを行なうと、それぞれの回路本来の性能
を充分に発揮できない、回路構成上の制約となる、等の
問題がある。
また出力が中間レベルV1の回路Ａと出力が中間レベル
V2の回路Ｂの各出力を回路Ｃに入力する、等の場合もあ
り、この場合は各回路の入／出力部の回路定数を変えて
最適化するという方法は、どれに合わせるかの問題が生
じ、かなり厄介である。
V2の回路Ｂの各出力を回路Ｃに入力する、等の場合もあ
り、この場合は各回路の入／出力部の回路定数を変えて
最適化するという方法は、どれに合わせるかの問題が生
じ、かなり厄介である。
このように従来の方法では、中間レベルの信号対を利
用する半導体回路を構成するに際し、自由な回路構成が
できず、高性能な回路を構成するためには複雑な回路を
必要としていた。
用する半導体回路を構成するに際し、自由な回路構成が
できず、高性能な回路を構成するためには複雑な回路を
必要としていた。
それ故本発明は、それぞれの回路の接続を容易にし、
各回路の本来の性能が充分発揮されるようにすることを
目的とするものである。
各回路の本来の性能が充分発揮されるようにすることを
目的とするものである。
本発明の半導体回路の構成は、第１の電源と第２の電
源の間に同じ導電型のMOSトランジスタ２個を直列に接
続した回路を備え、該第１の電源と第２の電源の間の中
間レベルの入力信号対をそれぞれ前記２個のMOSトラン
ジスタのゲートに加え、この２個のMOSトランジスタの
接続点をレベルシフトした信号対の出力端としてなるこ
とを特徴とする。
源の間に同じ導電型のMOSトランジスタ２個を直列に接
続した回路を備え、該第１の電源と第２の電源の間の中
間レベルの入力信号対をそれぞれ前記２個のMOSトラン
ジスタのゲートに加え、この２個のMOSトランジスタの
接続点をレベルシフトした信号対の出力端としてなるこ
とを特徴とする。
第１図に本発明の半導体回路を示す。（ａ）は中間レ
ベルの入力信号対S,をそれより低い所望中間レベルの
信号対SN,Ｎにダウンする中間レベルシフト回路であ
り、（ｂ）は中間レベルの入力信号対S,をそれより高
い所望中間レベルの信号対SP,Ｐへアップする中間レ
ベルシフト回路である。
ベルの入力信号対S,をそれより低い所望中間レベルの
信号対SN,Ｎにダウンする中間レベルシフト回路であ
り、（ｂ）は中間レベルの入力信号対S,をそれより高
い所望中間レベルの信号対SP,Ｐへアップする中間レ
ベルシフト回路である。
これらの図でTNはＮチャネルMOSトランジスタ、TPは
ＰチャネルMOSトランジスタであり（1,2,…は相互を区
別する添字）、図示のように（ａ）はＮチャネルMOSト
ランジスタを、（ｂ）はＰチャネルMOSトランジスタ
を、２個直列にしたものの２組で構成され、各トランジ
スタのゲートが入力信号S,を受け、各組の直列接続点
が出力端になる。
ＰチャネルMOSトランジスタであり（1,2,…は相互を区
別する添字）、図示のように（ａ）はＮチャネルMOSト
ランジスタを、（ｂ）はＰチャネルMOSトランジスタ
を、２個直列にしたものの２組で構成され、各トランジ
スタのゲートが入力信号S,を受け、各組の直列接続点
が出力端になる。
（ａ）では信号Ｓは直列接続回路TN1とTN2、TN3とTN4
の電源側トランジスタTN1とグランド側トランジスタTN4
に、信号はグランド側トランジスタTN2と電源側トラ
ンジスタTN3に即ち電源側、グランド側を逆にして加え
られる。（ｂ）も同様で、信号S,は直列接続回路TP1
とTP2,TP3とTP4の各トランジスタのゲートへ、S,では
電源側、グランド側を逆にして加える。
の電源側トランジスタTN1とグランド側トランジスタTN4
に、信号はグランド側トランジスタTN2と電源側トラ
ンジスタTN3に即ち電源側、グランド側を逆にして加え
られる。（ｂ）も同様で、信号S,は直列接続回路TP1
とTP2,TP3とTP4の各トランジスタのゲートへ、S,では
電源側、グランド側を逆にして加える。
この回路では入力信号対S,が第２図に示すように電
源VCCに対し中間のレベルであると、第１図（ａ）では
それより低い電位の信号対SN,Ｎを出力し、第１図
（ｂ）ではそれより高い電位の信号対SP,Ｐを出力す
る。この高／低の程度は、直列接続された一対のトラン
ジスタの電流駆動能力の比で決まる。
源VCCに対し中間のレベルであると、第１図（ａ）では
それより低い電位の信号対SN,Ｎを出力し、第１図
（ｂ）ではそれより高い電位の信号対SP,Ｐを出力す
る。この高／低の程度は、直列接続された一対のトラン
ジスタの電流駆動能力の比で決まる。
電流駆動能力はトランジスタのサイズ（ゲート長）、
直列接続回路ではトランジスタが電源側にあるのかグラ
ンド側にあるのか（ゲート・ソース間電圧）などにより
定まるから、これらにより入力信号対に対する出力信号
対のレベルシフト量を所望値にすることができる。但し
（ａ）ではＮチャネルトランジスタを使用しているの
で、出力信号SN,Ｎは入力信号S,よりトランジスタ
の閾値電圧以下に下り、（ｂ）ではＰチャネルトランジ
スタを使用しているから、出力信号SP,Ｐは入力信号
S,よりトランジスタの閾値電圧以上に上り、これ以上
または以下にはできない。
直列接続回路ではトランジスタが電源側にあるのかグラ
ンド側にあるのか（ゲート・ソース間電圧）などにより
定まるから、これらにより入力信号対に対する出力信号
対のレベルシフト量を所望値にすることができる。但し
（ａ）ではＮチャネルトランジスタを使用しているの
で、出力信号SN,Ｎは入力信号S,よりトランジスタ
の閾値電圧以下に下り、（ｂ）ではＰチャネルトランジ
スタを使用しているから、出力信号SP,Ｐは入力信号
S,よりトランジスタの閾値電圧以上に上り、これ以上
または以下にはできない。
この回路を使用すれば、中間レベル信号対を利用する
回路において、該回路の入／出力部の構成を変えること
なく、入／出力信号電位の最適化を行なうことができ
る。例えば回路A,Bの出力信号レベルはV1,V2、これらの
信号を受ける回路Ｃの最適入力信号レベルはV3であれ
ば、第１図の回路を介在させてV1→V3,V2→V3のレベル
シフトを行なえばよく、回路Ａ〜Ｃの入／出力部の回路
構成の変更は不要である。
回路において、該回路の入／出力部の構成を変えること
なく、入／出力信号電位の最適化を行なうことができ
る。例えば回路A,Bの出力信号レベルはV1,V2、これらの
信号を受ける回路Ｃの最適入力信号レベルはV3であれ
ば、第１図の回路を介在させてV1→V3,V2→V3のレベル
シフトを行なえばよく、回路Ａ〜Ｃの入／出力部の回路
構成の変更は不要である。
第３図に本発明の実施例を示す。メモリチップ上にセ
ルアレイが複数個あるものがあり、本例ではそれが４個
ある。各セルアレイの読出し出力はセンスアンプ11〜14
の出力SAと▲▼〜SEと▲▼として得られ、これ
らのセルアレイの読出し出力の１つが選択されてセンス
アンプ16に入力し、該アンプの出力SFと▲▼がチッ
プ外へ出力されるが、チップ上のセルアレイの配列上の
問題で、セルアレイ４は出力端（センスアンプ16）に近
いが、セルアレイ１〜３は出力端から遠く、信号の減衰
が懸念されることがある。このような場合は中間増幅す
るという手法がとられる。センスアンプ15がその中間増
幅用である。中間増幅すると、それをしないものに比べ
て著しいレベル差が生じることがあり、またセンスアン
プは入力レベルにより出力レベルが変わるという特性が
あり、このような場合に本発明のレベルシフト回路が有
効である。トランジスタTS1とTS2,TS3とTS4,TS5とTS6,T
S7とTS8がそのレベルシフト回路であり、センスアンプ1
6に同じレベルで、該センスアンプにとって最適なレベ
ルで入力するようにする。TT7とTT8,TT9とTT10は選択ゲ
ートを構成するトランジスタ、D,Eは選択信号である。
ルアレイが複数個あるものがあり、本例ではそれが４個
ある。各セルアレイの読出し出力はセンスアンプ11〜14
の出力SAと▲▼〜SEと▲▼として得られ、これ
らのセルアレイの読出し出力の１つが選択されてセンス
アンプ16に入力し、該アンプの出力SFと▲▼がチッ
プ外へ出力されるが、チップ上のセルアレイの配列上の
問題で、セルアレイ４は出力端（センスアンプ16）に近
いが、セルアレイ１〜３は出力端から遠く、信号の減衰
が懸念されることがある。このような場合は中間増幅す
るという手法がとられる。センスアンプ15がその中間増
幅用である。中間増幅すると、それをしないものに比べ
て著しいレベル差が生じることがあり、またセンスアン
プは入力レベルにより出力レベルが変わるという特性が
あり、このような場合に本発明のレベルシフト回路が有
効である。トランジスタTS1とTS2,TS3とTS4,TS5とTS6,T
S7とTS8がそのレベルシフト回路であり、センスアンプ1
6に同じレベルで、該センスアンプにとって最適なレベ
ルで入力するようにする。TT7とTT8,TT9とTT10は選択ゲ
ートを構成するトランジスタ、D,Eは選択信号である。
信号Ａ〜Ｃは１つのみＨとなり、これによりセンスア
ンプ11〜13のうちの１つの出力対が選択され、センスア
ンプ15に加わる。また信号D,Eのうちの１つがＨにな
り、これによりセンスアンプ14,15の出力対SDと▲
▼,SEと▲▼をレベルシフトしたものの一方が選択
され、センスアンプ16に加わる。レベルシフト回路TS1
〜TS4,TS5〜TS8の追加でセンスアンプ16に入力する信号
のレベルを同じにすることができ、センスアンプ16はそ
の１つの入力信号レベルに最適の回路定数に設定するこ
とができる。
ンプ11〜13のうちの１つの出力対が選択され、センスア
ンプ15に加わる。また信号D,Eのうちの１つがＨにな
り、これによりセンスアンプ14,15の出力対SDと▲
▼,SEと▲▼をレベルシフトしたものの一方が選択
され、センスアンプ16に加わる。レベルシフト回路TS1
〜TS4,TS5〜TS8の追加でセンスアンプ16に入力する信号
のレベルを同じにすることができ、センスアンプ16はそ
の１つの入力信号レベルに最適の回路定数に設定するこ
とができる。
第１図のレベルシフト回路は、入力信号レベルを合わ
せるという目的の他にも利用できる。例えば、Ｎチャネ
ルMOSトランジスタを用いたトランスファゲートは、ソ
ースドレイン電位がゲート電位より低い方が、Vth落ち
などの問題がなく好ましいが、この目的では第１のレベ
ルシフト回路を用いて伝達される信号電位を下げること
が有効である。
せるという目的の他にも利用できる。例えば、Ｎチャネ
ルMOSトランジスタを用いたトランスファゲートは、ソ
ースドレイン電位がゲート電位より低い方が、Vth落ち
などの問題がなく好ましいが、この目的では第１のレベ
ルシフト回路を用いて伝達される信号電位を下げること
が有効である。
第４図は第３図のセンスアンプの回路例を示す。図示
のようにこれはＰチャネルMOSトランジスタT1〜T4及び
ＮチャネルMOSトランジスタT5〜T10で構成される。T1と
T2,T3とT4はカレントミラーを構成し、T5とT6,T7とT8は
入力信号対Siとｉを受けるドライバトランジスタであ
る。トランジスタT9とT10は、電源電圧が変動しても仮
想接地点（T5とT6,T7とT8の共通ソース）の電位が余り
変動しないようにして動作マージンを拡げる。出力信号
対S0,０は入力信号対Si,ｉを、その高電位側のもの
より高く、低電位側のものより低く、拡大したものであ
る。
のようにこれはＰチャネルMOSトランジスタT1〜T4及び
ＮチャネルMOSトランジスタT5〜T10で構成される。T1と
T2,T3とT4はカレントミラーを構成し、T5とT6,T7とT8は
入力信号対Siとｉを受けるドライバトランジスタであ
る。トランジスタT9とT10は、電源電圧が変動しても仮
想接地点（T5とT6,T7とT8の共通ソース）の電位が余り
変動しないようにして動作マージンを拡げる。出力信号
対S0,０は入力信号対Si,ｉを、その高電位側のもの
より高く、低電位側のものより低く、拡大したものであ
る。
第５図は本発明の他の実施例で、第１図の回路にトラ
ンジスタTN5,TN6,TP5,TP6を追加し、これを（ａ）では
グランド側、（ｂ）では電源側に直列に挿入している。
これで、（ａ）ではグランド側のトランジスタの、
（ｂ）では電源側のトランジスタの電流駆動能力が下が
り、レベルシフト量が小になる。これらは直列に接続す
る代りに並列に接続してもよく、これでグランド側、電
源側のトランジスタの電流駆動能力が上ってレベルシフ
ト量が大になる。
ンジスタTN5,TN6,TP5,TP6を追加し、これを（ａ）では
グランド側、（ｂ）では電源側に直列に挿入している。
これで、（ａ）ではグランド側のトランジスタの、
（ｂ）では電源側のトランジスタの電流駆動能力が下が
り、レベルシフト量が小になる。これらは直列に接続す
る代りに並列に接続してもよく、これでグランド側、電
源側のトランジスタの電流駆動能力が上ってレベルシフ
ト量が大になる。
以上説明したように本発明では、中間レベルの信号対
のレベルをシフトアップ／シフトダウンすることがで
き、中間レベルの信号対を利用する半導体回路において
各回路の入，出力端の接続を簡単に行なうことができ、
各回路の入，出力部をその入，出力レベルを考慮するこ
となく最適な回路構成とすることができて各回路本来の
性能を充分発揮させるようにすることができる。
のレベルをシフトアップ／シフトダウンすることがで
き、中間レベルの信号対を利用する半導体回路において
各回路の入，出力端の接続を簡単に行なうことができ、
各回路の入，出力部をその入，出力レベルを考慮するこ
となく最適な回路構成とすることができて各回路本来の
性能を充分発揮させるようにすることができる。
第１図は本発明の半導体回路を示す回路図、 第２図は動作説明用の特性図、 第３図は本発明の実施例を示す回路図、 第４図はセンスアンプの回路図、 第５図は本発明の他の実施例を示す回路図である。 第１図でTNはＮチャネルMOSトランジスタ、TPはＰチャ
ネルMOSトランジスタ、S,は入力信号対、SN,Ｎ及び
SP,Ｐは出力信号対である。
ネルMOSトランジスタ、S,は入力信号対、SN,Ｎ及び
SP,Ｐは出力信号対である。
Claims (2)
- 【請求項１】第１の電源と、それより電位の低い第２の
電源との間に直列接続された同じ導電型の第１及び第２
のMOSトランジスタからなる回路であって、 該第１のMOSトランジスタのゲートには、該第１の電源
と第２の電源の中間の電位を有する第１の入力信号が入
力され、 該第２のMOSトランジスタのゲートには、該第１の電源
と第２の電源の中間の電位であって且つ、該第１の入力
信号とは位相が反転した第２の入力信号が入力され、 前記第１及び第２のMOSトランジスタの結節点から、該
第１の電源と第２の電源の中間の電位であって、該第１
の入力信号のレベルをシストした出力信号が出力される
ように、前記第１及び第２のMOSトランジスタそれぞれ
の電流駆動能力が設定されていることを特徴とする半導
体回路。 - 【請求項２】前記第１の電源と第２の電源との間に直列
接続された同じ導電型の第３及び第４のMOSトランジス
タからなる回路であって、 該第３のMOSトランジスタのゲートには、前記第２の入
力信号が入力され、 該第４のMOSトランジスタのゲートには、前記第１の入
力信号が入力され、 前記第３及び第４のMOSトランジスタの結節点から、前
記出力信号とは位相の反転した第２の出力信号が出力さ
れるように、前記第３及び第４のMOSトランジスタそれ
ぞれの電流駆動能力が設定されている第２の回路をさら
に有することを特徴とする請求項１記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1222488A JP2690060B2 (ja) | 1989-08-29 | 1989-08-29 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1222488A JP2690060B2 (ja) | 1989-08-29 | 1989-08-29 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0385817A JPH0385817A (ja) | 1991-04-11 |
| JP2690060B2 true JP2690060B2 (ja) | 1997-12-10 |
Family
ID=16783216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1222488A Expired - Lifetime JP2690060B2 (ja) | 1989-08-29 | 1989-08-29 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690060B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258891A (ja) * | 2006-03-22 | 2007-10-04 | Nec Electronics Corp | 相補信号生成回路 |
| KR100891300B1 (ko) * | 2007-09-04 | 2009-04-06 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 구동방법 |
| JP5266156B2 (ja) | 2009-07-31 | 2013-08-21 | ルネサスエレクトロニクス株式会社 | 差動増幅器 |
| US8504320B2 (en) * | 2009-08-10 | 2013-08-06 | Advantest Corporation | Differential SR flip-flop |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877318A (ja) * | 1981-11-02 | 1983-05-10 | Hitachi Ltd | レベル変換回路 |
-
1989
- 1989-08-29 JP JP1222488A patent/JP2690060B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0385817A (ja) | 1991-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4697112A (en) | Current-mirror type sense amplifier | |
| US4618785A (en) | CMOS sense amplifier with level shifter | |
| US5568077A (en) | Latch circuit | |
| KR940012398A (ko) | 집적회로 메모리용 감지 증폭기, 집적회로 메모리 및 집적회로 메모리 감지 증폭기 작동 방법 | |
| KR950001767A (ko) | 반도체집적회로의 데이타 입출력선 센싱회로 | |
| KR890002960B1 (ko) | 센스 증폭기 | |
| JP3093632B2 (ja) | 半導体記憶装置 | |
| EP0202910A2 (en) | Decoder circuit for a semiconductor memory device | |
| US5258957A (en) | Semiconductor memory device | |
| JP2690060B2 (ja) | 半導体回路 | |
| KR950005171B1 (ko) | 전류 미러 증폭회로 및 그의 구동 방법 | |
| US4658160A (en) | Common gate MOS differential sense amplifier | |
| EP0316877B1 (en) | Semiconductor memory device with improved output circuit | |
| JPH07312092A (ja) | ヒステリシスを有するセンス増幅器 | |
| JPH06208793A (ja) | 半導体メモリ装置のデータ出力回路 | |
| KR930009150B1 (ko) | 반도체 회로장치 | |
| KR930011433A (ko) | 반도체 집적회로장치 | |
| JP2594628B2 (ja) | デュアルバスライン回路 | |
| US6252819B1 (en) | Reduced line select decoder for a memory array | |
| US6917550B2 (en) | Semiconductor memory device | |
| JP2514988B2 (ja) | センスアンプ回路 | |
| JP3159404B2 (ja) | 出力ドライバ回路 | |
| US20020014912A1 (en) | Internal reference voltage generating circuit, particularly of the CMOS type | |
| JP2000090683A (ja) | センスアンプ回路 | |
| JP2695410B2 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |