JPH07221628A - 入力回路 - Google Patents
入力回路Info
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- JPH07221628A JPH07221628A JP6014257A JP1425794A JPH07221628A JP H07221628 A JPH07221628 A JP H07221628A JP 6014257 A JP6014257 A JP 6014257A JP 1425794 A JP1425794 A JP 1425794A JP H07221628 A JPH07221628 A JP H07221628A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract
(57)【要約】
【目的】電源の歪みに対する閾値変動をなくして出力信
号の発振を防止する。 【構成】入力信号ＶＩＮは、ＰＭＯＳトランジスタＰ１
のゲ−ト及びＮＭＯＳトランジスタＮ１のゲ−トに入力
される。ＰＭＯＳトランジスタＰ２のソ−スは、ＰＭＯ
ＳトランジスタＰ１のドレインに接続される。ＮＭＯＳ
トランジスタＮ２のソ−スは、ＮＭＯＳトランジスタＮ
１のドレインに接続される。出力信号ＶＯＵＴは、ＰＭ
ＯＳトランジスタＰ２のドレイン及びＮＭＯＳトランジ
スタＮ２のドレインから出力される。ＰＭＯＳトランジ
スタＰ１のソ−スとＮＭＯＳトランジスタＮ２のゲ−ト
は、共に、同一の寄生部ＬＣ１を介して電源に接続さ
れ、ＮＭＯＳトランジスタＮ１のソ−スとＰＭＯＳトラ
ンジスタＰ２のゲ−トは、共に、同一の寄生部ＬＣ２を
介して接地点に接続される。
号の発振を防止する。 【構成】入力信号ＶＩＮは、ＰＭＯＳトランジスタＰ１
のゲ−ト及びＮＭＯＳトランジスタＮ１のゲ−トに入力
される。ＰＭＯＳトランジスタＰ２のソ−スは、ＰＭＯ
ＳトランジスタＰ１のドレインに接続される。ＮＭＯＳ
トランジスタＮ２のソ−スは、ＮＭＯＳトランジスタＮ
１のドレインに接続される。出力信号ＶＯＵＴは、ＰＭ
ＯＳトランジスタＰ２のドレイン及びＮＭＯＳトランジ
スタＮ２のドレインから出力される。ＰＭＯＳトランジ
スタＰ１のソ−スとＮＭＯＳトランジスタＮ２のゲ−ト
は、共に、同一の寄生部ＬＣ１を介して電源に接続さ
れ、ＮＭＯＳトランジスタＮ１のソ−スとＰＭＯＳトラ
ンジスタＰ２のゲ−トは、共に、同一の寄生部ＬＣ２を
介して接地点に接続される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の入力
回路に関するもので、特に電位変化が緩慢である入力信
号が与えられるものに使用される。
回路に関するもので、特に電位変化が緩慢である入力信
号が与えられるものに使用される。
【０００２】
【従来の技術】図１１は、従来の入力回路を示してい
る。この入力回路は、Ｐチャネル型ＭＯＳトランジスタ
Ｐ１とＮチャネル型ＭＯＳトランジスタＮ１からなるＣ
ＭＯＳインバ−タにより構成されている。
る。この入力回路は、Ｐチャネル型ＭＯＳトランジスタ
Ｐ１とＮチャネル型ＭＯＳトランジスタＮ１からなるＣ
ＭＯＳインバ−タにより構成されている。
【０００３】図１２は、図１１の入力回路を初段に用い
た３段のインバ−タ回路を示している。そこで、この３
段のインバ−タ回路Ｉ１〜Ｉ３を例にとり、従来の欠点
について以下に説明することにする。
た３段のインバ−タ回路を示している。そこで、この３
段のインバ−タ回路Ｉ１〜Ｉ３を例にとり、従来の欠点
について以下に説明することにする。
【０００４】図１３示すような電位変化が低レベルから
高レベルに緩慢に変化する入力信号ＶＩＮが与えられる
場合を考える。この場合、入力信号ＶＩＮがインバ−タ
回路（入力回路）Ｉ１の閾値を越えると、これに同期し
て出力信号ＶＯＵＴが高レベルから低レベルに反転す
る。この出力信号ＶＯＵＴの変化は、接地電位ＧＮＤに
ノイズを誘起させ、接地電位ＧＮＤにいわゆるグランド
歪みを発生させる。
高レベルに緩慢に変化する入力信号ＶＩＮが与えられる
場合を考える。この場合、入力信号ＶＩＮがインバ−タ
回路（入力回路）Ｉ１の閾値を越えると、これに同期し
て出力信号ＶＯＵＴが高レベルから低レベルに反転す
る。この出力信号ＶＯＵＴの変化は、接地電位ＧＮＤに
ノイズを誘起させ、接地電位ＧＮＤにいわゆるグランド
歪みを発生させる。
【０００５】そこで、このグランド歪みがインバ−タ回
路（入力回路）Ｉ１の閾値に与える影響について検討す
る。まず、図１４の入力回路の閾値の変動量を求める。
なお、この入力回路は、ＩＣチップ内に形成されること
を前提としており、ＬＣ１，ＬＣ２は、それぞれリ−ド
フレ−ムやボンディングワイヤなどによる寄生容量及び
寄生リアクタンスを示している。
路（入力回路）Ｉ１の閾値に与える影響について検討す
る。まず、図１４の入力回路の閾値の変動量を求める。
なお、この入力回路は、ＩＣチップ内に形成されること
を前提としており、ＬＣ１，ＬＣ２は、それぞれリ−ド
フレ−ムやボンディングワイヤなどによる寄生容量及び
寄生リアクタンスを示している。
【０００６】Ｐチャネル型ＭＯＳトランジスタＰ１に係
わる定数をβＰ、Ｐチャネル型ＭＯＳトランジスタＰ１
の閾値を｜ＶｔｈＰ｜、Ｎチャネル型ＭＯＳトランジス
タＮ１に係わる定数をβＮ、Ｎチャネル型ＭＯＳトラン
ジスタＮ１の閾値をＶｔｈＮとすると、式（１）が導か
れる。
わる定数をβＰ、Ｐチャネル型ＭＯＳトランジスタＰ１
の閾値を｜ＶｔｈＰ｜、Ｎチャネル型ＭＯＳトランジス
タＮ１に係わる定数をβＮ、Ｎチャネル型ＭＯＳトラン
ジスタＮ１の閾値をＶｔｈＮとすると、式（１）が導か
れる。
【０００７】
【数１】
【０００８】また、接地電位ＧＮＤにグランド歪みが生
じ、ノ−ドＢの電位ＶｂがＶＯＬＰになったとすると、
（２）式が導かれる。なお、ＶＯＬＰは、グランド歪み
の波高値とする。
じ、ノ−ドＢの電位ＶｂがＶＯＬＰになったとすると、
（２）式が導かれる。なお、ＶＯＬＰは、グランド歪み
の波高値とする。
【０００９】
【数２】 そして、グランド歪みの発生に起因する入力回路の閾値
の変動量ΔＶｔｈは、ΔＶｔｈ ＝ （２）式−（１）
式 より、（３）式に示すようになる。
の変動量ΔＶｔｈは、ΔＶｔｈ ＝ （２）式−（１）
式 より、（３）式に示すようになる。
【００１０】
【数３】
【００１１】また、（３）式において、βＰ＝βＮとす
ると、 ΔＶｔｈ ＝ ＶＯＬＰ／２ …（４） となる。
ると、 ΔＶｔｈ ＝ ＶＯＬＰ／２ …（４） となる。
【００１２】上述のように、グランド歪みが発生する
と、従来の入力回路の閾値は、Ｐチャネル型ＭＯＳトラ
ンジスタＰ１の駆動力とＮチャネル型ＭＯＳトランジス
タＮ１の駆動力を等しく設計した場合（βＰ＝βＮ）に
は、（４）式に示すように、通常の閾値Ｖｔｈｃに対し
てＶＯＬＰ／２だけ上昇してしまう欠点がある。
と、従来の入力回路の閾値は、Ｐチャネル型ＭＯＳトラ
ンジスタＰ１の駆動力とＮチャネル型ＭＯＳトランジス
タＮ１の駆動力を等しく設計した場合（βＰ＝βＮ）に
は、（４）式に示すように、通常の閾値Ｖｔｈｃに対し
てＶＯＬＰ／２だけ上昇してしまう欠点がある。
【００１３】入力回路の閾値の上昇は、入力信号ＶＩＮ
の変化がほとんどない（緩慢な）場合には、当該入力信
号ＶＩＮのレベルが通常よりも低くみなされるという事
態を招く。従って、入力信号ＶＩＮが、Ｖｔｈｃ以上で
あるにも拘らず、Ｖｔｈｃ近傍にあるときは、当該入力
信号ＶＩＮは低レベルとみなされる場合があり、かかる
場合、出力信号ＶＯＵＴは、低レベルから高レベルに変
化する。
の変化がほとんどない（緩慢な）場合には、当該入力信
号ＶＩＮのレベルが通常よりも低くみなされるという事
態を招く。従って、入力信号ＶＩＮが、Ｖｔｈｃ以上で
あるにも拘らず、Ｖｔｈｃ近傍にあるときは、当該入力
信号ＶＩＮは低レベルとみなされる場合があり、かかる
場合、出力信号ＶＯＵＴは、低レベルから高レベルに変
化する。
【００１４】また、グランド歪みがなくなると、入力回
路の閾値は、通常の値Ｖｔｈｃに戻るため、入力信号Ｖ
ＩＮは、再び高レベルになり、出力信号ＶＯＵＴは、再
び高レベルから低レベルに変化する。
路の閾値は、通常の値Ｖｔｈｃに戻るため、入力信号Ｖ
ＩＮは、再び高レベルになり、出力信号ＶＯＵＴは、再
び高レベルから低レベルに変化する。
【００１５】つまり、出力信号のレベルは、グランド歪
みが発生する度に変動するおそれがある。従って、従来
の入力回路を用いる例えば３段のインバ−タ回路では、
入力信号ＶＩＮが低レベルから高レベルに変化する間
に、出力信号ＶＯＵＴが高レベル→低レベル→高レベル
→低レベルと変化し、その出力信号を受ける他の素子が
誤動作を引き起こすという欠点がある。
みが発生する度に変動するおそれがある。従って、従来
の入力回路を用いる例えば３段のインバ−タ回路では、
入力信号ＶＩＮが低レベルから高レベルに変化する間
に、出力信号ＶＯＵＴが高レベル→低レベル→高レベル
→低レベルと変化し、その出力信号を受ける他の素子が
誤動作を引き起こすという欠点がある。
【００１６】なお、グランド歪みも波高値が比較的に低
い場合（例えば、電源電圧が５Ｖで、ＶＯＬＰが１Ｖ未
満である場合）には、出力信号ＶＯＵＴの発振は、信号
伝搬の遅延の影響により発生しないが、グランド歪みも
波高値が比較的に高い場合（例えば、電源電圧が５Ｖ
で、ＶＯＬＰが２Ｖ以上である場合）には、出力信号Ｖ
ＯＵＴの発振が発生する。
い場合（例えば、電源電圧が５Ｖで、ＶＯＬＰが１Ｖ未
満である場合）には、出力信号ＶＯＵＴの発振は、信号
伝搬の遅延の影響により発生しないが、グランド歪みも
波高値が比較的に高い場合（例えば、電源電圧が５Ｖ
で、ＶＯＬＰが２Ｖ以上である場合）には、出力信号Ｖ
ＯＵＴの発振が発生する。
【００１７】また、入力信号ＶＩＮが、高レベルから低
レベルに変化し、電源電位ＶＣＣにノイズを誘起させ、
電源電位ＶＣＣに電源歪みを発生させる場合にも、同様
に、出力信号ＶＯＵＴを発振させることは言うまでもな
い。
レベルに変化し、電源電位ＶＣＣにノイズを誘起させ、
電源電位ＶＣＣに電源歪みを発生させる場合にも、同様
に、出力信号ＶＯＵＴを発振させることは言うまでもな
い。
【００１８】
【発明が解決しようとする課題】このように、従来は、
入力信号の変化が緩慢な場合においては、入力回路の閾
値が上昇又は下降し、当該入力信号のレベルが通常より
も低く又は高くみなされるため、出力信号が発振してし
まうという欠点がある。
入力信号の変化が緩慢な場合においては、入力回路の閾
値が上昇又は下降し、当該入力信号のレベルが通常より
も低く又は高くみなされるため、出力信号が発振してし
まうという欠点がある。
【００１９】本発明は、上記欠点を解決すべくなされた
もので、その目的は、入力信号の変化が緩慢であり、そ
の入力信号を受けて出力回路が応答し、接地電位又は電
源電位に歪みを生じさせる場合において、その歪みに対
する入力回路の閾値変化の感度を悪くすることにより、
出力信号の発振を防止し、かつ、回路構成も簡単にし得
る入力回路を提供することである。
もので、その目的は、入力信号の変化が緩慢であり、そ
の入力信号を受けて出力回路が応答し、接地電位又は電
源電位に歪みを生じさせる場合において、その歪みに対
する入力回路の閾値変化の感度を悪くすることにより、
出力信号の発振を防止し、かつ、回路構成も簡単にし得
る入力回路を提供することである。
【００２０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の入力回路は、ソ−スに第１の電位供給源が
接続され、ゲ−トに入力信号が入力される第１導電型の
第１のＭＯＳトランジスタと、ソ−スに第２の電位供給
源が接続され、ゲ−トに前記入力信号が入力される第２
導電型の第２のＭＯＳトランジスタと、ソ−スに前記第
１のＭＯＳトランジスタのドレインが接続され、ゲ−ト
に前記第２の電位供給源が接続され、ドレインから出力
信号を出力する第１導電型の第３のＭＯＳトランジスタ
と、ソ−スに前記第２のＭＯＳトランジスタのドレイン
が接続され、ゲ−トに前記第１の電位供給源が接続さ
れ、ドレインから出力信号を出力する第２導電型の第４
のＭＯＳトランジスタとを備えている。
め、本発明の入力回路は、ソ−スに第１の電位供給源が
接続され、ゲ−トに入力信号が入力される第１導電型の
第１のＭＯＳトランジスタと、ソ−スに第２の電位供給
源が接続され、ゲ−トに前記入力信号が入力される第２
導電型の第２のＭＯＳトランジスタと、ソ−スに前記第
１のＭＯＳトランジスタのドレインが接続され、ゲ−ト
に前記第２の電位供給源が接続され、ドレインから出力
信号を出力する第１導電型の第３のＭＯＳトランジスタ
と、ソ−スに前記第２のＭＯＳトランジスタのドレイン
が接続され、ゲ−トに前記第１の電位供給源が接続さ
れ、ドレインから出力信号を出力する第２導電型の第４
のＭＯＳトランジスタとを備えている。
【００２１】前記第１のＭＯＳトランジスタのソ−スと
前記第４のＭＯＳトランジスタのゲ−トは、共に、同一
の寄生容量及び寄生リアクタンスを介して前記第１の電
位供給源に接続され、前記第２のＭＯＳトランジスタの
ソ−スと前記第３のＭＯＳトランジスタのゲ−トは、共
に、同一の寄生容量及び寄生リアクタンスを介して前記
第２の電位供給源に接続されている。
前記第４のＭＯＳトランジスタのゲ−トは、共に、同一
の寄生容量及び寄生リアクタンスを介して前記第１の電
位供給源に接続され、前記第２のＭＯＳトランジスタの
ソ−スと前記第３のＭＯＳトランジスタのゲ−トは、共
に、同一の寄生容量及び寄生リアクタンスを介して前記
第２の電位供給源に接続されている。
【００２２】本発明の入力回路は、ソ−スに第１の電位
供給源が接続され、ゲ−トに入力信号が入力される第１
導電型の第１のＭＯＳトランジスタと、ソ−スに第２の
電位供給源が接続され、ゲ−トに前記入力信号が入力さ
れ、ドレインから出力信号を出力する第２導電型の第２
のＭＯＳトランジスタと、ソ−スに前記第１のＭＯＳト
ランジスタのドレインが接続され、ゲ−トに前記第２の
電位供給源が接続され、ドレインから出力信号を出力す
る第１導電型の第３のＭＯＳトランジスタとを備えてい
る。
供給源が接続され、ゲ−トに入力信号が入力される第１
導電型の第１のＭＯＳトランジスタと、ソ−スに第２の
電位供給源が接続され、ゲ−トに前記入力信号が入力さ
れ、ドレインから出力信号を出力する第２導電型の第２
のＭＯＳトランジスタと、ソ−スに前記第１のＭＯＳト
ランジスタのドレインが接続され、ゲ−トに前記第２の
電位供給源が接続され、ドレインから出力信号を出力す
る第１導電型の第３のＭＯＳトランジスタとを備えてい
る。
【００２３】前記第２のＭＯＳトランジスタのソ−スと
前記第３のＭＯＳトランジスタのゲ−トは、共に、同一
の寄生容量及び寄生リアクタンスを介して前記第２の電
位供給源に接続されている。
前記第３のＭＯＳトランジスタのゲ−トは、共に、同一
の寄生容量及び寄生リアクタンスを介して前記第２の電
位供給源に接続されている。
【００２４】本発明の入力回路は、ソ−スに第１の電位
供給源が接続され、ゲ−トに入力信号が入力され、ドレ
インから出力信号を出力する第１導電型の第１のＭＯＳ
トランジスタと、ソ−スに第２の電位供給源が接続さ
れ、ゲ−トに前記入力信号が入力される第２導電型の第
２のＭＯＳトランジスタと、ソ−スに前記第２のＭＯＳ
トランジスタのドレインが接続され、ゲ−トに前記第１
の電位供給源が接続され、ドレインから出力信号を出力
する第２導電型の第３のＭＯＳトランジスタとを備えて
いる。
供給源が接続され、ゲ−トに入力信号が入力され、ドレ
インから出力信号を出力する第１導電型の第１のＭＯＳ
トランジスタと、ソ−スに第２の電位供給源が接続さ
れ、ゲ−トに前記入力信号が入力される第２導電型の第
２のＭＯＳトランジスタと、ソ−スに前記第２のＭＯＳ
トランジスタのドレインが接続され、ゲ−トに前記第１
の電位供給源が接続され、ドレインから出力信号を出力
する第２導電型の第３のＭＯＳトランジスタとを備えて
いる。
【００２５】前記第１のＭＯＳトランジスタのソ−スと
前記第３のＭＯＳトランジスタのゲ−トは、共に、同一
の寄生容量及び寄生リアクタンスを介して前記第１の電
位供給源に接続されている。
前記第３のＭＯＳトランジスタのゲ−トは、共に、同一
の寄生容量及び寄生リアクタンスを介して前記第１の電
位供給源に接続されている。
【００２６】
【作用】上記構成によれば、第１又は第２の電位供給源
からの電位が歪み、第１又は第２のＭＯＳトランジスタ
の駆動力が低下しても、同時に、第３又は第４のＭＯＳ
トランジスタの駆動力を低下させて、入力回路の閾値の
変動を抑制することができる。
からの電位が歪み、第１又は第２のＭＯＳトランジスタ
の駆動力が低下しても、同時に、第３又は第４のＭＯＳ
トランジスタの駆動力を低下させて、入力回路の閾値の
変動を抑制することができる。
【００２７】従って、第１又は第２の電位供給源からの
電位の歪みに対して入力回路の閾値の変動を防止できる
ため、入力信号が当該入力回路の閾値近傍で緩慢に変化
している場合に、出力信号が発振することを防止でき
る。
電位の歪みに対して入力回路の閾値の変動を防止できる
ため、入力信号が当該入力回路の閾値近傍で緩慢に変化
している場合に、出力信号が発振することを防止でき
る。
【００２８】
【実施例】以下、図面を参照しながら、本発明の入力回
路について詳細に説明する。図１は、本発明の第１の実
施例に係わる入力回路を示している。この入力回路は、
Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトラ
ンジスタと略記する。）Ｐ１，Ｐ２とＮチャネル型ＭＯ
Ｓトランジスタ（以下、ＮＭＯＳトランジスタと略記す
る。）Ｎ１，Ｎ２とからなるＣＭＯＳインバ−タにより
構成されている。
路について詳細に説明する。図１は、本発明の第１の実
施例に係わる入力回路を示している。この入力回路は、
Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトラ
ンジスタと略記する。）Ｐ１，Ｐ２とＮチャネル型ＭＯ
Ｓトランジスタ（以下、ＮＭＯＳトランジスタと略記す
る。）Ｎ１，Ｎ２とからなるＣＭＯＳインバ−タにより
構成されている。
【００２９】ＰＭＯＳトランジスタＰ１のソ−スには、
電源電位（高電位）ＶＣＣが印加され、ゲ−トには、入
力信号ＶＩＮが入力されている。ＮＭＯＳトランジスタ
Ｎ１のソ−スには、接地電位（低電位）ＧＮＤが印加さ
れ、ゲ−トには、入力信号ＶＩＮが入力されている。
電源電位（高電位）ＶＣＣが印加され、ゲ−トには、入
力信号ＶＩＮが入力されている。ＮＭＯＳトランジスタ
Ｎ１のソ−スには、接地電位（低電位）ＧＮＤが印加さ
れ、ゲ−トには、入力信号ＶＩＮが入力されている。
【００３０】ＰＭＯＳトランジスタＰ２のソ−スには、
ＰＭＯＳトランジスタＰ１のドレインが接続され、ゲ−
トには、接地電位ＧＮＤが印加され、ドレインからは出
力信号ＶＯＵＴが出力される。ＮＭＯＳトランジスタＮ
２のソ−スには、ＮＭＯＳトランジスタＮ１のドレイン
が接続され、ゲ−トには、電源電位ＶＣＣが印加され、
ドレインからは出力信号ＶＯＵＴが出力される。
ＰＭＯＳトランジスタＰ１のドレインが接続され、ゲ−
トには、接地電位ＧＮＤが印加され、ドレインからは出
力信号ＶＯＵＴが出力される。ＮＭＯＳトランジスタＮ
２のソ−スには、ＮＭＯＳトランジスタＮ１のドレイン
が接続され、ゲ−トには、電源電位ＶＣＣが印加され、
ドレインからは出力信号ＶＯＵＴが出力される。
【００３１】なお、入力信号ＶＩＮの電位は、低レベル
から高レベルに、又は高レベルから低レベルに緩やかに
変化する。図２は、図１の入力回路を初段に用いた３段
のインバ−タ回路を示している。そこで、図２のインバ
−タ回路において、電位変化が低レベルから高レベルに
緩慢に変化する入力信号ＶＩＮが与えられる場合につい
て検討する。
から高レベルに、又は高レベルから低レベルに緩やかに
変化する。図２は、図１の入力回路を初段に用いた３段
のインバ−タ回路を示している。そこで、図２のインバ
−タ回路において、電位変化が低レベルから高レベルに
緩慢に変化する入力信号ＶＩＮが与えられる場合につい
て検討する。
【００３２】この場合、入力信号ＶＩＮがインバ−タ回
路（入力回路）Ｉ１の閾値を越えると、これに同期して
出力信号ＶＯＵＴが高レベルから低レベルに反転する。
この出力信号ＶＯＵＴの変化は、接地電位ＧＮＤにノイ
ズを誘起させ、接地電位ＧＮＤにいわゆるグランド歪み
を発生させる。
路（入力回路）Ｉ１の閾値を越えると、これに同期して
出力信号ＶＯＵＴが高レベルから低レベルに反転する。
この出力信号ＶＯＵＴの変化は、接地電位ＧＮＤにノイ
ズを誘起させ、接地電位ＧＮＤにいわゆるグランド歪み
を発生させる。
【００３３】そこで、このグランド歪みが本実施例にお
けるインバ−タ回路（入力回路）Ｉ１の閾値に与える影
響について検討する。図３の入力回路は、図１の入力回
路の構成を詳細に示すものである。
けるインバ−タ回路（入力回路）Ｉ１の閾値に与える影
響について検討する。図３の入力回路は、図１の入力回
路の構成を詳細に示すものである。
【００３４】この入力回路は、ＩＣチップ内に形成され
ることを前提としており、ＬＣ１，ＬＣ２は、それぞれ
リ−ドフレ−ムやボンディングワイヤなどによる寄生容
量及び寄生リアクタンス（以下、寄生部という。）を示
している。
ることを前提としており、ＬＣ１，ＬＣ２は、それぞれ
リ−ドフレ−ムやボンディングワイヤなどによる寄生容
量及び寄生リアクタンス（以下、寄生部という。）を示
している。
【００３５】ＰＭＯＳトランジスタＰ１のソ−スとＮＭ
ＯＳトランジスタＮ２のゲ−トは、共に、同一の寄生部
（即ち、同じ寄生容量及び寄生リアクタンス）ＬＣ１を
介して電源に接続されている。また、ＮＭＯＳトランジ
スタＮ１のソ−スとＰＭＯＳトランジスタＰ２のゲ−ト
は、共に、同一の寄生部（即ち、同じ寄生容量及び寄生
リアクタンス）ＬＣ２を介して接地点に接続されてい
る。
ＯＳトランジスタＮ２のゲ−トは、共に、同一の寄生部
（即ち、同じ寄生容量及び寄生リアクタンス）ＬＣ１を
介して電源に接続されている。また、ＮＭＯＳトランジ
スタＮ１のソ−スとＰＭＯＳトランジスタＰ２のゲ−ト
は、共に、同一の寄生部（即ち、同じ寄生容量及び寄生
リアクタンス）ＬＣ２を介して接地点に接続されてい
る。
【００３６】図４は、図３の入力回路を構成するための
パタ−ンの概略を示すものである。即ち、電源ライン１
１は、電源パッド１３から延長して配置されている。そ
して、ＰＭＯＳトランジスタＰ１のソ−スとＮＭＯＳト
ランジスタＮ２のゲ−トは、共に、電源ライン１１のノ
−ドＡに接続するようにする。これにより、ＰＭＯＳト
ランジスタＰ１のソ−スとＮＭＯＳトランジスタＮ２の
ゲ−トは、共に、同一の寄生部ＬＣ１を介して電源に接
続されることになる。
パタ−ンの概略を示すものである。即ち、電源ライン１
１は、電源パッド１３から延長して配置されている。そ
して、ＰＭＯＳトランジスタＰ１のソ−スとＮＭＯＳト
ランジスタＮ２のゲ−トは、共に、電源ライン１１のノ
−ドＡに接続するようにする。これにより、ＰＭＯＳト
ランジスタＰ１のソ−スとＮＭＯＳトランジスタＮ２の
ゲ−トは、共に、同一の寄生部ＬＣ１を介して電源に接
続されることになる。
【００３７】また、接地ライン１２は、接地パッド１４
から延長して配置されている。そして、ＮＭＯＳトラン
ジスタＮ１のソ−スとＰＭＯＳトランジスタＰ２のゲ−
トは、共に、接地ライン１２のノ−ドＢに接続するよう
にする。これにより、ＮＭＯＳトランジスタＮ１のソ−
スとＰＭＯＳトランジスタＰ２のゲ−トは、共に、同一
の寄生部ＬＣ２を介して電源に接続されることになる。
から延長して配置されている。そして、ＮＭＯＳトラン
ジスタＮ１のソ−スとＰＭＯＳトランジスタＰ２のゲ−
トは、共に、接地ライン１２のノ−ドＢに接続するよう
にする。これにより、ＮＭＯＳトランジスタＮ１のソ−
スとＰＭＯＳトランジスタＰ２のゲ−トは、共に、同一
の寄生部ＬＣ２を介して電源に接続されることになる。
【００３８】なお、例えばＰＭＯＳトランジスタＰ２の
ゲ−トは、ＮＭＯＳトランジスタＮ１のソ−スをノ−ド
Ｂに接続する場合には、接地ライン１２のノ−ドＣに接
続せず、必ずノ−ドＢに接続する。
ゲ−トは、ＮＭＯＳトランジスタＮ１のソ−スをノ−ド
Ｂに接続する場合には、接地ライン１２のノ−ドＣに接
続せず、必ずノ−ドＢに接続する。
【００３９】その理由は、以下のとうりである。例え
ば、接地点に流れ込む電流によりノ−ドＢの電位Ｖｂが
歪む（上昇する）と、波高値がＶＯＬＰの電位をＮＭＯ
ＳトランジスタＮ１のソ−スに供給する（通常は接地電
位である）。その結果、ＮＭＯＳトランジスタＮ１のゲ
−ト・ソ−ス間の電位が低下するため、当該ＮＭＯＳト
ランジスタＮ１の駆動力は減少する。そこで、ＰＭＯＳ
トランジスタＰ２のゲ−トにもノ−ドＢの電位Ｖｂを供
給し、当該ＰＭＯＳトランジスタＰ２のゲ−ト・ソ−ス
間の電位を同様に低下してやれば、結果として入力回路
の閾値の変動を少なくできるからである。
ば、接地点に流れ込む電流によりノ−ドＢの電位Ｖｂが
歪む（上昇する）と、波高値がＶＯＬＰの電位をＮＭＯ
ＳトランジスタＮ１のソ−スに供給する（通常は接地電
位である）。その結果、ＮＭＯＳトランジスタＮ１のゲ
−ト・ソ−ス間の電位が低下するため、当該ＮＭＯＳト
ランジスタＮ１の駆動力は減少する。そこで、ＰＭＯＳ
トランジスタＰ２のゲ−トにもノ−ドＢの電位Ｖｂを供
給し、当該ＰＭＯＳトランジスタＰ２のゲ−ト・ソ−ス
間の電位を同様に低下してやれば、結果として入力回路
の閾値の変動を少なくできるからである。
【００４０】次に、図３の入力回路の閾値の変動量につ
いて検討する。Ｐチャネル型ＭＯＳトランジスタＰ１，
Ｐ２に係わる定数をβＰ、Ｐチャネル型ＭＯＳトランジ
スタＰ１の閾値を｜ＶｔｈＰ｜、Ｎチャネル型ＭＯＳト
ランジスタＮ１，Ｎ２に係わる定数をβＮ、Ｎチャネル
型ＭＯＳトランジスタＮ１の閾値をＶｔｈＮとする。
いて検討する。Ｐチャネル型ＭＯＳトランジスタＰ１，
Ｐ２に係わる定数をβＰ、Ｐチャネル型ＭＯＳトランジ
スタＰ１の閾値を｜ＶｔｈＰ｜、Ｎチャネル型ＭＯＳト
ランジスタＮ１，Ｎ２に係わる定数をβＮ、Ｎチャネル
型ＭＯＳトランジスタＮ１の閾値をＶｔｈＮとする。
【００４１】
【表１】
【００４２】まず、図５に示すように、入力信号が低レ
ベルから高レベルに変化する場合について検討する。こ
の場合、表１に示すように、入力回路の閾値を決定する
式は、ＰＭＯＳトランジスタＰ１，Ｐ２のいずれのＭＯ
Ｓトランジスタが電流を支配しているかにより、又はＮ
ＭＯＳトランジスタＮ１，Ｎ２のいずれのＭＯＳトラン
ジスタが電流を支配しているかにより変わる。
ベルから高レベルに変化する場合について検討する。こ
の場合、表１に示すように、入力回路の閾値を決定する
式は、ＰＭＯＳトランジスタＰ１，Ｐ２のいずれのＭＯ
Ｓトランジスタが電流を支配しているかにより、又はＮ
ＭＯＳトランジスタＮ１，Ｎ２のいずれのＭＯＳトラン
ジスタが電流を支配しているかにより変わる。
【００４３】本実施例では、ＰＭＯＳトランジスタＰ
１，Ｐ２に係わる定数βＰは同一であることを前提とし
ているため、ＰＭＯＳトランジスタによる電流量は、ゲ
−トバイアスが小さいＰＭＯＳトランジスタＰ２により
支配される。また、ＮＭＯＳトランジスタＮ１，Ｎ２に
係わる定数βＮも同一であることを前提としているた
め、ＮＭＯＳトランジスタによる電流量は、ゲ−トバイ
アスが小さいＮＭＯＳトランジスタＮ１により支配され
る。
１，Ｐ２に係わる定数βＰは同一であることを前提とし
ているため、ＰＭＯＳトランジスタによる電流量は、ゲ
−トバイアスが小さいＰＭＯＳトランジスタＰ２により
支配される。また、ＮＭＯＳトランジスタＮ１，Ｎ２に
係わる定数βＮも同一であることを前提としているた
め、ＮＭＯＳトランジスタによる電流量は、ゲ−トバイ
アスが小さいＮＭＯＳトランジスタＮ１により支配され
る。
【００４４】接地電位ＧＮＤにグランド歪みが生じ、ノ
−ドＢの電位ＶｂがＶＯＬＰになったとすると、入力回
路の閾値は、以下のようにして求められる。 (1) ノ−ドＢの電位ＶｂがＶＯＬＰに上昇することに
伴うＮＭＯＳトランジスタＮ１の駆動力の低下は、電流
支配に関与するＰＭＯＳトランジスタをＰ１からＰ２に
移して、当該ＰＭＯＳトランジスタＰ２の駆動力を低下
させることにより補うことが可能である。その結果、入
力回路の閾値の変動は抑制される。
−ドＢの電位ＶｂがＶＯＬＰになったとすると、入力回
路の閾値は、以下のようにして求められる。 (1) ノ−ドＢの電位ＶｂがＶＯＬＰに上昇することに
伴うＮＭＯＳトランジスタＮ１の駆動力の低下は、電流
支配に関与するＰＭＯＳトランジスタをＰ１からＰ２に
移して、当該ＰＭＯＳトランジスタＰ２の駆動力を低下
させることにより補うことが可能である。その結果、入
力回路の閾値の変動は抑制される。
【００４５】ＰＭＯＳトランジスタＰ２により電流を支
配するための条件は、当該ＰＭＯＳトランジスタＰ２が
飽和動作する状態になることである。ＰＭＯＳトランジ
スタＰ２を飽和動作させるためには、ＰＭＯＳトランジ
スタＰ２において、ＶＧＳ−Ｖｔｈ ＜ ＶＤＳ の関
係を満たしていることが必要である。
配するための条件は、当該ＰＭＯＳトランジスタＰ２が
飽和動作する状態になることである。ＰＭＯＳトランジ
スタＰ２を飽和動作させるためには、ＰＭＯＳトランジ
スタＰ２において、ＶＧＳ−Ｖｔｈ ＜ ＶＤＳ の関
係を満たしていることが必要である。
【００４６】従って、上記表１より、（４）式が導かれ
る。 ＶＰ−ＶＯＬＰ−｜ＶｔｈＰ｜ ＜ ＶＰ−ＶＣＣ／２ ＶＯＬＰ ＞ ＶＣＣ／２−｜ＶｔｈＰ｜ …（４） また、ＮＭＯＳトランジスタＮ１が飽和動作するための
条件は、ＮＭＯＳトランジスタＮ１において、ＶＧＳ−
Ｖｔｈ ＜ ＶＤＳ の関係を満たしていることが必要
である。
る。 ＶＰ−ＶＯＬＰ−｜ＶｔｈＰ｜ ＜ ＶＰ−ＶＣＣ／２ ＶＯＬＰ ＞ ＶＣＣ／２−｜ＶｔｈＰ｜ …（４） また、ＮＭＯＳトランジスタＮ１が飽和動作するための
条件は、ＮＭＯＳトランジスタＮ１において、ＶＧＳ−
Ｖｔｈ ＜ ＶＤＳ の関係を満たしていることが必要
である。
【００４７】従って、上記表１より、（５）式が導かれ
る。 ＶＩＮ−ＶＯＬＰ−ＶｔｈＰ ＜ ＶＮ−ＶＯＬＰ ＶＩＮ−ＶｔｈＮ ＜ ＶＮ …（５） 上記（４）式及び（５）式が同時に成立する条件下にお
いては、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジ
スタＮ１が飽和動作するため、入力回路の閾値は、
（６）式により表される。
る。 ＶＩＮ−ＶＯＬＰ−ＶｔｈＰ ＜ ＶＮ−ＶＯＬＰ ＶＩＮ−ＶｔｈＮ ＜ ＶＮ …（５） 上記（４）式及び（５）式が同時に成立する条件下にお
いては、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジ
スタＮ１が飽和動作するため、入力回路の閾値は、
（６）式により表される。
【００４８】
【数４】
【００４９】また、上記（６）式において、βＰ＝βＮ
とすると、（７）式のように簡略化される。 ＶＩＮ ＝ ＶＰ＋ＶｔｈＮ−｜ＶｔｈＰ｜ …（７） 上記（７）式よりわかることは、入力回路の閾値は、グ
ランド歪みの波高値ＶＯＬＰの値によらず、一定値とな
るということである。但し、上記効果は、グランド歪み
の波高値ＶＯＬＰが、 ＶＯＬＰ ＞ （ＶＣＣ／２）−ＶｔｈＮ なる条件を満たす場合にのみ認められるものであって、
本発明は、グランド歪みの波高値ＶＯＬＰが比較的大き
いときに有効なものである。
とすると、（７）式のように簡略化される。 ＶＩＮ ＝ ＶＰ＋ＶｔｈＮ−｜ＶｔｈＰ｜ …（７） 上記（７）式よりわかることは、入力回路の閾値は、グ
ランド歪みの波高値ＶＯＬＰの値によらず、一定値とな
るということである。但し、上記効果は、グランド歪み
の波高値ＶＯＬＰが、 ＶＯＬＰ ＞ （ＶＣＣ／２）−ＶｔｈＮ なる条件を満たす場合にのみ認められるものであって、
本発明は、グランド歪みの波高値ＶＯＬＰが比較的大き
いときに有効なものである。
【００５０】しかし、グランド歪みの波高値ＶＯＬＰが
比較的に小さい場合（上記条件を満たさない場合）は、
もともとグランド歪みによる出力信号ＶＯＵＴの発振は
問題とならないのであるから、上記条件は、本発明の必
須の構成要素とはならない。
比較的に小さい場合（上記条件を満たさない場合）は、
もともとグランド歪みによる出力信号ＶＯＵＴの発振は
問題とならないのであるから、上記条件は、本発明の必
須の構成要素とはならない。
【００５１】そこで、ＰＭＯＳトランジスタＰ２の飽和
動作についてさらに検討する。まず、ＰＭＯＳトランジ
スタＰ２が非飽和動作、ＰＭＯＳトランジスタＰ１が飽
和動作する場合、入力回路の閾値は、従来と同様に、グ
ランド歪みの発生により通常の閾値ＶｔｈｃからΔＶｔ
ｈ（＝ＶＯＬＰ／２）だけ上昇する。
動作についてさらに検討する。まず、ＰＭＯＳトランジ
スタＰ２が非飽和動作、ＰＭＯＳトランジスタＰ１が飽
和動作する場合、入力回路の閾値は、従来と同様に、グ
ランド歪みの発生により通常の閾値ＶｔｈｃからΔＶｔ
ｈ（＝ＶＯＬＰ／２）だけ上昇する。
【００５２】次に、ＰＭＯＳトランジスタＰ１，Ｐ２が
共に飽和動作する場合、ＶＯＬＰ＞（ＶＣＣ／２）−Ｖ
ｔｈＮなる条件を満たしていなくても、ＰＭＯＳトラン
ジスタＰ２のゲ−トバイアスが浅くなり（大きくな
り）、当該ＰＭＯＳトランジスタＰ２の駆動力を低下さ
せる結果、ＮＭＯＳトランジスタＮ１の駆動力を低下を
補正でき、入力回路の閾値の変動を抑制する効果を有す
る。
共に飽和動作する場合、ＶＯＬＰ＞（ＶＣＣ／２）−Ｖ
ｔｈＮなる条件を満たしていなくても、ＰＭＯＳトラン
ジスタＰ２のゲ−トバイアスが浅くなり（大きくな
り）、当該ＰＭＯＳトランジスタＰ２の駆動力を低下さ
せる結果、ＮＭＯＳトランジスタＮ１の駆動力を低下を
補正でき、入力回路の閾値の変動を抑制する効果を有す
る。
【００５３】つまり、ＰＭＯＳトランジスタＰ１，Ｐ２
の駆動力の大小の如何に拘らず、少なくともＰＭＯＳト
ランジスタＰ２，ＮＭＯＳトランジスタＮ１を共に飽和
動作させることにより出力信号の発振を防止できる。 (2) 次に、図６に示すように、入力信号が高レベルか
ら低レベルに変化する場合において、電源電位ＶＣＣに
電源歪みが生じ、ノ−ドＡの電位ＶａがＶＣＣ−ＶＯＬ
Ｐになったとすると、入力回路の閾値は、以下のように
して求められる。但し、Ｖａ＝ＶＣＣ−ＶＯＬＰ、Ｖｂ
＝０とする。
の駆動力の大小の如何に拘らず、少なくともＰＭＯＳト
ランジスタＰ２，ＮＭＯＳトランジスタＮ１を共に飽和
動作させることにより出力信号の発振を防止できる。 (2) 次に、図６に示すように、入力信号が高レベルか
ら低レベルに変化する場合において、電源電位ＶＣＣに
電源歪みが生じ、ノ−ドＡの電位ＶａがＶＣＣ−ＶＯＬ
Ｐになったとすると、入力回路の閾値は、以下のように
して求められる。但し、Ｖａ＝ＶＣＣ−ＶＯＬＰ、Ｖｂ
＝０とする。
【００５４】
【表２】
【００５５】ノ−ドＡの電位ＶａがＶＣＣからＶＯＬＰ
だけ下降することに伴うＰＭＯＳトランジスタＰ１の駆
動力の低下は、電流支配に関与するＮＭＯＳトランジス
タをＮ１からＮ２に移して、当該ＮＭＯＳトランジスタ
Ｎ２の駆動力を低下させることにより補うことが可能で
ある。その結果、入力回路の閾値の変動は抑制される。
だけ下降することに伴うＰＭＯＳトランジスタＰ１の駆
動力の低下は、電流支配に関与するＮＭＯＳトランジス
タをＮ１からＮ２に移して、当該ＮＭＯＳトランジスタ
Ｎ２の駆動力を低下させることにより補うことが可能で
ある。その結果、入力回路の閾値の変動は抑制される。
【００５６】ＮＭＯＳトランジスタＮ２により電流を支
配するための条件は、当該ＮＭＯＳトランジスタＮ２が
飽和動作する状態になることである。ＮＭＯＳトランジ
スタＮ２を飽和動作させるためには、ＮＭＯＳトランジ
スタＮ２において、ＶＧＳ−Ｖｔｈ ＜ ＶＤＳ の関
係を満たしていることが必要である。
配するための条件は、当該ＮＭＯＳトランジスタＮ２が
飽和動作する状態になることである。ＮＭＯＳトランジ
スタＮ２を飽和動作させるためには、ＮＭＯＳトランジ
スタＮ２において、ＶＧＳ−Ｖｔｈ ＜ ＶＤＳ の関
係を満たしていることが必要である。
【００５７】従って、上記表２より、（８）式が導かれ
る。 ＶＣＣ−ＶＯＬＰ−ＶＮ−ＶｔｈＮ ＜ （ＶＣＣ／２）−ＶＮ ＶＯＬＰ ＞ ＶＣＣ／２−ＶｔｈＮ …（８） また、ＮＭＯＳトランジスタＰ１が飽和動作するための
条件は、ＰＭＯＳトランジスタＰ１において、ＶＧＳ−
Ｖｔｈ ＜ ＶＤＳ の関係を満たしていることが必要
である。
る。 ＶＣＣ−ＶＯＬＰ−ＶＮ−ＶｔｈＮ ＜ （ＶＣＣ／２）−ＶＮ ＶＯＬＰ ＞ ＶＣＣ／２−ＶｔｈＮ …（８） また、ＮＭＯＳトランジスタＰ１が飽和動作するための
条件は、ＰＭＯＳトランジスタＰ１において、ＶＧＳ−
Ｖｔｈ ＜ ＶＤＳ の関係を満たしていることが必要
である。
【００５８】従って、上記表２より、（９）式が導かれ
る。 ＶＣＣ−ＶＯＬＰ−ＶＩＮ−｜ＶｔｈＰ｜ ＜ ＶＣＣ−ＶＯＬＰ−ＶＰ ＶＩＮ＋｜ＶｔｈＰ｜ ＞ ＶＰ …（９） 上記（８）式及び（９）式が同時に成立する条件下にお
いては、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジ
スタＰ１が飽和動作するため、入力回路の閾値は、（１
０）式により表される。
る。 ＶＣＣ−ＶＯＬＰ−ＶＩＮ−｜ＶｔｈＰ｜ ＜ ＶＣＣ−ＶＯＬＰ−ＶＰ ＶＩＮ＋｜ＶｔｈＰ｜ ＞ ＶＰ …（９） 上記（８）式及び（９）式が同時に成立する条件下にお
いては、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジ
スタＰ１が飽和動作するため、入力回路の閾値は、（１
０）式により表される。
【００５９】
【数５】
【００６０】また、上記（１０）式において、βＰ＝β
Ｎとすると、（１１）式のように簡略化される。 ＶＩＮ ＝ ＶＮ＋ＶｔｈＮ−｜ＶｔｈＰ｜ …（１１） 上記（１１）式よりわかることは、入力回路の閾値は、
電源歪みの波高値ＶＯＬＰの値によらず、一定値となる
ということである。但し、上記効果は、電源歪みの波高
値ＶＯＬＰが、 ＶＣＣ−ＶＯＬＰ ＜ （ＶＣＣ／２）＋｜ＶｔｈＰ｜ ＶＯＬＰ ＞ （ＶＣＣ／２）−｜ＶｔｈＰ｜ なる条件を満たす場合にのみ認められるものであって、
本発明は、電源歪みの波高値ＶＯＬＰが比較的大きいと
きに有効なものである。
Ｎとすると、（１１）式のように簡略化される。 ＶＩＮ ＝ ＶＮ＋ＶｔｈＮ−｜ＶｔｈＰ｜ …（１１） 上記（１１）式よりわかることは、入力回路の閾値は、
電源歪みの波高値ＶＯＬＰの値によらず、一定値となる
ということである。但し、上記効果は、電源歪みの波高
値ＶＯＬＰが、 ＶＣＣ−ＶＯＬＰ ＜ （ＶＣＣ／２）＋｜ＶｔｈＰ｜ ＶＯＬＰ ＞ （ＶＣＣ／２）−｜ＶｔｈＰ｜ なる条件を満たす場合にのみ認められるものであって、
本発明は、電源歪みの波高値ＶＯＬＰが比較的大きいと
きに有効なものである。
【００６１】しかし、電源歪みの波高値ＶＯＬＰが比較
的に小さい場合（上記条件を満たさない場合）は、もと
もと電源歪みによる出力信号ＶＯＵＴの発振は問題とな
らないのであるから、上記条件は、本発明の必須の構成
要素とはならない。図７及び図８は、本発明の第２の実
施例に係わる入力回路を示すものである。
的に小さい場合（上記条件を満たさない場合）は、もと
もと電源歪みによる出力信号ＶＯＵＴの発振は問題とな
らないのであるから、上記条件は、本発明の必須の構成
要素とはならない。図７及び図８は、本発明の第２の実
施例に係わる入力回路を示すものである。
【００６２】この入力回路は、Ｐチャネル型ＭＯＳトラ
ンジスタＰ１，Ｐ２とＮチャネル型ＭＯＳトランジスタ
Ｎ１，Ｎ２とからなるＣＭＯＳインバ−タにより構成さ
れている。
ンジスタＰ１，Ｐ２とＮチャネル型ＭＯＳトランジスタ
Ｎ１，Ｎ２とからなるＣＭＯＳインバ−タにより構成さ
れている。
【００６３】ＰＭＯＳトランジスタＰ１のゲ−トには、
入力信号ＶＩＮが入力され、ドレインからは出力信号Ｖ
ＯＵＴが出力される。ＮＭＯＳトランジスタＮ１のゲ−
トには、入力信号ＶＩＮが入力され、ドレインからは出
力信号ＶＯＵＴが出力される。
入力信号ＶＩＮが入力され、ドレインからは出力信号Ｖ
ＯＵＴが出力される。ＮＭＯＳトランジスタＮ１のゲ−
トには、入力信号ＶＩＮが入力され、ドレインからは出
力信号ＶＯＵＴが出力される。
【００６４】ＰＭＯＳトランジスタＰ２のソ−スには、
電源電位（高電位）ＶＣＣが印加され、ゲ−トには、接
地電位（低電位）ＧＮＤが印加され、ドレインには、Ｐ
ＭＯＳトランジスタＰ１のソ−スが接続されている。
電源電位（高電位）ＶＣＣが印加され、ゲ−トには、接
地電位（低電位）ＧＮＤが印加され、ドレインには、Ｐ
ＭＯＳトランジスタＰ１のソ−スが接続されている。
【００６５】ＮＭＯＳトランジスタＮ２のソ−スには、
接地電位（低電位）ＧＮＤが印加され、ゲ−トには、電
源電位（高電位）ＶＣＣが印加され、ドレインには、Ｎ
ＭＯＳトランジスタＮ１のソ−スが接続されている。
接地電位（低電位）ＧＮＤが印加され、ゲ−トには、電
源電位（高電位）ＶＣＣが印加され、ドレインには、Ｎ
ＭＯＳトランジスタＮ１のソ−スが接続されている。
【００６６】また、ＰＭＯＳトランジスタＰ１のソ−ス
とＮＭＯＳトランジスタＮ２のゲ−トは、共に同一の寄
生部（配線、リ−ドフレ−ムやボンディングワイヤなど
による寄生容量及び寄生コンダクタンス）ＬＣ１を介し
て電源に接続されている。同様に、ＮＭＯＳトランジス
タＮ１のソ−スとＰＭＯＳトランジスタＰ２のゲ−ト
は、共に同一の寄生部ＬＣ２を介して電源に接続されて
いる。
とＮＭＯＳトランジスタＮ２のゲ−トは、共に同一の寄
生部（配線、リ−ドフレ−ムやボンディングワイヤなど
による寄生容量及び寄生コンダクタンス）ＬＣ１を介し
て電源に接続されている。同様に、ＮＭＯＳトランジス
タＮ１のソ−スとＰＭＯＳトランジスタＰ２のゲ−ト
は、共に同一の寄生部ＬＣ２を介して電源に接続されて
いる。
【００６７】なお、入力信号ＶＩＮの電位は、低レベル
から高レベルに、又は高レベルから低レベルに緩やかに
変化する。つまり、本実施例に係わる入力回路は、上述
の第１の実施例に係わる入力回路と比較すると、ＰＭＯ
ＳトランジスタＰ２が、電源とＰＭＯＳトランジスタＰ
１の間に接続され、ＮＭＯＳトランジスタＮ２が、接地
点とＮＭＯＳトランジスタＮ１の間に接続されている点
のみが異なり、他の点においては全て同じである。
から高レベルに、又は高レベルから低レベルに緩やかに
変化する。つまり、本実施例に係わる入力回路は、上述
の第１の実施例に係わる入力回路と比較すると、ＰＭＯ
ＳトランジスタＰ２が、電源とＰＭＯＳトランジスタＰ
１の間に接続され、ＮＭＯＳトランジスタＮ２が、接地
点とＮＭＯＳトランジスタＮ１の間に接続されている点
のみが異なり、他の点においては全て同じである。
【００６８】本実施例に係わる入力回路においても、上
述の第１の実施例と同様の効果を得ることができる。図
９は、本発明の第３の実施例に係わる入力回路を示すも
のである。この入力回路は、Ｐチャネル型ＭＯＳトラン
ジスタＰ１，Ｐ２とＮチャネル型ＭＯＳトランジスタＮ
１とからなるＣＭＯＳインバ−タにより構成されてい
る。
述の第１の実施例と同様の効果を得ることができる。図
９は、本発明の第３の実施例に係わる入力回路を示すも
のである。この入力回路は、Ｐチャネル型ＭＯＳトラン
ジスタＰ１，Ｐ２とＮチャネル型ＭＯＳトランジスタＮ
１とからなるＣＭＯＳインバ−タにより構成されてい
る。
【００６９】ＰＭＯＳトランジスタＰ１のソ−スには、
寄生部ＣＲ１を介して電源が接続され、ゲ−トには、入
力信号ＶＩＮが入力される。ＮＭＯＳトランジスタＮ１
のソ−スには、寄生部ＣＲ２を介して接地点が接続さ
れ、ゲ−トには、入力信号ＶＩＮが入力され、ドレイン
からは出力信号ＶＯＵＴが出力される。
寄生部ＣＲ１を介して電源が接続され、ゲ−トには、入
力信号ＶＩＮが入力される。ＮＭＯＳトランジスタＮ１
のソ−スには、寄生部ＣＲ２を介して接地点が接続さ
れ、ゲ−トには、入力信号ＶＩＮが入力され、ドレイン
からは出力信号ＶＯＵＴが出力される。
【００７０】ＰＭＯＳトランジスタＰ２のソ−スには、
ＰＭＯＳトランジスタＰ１のドレインが接続され、ゲ−
トには、寄生部ＣＲ２を介して接地点が接続され、ドレ
インからは出力信号ＶＯＵＴが出力される。
ＰＭＯＳトランジスタＰ１のドレインが接続され、ゲ−
トには、寄生部ＣＲ２を介して接地点が接続され、ドレ
インからは出力信号ＶＯＵＴが出力される。
【００７１】なお、入力信号ＶＩＮの電位は、低レベル
から高レベルに、又は高レベルから低レベルに緩やかに
変化する。上記構成の入力回路では、ＮＭＯＳトランジ
スタＮ１のソ−スとＰＭＯＳトランジスタＰ２のゲ−ト
は、共に同一の寄生部ＬＣ２を介して接地点に接続され
ている。従って、入力信号ＶＩＮの電位が低レベルから
高レベルに緩やかに変化する場合にのみ、グランド歪み
が発生しても出力信号ＶＯＵＴが発振しないという効果
が得られる。図１０は、本発明の第４の実施例に係わる
入力回路を示すものである。この入力回路は、Ｐチャネ
ル型ＭＯＳトランジスタＰ１とＮチャネル型ＭＯＳトラ
ンジスタＮ１，Ｎ２とからなるＣＭＯＳインバ−タによ
り構成されている。
から高レベルに、又は高レベルから低レベルに緩やかに
変化する。上記構成の入力回路では、ＮＭＯＳトランジ
スタＮ１のソ−スとＰＭＯＳトランジスタＰ２のゲ−ト
は、共に同一の寄生部ＬＣ２を介して接地点に接続され
ている。従って、入力信号ＶＩＮの電位が低レベルから
高レベルに緩やかに変化する場合にのみ、グランド歪み
が発生しても出力信号ＶＯＵＴが発振しないという効果
が得られる。図１０は、本発明の第４の実施例に係わる
入力回路を示すものである。この入力回路は、Ｐチャネ
ル型ＭＯＳトランジスタＰ１とＮチャネル型ＭＯＳトラ
ンジスタＮ１，Ｎ２とからなるＣＭＯＳインバ−タによ
り構成されている。
【００７２】ＰＭＯＳトランジスタＰ１のソ−スには、
寄生部ＣＲ１を介して電源が接続され、ゲ−トには、入
力信号ＶＩＮが入力され、ドレインからは出力信号ＶＯ
ＵＴが出力される。ＮＭＯＳトランジスタＮ１のソ−ス
には、寄生部ＣＲ２を介して接地点が接続され、ゲ−ト
には、入力信号ＶＩＮが入力される。
寄生部ＣＲ１を介して電源が接続され、ゲ−トには、入
力信号ＶＩＮが入力され、ドレインからは出力信号ＶＯ
ＵＴが出力される。ＮＭＯＳトランジスタＮ１のソ−ス
には、寄生部ＣＲ２を介して接地点が接続され、ゲ−ト
には、入力信号ＶＩＮが入力される。
【００７３】ＮＭＯＳトランジスタＮ２のソ−スには、
ＮＭＯＳトランジスタＮ１のドレインが接続され、ゲ−
トには、寄生部ＣＲ１を介して接地点が接続され、ドレ
インからは出力信号ＶＯＵＴが出力される。
ＮＭＯＳトランジスタＮ１のドレインが接続され、ゲ−
トには、寄生部ＣＲ１を介して接地点が接続され、ドレ
インからは出力信号ＶＯＵＴが出力される。
【００７４】なお、入力信号ＶＩＮの電位は、低レベル
から高レベルに、又は高レベルから低レベルに緩やかに
変化する。上記構成の入力回路では、ＰＭＯＳトランジ
スタＰ１のソ−スとＮＭＯＳトランジスタＮ２のゲ−ト
は、共に同一の寄生部ＬＣ１を介して電源に接続されて
いる。従って、入力信号ＶＩＮの電位が高レベルから低
レベルに緩やかに変化する場合にのみ、電源歪みが発生
しても出力信号ＶＯＵＴが発振しないという効果が得ら
れる。
から高レベルに、又は高レベルから低レベルに緩やかに
変化する。上記構成の入力回路では、ＰＭＯＳトランジ
スタＰ１のソ−スとＮＭＯＳトランジスタＮ２のゲ−ト
は、共に同一の寄生部ＬＣ１を介して電源に接続されて
いる。従って、入力信号ＶＩＮの電位が高レベルから低
レベルに緩やかに変化する場合にのみ、電源歪みが発生
しても出力信号ＶＯＵＴが発振しないという効果が得ら
れる。
【００７５】
【発明の効果】以上、説明したように、本発明の入力回
路によれば次のような効果を奏する。接地電位や電源電
位の歪みにより、入力回路を構成するＮＭＯＳトランジ
スタ（又はＰＭＯＳトランジスタ）の駆動力が低下して
も、同時にＰＭＯＳトランジスタ（又はＮＭＯＳトラン
ジスタ）の駆動力も低下させて、入力回路の閾値の変動
を抑制している。
路によれば次のような効果を奏する。接地電位や電源電
位の歪みにより、入力回路を構成するＮＭＯＳトランジ
スタ（又はＰＭＯＳトランジスタ）の駆動力が低下して
も、同時にＰＭＯＳトランジスタ（又はＮＭＯＳトラン
ジスタ）の駆動力も低下させて、入力回路の閾値の変動
を抑制している。
【００７６】従って、接地電位や電源電位の歪みに対し
て入力回路の閾値の変動を防止できるため、入力信号が
入力回路の閾値近傍で緩慢に変化している場合に、出力
信号が発振することを防止できる。
て入力回路の閾値の変動を防止できるため、入力信号が
入力回路の閾値近傍で緩慢に変化している場合に、出力
信号が発振することを防止できる。
【００７７】例えば、従来の入力回路では、グランド歪
みに対し、新たな閾値Ｖｔｈｃ＋ＶＯＬＰ／２が生じ、
出力信号が発振していた。これに対し、本発明の入力回
路では、グランド歪みに対し、ＶＯＬＰ＞（ＶＣＣ／
２）−｜ＶｔｈＰ｜，ＶＮ＞ＶＩＮ−ＶｔｈＮなる条件
が成立する範囲においては、閾値は、ＶＰ＋ＶｔｈＮ−
｜ＶｔｈＰ｜で決まる定数となり、出力信号が発振する
ことはない。
みに対し、新たな閾値Ｖｔｈｃ＋ＶＯＬＰ／２が生じ、
出力信号が発振していた。これに対し、本発明の入力回
路では、グランド歪みに対し、ＶＯＬＰ＞（ＶＣＣ／
２）−｜ＶｔｈＰ｜，ＶＮ＞ＶＩＮ−ＶｔｈＮなる条件
が成立する範囲においては、閾値は、ＶＰ＋ＶｔｈＮ−
｜ＶｔｈＰ｜で決まる定数となり、出力信号が発振する
ことはない。
【図１】本発明の第１の実施例に係わる入力回路を示す
回路図。
回路図。
【図２】図１の入力回路を用いた３段のインバ−タ回路
を示す図。
を示す図。
【図３】図１の入力回路を詳細に示す回路図。
【図４】図１の入力回路の配線パタ−ンの概略を示す
図。
図。
【図５】図３の入力回路の動作を示す波形図。
【図６】図３の入力回路の動作を示す波形図。
【図７】本発明の第２の実施例に係わる入力回路を示す
回路図。
回路図。
【図８】図７の入力回路を詳細に示す回路図。
【図９】本発明の第３の実施例に係わる入力回路を示す
回路図。
回路図。
【図１０】本発明の第４の実施例に係わる入力回路を示
す回路図。
す回路図。
【図１１】従来の入力回路を示す回路図。
【図１２】図１１の入力回路を用いた３段のインバ−タ
回路を示す図。
回路を示す図。
【図１３】図１２のインバ−タ回路の動作を示す波形
図。
図。
【図１４】図１１の入力回路を詳細に示す回路図。
１１ …電源ライン、 １２ …接地ライン、 １３ …電源パッド、 １４ …接地パッド、 Ｐ１，Ｐ２ …Ｐチャネル型ＭＯＳトランジス
タ、 Ｎ１，Ｎ２ …Ｎチャネル型ＭＯＳトランジス
タ、 ＬＣ１，ＬＣ２ …寄生部、 Ｉ１〜Ｉ３ …インバ−タ。
タ、 Ｎ１，Ｎ２ …Ｎチャネル型ＭＯＳトランジス
タ、 ＬＣ１，ＬＣ２ …寄生部、 Ｉ１〜Ｉ３ …インバ−タ。
Claims (6)
- 【請求項１】 ソ−スに第１の電位供給源が接続され、
ゲ−トに入力信号が入力される第１導電型の第１のＭＯ
Ｓトランジスタと、ソ−スに第２の電位供給源が接続さ
れ、ゲ−トに前記入力信号が入力される第２導電型の第
２のＭＯＳトランジスタと、ソ−スに前記第１のＭＯＳ
トランジスタのドレインが接続され、ゲ−トに前記第２
の電位供給源が接続され、ドレインから出力信号を出力
する第１導電型の第３のＭＯＳトランジスタと、ソ−ス
に前記第２のＭＯＳトランジスタのドレインが接続さ
れ、ゲ−トに前記第１の電位供給源が接続され、ドレイ
ンから出力信号を出力する第２導電型の第４のＭＯＳト
ランジスタとを具備することを特徴とする入力回路。 - 【請求項２】 前記第１のＭＯＳトランジスタのソ−ス
と前記第４のＭＯＳトランジスタのゲ−トは、共に、同
一の寄生容量及び寄生リアクタンスを介して前記第１の
電位供給源に接続され、前記第２のＭＯＳトランジスタ
のソ−スと前記第３のＭＯＳトランジスタのゲ−トは、
共に、同一の寄生容量及び寄生リアクタンスを介して前
記第２の電位供給源に接続されていることを特徴とする
請求項１に記載の入力回路。 - 【請求項３】 ソ−スに第１の電位供給源が接続され、
ゲ−トに入力信号が入力される第１導電型の第１のＭＯ
Ｓトランジスタと、ソ−スに第２の電位供給源が接続さ
れ、ゲ−トに前記入力信号が入力され、ドレインから出
力信号を出力する第２導電型の第２のＭＯＳトランジス
タと、ソ−スに前記第１のＭＯＳトランジスタのドレイ
ンが接続され、ゲ−トに前記第２の電位供給源が接続さ
れ、ドレインから出力信号を出力する第１導電型の第３
のＭＯＳトランジスタとを具備することを特徴とする入
力回路。 - 【請求項４】 前記第２のＭＯＳトランジスタのソ−ス
と前記第３のＭＯＳトランジスタのゲ−トは、共に、同
一の寄生容量及び寄生リアクタンスを介して前記第２の
電位供給源に接続されていることを特徴とする請求項３
に記載の入力回路。 - 【請求項５】 ソ−スに第１の電位供給源が接続され、
ゲ−トに入力信号が入力され、ドレインから出力信号を
出力する第１導電型の第１のＭＯＳトランジスタと、ソ
−スに第２の電位供給源が接続され、ゲ−トに前記入力
信号が入力される第２導電型の第２のＭＯＳトランジス
タと、ソ−スに前記第２のＭＯＳトランジスタのドレイ
ンが接続され、ゲ−トに前記第１の電位供給源が接続さ
れ、ドレインから出力信号を出力する第２導電型の第３
のＭＯＳトランジスタとを具備することを特徴とする入
力回路。 - 【請求項６】 前記第１のＭＯＳトランジスタのソ−ス
と前記第３のＭＯＳトランジスタのゲ−トは、共に、同
一の寄生容量及び寄生リアクタンスを介して前記第１の
電位供給源に接続されていることを特徴とする請求項５
に記載の入力回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6014257A JPH07221628A (ja) | 1994-02-08 | 1994-02-08 | 入力回路 |
| KR1019950002111A KR950025976A (ko) | 1994-02-08 | 1995-02-07 | 입력 회로 |
| EP95101705A EP0666649A3 (en) | 1994-02-08 | 1995-02-08 | Input circuit. |
| TW084101279A TW260841B (ja) | 1994-02-08 | 1995-02-13 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6014257A JPH07221628A (ja) | 1994-02-08 | 1994-02-08 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221628A true JPH07221628A (ja) | 1995-08-18 |
Family
ID=11856046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6014257A Pending JPH07221628A (ja) | 1994-02-08 | 1994-02-08 | 入力回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0666649A3 (ja) |
| JP (1) | JPH07221628A (ja) |
| KR (1) | KR950025976A (ja) |
| TW (1) | TW260841B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI325583B (en) | 2006-02-17 | 2010-06-01 | Pegarton Corportation | Disk player having noise reduction functionality |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230220A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 相補性絶縁ゲ−ト型論理回路 |
| JPH03253114A (ja) * | 1990-03-02 | 1991-11-12 | Nec Corp | 半導体装置 |
| EP0560623B1 (en) * | 1992-03-12 | 1999-12-01 | Sharp Kabushiki Kaisha | A semiconductor memory |
-
1994
- 1994-02-08 JP JP6014257A patent/JPH07221628A/ja active Pending
-
1995
- 1995-02-07 KR KR1019950002111A patent/KR950025976A/ko not_active Application Discontinuation
- 1995-02-08 EP EP95101705A patent/EP0666649A3/en not_active Withdrawn
- 1995-02-13 TW TW084101279A patent/TW260841B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| EP0666649A2 (en) | 1995-08-09 |
| TW260841B (ja) | 1995-10-21 |
| KR950025976A (ko) | 1995-09-18 |
| EP0666649A3 (en) | 1996-01-31 |
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