JPS615621A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS615621A JPS615621A JP59126788A JP12678884A JPS615621A JP S615621 A JPS615621 A JP S615621A JP 59126788 A JP59126788 A JP 59126788A JP 12678884 A JP12678884 A JP 12678884A JP S615621 A JPS615621 A JP S615621A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input
- field effect
- potential
- input circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は入力回路に関する。
（従来の技術）
従来の入力回路は、第１図に示すように、電源端子４と
接地端子間にＰ型エンハンスメ／ト電界効果型のトラン
ジスタＱ２、とＮ型工／ハ／スメント電界効果型のトラ
ンジスタＱＮ１ を直列に挿入し、トランジスタＱ、□
のソースを電源端子４に、トランジスタＱＨｔ接地端子
に接続し、トランジスタＱｐ□のドレインとトランジス
タＱＮ工のドレインの共通接続点を出力端子３とし、ト
ランジスタのゲートをそれぞれ入力端子２としている。
接地端子間にＰ型エンハンスメ／ト電界効果型のトラン
ジスタＱ２、とＮ型工／ハ／スメント電界効果型のトラ
ンジスタＱＮ１ を直列に挿入し、トランジスタＱ、□
のソースを電源端子４に、トランジスタＱＨｔ接地端子
に接続し、トランジスタＱｐ□のドレインとトランジス
タＱＮ工のドレインの共通接続点を出力端子３とし、ト
ランジスタのゲートをそれぞれ入力端子２としている。
この従来の入力回路のＤＤ的な動作を考えると、入力端
子２に入力される入力信号ＳがＧＮＤ（接地）レベルか
らＶＤＤレベルに変化する場合、節点人波形は”ＤＤ
レベルからＧＮＤレベルに変化し、出力端子３０波形は
ＧＮＤレベルから■ＤＤレベルに変化し、出力信号Ｓの
入力レベルの論理が反転したことを検出する。このとき
の入力信号８の値が入力回路の閾値Ｖｔｈであり、第２
図に示すような波形となる。
子２に入力される入力信号ＳがＧＮＤ（接地）レベルか
らＶＤＤレベルに変化する場合、節点人波形は”ＤＤ
レベルからＧＮＤレベルに変化し、出力端子３０波形は
ＧＮＤレベルから■ＤＤレベルに変化し、出力信号Ｓの
入力レベルの論理が反転したことを検出する。このとき
の入力信号８の値が入力回路の閾値Ｖｔｈであり、第２
図に示すような波形となる。
通常、１１１１ 値Ｖ ＠ ＞ ハＴ Ｔ Ｌ ｖ ヘ
ル、つｔａｏ、ｓｖ〜２．Ｏｖの範囲内にめる様に設定
しなければならない。
ル、つｔａｏ、ｓｖ〜２．Ｏｖの範囲内にめる様に設定
しなければならない。
閾値Ｖｔｈは、トランジスタＱＰＩとＱＮＩのｇｍの比
によって決定される為電源電圧依存性が大きく電源電圧
ＶＤＤの増加に対してＶｔｈはリニアに大きくなるので
、広い電源電圧範囲で閾値Ｖｔｈ’ｔＴＴＬレベルの範
囲にある様に設定する事は非常に困難であるという欠点
がある。
によって決定される為電源電圧依存性が大きく電源電圧
ＶＤＤの増加に対してＶｔｈはリニアに大きくなるので
、広い電源電圧範囲で閾値Ｖｔｈ’ｔＴＴＬレベルの範
囲にある様に設定する事は非常に困難であるという欠点
がある。
（発明の目的）
本発明の目的は、上記欠点を除去し、入力回路の閾値の
電源電圧依存性が軽減された入力回路を提供することに
ある。
電源電圧依存性が軽減された入力回路を提供することに
ある。
（発明の構成）
本発明の入力回路は、ゲートに入力信号が入力されるＰ
型エンハンスメント電界効果型の第１のトランジスタと
、ゲートが前記第１のトランジスタのゲートに共通接続
されドレインが前記第１のトランジスタのドレインに接
続されソースが接地されるＮ皺工ンハ／スメント電界効
果源の第２のトランジスタと、ゲートが出力端子に接続
されドレインが電源端子に接続されソースが前記第１の
トランジスタのソースに接続されるＰ型エンハンスメン
ト電界効果型の第３のトランジスタと、該第３のトラン
ジスタに並列に接続されるＮ型エンハ７スメント電界効
果型の第４のトランジスタと、入力端が前記第１のトラ
ンジスタのドレイ／に接続し出力端が前記出力端子に接
続するインバータと金含んで構成される。
型エンハンスメント電界効果型の第１のトランジスタと
、ゲートが前記第１のトランジスタのゲートに共通接続
されドレインが前記第１のトランジスタのドレインに接
続されソースが接地されるＮ皺工ンハ／スメント電界効
果源の第２のトランジスタと、ゲートが出力端子に接続
されドレインが電源端子に接続されソースが前記第１の
トランジスタのソースに接続されるＰ型エンハンスメン
ト電界効果型の第３のトランジスタと、該第３のトラン
ジスタに並列に接続されるＮ型エンハ７スメント電界効
果型の第４のトランジスタと、入力端が前記第１のトラ
ンジスタのドレイ／に接続し出力端が前記出力端子に接
続するインバータと金含んで構成される。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第３図は本発明の一実施例の回路図である。
この実施例は、ゲートに入力信号Ｓが入力され
；するＰ型エンハ／スメント電界効果型の第１の
トランジスタＱｐ□ と、ゲート力ＵＩＥＩのトランジ
スタ 。
；するＰ型エンハ／スメント電界効果型の第１の
トランジスタＱｐ□ と、ゲート力ＵＩＥＩのトランジ
スタ 。
力電圧■ｏは接地電位にあり、トランジスタＱＰ□。
Ｑｐｌはオン状態、トランジスタＱＮＩはオフ状態とな
る。
る。
入力信号８が接地電位から上昇するのに伴って、Ａ点の
電位が電源電圧ｖＤＤから下がり、出力電圧■。は接地
電位から電源電圧ｖＤＤに変化し、トランジスタＱＰ２
のゲート！ソース間バイアス電圧が低くなり、トランジ
スタＱｐ□のｇｍが下がるので、Ｂ点の電位は、第４図
に示す様に、電源電圧ＶＤＤ より下がり、Ａ点の電位
は急激に下がり、出力電圧ｖ０は電源電圧ｖＤＤ とな
る。この様にＢ点の電位が変化す不為、入力回路の閾値
Ｖｔｈは、第１図に示すような従来のインバータを使用
する場合に比べ、電源電圧依存性が軽減される。
電位が電源電圧ｖＤＤから下がり、出力電圧■。は接地
電位から電源電圧ｖＤＤに変化し、トランジスタＱＰ２
のゲート！ソース間バイアス電圧が低くなり、トランジ
スタＱｐ□のｇｍが下がるので、Ｂ点の電位は、第４図
に示す様に、電源電圧ＶＤＤ より下がり、Ａ点の電位
は急激に下がり、出力電圧ｖ０は電源電圧ｖＤＤ とな
る。この様にＢ点の電位が変化す不為、入力回路の閾値
Ｖｔｈは、第１図に示すような従来のインバータを使用
する場合に比べ、電源電圧依存性が軽減される。
入力信号Ｓが十分ＶＤＤに近い場合には、トランジスタ
Ｑｐｚ＋Ｑｐ□はオフ状態、トランジスタＱ Ｎｌ ｙ
Ｑ Ｎｚはオン状態となるので、Ｂ点は電源電圧ＶＤ
ＤよりトランジスタＱＮ２の閾値ｖｔｈＮ分だけ低い値
となるが、入力回路に貫通電流が流れＱＰＩ のゲート
に共通接続されドレインが第１のトランジスタのドレイ
ンに接続されソースが接地されるＮ型エンハンスメント
電界効果型の第２のトランジスタＱ）Ｊｌ と、ゲート
が出力端子３に接続されドレインが電源端子４に接続さ
れソースが第１のトランジスタＱ、□のソースに接続さ
れるＰ型エンハ７スメント電界効果型の第３のトラ７ジ
スタＱＰｉｔと、この第３のトランジスタＱｐｚに並列
に接続されるＮ型工ンノ・ンスメント電界効果屋の第４
のトランジスタＱＮｔ と、入力端が第１のトランジス
タＱＰ０のドレインに接続し出力端が出力端子３に接続
するインバータｌとを含んで構成される。
Ｑｐｚ＋Ｑｐ□はオフ状態、トランジスタＱ Ｎｌ ｙ
Ｑ Ｎｚはオン状態となるので、Ｂ点は電源電圧ＶＤ
ＤよりトランジスタＱＮ２の閾値ｖｔｈＮ分だけ低い値
となるが、入力回路に貫通電流が流れＱＰＩ のゲート
に共通接続されドレインが第１のトランジスタのドレイ
ンに接続されソースが接地されるＮ型エンハンスメント
電界効果型の第２のトランジスタＱ）Ｊｌ と、ゲート
が出力端子３に接続されドレインが電源端子４に接続さ
れソースが第１のトランジスタＱ、□のソースに接続さ
れるＰ型エンハ７スメント電界効果型の第３のトラ７ジ
スタＱＰｉｔと、この第３のトランジスタＱｐｚに並列
に接続されるＮ型工ンノ・ンスメント電界効果屋の第４
のトランジスタＱＮｔ と、入力端が第１のトランジス
タＱＰ０のドレインに接続し出力端が出力端子３に接続
するインバータｌとを含んで構成される。
このように構成された入力回路において、トランジスタ
ＱＰＩ及びＱＮ２のドレインであるＢ点の電圧性、電源
電圧ＶＤＤ に対してトランジスタＱＮ２１Ｑｐｇ、Ｑ
ｐ□とＱＮ□の相互コンダクタンスｇｍの比で決まる。
ＱＰＩ及びＱＮ２のドレインであるＢ点の電圧性、電源
電圧ＶＤＤ に対してトランジスタＱＮ２１Ｑｐｇ、Ｑ
ｐ□とＱＮ□の相互コンダクタンスｇｍの比で決まる。
入力信号Ｓが接地電位から電源電圧ｖＤＤまで変化する
場合を考えると、入力信号Ｓが接地電位の時、Ｂ点は＃
１ぼ電源電圧ＶＤＤｓ出る事はなく、入力信号Ｓが十分
ＧＮＤ電位に近い場合も入力回路に貫通電流が流れない
事は言うまでもない。
場合を考えると、入力信号Ｓが接地電位の時、Ｂ点は＃
１ぼ電源電圧ＶＤＤｓ出る事はなく、入力信号Ｓが十分
ＧＮＤ電位に近い場合も入力回路に貫通電流が流れない
事は言うまでもない。
（発明の効果）
以上説明したように本発明によれば、閾値Ｖｔｈの電源
電圧依存性が軽減され、広い電源電圧範囲で閾値をＴＴ
Ｌレベル等の特定レベル範囲に容易に設定可能な入力回
路を得ることが出来る。
電圧依存性が軽減され、広い電源電圧範囲で閾値をＴＴ
Ｌレベル等の特定レベル範囲に容易に設定可能な入力回
路を得ることが出来る。
第１図は従来の入力回路の一例を示す回路図、第２図は
第１図に示す入力回路の動作波形の一例を示す特性曲線
図、第３図は本発明の一実施例を示す回路図、第４図は
第３図に示す笑施例の動作波形の一例を示す特性曲線図
である。 １・・・・・・インバータ、２・・・・・・入力端子、
３・・・・・・出力端子、４・・・・・・電源端子、Ａ
、Ｂ・・・・・・節点５ＱＮ１ｒＱＮ２・・・・・・Ｎ
Ｗエンハンスメント電界効果トランジスタ、ＱＰ□１Ｑ
Ｐ２・・・・・・ＰＷエン／Ｓンスメント電界効果トラ
ンジスタ、Ｓ・・・・・・入力信号、ｖＤＤ・・・・・
・電源電圧、ＶＩ・・・・・・入力電圧、ｖ。・・・・
・・出力電圧。 事１回 峯３０ 早２制 峯ｆ−珂
第１図に示す入力回路の動作波形の一例を示す特性曲線
図、第３図は本発明の一実施例を示す回路図、第４図は
第３図に示す笑施例の動作波形の一例を示す特性曲線図
である。 １・・・・・・インバータ、２・・・・・・入力端子、
３・・・・・・出力端子、４・・・・・・電源端子、Ａ
、Ｂ・・・・・・節点５ＱＮ１ｒＱＮ２・・・・・・Ｎ
Ｗエンハンスメント電界効果トランジスタ、ＱＰ□１Ｑ
Ｐ２・・・・・・ＰＷエン／Ｓンスメント電界効果トラ
ンジスタ、Ｓ・・・・・・入力信号、ｖＤＤ・・・・・
・電源電圧、ＶＩ・・・・・・入力電圧、ｖ。・・・・
・・出力電圧。 事１回 峯３０ 早２制 峯ｆ−珂
Claims (1)
- ゲートに入力信号が入力されるＰ型エンハンスメント電
界効果型の第１のトランジスタと、ゲートが前記第１の
トランジスタのゲートに共通接続されドレインが前記第
１のトランジスタのドレインに接続されソースが接地さ
れるＮ型エンハンスメント電界効果型の第２のトランジ
スタと、ゲートが出力端子に接続されドレインが電源端
子に接続されソースが前記第１のトランジスタのソース
に接続されるＰ型エンハンスメント電界効果型の第３の
トランジスタと、該第３のトランジスタに並列に接続さ
れるＮ型エンハンスメント電界効果型の第４のトランジ
スタと、入力端が前記第１のトランジスタのドレインに
接続し出力端が前記出力端子に接続するインバータとを
含むことを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126788A JPS615621A (ja) | 1984-06-20 | 1984-06-20 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126788A JPS615621A (ja) | 1984-06-20 | 1984-06-20 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS615621A true JPS615621A (ja) | 1986-01-11 |
Family
ID=14943951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59126788A Pending JPS615621A (ja) | 1984-06-20 | 1984-06-20 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615621A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0444683A2 (en) * | 1990-03-02 | 1991-09-04 | Nec Corporation | Semiconductor circuit device with input threshold value correction circuit |
-
1984
- 1984-06-20 JP JP59126788A patent/JPS615621A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0444683A2 (en) * | 1990-03-02 | 1991-09-04 | Nec Corporation | Semiconductor circuit device with input threshold value correction circuit |
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