JP2839203B2 - 半導体集積回路 - Google Patents
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Description
【発明の詳細な説明】 〔概要〕 降圧電源（VRC）を併用する半導体集積回路に関し、 VCC系ゲート回路の出力を受けるVRC系ゲート回路のPM
OSトランジスタのしきい値を調節することにより、信号
伝達の遅延を防止することを目的とし、 ２値論理出力の一方の論理レベルを第１の電源電位に
よって決定し、他方の論理レベルを該第１の電源電位に
対して電位差Ａを持つ第２の電源電位によって決定する
前段論理回路と、該前段論理回路からの論理を受けて２
値論理を出力するとともに、該２値論理の一方の論理レ
ベルを前記第１の電源電位によって決定し、他方の論理
レベルを該第１の電源電位に対して前記電位差Ａよりも
小さい電位差Ｂを持つ第３の電源電位によって決定する
後段論理回路と、を具備し、前記後段論理回路は、入力
論理レベルが前記第２の電源電位によって決められた論
理レベルから前記第１の電源電位によって決められた論
理レベルへと変化する間の所定の電位でオフ状態からオ
ン状態へと遷移して出力論理の他方の論理レベルを決定
するPMOSトランジスタを有し、該PMOSトランジスタのし
きい値を調節して、前記所定の電位を第２の電源電位ま
たは第３の電源電位に近づけたことを特徴とする。
OSトランジスタのしきい値を調節することにより、信号
伝達の遅延を防止することを目的とし、 ２値論理出力の一方の論理レベルを第１の電源電位に
よって決定し、他方の論理レベルを該第１の電源電位に
対して電位差Ａを持つ第２の電源電位によって決定する
前段論理回路と、該前段論理回路からの論理を受けて２
値論理を出力するとともに、該２値論理の一方の論理レ
ベルを前記第１の電源電位によって決定し、他方の論理
レベルを該第１の電源電位に対して前記電位差Ａよりも
小さい電位差Ｂを持つ第３の電源電位によって決定する
後段論理回路と、を具備し、前記後段論理回路は、入力
論理レベルが前記第２の電源電位によって決められた論
理レベルから前記第１の電源電位によって決められた論
理レベルへと変化する間の所定の電位でオフ状態からオ
ン状態へと遷移して出力論理の他方の論理レベルを決定
するPMOSトランジスタを有し、該PMOSトランジスタのし
きい値を調節して、前記所定の電位を第２の電源電位ま
たは第３の電源電位に近づけたことを特徴とする。
または、所定の電源電位とほぼ等しいレベルのハイ論
理を有する出力信号を出力する第１の回路、及び、該出
力信号を受ける第２の回路を有する半導体集積回路であ
って、前記第１の回路は、前記所定の電源電位を受ける
ソースと、前記出力信号を出力するドレインとを有する
第１のPMOSトランジスタを含み、前記第２の回路は、前
記出力信号を受けるゲートと、前記所定の電源電位より
低い電源電位を受けるソースと、出力端子に接続された
ドレインを有する第２のPMOSトランジスタを含み、前記
第１のPMOSトランジスタ及び第２のPMOSトランジスタは
それぞれしきい電圧を有し、該しきい電圧はゲート・ソ
ース間電圧として定義され、該第２のPMOSトランジスタ
のしきい電圧は前記第１のPMOSトランジスタのしきい電
圧より大きいことを特徴とする。
理を有する出力信号を出力する第１の回路、及び、該出
力信号を受ける第２の回路を有する半導体集積回路であ
って、前記第１の回路は、前記所定の電源電位を受ける
ソースと、前記出力信号を出力するドレインとを有する
第１のPMOSトランジスタを含み、前記第２の回路は、前
記出力信号を受けるゲートと、前記所定の電源電位より
低い電源電位を受けるソースと、出力端子に接続された
ドレインを有する第２のPMOSトランジスタを含み、前記
第１のPMOSトランジスタ及び第２のPMOSトランジスタは
それぞれしきい電圧を有し、該しきい電圧はゲート・ソ
ース間電圧として定義され、該第２のPMOSトランジスタ
のしきい電圧は前記第１のPMOSトランジスタのしきい電
圧より大きいことを特徴とする。
本発明は、半導体集積回路、詳しくは降圧電源
（VRC）を併用する半導体集積回路に関する。半導体集
積回路の密度を向上し、微細化を進めていくと、例えば
トランジスタの耐圧が損なわれることがあり、この対策
として電源電圧の降圧化が行われる。
（VRC）を併用する半導体集積回路に関する。半導体集
積回路の密度を向上し、微細化を進めていくと、例えば
トランジスタの耐圧が損なわれることがあり、この対策
として電源電圧の降圧化が行われる。
〔従来の技術〕 第４図は降圧電源を併用する半導体集積回路の一部を
示す図であり、第１の回路としての前段のCMOSゲート
（以下、VCC系ゲート回路）10には例えば＋5Vの電源
（以下、VCC）が与えられ、第２の回路としての後段のC
MOSゲート（以下、VRC系ゲート回路）11にはVCCよりも
低い例えば＋4Vの電源（以下、VRC）が与えられてい
る。なお、GNDは二つのゲートに共通の電源（例えば0
V）である。
示す図であり、第１の回路としての前段のCMOSゲート
（以下、VCC系ゲート回路）10には例えば＋5Vの電源
（以下、VCC）が与えられ、第２の回路としての後段のC
MOSゲート（以下、VRC系ゲート回路）11にはVCCよりも
低い例えば＋4Vの電源（以下、VRC）が与えられてい
る。なお、GNDは二つのゲートに共通の電源（例えば0
V）である。
VCC系ゲート回路10は、VCCとGNDの間にPMOSトランジ
スタ（第１のPMOSトランジスタ）13およびNMOSトランジ
スタ14を接続して構成し、また、VRC系ゲート回路11
は、VRCとGNDの間にPMOSトランジスタ（第２のPMOSトラ
ンジスタ）15およびNMOSトランジスタ16を接続して構成
する。
スタ（第１のPMOSトランジスタ）13およびNMOSトランジ
スタ14を接続して構成し、また、VRC系ゲート回路11
は、VRCとGNDの間にPMOSトランジスタ（第２のPMOSトラ
ンジスタ）15およびNMOSトランジスタ16を接続して構成
する。
VCC系ゲート回路10に加えられる入力信号は、そのハ
イ論理レベルをVCC相当電位とし、そのロー論理レベル
をGND相当電位とする。入力信号がハイ論理のときNMOS
トランジスタ14をオン状態にして出力論理をGND電位相
当にし、入力信号がロー論理のときPMOSトランジスタ13
をオン状態にして出力論理をVCC電位相当にする。ここ
で、PMOSトランジスタ13がオフからオン状態に遷移する
電位はVCCにCMOSトランジスタ13のしきい電位（VTH13）
を加えた値であり、VTH13はおよそ−0.6Vである。
イ論理レベルをVCC相当電位とし、そのロー論理レベル
をGND相当電位とする。入力信号がハイ論理のときNMOS
トランジスタ14をオン状態にして出力論理をGND電位相
当にし、入力信号がロー論理のときPMOSトランジスタ13
をオン状態にして出力論理をVCC電位相当にする。ここ
で、PMOSトランジスタ13がオフからオン状態に遷移する
電位はVCCにCMOSトランジスタ13のしきい電位（VTH13）
を加えた値であり、VTH13はおよそ−0.6Vである。
一方、VRC系ゲート回路11に加えられる入力信号（VCC
系ゲート回路10の出力信号）は、そのハイ論理レベルを
VCC相当電位とし、そのロー論理レベルをGND相当電位と
する。入力信号がハイ論理のときNMOSトランジスタ16を
オン状態にして出力論理をGND電位相当にし、入力信号
がロー論理のときPMOSトランジスタ15をオン状態にして
出力論理をVRC電位相当にする。ここで、PMOSトランジ
スタ15がオフからオン状態に遷移する電位はVRCにCMOS
トランジスタ15のしきい電圧（VTH15）を加えた値であ
り、VTH15は上記VTH13と同じくおよそ−0.6Vである。
系ゲート回路10の出力信号）は、そのハイ論理レベルを
VCC相当電位とし、そのロー論理レベルをGND相当電位と
する。入力信号がハイ論理のときNMOSトランジスタ16を
オン状態にして出力論理をGND電位相当にし、入力信号
がロー論理のときPMOSトランジスタ15をオン状態にして
出力論理をVRC電位相当にする。ここで、PMOSトランジ
スタ15がオフからオン状態に遷移する電位はVRCにCMOS
トランジスタ15のしきい電圧（VTH15）を加えた値であ
り、VTH15は上記VTH13と同じくおよそ−0.6Vである。
VRC系ゲート回路11を含む後の回路にVCCよりも低電圧
のVRCを使用し、耐圧不足を解消する。
のVRCを使用し、耐圧不足を解消する。
しかしながら、かかる従来の半導体集積回路にあって
は、VRC系ゲート回路11のPMOSトランジスタ15のしき電
圧（VTH15）が、VCC系ゲート回路10のPMOSトランジスタ
13のしきい電圧（VTH13）とほぼ同一の値（−0.6V）で
あったため、当該PMOSトランジスタ15のオフからオンへ
の遷移が、VRCにVTH15を加えた電位、すなわち＋4V＋
（−0.6V）＝＋3.4Vを下回るまで待つ必要があり、例え
ば、VCC系ゲート回路10の出力波形がなまった場合に、V
RC系ゲート回路11の信号伝達に遅延が発生するといった
問題点があった。
は、VRC系ゲート回路11のPMOSトランジスタ15のしき電
圧（VTH15）が、VCC系ゲート回路10のPMOSトランジスタ
13のしきい電圧（VTH13）とほぼ同一の値（−0.6V）で
あったため、当該PMOSトランジスタ15のオフからオンへ
の遷移が、VRCにVTH15を加えた電位、すなわち＋4V＋
（−0.6V）＝＋3.4Vを下回るまで待つ必要があり、例え
ば、VCC系ゲート回路10の出力波形がなまった場合に、V
RC系ゲート回路11の信号伝達に遅延が発生するといった
問題点があった。
また、第５図に示すように、２つのVRC系回路17、18
をPMOSトランジスタ19で接続し、このPMOSトランジスタ
19をVCC系ゲート回路20の出力でオン／オフ制御するよ
うな場合にも、PMOSトランジスタ19のスイッチングに遅
れが生じる結果、２つのVRC系回路17、18間の信号伝達
に遅延が発生する。
をPMOSトランジスタ19で接続し、このPMOSトランジスタ
19をVCC系ゲート回路20の出力でオン／オフ制御するよ
うな場合にも、PMOSトランジスタ19のスイッチングに遅
れが生じる結果、２つのVRC系回路17、18間の信号伝達
に遅延が発生する。
本発明は、このような問題点に鑑みてなされたもの
で、VCC系ゲート回路の出力を受けるVRC系ゲート回路起
のPMOSトランジスタのしきい値を調節することにより、
信号伝達の遅延を防止することを目的としている。
で、VCC系ゲート回路の出力を受けるVRC系ゲート回路起
のPMOSトランジスタのしきい値を調節することにより、
信号伝達の遅延を防止することを目的としている。
本発明は、上記目的を達成するためその原理構成図を
第１図に示すように、２値論理出力の一方の論理レベル
を第１の電源電位によって決定し、他方の論理レベルを
該第１の電源電位に対して電位差Ａを持つ第２の電源電
位によって決定する前段論理回路と、該前段論理回路か
らの論理を受けて２値論理を出力するとともに、該２値
論理の一方の論理レベルを前記第１の電源電位によって
決定し、他方の論理レベルを該第１の電源電位に対して
前記電位差Ａよりも小さい電位差Ｂを持つ第３の電源電
位によって決定する後段論理回路と、を具備し、前記後
段論理回路は、入力論理レベルが前記第２の電源電位に
よって決められた論理レベルから前記第１の電源電位に
よって決められた論理レベルへと変化する間の所定の電
位でオフ状態からオン状態へと遷移して出力論理の他方
の論理レベルを決定するPMOSトランジスタを有し、該PM
OSトランジスタのしきい値を調節して、前記所定の電位
を第２の電源電位または第３の電源電位に近づけたこと
を特徴とする。
第１図に示すように、２値論理出力の一方の論理レベル
を第１の電源電位によって決定し、他方の論理レベルを
該第１の電源電位に対して電位差Ａを持つ第２の電源電
位によって決定する前段論理回路と、該前段論理回路か
らの論理を受けて２値論理を出力するとともに、該２値
論理の一方の論理レベルを前記第１の電源電位によって
決定し、他方の論理レベルを該第１の電源電位に対して
前記電位差Ａよりも小さい電位差Ｂを持つ第３の電源電
位によって決定する後段論理回路と、を具備し、前記後
段論理回路は、入力論理レベルが前記第２の電源電位に
よって決められた論理レベルから前記第１の電源電位に
よって決められた論理レベルへと変化する間の所定の電
位でオフ状態からオン状態へと遷移して出力論理の他方
の論理レベルを決定するPMOSトランジスタを有し、該PM
OSトランジスタのしきい値を調節して、前記所定の電位
を第２の電源電位または第３の電源電位に近づけたこと
を特徴とする。
または、所定の電源電位とほぼ等しいレベルのハイ論
理を有する出力信号を出力する第１の回路、及び、該出
力信号を受ける第２の回路を有する半導体集積回路であ
って、前記第１の回路は、前記所定の電源電位を受ける
ソースと、前記出力信号を出力するドレインとを有する
第１のPMOSトランジスタを含み、前記第２の回路は、前
記出力信号を受けるゲートと、前記所定の電源電位より
低い電源電位を受けるソースと、出力端子に接続された
ドレインを有する第２のPMOSトランジスタを含み、前記
第１のPMOSトランジスタ及び第２のPMOSトランジスタは
それぞれしきい電圧を有し、該しきい電圧はゲート・ソ
ース間電圧として定義され、該第２のPMOSトランジスタ
のしきい電圧は前記第１のPMOSトランジスタのしきい電
圧より大きいことを特徴とする。
理を有する出力信号を出力する第１の回路、及び、該出
力信号を受ける第２の回路を有する半導体集積回路であ
って、前記第１の回路は、前記所定の電源電位を受ける
ソースと、前記出力信号を出力するドレインとを有する
第１のPMOSトランジスタを含み、前記第２の回路は、前
記出力信号を受けるゲートと、前記所定の電源電位より
低い電源電位を受けるソースと、出力端子に接続された
ドレインを有する第２のPMOSトランジスタを含み、前記
第１のPMOSトランジスタ及び第２のPMOSトランジスタは
それぞれしきい電圧を有し、該しきい電圧はゲート・ソ
ース間電圧として定義され、該第２のPMOSトランジスタ
のしきい電圧は前記第１のPMOSトランジスタのしきい電
圧より大きいことを特徴とする。
本発明では、前段論理回路の出力が、第２の電源電位
に相当する論理レベルから第１の電源電位に相当する論
理レベルに変化する過程において、当該論理レベルの電
位が第３の電源電位とPMOSトランジスタのしきい値によ
って決まる所定の電位を下回ったとき、PMOSトランジス
タがオン状態に遷移する。
に相当する論理レベルから第１の電源電位に相当する論
理レベルに変化する過程において、当該論理レベルの電
位が第３の電源電位とPMOSトランジスタのしきい値によ
って決まる所定の電位を下回ったとき、PMOSトランジス
タがオン状態に遷移する。
ここで、所定の電位は、第２の電源電位または第３の
電源電位に近づけて設定されている。
電源電位に近づけて設定されている。
したがって、この近づけた分だけPMOSトランジスタの
遷移が早められ、信号伝達の遅延が防止される。
遷移が早められ、信号伝達の遅延が防止される。
以下、本発明を図面に基づいて説明する。
第２〜４図は本発明に係る半導体集積回路の一実施例
を示す図であり、降圧電源を併用するメモリ装置への適
用例である。
を示す図であり、降圧電源を併用するメモリ装置への適
用例である。
第２図において、メモリセル20は、ビット線21、22お
よびワード線23を介して、トランスファーゲート24、2
5、共通ビット線26、27、イコライズトランジスタ28、
ビット線駆動回路29、30およびワード線駆動回路31に接
続される。
よびワード線23を介して、トランスファーゲート24、2
5、共通ビット線26、27、イコライズトランジスタ28、
ビット線駆動回路29、30およびワード線駆動回路31に接
続される。
共通ビット線26、27を除く他の能動回路は、外部電源
（例えば＋5V、以下、VCC）から作られた降圧電源（例
えば＋4V、以下VRC）によって動作するVRC系ゲート回路
であり、ビット線やワード線およびメモリセルへの印加
電圧を低電圧化して微細化に伴う耐圧不足を解決する。
（例えば＋5V、以下、VCC）から作られた降圧電源（例
えば＋4V、以下VRC）によって動作するVRC系ゲート回路
であり、ビット線やワード線およびメモリセルへの印加
電圧を低電圧化して微細化に伴う耐圧不足を解決する。
各VRC系ゲート回路には、少なくとも１つのPMOSトラ
ンジスタが含まれている。すなわち、トランスファーゲ
ート24にはPMOSトランジスタT1a、T1bが、トランスファ
ーゲート25にはPMOSトランジスタT2a、T2bが、ビット線
駆動回路29にはPMOSトランジスタT3が、ビット線駆動回
路30にはPMOSトランジスタT4が、ワード線駆動回路31に
はPMOSトランジスタT5a、T5bが、各々含まれている。な
お、イコライズトランジスタ28はそれ自体がPMOSトラン
ジスタである。
ンジスタが含まれている。すなわち、トランスファーゲ
ート24にはPMOSトランジスタT1a、T1bが、トランスファ
ーゲート25にはPMOSトランジスタT2a、T2bが、ビット線
駆動回路29にはPMOSトランジスタT3が、ビット線駆動回
路30にはPMOSトランジスタT4が、ワード線駆動回路31に
はPMOSトランジスタT5a、T5bが、各々含まれている。な
お、イコライズトランジスタ28はそれ自体がPMOSトラン
ジスタである。
各PMOSトランジスタは、インバータ記号で示す図中の
各ゲートG1〜G7の出力によって駆動され、これらのPMOS
トランジスタを有する上記VRC系ゲート回路は、本願発
明の要旨に記載の後段論理回路（または第２の回路）と
して機能する。
各ゲートG1〜G7の出力によって駆動され、これらのPMOS
トランジスタを有する上記VRC系ゲート回路は、本願発
明の要旨に記載の後段論理回路（または第２の回路）と
して機能する。
一方、各ゲートG1〜G7は、外部電源VCCで動作するVCC
系ゲート回路であり、各ゲートの出力はそのハイ論理レ
ベルがVCC電位（第２の電源電位）に相当し、ロー論理
レベルがGND電位（第１の電源電位）に相当する。各ゲ
ートG1〜G7は、本願発明の要旨に記載の前段論理回路
（または第１の回路）として機能する。
系ゲート回路であり、各ゲートの出力はそのハイ論理レ
ベルがVCC電位（第２の電源電位）に相当し、ロー論理
レベルがGND電位（第１の電源電位）に相当する。各ゲ
ートG1〜G7は、本願発明の要旨に記載の前段論理回路
（または第１の回路）として機能する。
ここで、ゲートG1を前段論理回路の代表とし、このゲ
ートG1の出力を受けるビット線駆動回路29を後段論理回
路の代表とすると、ゲートG1は、２値論理出力の一方の
論理レベル（ロー論理レベル）を第１の電源電位（GN
D、0V）によって決定し、他方の論理レベル（ハイ論理
レベル）を該第１の電源電位に対して電位差Ａ（Ａ＝5
V）を持つ第２の電源電位（VCC、＋5V）によって決定す
る。また、ビット線駆動回路29は、ゲートG1からの論理
を受けて２値論理を出力するとともに、該２値論理の一
方の論理レベル（ロー論理レベル）を第１の電源電位
（GND、0V）によって決定し、他方の論理レベル（ハイ
論理レベル）を該第１の電源電位に対して前記電位差Ａ
よりも小さい電位差Ｂ（Ｂ＝4V）を持つ第３の電源電位
（VRC、＋4V）によって決定する。
ートG1の出力を受けるビット線駆動回路29を後段論理回
路の代表とすると、ゲートG1は、２値論理出力の一方の
論理レベル（ロー論理レベル）を第１の電源電位（GN
D、0V）によって決定し、他方の論理レベル（ハイ論理
レベル）を該第１の電源電位に対して電位差Ａ（Ａ＝5
V）を持つ第２の電源電位（VCC、＋5V）によって決定す
る。また、ビット線駆動回路29は、ゲートG1からの論理
を受けて２値論理を出力するとともに、該２値論理の一
方の論理レベル（ロー論理レベル）を第１の電源電位
（GND、0V）によって決定し、他方の論理レベル（ハイ
論理レベル）を該第１の電源電位に対して前記電位差Ａ
よりも小さい電位差Ｂ（Ｂ＝4V）を持つ第３の電源電位
（VRC、＋4V）によって決定する。
ビット線駆動回路29のPMOSトランジスタT3は、ゲート
G1の出力がハイ論理からロー論理へと変化する間の「所
定の電位」でオフ状態からオン状態へと遷移するが、本
実施例では、この「所定の電位」を第２の電源電位（V
CC）または第３の電源電位（VRC）に近づける。
G1の出力がハイ論理からロー論理へと変化する間の「所
定の電位」でオフ状態からオン状態へと遷移するが、本
実施例では、この「所定の電位」を第２の電源電位（V
CC）または第３の電源電位（VRC）に近づける。
これは、PMOSトランジスタT3のしきい値（VTH）を調
節することにより実現できる。例えば、当該トランジス
タのチャネル領域に注入する不純物の濃度を調節すれば
よい。
節することにより実現できる。例えば、当該トランジス
タのチャネル領域に注入する不純物の濃度を調節すれば
よい。
一般に、PMOSトランジスタのしきい値は、チャネル領
域の界面部分と界面よりも深い部分の双方の不純物濃度
の関係で決まる。しきい値の調節に当たっては、深い部
分の不純物濃度、すなわちイニシャル濃度を考慮する必
要がある。
域の界面部分と界面よりも深い部分の双方の不純物濃度
の関係で決まる。しきい値の調節に当たっては、深い部
分の不純物濃度、すなわちイニシャル濃度を考慮する必
要がある。
例えば、イニシャル濃度が濃いＮ導電型の場合には、
Ｐ導電型のドーパント（dopant）を注入することによ
り、意図する方向にしきい値を調節することができる。
Ｐ導電型のドーパント（dopant）を注入することによ
り、意図する方向にしきい値を調節することができる。
なお、イニシャル濃度が薄い導電型の場合には、Ｐ
導電型の不純物を注入する、Ｎ導電型の不純物を注入
する、あるいはどれも注入しない、の何れかに分かれ
る。何れを採用するかはイニシャル濃度によって決め
る。〜の方法のうちチャネル領域の界面における最
終的な濃度が、よりＰ導電型に近づくものを採用する。
導電型の不純物を注入する、Ｎ導電型の不純物を注入
する、あるいはどれも注入しない、の何れかに分かれ
る。何れを採用するかはイニシャル濃度によって決め
る。〜の方法のうちチャネル領域の界面における最
終的な濃度が、よりＰ導電型に近づくものを採用する。
以上述べたようにPMOSトランジスタのしきい値を調節
すると、第３図に示すように、VCC系ゲート回路の出力
がハイ論理からロー論理へと変化する過程において「所
定の電位」を下回った時点で、PMOSトランジスタがオン
状態に遷移し始める。
すると、第３図に示すように、VCC系ゲート回路の出力
がハイ論理からロー論理へと変化する過程において「所
定の電位」を下回った時点で、PMOSトランジスタがオン
状態に遷移し始める。
かかる「所定の電位」は、PMOSトランジスタのしきい
値VTHとVRCによって決まり、この図では、VTHを調節し
た結果「所定の電位」がVRC＋0.4V＝＋4.4Vに位置して
いる。
値VTHとVRCによって決まり、この図では、VTHを調節し
た結果「所定の電位」がVRC＋0.4V＝＋4.4Vに位置して
いる。
これは、従来例のしきい値VTHが−0.6Vであり、「所
定の電位」に相当する電位がVRC−0.6V＝＋3.4Vであっ
たのに対し、およそ1Vも上昇している。
定の電位」に相当する電位がVRC−0.6V＝＋3.4Vであっ
たのに対し、およそ1Vも上昇している。
したがって、PMOSトランジスタのオン状態への遷移を
1Vに対応する時間Tdだけ早くすることができ、VRC系ゲ
ート回路の信号伝達の遅延を解消することができる。
1Vに対応する時間Tdだけ早くすることができ、VRC系ゲ
ート回路の信号伝達の遅延を解消することができる。
なお、上記実施例では、VRC系ゲート回路としてCMOS
ゲートを例示したが、これに限らず、例えば、Bi−CMOS
ゲートであってもよい。要は、VCC系ゲート回路の出力
を受けるPMOSトランジスタを備え、且つ降圧電源によっ
て動作するものであればよい。
ゲートを例示したが、これに限らず、例えば、Bi−CMOS
ゲートであってもよい。要は、VCC系ゲート回路の出力
を受けるPMOSトランジスタを備え、且つ降圧電源によっ
て動作するものであればよい。
本発明によれば、VCC系ゲート回路の出力を受けるVRC
系ゲート回路のPMOSトランジスタのしきい値を調節した
ので、当該トランジスタのオン状態への遷移を早めるこ
とができ、信号伝達遅延を防止できる。
系ゲート回路のPMOSトランジスタのしきい値を調節した
ので、当該トランジスタのオン状態への遷移を早めるこ
とができ、信号伝達遅延を防止できる。
第１図は本発明の原理図、 第２〜３図は本発明に係る半導体集積回路の一実施例を
示す図であり、 第２図はその構成図、 第３図はその電位関係を示すグラフ、 第４、５図は従来例を示す図であり、 第４図はそのVCC系ゲート回路とVRC系ゲート回路の接続
図、 第５図はそのPMOSトランジスタをスイッチング素子とし
て使用する構成図である。 24、25……トランスファーゲート（後段論理回路）、 28……イコライズトランジスタ（PMOSトランジスタ）、 29……ビット線駆動回路（後段論理回路）、 T1a、T1b……PMOSトランジスタ、 T2a、T2b……PMOSトランジスタ、 T3、T4……PMOSトランジスタ、 T5a、T5b……PMOSトランジスタ、 G1〜G7……ゲート（前段論理回路）、 30……ビット線駆動回路（後段論理回路）、 31……ワード線駆動回路（後段論理回路）、 VCC……第２の電源電位、 VRC……第３の電源電位、 GND……第１の電源電位。
示す図であり、 第２図はその構成図、 第３図はその電位関係を示すグラフ、 第４、５図は従来例を示す図であり、 第４図はそのVCC系ゲート回路とVRC系ゲート回路の接続
図、 第５図はそのPMOSトランジスタをスイッチング素子とし
て使用する構成図である。 24、25……トランスファーゲート（後段論理回路）、 28……イコライズトランジスタ（PMOSトランジスタ）、 29……ビット線駆動回路（後段論理回路）、 T1a、T1b……PMOSトランジスタ、 T2a、T2b……PMOSトランジスタ、 T3、T4……PMOSトランジスタ、 T5a、T5b……PMOSトランジスタ、 G1〜G7……ゲート（前段論理回路）、 30……ビット線駆動回路（後段論理回路）、 31……ワード線駆動回路（後段論理回路）、 VCC……第２の電源電位、 VRC……第３の電源電位、 GND……第１の電源電位。
Claims (2)
- 【請求項１】２値論理出力の一方の論理レベルを第１の
電源電位によって決定し、他方の論理レベルを該第１の
電源電位に対して電位差Ａを持つ第２の電源電位によっ
て決定する前段論理回路と、 該前段論理回路からの論理を受けて２値論理を出力する
とともに、該２値論理の一方の論理レベルを前記第１の
電源電位によって決定し、他方の論理レベルを該第１の
電源電位に対して前記電位差Ａよりも小さい電位差Ｂを
持つ第３の電源電位によって決定する後段論理回路と、
を具備し、 前記後段論理回路は、入力論理レベルが前記第２の電源
電位によって決められた論理レベルから前記第１の電源
電位によって決められた論理レベルへと変化する間の所
定の電位でオフ状態からオン状態へと遷移して出力論理
の他方の論理レベルを決定するPMOSトランジスタを有
し、 該PMOSトランジスタのしきい値を調節して、前記所定の
電位を第２の電源電位または第３の電源電位に近づけた
ことを特徴とする半導体集積回路。 - 【請求項２】所定の電源電位とほぼ等しいレベルのハイ
論理を有する出力信号を出力する第１の回路、及び、該
出力信号を受ける第２の回路を有する半導体集積回路で
あって、 前記第１の回路は、前記所定の電源電位を受けるソース
と、前記出力信号を出力するドレインとを有する第１の
PMOSトランジスタを含み、 前記第２の回路は、前記出力信号を受けるゲートと、前
記所定の電源電位より低い電源電位を受けるソースと、
出力端子に接続されたドレインを有する第２のPMOSトラ
ンジスタを含み、 前記第１のPMOSトランジスタ及び第２のPMOSトランジス
タはそれぞれしきい電圧を有し、該しきい電圧はゲート
・ソース間電圧として定義され、 該第２のPMOSトランジスタのしきい電圧は前記第１のPM
OSトランジスタのしきい電圧より大きいことを特徴とす
る半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2252525A JP2839203B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体集積回路 |
| DE69127040T DE69127040T2 (de) | 1990-09-20 | 1991-09-18 | Integrierte Halbleiterschaltung aus P-Kanal MOS-Transistoren mit verschiedenen Schwellenspannungen |
| EP91115846A EP0477758B1 (en) | 1990-09-20 | 1991-09-18 | Semiconductor integrated circuit including P-channel MOS transistors having different threshold voltages |
| KR1019910016330A KR950002275B1 (ko) | 1990-09-20 | 1991-09-19 | 다른 임계전압을 갖는 p채널 mos 트랜지스터를 포함하는 반도체 직접회로 |
| US07/921,380 US5200921A (en) | 1990-09-20 | 1992-07-30 | Semiconductor integrated circuit including P-channel MOS transistors having different threshold voltages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2252525A JP2839203B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04129419A JPH04129419A (ja) | 1992-04-30 |
| JP2839203B2 true JP2839203B2 (ja) | 1998-12-16 |
Family
ID=17238584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2252525A Expired - Lifetime JP2839203B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0477758B1 (ja) |
| JP (1) | JP2839203B2 (ja) |
| KR (1) | KR950002275B1 (ja) |
| DE (1) | DE69127040T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3566608B2 (ja) * | 1999-12-28 | 2004-09-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路 |
| KR100862832B1 (ko) * | 2002-08-28 | 2008-10-13 | 주식회사 포스코 | 고로의 미분탄 취입 랜스의 취외 및 교정 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5822423A (ja) * | 1981-07-31 | 1983-02-09 | Hitachi Ltd | 基準電圧発生回路 |
| JPS59112640A (ja) * | 1982-12-18 | 1984-06-29 | Toshiba Corp | 半導体集積回路 |
-
1990
- 1990-09-20 JP JP2252525A patent/JP2839203B2/ja not_active Expired - Lifetime
-
1991
- 1991-09-18 EP EP91115846A patent/EP0477758B1/en not_active Expired - Lifetime
- 1991-09-18 DE DE69127040T patent/DE69127040T2/de not_active Expired - Fee Related
- 1991-09-19 KR KR1019910016330A patent/KR950002275B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04129419A (ja) | 1992-04-30 |
| EP0477758A2 (en) | 1992-04-01 |
| EP0477758A3 (en) | 1992-06-03 |
| DE69127040D1 (de) | 1997-09-04 |
| EP0477758B1 (en) | 1997-07-30 |
| KR950002275B1 (ko) | 1995-03-15 |
| DE69127040T2 (de) | 1998-01-22 |
| KR920007176A (ko) | 1992-04-28 |
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